JP2626526B2 - 制御データ受信回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は制御データ受信回路に関
し、特にマイクロコンピュータの応用による映像調整装
置の制御データ受信回路に関する。

【０００２】

【従来の技術】従来、この種の制御データ受信回路にお
いては、映像調整装置のマイクロコンピュータから出力
されるアドレスやデータ信号を伝送することを目的とし
て用いられており、以下に示すような２種類の回路があ
る。

【０００３】すなわち、図３に示すように、マイクロコ
ンピュータ１０から出力されるアドレス信号Ａ0 〜Ａ7
と書込み信号とをデコードしてレジスタ１２〜１５各々
を駆動するためのクロック信号ＣＬＫを発生するデコー
ダ回路１１と、直列に接続されたレジスタ１２〜１５と
から構成された回路がある。

【０００４】この回路の場合、デコーダ回路１１は、図
４に示すように、マイクロコンピュータ１０から出力さ
れる特定のアドレス信号、例えば「アドレス１０」と書
込み信号とをデコードしてクロック信号ＣＬＫを各レジ
スタ１２〜１５に出力する。

【０００５】レジスタ１２はクロック信号ＣＬＫの１番
目のパルスを受信すると、マイクロコンピュータ１０か
らのデータ信号「データ２２」を保持して出力する。ま
た、レジスタ１２は２番目のパルスを受信すると、マイ
クロコンピュータ１０からのデータ信号「データ３３」
を保持して出力する。

【０００６】さらに、レジスタ１２は３番目のパルスを
受信すると、マイクロコンピュータ１０からのデータ信
号「データ４４」を保持して出力する。さらにまた、レ
ジスタ１２は４番目のパルスを受信すると、マイクロコ
ンピュータ１０からのデータ信号「データ５５」を保持
して出力する。

【０００７】レジスタ１３はクロック信号ＣＬＫの２番
目のパルスを受信すると、レジスタ１２からのデータ信
号「データ２２」を保持して出力する。また、レジスタ
１３は３番目のパルスを受信すると、レジスタ１２から
のデータ信号「データ３３」を保持して出力する。さら
に、レジスタ１３は４番目のパルスを受信すると、レジ
スタ１２からのデータ信号「データ４４」を保持して出
力する。

【０００８】レジスタ１４はクロック信号ＣＬＫの３番
目のパルスを受信すると、レジスタ１３からのデータ信
号「データ２２」を保持して出力する。また、レジスタ
１４は４番目のパルスを受信すると、レジスタ１３から
のデータ信号「データ３３」を保持して出力する。

【０００９】レジスタ１５は４番目のパルスを受信する
と、レジスタ１４からのデータ信号「データ２２」を保
持して出力する。つまり、コンピュータ１０からのデー
タ信号「データ２２」，「データ３３」，「データ４
４」，「データ５５」はレジスタ１２〜１５を次々に順
送りされていく。

【００１０】これに対して、図５に示すように、マイク
ロコンピュータ２０から出力されるアドレス信号Ａ0 〜
Ａ7 と書込み信号とをデコードしてレジスタ２２〜２５
各々を駆動するためのクロック信号ＣＬＫ１〜ＣＬＫ４
を発生するデコーダ回路２１と、並列に接続されたレジ
スタ２２〜２５とから構成された回路がある。

【００１１】この回路の場合、デコーダ回路２１は、図
６に示すように、マイクロコンピュータ２０から出力さ
れるアドレス信号Ａ0 〜Ａ7 と書込み信号とをデコード
してクロック信号ＣＬＫ１〜ＣＬＫ４を対応する各レジ
スタ２２〜２５に出力する。

【００１２】すなわち、デコーダ回路２１はマイクロコ
ンピュータ２０から「アドレス１０」と書込み信号とが
入力されると、これらをデコードしてクロック信号ＣＬ
Ｋ１を発生してレジスタ２２に出力する。レジスタ２２
はデコーダ回路２１からのクロック信号ＣＬＫ１のタイ
ミングでマイクロコンピュータ２０からのデータ信号
「データ２２」を保持して出力する。

【００１３】また、デコーダ回路２１はマイクロコンピ
ュータ２０から「アドレス２０」と書込み信号とが入力
されると、これらをデコードしてクロック信号ＣＬＫ２
を発生してレジスタ２３に出力する。レジスタ２３はデ
コーダ回路２１からのクロック信号ＣＬＫ２のタイミン
グでマイクロコンピュータ２０からのデータ信号「デー
タ３３」を保持して出力する。

【００１４】さらに、デコーダ回路２１はマイクロコン
ピュータ２０から「アドレス３０」と書込み信号とが入
力されると、これらをデコードしてクロック信号ＣＬＫ
３を発生してレジスタ２４に出力する。レジスタ２４は
デコーダ回路２１からのクロック信号ＣＬＫ３のタイミ
ングでマイクロコンピュータ２０からのデータ信号「デ
ータ４４」を保持して出力する。

【００１５】さらにまた、デコーダ回路２１はマイクロ
コンピュータ２０から「アドレス４０」と書込み信号と
が入力されると、これらをデコードしてクロック信号Ｃ
ＬＫ４を発生してレジスタ２５に出力する。レジスタ２
５はデコーダ回路２１からのクロック信号ＣＬＫ４のタ
イミングでマイクロコンピュータ２０からのデータ信号
「データ５５」を保持して出力する。

【００１６】

【発明が解決しようとする課題】上述した従来の制御デ
ータ受信回路では、複数のレジスタを直列に接続し、こ
れらレジスタを同一クロック信号によって駆動させてデ
ータを順送りする回路の場合、複数のレジスタのうちの
一つに故障が生じてデータを出力する能力を失ったと
き、その後に続くレジスタもデータを出力することがで
きなくなってしまうという問題がある。

【００１７】また、複数のレジスタを並列に接続し、複
数のレジスタ各々を駆動させるために夫々異なるクロッ
ク信号をデコーダ回路から各レジスタに直接入力する回
路の場合、レジスタの数に比例してデコーダ回路が大き
くなり、マイクロコンピュータ側から見てアドレス空間
の消費が増えるという問題がある。

【００１８】そこで、本発明の目的は上記問題点を解消
し、レジスタの故障が他のレジスタに影響を及ぼすのを
防止することができ、マイクロコンピュータ側から見た
アドレス空間の消費を一つにすることができる制御デー
タ受信回路を提供することにある。

【００１９】

【課題を解決するための手段】本発明による制御データ
受信回路は、並列に配列されかつ上位装置からのアドレ
ス信号及び書込み信号に応じて前記上位装置からの入力
データを保持して出力する複数の保持手段を含む制御デ
ータ受信回路であって、前記アドレス信号及び前記書込
み信号をデコードして前記複数の保持手段への書込みを
指示するパルス信号を出力するデコーダと、前記デコー
ダからの前記パルス信号を計数しかつその計数値に応じ
て前記入力データを前記複数の保持手段に順番に書込む
よう制御する順次手段とを具備している。

【００２０】

【実施例】次に、本発明の一実施例について図面を参照
して説明する。

【００２１】図１は本発明の一実施例の構成を示すブロ
ック図である。図において、本発明の一実施例による制
御データ受信回路は、マイクロコンピュータ１から出力
されるアドレス信号Ａ0 〜Ａ7 と書込み信号とをデコー
ドするデコーダ回路２と、デコーダ回路２の出力を基に
レジスタ４〜７各々を駆動するためのクロック信号ＣＬ
Ｋ１〜ＣＬＫ４を発生する順次回路３と、並列に接続さ
れたレジスタ４〜７とから構成されている。

【００２２】図２は本発明の一実施例の動作を示すタイ
ムチャートである。これら図１及び図２を用いて本発明
の一実施例の動作について説明する。

【００２３】デコーダ回路２はマイクロコンピュータ１
から出力されるアドレス信号Ａ0 〜Ａ7 と書込み信号と
をデコードし、レジスタ４〜７への書込みを指示するパ
ルス信号を順次回路３に出力する。

【００２４】例えば、マイクロコンピュータ１から出力
されるアドレス信号が「アドレス１０」で、書込み信号
が“０”の時に“０”を出力するようにデコーダ回路２
の論理が組まれている場合、デコーダ回路２はアドレス
信号が「アドレス１０」で書込み信号が“０”の時に
“０”のパルス信号を出力する。

【００２５】順次回路３はデコーダ回路２からのパルス
信号が入力されるとそのパルス信号を計数し、計数値と
パルス信号とをデコードすることによって各レジスタ４
〜７にクロック信号ＣＬＫ１〜ＣＬＫ４を出力する。

【００２６】すなわち、順次回路３はデコーダ回路２か
らのパルス信号を計数した計数値が「０」のとき、デコ
ーダ回路２からのパルス信号のタイミングでレジスタ４
にクロック信号ＣＬＫ１を出力する。レジスタ４は順次
回路３からのクロック信号ＣＬＫ１のタイミングでマイ
クロコンピュータ１からのデータ信号「データ２２」を
保持して出力する。

【００２７】また、順次回路３はデコーダ回路２からの
パルス信号を計数した計数値が「１」のとき、デコーダ
回路２からのパルス信号のタイミングでレジスタ５にク
ロック信号ＣＬＫ２を出力する。レジスタ５は順次回路
３からのクロック信号ＣＬＫ２のタイミングでマイクロ
コンピュータ１からのデータ信号「データ３３」を保持
して出力する。

【００２８】さらに、順次回路３はデコーダ回路２から
のパルス信号を計数した計数値が「２」のとき、デコー
ダ回路２からのパルス信号のタイミングでレジスタ６に
クロック信号ＣＬＫ３を出力する。レジスタ６は順次回
路３からのクロック信号ＣＬＫ３のタイミングでマイク
ロコンピュータ１からのデータ信号「データ４４」を保
持して出力する。

【００２９】さらにまた、順次回路３はデコーダ回路２
からのパルス信号を計数した計数値が「３」のとき、デ
コーダ回路２からのパルス信号のタイミングでレジスタ
７にクロック信号ＣＬＫ４を出力する。レジスタ７は順
次回路３からのクロック信号ＣＬＫ４のタイミングでマ
イクロコンピュータ１からのデータ信号「データ５５」
を保持して出力する。

【００３０】これによって、マイクロコンピュータ１側
から見た被制御回路のアドレス空間の消費が１つのみ
で、レジスタ４〜７への異なるクロック信号ＣＬＫ１〜
ＣＬＫ４を順次回路３で発生することができる。

【００３１】順次回路３はカウンタとデコーダとの組合
せによって実現することができる。レジスタ４〜７各々
は並列接続され、クロック信号ＣＬＫ１〜ＣＬＫ４を受
けてマイクロコンピュータ１からのデータを保持して出
力する。

【００３２】このように、複数のレジスタ４〜７を並列
に接続し、デコーダ回路２とレジスタ４〜７との間に順
次回路３を用いて各レジスタ４〜７を駆動させるための
クロック信号ＣＬＫ１〜ＣＬＫ４を発生させることによ
って、あるレジスタの故障が他のレジスタに影響を及ぼ
すのを防止することができ、マイクロコンピュータ１側
から見たアドレス空間の消費を一つにすることができ
る。

【００３３】

【発明の効果】以上説明したように本発明によれば、並
列に配列された複数の保持手段に、入力信号をデコード
するデコーダから出力される書込み信号の入力毎に入力
データを順番に書込むよう制御することによって、レジ
スタの故障の他のレジスタへの影響を防止することがで
き、マイクロコンピュータ側から見たアドレス空間の消
費を一つにすることができるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示すブロック図であ
る。

【図２】本発明の一実施例の動作を示すタイムチャート
である。

【図３】従来例の構成を示すブロック図である。

【図４】従来例の動作を示すタイムチャートである。

【図５】従来例の構成を示すブロック図である。

【図６】従来例の動作を示すタイムチャートである。

【符号の説明】

１ マイクロコンピュータ ２ デコーダ回路 ３ 順次回路 ４〜７ レジスタ

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 並列に配列されかつ上位装置からのアド
   レス信号及び書込み信号に応じて前記上位装置からの入
   力データを保持して出力する複数の保持手段を含む制御
   データ受信回路であって、前記アドレス信号及び前記書
   込み信号をデコードして前記複数の保持手段への書込み
   を指示するパルス信号を出力するデコーダと、前記デコ
   ーダからの前記パルス信号を計数しかつその計数値に応
   じて前記入力データを前記複数の保持手段に順番に書込
   むよう制御する順次手段とを有することを特徴とする制
   御データ受信回路。
2. 【請求項２】 前記順次手段は、前記計数値に応じてク
   ロック信号を前記複数の保持手段に順番に出力するよう
   構成されたことを特徴とする請求項１記載の制御データ
   受信回路。