JP2013127637A - ディスプレイパネル・ドライバのための制御信号を発生する方法および装置 - Google Patents

Abstract

【課題】ディスプレイパネル・ドライバ用の制御信号の入力に必要な端子の数を減らす。
【解決手段】ディスプレイパネル・ドライバ４００は、多重の入力端子により入力信号セットの第１部分を受信する。入力端子のうち少なくとも２個を二次入力端子として使用し、それぞれ異なる定義の少なくとも２個の許可入力信号を入力する。許可入力信号は、制御信号発生器４１８が内部的に入力信号セットの第２部分を発生することを可能にする。入力信号セットの第２部分および入力信号セットの第１部分は、入力信号の完全セットを形成する。入力信号のシリアルデータが所定フォーマットを満たすことができないときに、この方法はリセットプロセスに戻る。
【選択図】図４

Description

本発明は、ディスプレイ装置の駆動回路、とくに、ディスプレイパネル・ドライバのための制御信号を発生するための方法および装置に関する。

従来の薄膜トランジスタ液晶モジュールのシステム構造においては、より高画質要求、またはより効率的でより融通の利くシステム設計用途の目標に応えるために、コントローラとソース／ゲート・ドライバとの間に付加的な制御ラインを設け、また新しい駆動制御機能および機能選択制御を実装するために、ソース／ゲート・ドライバに対応する付加的なチップパッドが必要となる。このことは、機能拡張に対する融通性がなく、および費用対効果の低下をもたらす。

図１は、従来の薄膜トランジスタ液晶表示モジュールの線図である。図１に示すように、例えば、薄膜トランジスタ液晶モジュール１００は、液晶パネル１０２、Ｘ―ＰＣＢ１０４、Ｙ―ＰＣＢ１０６、コントローラ１０８、ソース・ドライバＳＤ１〜ＳＤ８、ゲート・ドライバＧＤ１〜ＧＤ３、ソース・ドライバ・フィルム１１０およびゲート・ドライバ・フィルム１１２を含む。デジタル表示データは、コントローラによって処理され、適切なデータフォーマットおよび制御信号に変換される。同期データ受信のための基準として使用するクロック信号ＣＬＫおよびＧＣＬＫと共に、データおよび制御信号を、逐次的にソース・ドライバＳＤ１〜ＳＤ８およびゲート・ドライバＧＤ１〜ＧＤ３に伝送する。

図２は、従来のソース・ドライバの制御信号のタイミング図である。図２に示すように、システムの電力をより多く節約するために、従来のシリアル（直列）接続構造は、制御信号と共にドライバのオン／オフ動作を可能にする制御装置として作用するよう装備する。ソース・ドライバ用の、最も基本的な制御信号としては、スタートパルスＳＰＩ/ＳＰＯに加えて、ラッチ信号ＳＴＢおよび極性信号ＰＯＬがある。しかし、より良好な画質を得るために、より新しい駆動制御機能が次々と開発されている。これら新しく付加された機能を制御するために、コントローラとソース・ドライバと間に付加的な制御ラインを必要とするのが一般的である。例えば、広く採用された水平２ドット反転（Horizontal 2Dot Inversion）機能は、２個の付加的な制御ライン、すなわち、Ｈ―２ＤＯＴおよびＰＯＬＣを必要とする。さらに、より効率的でより融通の利くシステム設計を適用するために、ソース・ドライバは、さらに多くの機能選択制御、例えばマルチチャネル選択、低消費電力モード選択およびチャージ共有選択などを含み、異なるシステム用途のための開発要件を提供する。これらの機能選択制御は、選択制御を実装するために付加的なチップパッドを必要とする。

図３は、従来のソース・ドライバの機能を例示しているブロック図である。図３に示すように、従来のソース・ドライバ３００はシフトレジスタ３０２、データラッチ３０４、レベルシフタ３０６、デジタル・アナログコンバータ（ＤＡＣ）３０８、出力回路３１０、クロック入力コンパレータ３１２、データレシーバ３１４およびデータレジスタ３１６を含む。ソース・ドライバ３００が異なる機能に対応するために、入力端子は多くの入力信号、例えばＨＤＯＴ、ＰＯＬＣ、ＰＯＬおよびその他を受信するよう設定されるとともに、対応する制御信号を出力して、データを表示するピクセルを駆動する。

従来のドライバの入力端子は、チップパッドを有することを必要とする。従って、より大きいチップサイズが必要であり、製造コストが増大する可能性がある。市場の拡大およびコストダウンする傾向から見て、いかに製品の制御機能の数を増やし、同時に機能選択のための制御パッドの数を最小化するかは、製品開発の最上位の目標である。

したがって、本発明は、ディスプレイパネル・ドライバ用の制御信号を発生する方法を提供することである。元々必要とされる入力信号を内部で発生させ、入力端子の数を減らすために、幾つかの入力端子は、入力信号の特性に従って異なる定義にした信号を入力することを可能にする。

本発明はまた、異なる入力信号に基づいて、内部的に定義した出力信号を発生することができる制御信号発生器を提供する。

本発明は、また、ディスプレイパネル・ドライバ用の制御信号発生装置を提供する。幾つかの入力端子は、入力信号の特性に従って違う定義の信号を入力することを可能にすることにより、本来必要とされる入力信号を内部的に発生し、それにより入力端子の数を減らす。

本発明の一実施形態によれば、ディスプレイパネル装置のための制御信号を発生させる方法を提供する。ディスプレイパネル・ドライバは、一組の制御信号セットを出力するために、所定数の一組の入力信号セットを受信することを必要とする。この方法は、制御信号を初期状態に戻すためのリセットプロセスから始動するステップを有する。ディスプレイパネル・ドライバは、多重の入力端子から入力信号セットの基本的な入力信号を受信する。入力端子のうちの少なくとも２個を二次入力端子として使用し、定義の異なる少なくとも２個のイネーブル入力信号をそれぞれ入力する。イネーブル入力信号は、制御信号発生器が入力信号セットの内部信号を発生することを内部的に可能にする。入力信号セットの内部信号および入力信号セットの基本的な入力信号が、一組の入力信号セットをなす。入力信号のシリアルデータが予め定義した特定データを満たすことができないとき、本発明方法は、リセットプロセスに戻る。

制御信号を発生する本発明方法の好ましい実施態様においては、二次入力端子は、例えば、極性信号入力端子およびラッチ信号入力端子とする。

制御信号を発生する本発明方法の好ましい実施態様においては、二次入力端子は、例えば、ＸＯＮ入力端子およびＸＯＥ入力端子とする。

制御信号を発生する本発明方法の好ましい実施態様において、前記入力信号セットの第２部分発生は、例えば、許可入力信号のうち少なくとも２個を識別した後に、可能となるようにする。

制御信号を発生する本発明方法の好ましい実施態様において、入力信号の第２の部分は、例えば、二次入力端子に従って定義される、複数の内部代替信号を有するものとする。

制御信号を発生する本発明方法の好ましい実施態様において、ディスプレイパネル・ドライバの入力端子の個数は、例えば、所定入力信号の個数よりも少ないものとする。

本発明はまた、少なくとも１個の第１入力端子および第２入力端子を有する制御信号発生器を提供する。シフトレジスタは、第１入力端子および第２入力端子から多数の入力信号を受信し、また第１信号および第２信号を出力する。シリアルデータ・チェックコントローラは、第２入力端子からの入力信号およびシフトレジスタからの第１信号を受信し、識別信号を出力する。さらにまた、制御信号発生ユニットは、シフトレジスタからの第２信号および識別信号を受信し、第１入力端子および第２入力端子の入力信号に基づいて、予め定義した一組の制御信号セットを発生する。

本発明はまた、制御信号発生装置を提供する。ディスプレイパネル・ドライバは、一組の制御信号セットを出力するために、一組の入力信号セットにおける所定数の入力信号を受信することを必要とする。制御信号発生装置は、複数個の入力端子から入力信号セットの基本的な入力信号を受信するための主制御ユニットを有する。入力端子のうちの少なくとも２個を二次入力端子として使用し、各二次入力端子は、定義の異なる少なくとも２個のイネーブル入力信号の入力を可能にする。制御信号発生器は、入力信号セットの内部信号を発生するために、イネーブル入力信号を受信する。入力信号セットの内部信号および入力信号セットの基本的な入力信号が、一組の入力信号セットを形成し、そして、一組の制御信号セットを出力する。入力信号のシリアルデータが予め定義した特定データを満たさないとき、この方法はリセットプロセスに戻る。

本発明において、制御信号発生器は、同一端子によって異なる定義の信号を受信することを可能とし、また内部的入力動作を実現するために、元々受信されることを必要とする入力信号の一部を内部的に発生する。従って、入力端子の数は減少する。

本発明の上述した、または他の目的、特徴および利点を理解できるようにするために、好ましい実施形態を、図につき以下に詳細に説明する。

添付の図面は、本発明をよりよく理解するために用意したものであり、本明細書中に組み込み、本明細書の一部を構成する。図面は、本発明の実施態様を示し、明細書の記載とともに本発明の原理を説明するのに供する。

図１は、従来の薄膜トランジスタ液晶ディスプレイモジュールの構造図である。 図２は、従来のソース・ドライバの制御信号のタイミング図である。 図３は、従来のソース・ドライバの機能を示しているブロック図である。 図４は、本発明の一実施例によるソース・ドライバの機能を示すブロック図である。 図５は、本発明の一実施例による制御信号発生器のブロック図である。 図６は、本発明の一実施例による、制御信号を発生するメカニズムを示すフローチャートである。 図７は、本発明の一実施例による、入力信号のタイミング図である。 図８は、本発明の他の実施例による、ソース・ドライバの機能を示すブロック線図である。 図９は、本発明の他の実施例による、入力信号のタイミング図である。 図１０は、本発明の一実施例による、ゲート・ドライバの埋め込み制御信号発生器のタイミング図である。 図１１は、本発明の他の実施例による、図１０の制御信号発生器に対応する回路ブロック図である。 図１２は、本発明の他の実施例による、ソース・ドライバの機能を示すブロック線図である。

以下に、本発明の好ましい実施例を添付図面につき詳細に説明する。図面において、できるだけ同一部分または類似部分には同一参照符号を使用する。

本発明は、ディスプレイパネルのソース／ドレイン・ドライバの、最も基本的な制御リソース、例えばＣＬＫ、ＰＯＬ、ＸＯＥ、およびＸＯＮのような制御ラインを使用して、ソース組込み制御信号発生器（ＥｏＳ_ＣＳＧ:Embedded on Source-Control Signal Generator）、およびゲート組込み制御信号発生器（ＥｏＧ_ＣＳＧ: Embedded on Gate-Control Signal Generator）を設け、それによりコントローラとソース／ドレイン・ドライバとの間で、付加的な伝送インタフェース制御信号を統合し、ならびにソース／ドレイン・ドライバの他の機能選択信号用に付加的チップパッドを設ける。その結果、より大きな拡張融通性、より低い製造コストおよびより高い性能を有する、よりシンプルなシステムを設計することができる。

以下に、本発明の幾つかの実施形態を説明する。しかし、本発明はこれらの実施形態によって限定されるものではない。

図４は、本発明の一実施例によるソース・ドライバの機能を示すブロック図である。図４に示すように、本発明のソース・ドライバ４００は例えば、シフトレジスタ４０２、データラッチ４０４、レベルシフタ４０６、デジタル−アナログコンバータ（ＤＡＣ）４０８、出力回路４１０、クロック入力コンパレータ４１２、データレシーバ４１４、データレジスタ４１６、そして制御信号発生器（ＣＳＧ）４１８を含む。ソース・ドライバ４００が他の機能と対応することを必要とするため、ソース・ドライバ４００は基本的な入力信号を受信するための幾つかの基本的な入力端子、例えばＣＬＫＰ、ＣＬＫＮ、ＤｘｘＰ、ＤｘｘＮ、ＳＴＢ、ＰＯＬ等々を有する。

この実施例の構造内に配置する組込み型の制御信号発生器４１８は、少なくとも２つの入力端子ターミナル、例えばＰＯＬ信号を受信する１個の入力端子と、クロック入力コンパレータ４１２から出力される信号４２０を受信する１個の入力端子を有する点に留意されたい。これらの２個の信号端子により、異なる定義の入力信号を受信し、制御信号発生器４１８により内部的に処理し、それによりドライバ入力信号に対応する内部信号、例えばＨ−２ＤＯＴ、ｉｎｔ_ＰＯＬ、…、ｃｔｌ_ｓｉｇ_ｎ−１およびｃｔｌ_ｓｉｇ_ｎ等を発生する。制御信号発生器４１８は元々のＰＯＬ信号端子も使用するので、ｉｎｔ_ＰＯＬ信号は元々のＰＯＬ信号を置き換えることができる。

ＰＯＬ信号を制御信号発生器４１８の入力端子として選ぶ理由は、図２から見て取ることができる。図２に示すように、ＰＯＬ信号は、相当な長周期の間、いかなる動きもせずにあるレベルに維持される。従って、ＰＯＬ信号は、他の制御機能に影響を及ぼさずに、効果的に使うことができる。図２のソース・ドライバに対応する信号タイミング図から、ＰＯＬ制御信号は、ＳＴＢ制御信号が低レベルから高レベルに推移する時にだけ実際の機能を有することが分かる。他の期間において、ＰＯＬ制御信号は、何ら動作系に影響を及ぼさない。従って、ＰＯＬ制御信号およびＣＬＫ信号は共に、本発明による制御信号発生器の入力信号に供するのに、特に適している。まず、図５に示すように、ＰＯＬ端子を、予め定義した一連の特定データシリーズを伝送するための入力端子ｄｉｎ１として使用する。そして、ＣＬＫ端子を、内部クロック信号を制御信号発生器に供給して、データレジスタに入力端子ｄｉｎ１の入力データを保存するための、他の入力端子ｄｉｎ２として使用する。さらに、ｄｉｎ２端子への入力を使用し、さまざまな制御機構、およびデータ補正チェックを制御するのに必要な制御信号を発生する。ソース・ドライバの内部基本制御信号リソースを用いることで、制御信号発生器４１８をソース・ドライバに組み込み、必要な機能制御信号を発生する。従って、システムのアプリケーション機能を強化する機構は、いかなる副作用もなしで容易に構築できる。

本発明は、制御信号発生器４１８を利用し、入力すべき一組の入力信号セットの一部を発生する。従って、少なくとも、チップパッドの個数を減らすことができる。換言すれば、チップパッドの個数はドライバが受信しなければならない入力信号の数よりも少なくなり、したがって、幾つかのチップパッドを節約できる。

図５は、本発明の一実施例による制御信号発生器のブロック図である。図５に示すように、制御信号発生器４１８の内部構造は、制御信号を初期状態に戻すためのリセットユニット（ｒｓｔ_ＣＳＧ）５０２を有する。他の主要機能ブロックとしては、シリアルデータ・チェックコントローラ５０４、データレジスタとして使用されるマルチ・ビットシフトレジスタ・ブロック５０６および制御信号発生器（ＣＳＧ）ブロック５０８がある。例えば２つの入力端子ｄｉｎ１およびｄｉｎ２を用いた例として、シフトレジスタ・ブロック５０６は、同時に入力端子ｄｉｎ１およびｄｉｎ２の入力信号を受信する。さらにまた、シリアルデータ・チェックコントローラ５０４は、入力端子ｄｉｎ２の入力信号またはシフトレジスタ・ブロック５０６から出力された信号を受け取る。制御信号発生器ブロック５０８は、入力信号内容に応じて、ドライバの入力信号として使用される、対応の制御信号ｃｔｌ_Ｓｉｇｎａｌ_１，…，ｃｔｌ_Ｓｉｇｎａｌ_ｎを出力することができる。以下に、制御信号発生器の動作メカニズムを、更に説明する。

シフトレジスタ・ブロック５０６は、入力信号によって伝送されるデータを保存するために用いる。シリアルデータ・チェックコントローラ５０４は制御およびマッチング機構を有し、またコントローラ５０４が正しく、入力データをマッチングすることが実行できるよう、またマッチング結果がプリセット値に合致するかを決定するために、予め定義した特定データシリーズ情報を含む。マッチングにおいてエラーがある場合、入力制御命令は不正であるとみなす。制御信号出力がいかなる変化にも影響を受けない間は、制御機構はリセットした初期状態に戻って、次の入力データのマッチングを行うために待機する。マッチングが正しい場合、入力制御命令は正しいとみなされ、データレジスタが満杯になるまで、システムは設計に基づいて次の入力データの保存を実行する。データレジスタが満杯になる事は、データの入力が完了し、他の予め定義した特定データシリーズとのマッチングが実行されることを示す。データの長さおよびマッチング機構のマッチング数は、実際の設計によって決定される。制御マッチング機構が完全に満足のいくものであるとき、コントローラによって伝送される制御指令コードを検証する。その結果、指令を可能にする制御信号の入力およびマッチングが実行される。制御信号発生器ブロック５０８は、機能の要求事項に従って幾つかの機能的制御信号をあらかじめ定義する。各機能的制御信号は、独自のイネーブル指令コードを有する。有効な機能的制御信号のイネーブル指令コードが正しくマッチングされるときに、制御信号発生器ブロック５０８は対応する制御信号を出力する。

以下に、動作機構のフローチャートを説明する。図６は、本発明の一実施例による、制御信号を発生する機構を示すフローチャートである。図６に示すように、ステップ６００で、リセットが有効になる。ステップ６０２において、データが入力端子ｄｉｎ１およびｄｉｎ２から、レジスタ（ｒｅｇ）５０６およびコントローラ（ｃｔｌ）５０４まで伝送する。それから、ステップ６０６から６２２において、マッチングチェックを実行する。ステップ６２４から６３４において、対応する制御信号６３２−１、６３２−２…６３２−ｎを、入力データに従って発生する。

換言すれば、制御信号発生器は、一連の予め定義したデータシリーズによりその動作を制御する。一連のシリアルデータの入力およびマッチング作業の実行によって、動作中の制御信号発生器（ＣＳＧ）の信頼性は保証される。図示の実施例の説明において、制御機構は、正しく制御するため、また期待される制御信号出力を発生するために、Ｄ１，Ｄ２，Ｄ３およびＦｘ（Ｆ１〜Ｆｎ）を含む一連のデータシリーズを入力することが必要であると仮定する。ある機能的制御信号を出力した後、他の機能的制御信号の出力も、同じように制御することができる。一連の入力データが予め定義した特定データを完全に満たすことができないとき、制御機構はリセットした初期状態に戻る。制御信号出力はいかなる変化にも影響を受けない。図６のシステム制御動作において、制御機構が、３個のｍビット「制御指令コード」マッチング、および単一の「イネーブル指令コード」マッチングを実行すると仮定する。ｍビットが８−ビットデータレジスタを表し、そして、３個の制御指令コードは順にＥ６、５Ａ、およびＡ５であると仮定する。最後に、「イネーブル指令コード」はＢ１〜Ｂ５で表される５個のグループを有し、システム制御要件に基づいて、プリセットした機能的制御信号出力に対応すると仮定する。従って、データＥ６を入力して、正しいマッチングを実行した後に、制御マッチングに続いて５Ａデータの入力および他のマッチングが行う。正しいマッチングを実行した後に、データＡ５を入力し、他のマッチングを実行する。正しいマッチングを実行した後に、「イネーブル指令コード」Ｂ１〜Ｂ５のうち１個が入力され、どの機能的制御信号を出力するかを指定する。

図６の機構は、実施の唯一の手段でなく、単に実施の考えられる手段のうちの一つであると理解されたい。本発明の目的は、それほど頻繁には変化しない信号の端子を選択し、この端子は互いに異なる定義付けした２個の信号を搬送するものとし、ドライバが必要とする入力信号を内部的に発生する制御信号発生器を用いることである。

図７は、本発明の一実施例による入力信号のタイミング図である。図７に示すように、本発明の実施形態は、制御信号発生器（ＣＳＧ）の入力信号として、２個の制御信号ＳＴＢおよびＰＯＬを使用する。ＰＯＬ（またはＳＴＢ）信号は、予め定義した特定データシリーズを伝送するためのｄｉｎ１入力として使用し、ＳＴＢ（またはＰＯＬ）信号は、ＣＧＳシステムに内部クロック信号を供給するためのｄｉｎ２入力として使用する。ここで、ｉｎｔ_ＰＯＬは、時点７００の発生に対応して、ＰＯＬ信号を置き換えるために用いる。実際のＰＯＬ入力端子は、組込みＣＳＧの入力信号の一部を発生するために、他の不活動期間内で他の定義した信号を入力することができる。

図８は、本発明の他の実施例によるソース・ドライバの機能を示すブロック図である。上述したのと同じ原理を使用し、図８は図４と極めて類似しているが、図７の機構に基づく。すなわち、ＰＯＬおよびＳＴＢの入力端子を動作に使用する。換言すれば、ＣＳＧ４１８は、入力端子ＰＯＬおよびＳＴＢの入力信号を受信する。不活動期間において、ドライバに対応する入力信号を発生する。本発明のソース・ドライバ８００は、さらに、シフトレジスタ８０２、データラッチ８０４、レベルシフタ８０６、デジタル／アナログコンバータ（ＤＡＣ）８０８、出力回路８１０、クロック入力コンパレータ８１２、データレシーバ８１４、データレジスタ８１６およびＣＳＧ４１８を含む。ＣＳＧ４１８の入力端子は入力端子ＰＯＬに接続し、また、他の入力端子は入力端子ＳＴＢに接続する。

図９は、本発明の他の実施例による入力信号のタイミング図である。図９に示すように、図７と比較して、信号ＳＴＢおよびＰＯＬはまた同時に、対応する時間に、それらの対応する内部信号ｉｎｔ_ＳＴＢおよびｉｎｔ_ＰＯＬを発生する。この実施例において、２個の制御信号ＳＴＢおよびＰＯＬを、制御信号発生器（ＣＳＧ）の入力信号として使用する。ＰＯＬまたはＳＴＢの一方を、予め定義した特定データシリーズを伝送するためのｄｉｎ１入力として使用し、ＰＯＬまたはＳＴＢの他方を、ＣＧＳシステムに内部クロック信号を供給するためのｄｉｎ２入力として使用する。

同一適用概念に基づいて、ゲート・ドライバの組込型制御信号発生器を実施することができる。図１０は、本発明の一実施例による、ゲート・ドライバの組込型制御信号発生器のタイミング図である。図１０に示すように、ゲート・ドライバに対応する信号タイミング図から見て、この実施例が２個の制御信号ＸＯＥおよびＸＯＮを、本発明に必要とされる制御信号発生器（ＣＳＧ）の入力信号として利用する。ＸＯＮ（またはＸＯＥ）信号が、予め定義した特定データシリーズを伝送するためのｄｉｎ１入力として使用し、ＸＯＥ（またはＸＯＮ）がＣＧＳシステムに内部クロック信号を供給するためのｄｉｎ２入力として使用する。同じ適用概念により、ゲート・ドライバの組込型制御信号発生器を実施することができる。

図１１は、本発明の他の実施例による、図１０の制御信号発生器に対応する回路ブロック図である。図１１に示すように、ゲート・ドライバに組込む制御信号発生器１１００は、例えば制御信号発生器１１００内の制御信号発生器１１１６（ＣＳＧ）の入力信号として、信号ＸＯＮおよびＸＯＥを使用する。ソース・ドライバの上述した機構によれば、ゲート・ドライバ内部の制御信号発生器（ＣＳＧ）１１６は、受信号ＸＯＮおよびＸＯＥの入力端子に接続し、制御状態に従って他の必要とされる入力信号ｃｔｌ_ｓｉｇ_ｎを発生する。さらにまた、例えば内部代替信号ｉｎｔ_ＸＯＮおよびｉｎｔ_ＸＯＥを発生する。一般に、ゲート・ドライバは例えば、シフトレジスタ１１１２、ロジックコントローラ１１１４、制御信号発生器（ＣＳＧ）１１１６およびレベルシフタ＆出力バッファ１１１８を含む。入力信号ＸＯＮおよびＸＯＥは、制御信号発生器（ＣＳＧ）１１１６を経て受信される。

前述の実施形態において、図４で示すように制御信号がプリセットされ、固定信号が出力されるならば、例えば、単に１組の制御信号イネーブル指令コードセットのみ制御に使用することができる。制御信号が、図８および１１に示すように、用途に従って信号出力を制御することができる場合、例えば、特定機能制御信号は、制御アプリケーションとして少なくとも２セットの制御信号イネーブル指令コードが必要となる。しかし、これは、同じ作動原理の下での一つの異なるバリエーションに過ぎない。

図１２は、本発明の他の実施例によるソース・ドライバの機能を例示しているブロック線図である。図１２に示すように、様々なアプリケーションの要件と他の有効な信号との作動により、より高度な機能制御メカニズムおよびより幅広いアプリケーションを有するソース・ドライバを実施できる。図１２に示すように、ソース・ドライバ１２００は、シフトレジスタ１２０２、データラッチ１２０８、レベルシフタ１２１０、Ｄ／Ａコンバータ（ＤＡＣ）１２１２、出力回路１２１４、クロック入力コンパレータ１２１６、データレシーバ１２１８、データレジスタ１２２０および制御信号発生器１２２２を含む。加えて、ソース・ドライバ１２００はさらに、ＳＰＩ_ｃｔｌ_Ｒ１２０４、ＳＰＩ_ｃｔｌ_Ｌ１２０６、Ｖｒｅｆ_２ １２２４および識別装置（Ｓ_ＤＩＤ_ｒｅｇ）１２２６を含む。制御信号発生器（ＣＳＧ）の制御機構がより幅広い用途を有することができるよう、この実施例は、ＳＰＩ制御信号リソースの利用を増やす。例えば、個別に定義した識別装置（Ｓ−Ｄ ＩＤ−ｒｅｇ）１２２６をソース・ドライバに実装することができる。または、より高度な出力制御をソース・ドライバの出力制御に適用することができる。これらの制御メカニズムの確立および設計は、システムに従って適用されうる。ソース・ドライバ内の個別に定義した識別メカニズム１２２６の適用に関して、本発明は、必須ではない連続接続構造を持つデータ伝送モードを提供する。この装置の制御の適用によって、外部コントローラは、要求に応じてデータを対応するドライバに伝送することが、どのコントローラでも柔軟に可能にすることができる。

現在最も一般的なＴＦＴ ＬＣＤモジュールのシステム構造は、シリアル接続構造のデータ伝送方法を使用する。最初に、ドライバがデータを受け取ることが出来るよう、コントローラはスタートパルス信号を第１ドライバに伝送し、それから対応するドライバにデータを伝送する必要がある。データを受信した後、ドライバは、次のドライバ段がコントローラからデータを受信できるよう、次のドライバ段にスタートパルス出力信号を伝送する。このように、コントローラからのデータは、順番にそれぞれの段に次々と受信される。最終的に、全てのドライバの出力段は、対応する電圧を出力することを可能にする。この構造では、より高い動作周波数を必要とするシステム適用が必要なときに課題に直面する。クロックスキューや回路基板（ＰＣＢ）経路での遅延を回避するのは不可能であるので、スタートパルス信号は、信頼性に関する隠れた課題に直面しうる。あるいはシステムの最も高い動作周波数を制限する主なボトルネックともなりうる。この課題を解決する方法の一つとしては、コントローラにより、ドライバがデータ伝送作業それぞれ独立して完了することを可能とすることができるよう、このシリアル接続構造を解消することである。本実施例において、ソース・ドライバ内部の識別メカニズム（Ｓ−Ｄ ＩＤ−ｒｅｇ）は、各ドライバの識別装置（Ｓ−Ｄ ＩＤ−ｒｅｇ）に識別コードを入力するための、制御信号発生器（ＣＳＧ）を有する原初のシリアル接続構造のデータ伝送モードを使用して、周波数の低いクロックを結合することができる。ドライバの識別装置に全ての識別コードを入力した後に、システムは、高周波数の動作モードを起動することができる。

換言すれば、本発明は、制御信号発生器が少なくとも２組の異なる定義付けした入力信号を可能にするということである。従って、ドライバの通常動作は影響を受けない。さらに、チップパッドの数を減らすという最も重要な前提条件があった上で、本発明は、より多くの追加機能を更に提供する。

要約すると、本発明は、ドライバが、多様に定義される入力端子として許可するいくつかの信号入力端子の使用を提案する。制御信号発生器において、対応する入力信号を発生し、他の付加機能を、より大きな融通性をもって追加できる。その結果、新規で付加的な動作アプリケーションが、ドライバを変える必要なしに提供されうる。

本発明の範囲又は精神から逸脱することなく、本発明の構造に対して様々な変更および改変を加え得ることは、当業者にとって明らかであろう。上述の点から、本発明は、行われた本発明の変更および改変をもカバーし、それらが特許請求の範囲およびそれらの等価物の範囲内にあることを意図するものである。

Claims (25)

1. ディスプレイパネル・ドライバが一組の制御信号セットを出力するために一組の入力信号セットを受信することを必要とする、ディスプレイパネル駆動系の制御信号を発生する方法において、
   前記ディスプレイパネル・ドライバの複数個の入力端子によって前記一組の入力信号セットを受信するステップと、
   前記入力端子のうち第１端子により受信した第１信号をプリセット信号と比較するステップと、
   前記第１信号を前記プリセット信号と比較して適正状態であったときに、前記入力端子の第１端子から第２信号を受け取るステップと、および
   前記第２信号に基づいて複数個の第１制御信号を発生するステップであって、これら第１制御信号は、前記入力信号セットのサブセットとした、該第１制御信号発生ステップと
   を有することを特徴とする方法。
2. 請求項１に記載の方法において、さらに、前記入力端子のうち第２端子が受信したクロック信号を受信するステップを有し、前記クロック信号を使用して前記第１信号を読み込むものとした方法。
3. 請求項２に記載の方法において、前記第１信号およびクロック信号を、極性信号およびラッチ信号として再定義する方法。
4. 請求項２に記載の方法において、前記第１信号およびクロック信号を、予め定義した特定データシリーズを伝送するためのＸＯＮ信号および制御信号発生器に内部クロック信号を供給するためのＸＯＥ信号として再定義する方法。
5. 請求項１に記載の方法において、前記ディスプレイパネル・ドライバをソース・ドライバとした方法。
6. 請求項１に記載の方法において、前記第１信号を極性信号とした方法。
7. 請求項１に記載の方法において、前記第１信号をラッチ信号とした方法。
8. 請求項１に記載の方法において、前記ディスプレイパネル・ドライバをゲート・ドライバとした方法。
9. 請求項１に記載の方法において、前記第１信号を予め定義した特定データシリーズを伝送するためのＸＯＮ信号とした方法。
10. 請求項１に記載の方法において、前記第１信号を制御信号発生器に内部クロック信号を供給するためのＸＯＥ信号とした方法。
11. 請求項１に記載の方法において、前記ディスプレイパネル・ドライバをタイミング制御ドライバとした方法。
12. ディスプレイパネル・ドライバが一組の制御信号セットを出力するために一組の入力信号セットを受信することを必要とする、ディスプレイパネル駆動系の制御信号を発生する信号発生装置において、
    ‐ ディスプレイパネル・ドライバの複数個の入力端子によって前記一組の入力信号セットを受信する主回路ユニットと、
    ‐ 前記入力端子のうち第１端子により受信した第１信号をプリセット信号と比較する制御信号発生器であって、前記第１信号を前記プリセット信号と比較して適正結果を得た後に、前記第１端子から第２信号を受け取り、この第２信号に基づいて、複数個の第１制御信号を発生し、これら第１制御信号は前記入力信号セットのサブセットとした該制御信号発生器と
    を備えたことを特徴とする信号発生装置。
13. 請求項１２に記載の信号発生装置において、前記制御信号発生器は、
    それぞれ前記入力端子の前記第１端子および第２端子に接続した、第１入力端部および第２入力端部と、
    前記第１入力端部および第２入力端部から多くの入力信号を受け取って、第３信号および第４信号を出力するシフトレジスタと、
    前記第２入力端部からの入力信号およびシフトレジスタからの前記第３信号を受信し、識別信号を出力するシリアルデータ・チェックコントローラと、および
    前記シフトレジスタから前記第４信号および識別信号を受信し、前記第１入力端部および第２入力端部の入力信号に基づいて所定の予め定義した一組の制御信号セットを発生する制御信号発生ユニットと
    を有する構成とした信号発生装置。
14. 請求項１２に記載の信号発生装置において、前記第２端子は、クロック信号を受信するものとした信号発生装置。
15. 請求項１２に記載の信号発生装置において、さらに、前記制御信号発生ユニットを初期状態に戻すリセットユニットを備えた信号発生装置。
16. 請求項１２に記載の信号発生装置において、前記クロック信号を前記入力端子の第２端子から受信し、また前記第１信号を前記クロック信号に従って読出す信号発生装置。
17. 請求項１２に記載の信号発生装置において、前記信号発生装置をソース・ドライバとした信号発生装置。
18. 請求項１２に記載の信号発生装置において、前記第１信号を極性信号とした信号発生装置。
19. 請求項１２に記載の信号発生装置において、前記第１信号をラッチ信号とした信号発生装置。
20. 請求項１２に記載の信号発生装置において、前記第１信号およびクロック信号を、極性信号およびラッチ信号とした信号発生装置。
21. 請求項１２に記載の信号発生装置において、前記信号発生装置をゲート・ドライバとした信号発生装置。
22. 請求項１２に記載の信号発生装置において、前記第１信号を予め定義した特定データシリーズを伝送するためのＸＯＮ信号とした信号発生装置。
23. 請求項１２に記載の信号発生装置において、前記第１信号を前記制御信号発生器に内部クロック信号を供給するためのＸＯＥ信号とした信号発生装置。
24. 請求項１６に記載の信号発生装置において、前記第１信号およびクロック信号を予め定義した特定データシリーズを伝送するためのＸＯＮ信号および前記制御信号発生器に内部クロック信号を供給するためのＸＯＥ信号とした信号発生装置。
25. 請求項１２に記載の信号発生装置において、前記信号発生装置をタイミング制御ドライバとした信号発生装置。

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