DE102004008757B4

DE102004008757B4 - Paritätsprüfungs-Schaltung zur kontinuierlichen Prüfung der Parität einer Speicherzelle

Info

Publication number: DE102004008757B4
Application number: DE102004008757A
Authority: DE
Inventors: Winfried Kamp; Siegmar KÖPPE
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2004-02-23
Filing date: 2004-02-23
Publication date: 2006-04-06
Anticipated expiration: 2024-02-24
Also published as: CN100479066C; US7509561B2; CN1661728A; DE102004008757A1; US20050204274A1

Abstract

Paritätsprüfungs-Schaltung, welche mit einer Speicherzelle (SZ) eines Speicherzellenfeldes elektrisch verbunden ist und zum kontinuierlichen Prüfen der Parität der Speicherzelle (SZ) ausgelegt ist, wobei die Paritätsprüfungs-Schaltung derart ausgebildet ist, dass bei einer Paritätsprüfung die Anzahl N der Paritätsprüfungsstufen pro Datenwort gleich der Anzahl M der Bits des ursprünglich zu speichernden Nutzdatenwortes ist, wobei die Paritätsprüfungs-Schaltung (PPS) aus vier Transistoren (T1 bis T4) des gleichen Leitungstyps aufgebaut ist, und wobei die vier Transistoren (T1 bis T4) jeweils mit ihren Gate-Anschlüssen mit Ausgängen der Speicherzelle (SZ) elektrisch verbunden sind.

Description

Die Erfindung betrifft eine Paritätsprüfungs-Schaltung, welche mit den Speicherzellen eines Speicherzellenfeldes elektrisch verbunden ist und zum kontinuierlichen Prüfen der Parität der Speicherzellen ausgelegt ist.
In den in der modernen Mikroelektronik hergestellten Schaltkreisen werden die Bauelemente, wie beispielsweise Halbleiterspeicher, immer mehr verkleinert und die Packungsdichte der Bauelemente immer mehr erhöht. Des Weiteren wird die in Speicherbauelementen gespeicherte Ladung, welche als Datum gespeichert ist, minimal. Die in den Speicherbauelementen gespeicherten Daten sind dementsprechend empfindlich gegenüber Störungen. Bei der Speicherung von Daten in RAMs können zwei verschiedene Arten von Fehlern auftreten. Zum einen permanente Fehler und zum anderen flüchtige Fehler. Die permanenten Fehler, welche als Hard Errors bezeichnet werden, werden durch Defekte in den Speicher-ICs selbst oder den beteiligten Ansteuerschaltungen verursacht. Die flüchtigen Fehler, welche als Soft Errors bezeichnet werden, treten nur zufällig auf und sind daher nicht reproduzierbar. Sie werden hauptsächlich durch Alpha-Strahlung verursacht. Durch die Alpha-Strahlung können die Speicherkondensatoren von dynamischen RAMs umgeladen werden, oder aber auch Speicher-Flip-Flops in statischen RAMs umkippen. Flüchtige Fehler können auch durch Störimpulse entstehen, die innerhalb oder außerhalb der Schaltung erzeugt werden.
Das Auftreten von Speicher-Fehlern kann sehr weitreichende Folgen haben. So kann ein einziger Fehler in einem Computer-Speicher nicht nur ein falsches Ergebnis verursachen, sondern zum endgültigen Ausfall des Programms führen. Zur Vermeidung derartiger Ausfälle und Beeinträchtigungen müssen derartige Fehler erkannt und gemeldet werden. Eine Methode zur Fehlererkennung ist es, neben den Datenbits auch ein oder mehrere Prüfbits abzuspeichern. Je mehr Prüfbits mit abgespeichert werden, um so mehr Fehler können erkannt oder sogar korrigiert werden.
Eine Vorgehensweise zur Fehlererkennung besteht darin, ein sogenanntes Paritätsbit zu übertragen. Dieses Fehlererkennungsverfahren wird Paritätsprüfung (Parity check) genannt. Es können gerade oder ungerade Paritäten vereinbart werden. Bei der geraden Parität setzt man das hinzugefügte Paritätsbit auf Null, wenn die Zahl der Einsen im Datenwort gerade ist. Das Paritätsbit wird auf Eins gesetzt, wenn die Parität ungerade ist. Dadurch ist die Gesamtzahl der übertragenen Einsen in einem Datenwort einschließlich Paritätsbit immer gerade. Bei einer ungeraden Parität ist die Gesamtzahl immer ungerade.
Bei zukünftigen Technologien kommt es durch die feineren Strukturen und den damit verbundenen geringeren Kapazitäten immer häufiger zu derartigen oben erwähnten Soft Errors bzw. Soft-Fehlern bei speichernden Schaltungen. Beim Auslesen eines Paritätsbits wird die Parität des Datenworts neu berechnet und dann mit dem ebenfalls ausgelesenen Paritätsbit verglichen. Bei Gleichheit ist das Datenwort unverändert und somit richtig. Bei Ungleichheit dagegen ist das Datenwort falsch, da sich mindestens ein Bit verändert haben muss. Dieses Vorgehen, dass beim Auslesen die Parität neu berechnet und mit dem abgespeicherten Wert verglichen wird, funktioniert bei allen Speichern, deren Daten nur beim Auslesen weiterverarbeitet beziehungsweise bewertet werden. Allerdings gibt es auch Speicherkonfigurationen, deren Inhalt kontinuierlich gelesen wird, wie dies beispielsweise bei Konfigurationsspeichern der Koeffizienten von Filtermodulen der Fall ist. Ebenso ist dies bei Speichern der Fall, deren Inhalt sporadisch durchsucht wird, wie dies beispielsweise bei in haltsadressierbaren Speichern (CAM = Content Addressable Memory), die als Caches eingesetzt werden, durchgeführt wird.

Aus der US 5,434,871 ist eine Speicherzellenanordnung bekannt, bei der eine kontinuierliche Paritätsprüfung durchgeführt wird. Die Schaltungsanordnung ist derart ausgelegt, dass jede Speicherzelle mit einer Paritätsprüfungs-Schaltung elektrisch verbunden ist. Jede Paritätsprüfungs-Schaltung überprüft kontinuierlich den binären Speicherzustand der zugeordneten Speicherzelle. Die Zustände der Speicherzellen werden zusammengefasst, um eine Paritätsberechnung für eine gegebene Datenanordnung durchführen zu können. Jede Paritätsprüfungs-Schaltung umfasst sechs Transistoren, wobei es aufgrund des Aufbaus der Paritätsprüfungs-Schaltung erforderlich ist, dass fünf Transistoren von einem ersten Leitungstyp und ein Transistor von einem zweiten Leitungstyp ist. Die Paritätsprüfungs-Schaltung ist derart aufgebaut, dass jeweils ein Transistor den Speicherzustand in einem der beiden Speicherknoten der zugeordneten Speicherzelle liest und diese beiden Transistoren mittels einer logischen EXKLUSIV-ODER-Operation die Parität der zugeordneten Speicherzelle mit der Parität der vorhergehenden Speicherzelle verknüpfen. Die restlichen vier Transistoren der Paritätsprüfungs-Schaltung sind derart geschaltet, dass sie das aus der Verknüpfung resultierende Paritätsergebnis und das dazu komplementäre Paritätsergebnis an die nachgeschaltete Speicherzelle übertragen. Die bekannte Paritätsprüfungs-Schaltung ist relativ aufwändig konzipiert und erfordert aufgrund der relativ hohen Anzahl (sechs) an Transistoren einen relativ großen Schaltungsaufwand. Des Weiteren ist es erforderlich, dass sowohl Transistoren eines ersten als auch Transistoren eines zweiten Leitungstyps verwendet werden müssen. Dies hat einen erheblichen Nachteil in der Layoutkonzeption, da aufgrund der bekannten Regeln bei CMOS-Herstellungsprozessen erforderliche Abstände eingehalten werden müssen und dies im vorliegenden Fall bei dem erforderlichen Ausbilden von Transistoren unterschiedlichen Leitungstyps zu einem erheblichen Platzbedarf führt. Ein weiterer Nachteil der bekannten Paritätsprüfungs-Schaltung ist darin zu sehen, dass quasi eine Diode verwendet wird, die durchschnittlich in jeder zweiten Speicherzelle (bei einer Annahme einer Gleichverteilung von in den Speicherzellen gespeicherten logischen "0" und "1" Zuständen) einen latenten Querstrom zwischen dem Versorgungsspannungspotenzial und dem Massepotenzial bewirkt und dadurch eine konstante Verlustleitung erzeugt wird. Des Weiteren ist ein wesentlicher Nachteil der bekannten Paritätsprüfungs-Schaltung darin zu sehen, dass für die Paritätsprüfung Paritätsprüfungsinformationen vorab extern berechnet und gespeichert werden müssen. Darüber hinaus ist für eine Paritätsprüfung stets das vorherige Berechnen der Paritätsprüfungsinformation (Paritätsbit) und das Abspeichern von M + 1 Bits erforderlich, wobei M die Anzahl der Bits eines Nutzdatenwortes angibt. Das bedeutet, dass für eine Paritätsprüfung stets eine Erhöhung der Datenwortbreite durchgeführt wird. Die Anzahl der Paritätsprüfungsstufen M + 1 ist somit immer größer als die Datenwortbreite M. Diese Vorgehensweise sowie die zugrundeliegende Schaltungskonzeption ist sehr aufwändig und relativ kostenintensiv, da unter anderem ein relativ großer Platzbedarf für die erforderliche Schaltung notwendig ist.

US 5,434,871 zeigt eine Vorrichtung zur kontinuierlichen Paritätsprüfung innerhalb eines CMOS RAM Speichersystems.

JP 07006046 A zeigt einen arithmetischen Paritätsschaltkreis für MXN-Bits Paralleldaten.

Daher ist es Aufgabe der Erfindung, eine Paritätsprüfungs-Schaltung zu schaffen, welche eine kontinuierliche Paritätsprüfung in einfacher und sicherer Weise erlaubt und aufwandsarm und kostengünstig realisiert werden kann. Des Weiteren ist es Aufgabe der Erfindung, eine zuverlässige, schnelle und frühzeitige Fehlererkennung bei Speicherzellen in einem Speicherzellenfeld zu ermöglichen.

Diese Aufgaben werden durch eine Paritätsprüfungs-Schaltung, welche die Merkmale nach Patentanspruch 1 aufweist, und eine Datenspeichervorrichtung, welche die Merkmale des Patentanspruchs 18 aufweist, gelöst.

Eine erfindungsgemäße Paritätsprüfungs-Schaltung ist mit einer Speicherzelle eines Speicherzellenfeldes elektrisch verbunden und ist zum kontinuierlichen Prüfen der Parität der Speicherzelle ausgelegt. Ein wesentlicher Gedanke der Erfindung besteht darin, dass die Paritätsprüfungs-Schaltung derart ausgebildet ist, dass bei einer Paritätsprüfung die Anzahl N der Paritätsprüfungsstufen pro Datenwort gleich der Anzahl M der Bits des ursprünglich zu speichernden Nutzdatenwortes ist. Die kontinuierliche Paritätsprüfung kann dadurch schnell und zuverlässig durchgeführt werden, ein Fehler kann sofort detektiert werden und ein abgespeichertes Datum unverzüglich als ungültig erkannt werden. Somit ist die Erfindung besonders bei Speicherzellen, deren Inhalt dauerhaft gelesen wird oder deren Inhalt sporadisch durchsucht wird, besonders vorteilhaft. Daher kann insbesondere bei inhaltsadressierbaren Speicherzellen (CAM-Speicherzellen) oder Konfigurationsspeichern eine wesentlich verbesserte Paritätsprüfung und Fehlererkennung durchgeführt werden. Durch die "Online"-Detektion des Fehlers wird bei dauerhaft bewerteten Speicherzellen gewährleistet, dass die mögliche Fehlfunktion eines Gesamtsystems frühzeitig erkannt wird und entsprechende Maßnahmen eingeleitet werden können. Ein weiterer Vorteil der erfindungsgemäßen Paritäts-Prüfungs-Schaltung ist darin zu sehen, dass die kontinuierliche Paritätsprüfung ohne das vorab externe Berechnen einer Paritätsprüfungsinformation und das Speichern derselbigen durchgeführt werden kann. Des Weiteren kann mittels der erfindungsgemäßen Paritätsprüfungs-Schaltung gewährleistet werden, dass für die Paritätsprüfung keine Erhöhung der Nutzdatenwortbreite erforderlich ist, wodurch der Schaltungsaufwand und somit der Platzbedarf und die Kosten für die Schaltung wesentlich vermindert werden können.

Eine vorteilhafte Ausführung der Paritätsprüfungs-Schaltung ist aus vier Transistoren des gleichen Leitungstyps aufgebaut. Dadurch kann eine Paritätsprüfungs-Schaltung realisiert werden, welche aufwandsarm und platzsparend ausgeführt ist. Durch das Verwenden von Transistoren lediglich eines Lei tungstyps kann die Layoutgestaltung wesentlich vereinfacht werden. Ein weiterer Vorteil der erfindungsgemäßen Paritätsprüfungs-Schaltung ist darin zu sehen, dass durch die vorteilhafte Verschaltung der Bauteileaufwand jeder Paritätsprüfungs-Schaltung erheblich vermindert werden kann. Die Paritätsprüfungs-Schaltung ermöglicht es auch, dass die konstante Verlustleistung im Vergleich zum Stand der Technik deutlich vermindert werden kann.

In einer vorteilhaften Ausgestaltung der Erfindung sind die vier Transistoren jeweils mit ihren Gate-Anschlüssen mit der mit der Paritätsprüfungs-Schaltung elektrisch verbundenen Speicherzelle elektrisch verbunden. Dadurch werden alle vier Transistoren von den Ausgängen der zugeordneten Speicherzelle angesteuert und ein besonders effektives Schaltungskonzept der Bauelemente der Paritätsprüfungs-Schaltung kann gewährleistet werden. Dies ermöglicht eine Bauteile-arme und damit im Hinblick auf die benötigte Chip-Fläche minimierte Realisierung.

Vorteilhaft erweist es sich, wenn die vier Transistoren kreuzgekoppelt geschaltet sind. Dies ermöglicht eine besonders einfache Verschaltung.

Ein erster und ein zweiter Transistor der Paritätsprüfungs-Schaltung sind bevorzugt mit ihren Gate-Anschlüssen mit einem ersten Speicherknoten der Speicherzelle und ein dritter und ein vierter Transistor können mit ihren Gate-Anschlüssen mit einem zweiten Speicherknoten der zugeordneten Speicherzelle elektrisch verbunden sein. Dadurch wird ermöglicht, dass jeweils zwei Transistoren von dem Ausgangssignal von einem der beiden Ausgänge der Speicherzelle gesteuert werden.

Eine weitere vorteilhafte Ausgestaltung des Schaltungskonzepts der Paritätsprüfungs-Schaltung kann dadurch erzielt werden, dass ein erster Transistor mit seinem Strompfad zwischen einen ersten Paritätseingang und einen zweiten Pari tätsausgang geschaltet ist, und ein zweiter Transistor mit seinem Strompfad zwischen einen zweiten Paritätseingang und einen ersten Paritätsausgang geschaltet ist. Es kann dabei vorgesehen sein, dass der erste Transistor mit seinem Source-Anschluss mit einem ersten Paritätseingang und mit seinem Drain-Anschluss mit einem zweiten Paritätsausgang der Paritätsprüfungs-Schaltung elektrisch verbunden ist. Es kann des Weiteren vorgesehen sein, dass der zweite Transistor mit seinem Source-Anschluss mit einem zweiten Paritätseingang und mit seinem Drain-Anschluss mit einem ersten Paritätsausgang der Paritätsprüfungs-Schaltung elektrisch verbunden ist.

In einer weiteren vorteilhaften Ausgestaltung der erfindungsgemäßen Paritätsprüfungs-Schaltung kann ein dritter Transistor mit seinem Strompfad zwischen einen zweiten Paritätseingang und einen zweiten Paritätsausgang geschaltet sein, und ein vierter Transistor mit seinem Strompfad zwischen einen ersten Paritätseingang und einen ersten Paritätsausgang geschaltet sein. Bevorzugt ist der dritte Transistor mit seinem Source-Anschluss mit dem zweiten Paritätseingang und mit seinem Drain-Anschluss mit dem zweiten Paritätsausgang der Paritätsprüfungs-Schaltung elektrisch verbunden. Die Schaltungskonzeption der Paritätsprüfungs-Schaltung kann weiterhin derart ausgeführt werden, dass der vierte Transistor mit seinem Source-Anschluss mit einem ersten Paritätseingang und mit seinem Drain-Anschluss mit einem ersten Paritätsausgang der Paritätsprüfungs-Schaltung elektrisch verbunden ist. Der Drain-Anschluss des ersten Transistors kann mit dem Drain-Anschluss des dritten Transistors und der Source-Anschluss des ersten Transistors kann mit dem Source-Anschluss des vierten Transistors elektrisch verbunden sein. Darüber hinaus kann der Drain-Anschluss des zweiten Transistors mit dem Drain-Anschluss des vierten Transistors und der Source-Anschluss des zweiten Transistors mit dem Source-Anschluss des dritten Transistors elektrisch verbunden sein. Die einzelnen Verschaltungen und Verbindungen der Transistoren der Paritätsprüfungs-Schaltung miteinander sowie mit den Ein- und Ausgängen der Paritätsprüfungs-Schaltung ermöglichen in vielfacher Hinsicht eine Verbesserung des Layouts und der Schaltungskonzeption der Paritätsprüfungs-Schaltung. Eine optimale Schaltungsausführung der Paritätsprüfungs-Schaltung kann durch die Kombination der genannten einzelnen vorteilhaften Verbesserungen erreicht werden. Die Paritätsprüfungs-Schaltung ist besonders in diesem Fall im Hinblick auf eine ökonomische und minimierte, ebenso wie im Hinblick auf eine schnelle und zuverlässige kontinuierliche Prüfung der Parität optimiert.

Eine weitere vorteilhafte Ausführung umfasst einen Detektor, welcher die Änderung eines Informationszustandes einer Speicherzelle detektiert, insbesondere zweistufig dynamisch detektiert. Es kann auch vorgesehen sein, dass der Detektor derart ausgebildet ist, dass eine gemeinsame Überprüfung einer Vielzahl von Speicherzellen durchführbar ist, wobei diese Überprüfung irreversibel durchgeführt werden kann. Durch den Detektor kann in vorteilhafter Weise erreicht werden, dass keine Berechnung vorab von Paritätsprüfungsinformationen, wie dies im Stand der Technik erforderlich ist, durchgeführt werden muss, denn in der Erfindung kann eine Berechnung von erforderlichen Paritätsprüfungsinformationen mittels dem Detektor automatisch durchgeführt werden. Dadurch kann die „Online"-Detektion besonders effektiv durchgeführt werden. Eine optimierte kontinuierliche Paritätsprüfung kann somit im Hinblick auf Schnelligkeit und Zuverlässigkeit realisiert werden. Auch der Platzbedarf und somit auch die Kosten können dadurch erheblich reduziert werden.

Bevorzugt ist es, wenn der Detektor ein Zustandsautomat ist, welcher eine erste Zustandsklasse aufweist, welche den Initialisierungszustand charakterisiert, eine zweite Zustandsklasse aufweist, welche den Normalbetrieb charakterisiert, und eine dritte Zustandsklasse aufweist, welche einen Fehlerfall charakterisiert. Es kann vorgesehen sein, dass der Detektor derart ausgebildet ist, dass ein Wechsel von einer Zustands klasse in eine andere Zustandsklasse irreversibel ist. Dies ermöglicht eine besonders einfache und sichere Fehlererkennung. Es kann beispielsweise vorgesehen sein, dass der Initialisierungszustand durch einen Zustand von zwei logischen „0" Zuständen charakterisiert ist. Der Normalbetrieb kann beispielsweise durch die Zustände „01" und „10" charakterisiert sein. Ferner kann der Fehlerfall durch den Zustand „11" charakterisiert sein. Wird vom Initialisierungszustand, der ersten Zustandsklasse, in den Normalbetrieb gewechselt, ist dies ein irreversibler Vorgang. Ein Wechsel zurück in den Initialisierungszustand erfolgt nur durch ein explizit durchgeführtes Rücksetzen. Ebenso ist ein Wechsel vom Normalbetrieb, der zweiten Zustandsklasse, in den Fehlerfall, der dritten Zustandsklasse irreversibel. Diese Ausführungen sind lediglich beispielhaft und die Funktionsweise des Detektors kann in vielfältiger Weise und flexibel realisiert werden. Es kann vorgesehen sein, dass der Detektor zumindest zwei Auffanglatches umfasst.

In vorteilhafter Weise umfassen die Auffanglatches jeweils vier Transistoren und zumindest einen Inverter, wobei zumindest ein erster Transistor und ein zweiter Transistor eines Auffanglatch von einem ersten Leitungstyp sind. Bevorzugt ist der erste Transistor eines Auffanglatch mit seinem Gate-Anschluss mit dem Eingang, mit seinem Source-Anschluss mit Massepotenzial und mit seinem Drain-Anschluss mit einem ersten Schaltungsknoten des Auffanglatch elektrisch verbunden ist. Der zweite Transistor eines Auffanglatches kann mit seinem Source-Anschluss mit dem ersten Schaltungsknoten des Auffanglatches, mit seinem Gate-Anschluss mit einem zweiten Schaltungsknoten des Auffanglatches und mit seinem Drain-Anschluss mit Massepotenzial elektrisch verbunden sein. Der erste Inverter ist bevorzugter Weise mit einem Eingang mit dem ersten Schaltungsknoten, und mit einem Ausgang über den zweiten Schaltungsknoten mit dem Ausgang des Auffanglatches elektrisch verbunden ist.

Es kann weiterhin vorgesehen sein, dass der dritte und der vierte Transistor eines Auffanglatch vom entgegengesetzten Leitungstyp wie der erste und der zweite Transistor sind. Der dritte Transistor kann mit seinem Gate-Anschluss mit der Steuerleitung zum Rücksetzen der Paritätsprüfungs-Schaltung, mit seinem Source-Anschluss mit Versorgungsspannungspotenzial und mit seinem Drain-Anschluss mit einem ersten Schaltungsknoten elektrisch verbunden sein. Ferner kann der vierte Transistor mit seinem Gate-Anschluss mit einem zweiten Schaltungsknoten, mit seinem Source-Anschluss mit einem ersten Schaltungsknoten und mit seinem Drain-Anschluss mit Versorgungsspannungspotenzial elektrisch verbunden sein.

In der Schaltungskonzeption eines Auffanglatch kann auch vorgesehen sein, dass der dritte und der vierte Transistor eines Auffanglatch vom gleichen Leitungstyp wie der erste und der zweite Transistor sind. Eine weitere Verschaltung der Bauelemente eines Auffanglatch kann vorsehen, dass der dritte Transistor mit seinem Gate-Anschluss mit der Steuerleitung zum Rücksetzen der Paritätsprüfungs-Schaltung, mit seinem Source-Anschluss mit einem ersten Schaltungsknoten und mit seinem Drain-Anschluss mit Versorgungsspannungspotenzial elektrisch verbunden ist. Darüber hinaus ist der vierte Transistor in bevorzugter Weise mit seinem Gate-Anschluss mit einem Ausgang eines zweiten Inverters, mit seinem Source-Anschluss mit Versorgungsspannungspotenzial und mit seinem Drain-Anschluss mit einem ersten Schaltungsknoten elektrisch verbunden. Der zweite Inverter kann mit seinem Eingang mit dem zweiten Schaltungsknoten elektrisch verbunden sein.

In vorteilhafter Weise sind die Ausgänge des Detektors mit einer Logikschaltung verschaltet, wobei die Logikschaltung derart ausgebildet ist, dass die Ausgangsignale des Detektors auf ein 1-Bitsignal reduziert werden. Die Auswertung der Signale kann dadurch möglichst einfach und aufwandsarm durchgeführt werden.

Es kann vorgesehen sein, dass die Ausgänge der Auffanglatches mit einem ersten UND-Glied zum Auswerten der Ausgangssignale elektrisch verbunden sind. Anzumerken ist, dass das UND-Glied beispielhaft in einer Ausführungsform in der Schaltung angeordnet ist und insbesondere für die oben beispielhaft erläuterte Kodierung des Detektors (Initialisierungszustand „00"; Normalbetrieb „01" und „10"; Fehlerfall „11") ausgebildet ist. Die Logikbauelemente mit denen die Ausgänge des Detektors, insbesondere der Auffanglatches, elektrisch verbunden sind, sind abhängig von der Kodierung des Detektors ausgebildet. Die Logikbauelemente können daher beispielsweise auch NICHT-UND-Glieder oder NICHT-ODER-Glieder sein. Es kann auch vorgesehen sein, dass die Kodierung des Detektors derart ist, dass die Zustände der Initialisierung, des Normalbetriebs und des Fehlerfalls durch mehr als zwei Bits charakterisiert sind. Die Auffanglatches können durch eine oder mehrere der angegebenen Ausführungen der Schaltungskonzeptionen im Hinblick auf eine besonders effektive sowie schnelle und zuverlässige Signalverarbeitung der durch den ersten und den zweiten Paritätsausgang empfangenen Signale ermöglichen. Des Weiteren ist die Schaltung eines Auffanglatches im Hinblick auf einen möglichst geringen Platzbedarf konzipiert. Durch die relativ geringe Anzahl an Bauteilen, die ein Auffanglatch aufweist, kann darüber hinaus eine relativ kostengünstige Realisierung ermöglicht werden.

Ein weiterer Aspekt der Erfindung betrachtet eine Datenspeichervorrichtung, welche eine erfindungsgemäße Paritätsprüfungs-Schaltung oder eine vorteilhafte Ausführungsform umfasst.

Die Datenspeichervorrichtung kann ein Speicherzellenfeld mit einer Mehrzahl an Speicherzellen umfassen. Besonders vorteilhaft ist die Erfindung, wenn die Speicherzellen als CMOS-SRAM-Speicherzellen, insbesondere als inhaltsadressierbare Speicherzellen ausgebildet sind. Jede der Speicherzellen des Speicherzellenfeldes ist mit einer der Paritätsprüfungs- Schaltungen elektrisch verbunden. Dies ermöglicht eine zuverlässige und schnelle kontinuierliche Paritätsprüfung der Speicherzellen des gesamten Speicherzellenfeldes. Darüber hinaus kann die auf dem Chip benötigte Fläche wesentlich vermindert werden, da aufgrund der im Allgemeinen sehr großen Anzahl an Speicherzellen auch eine entsprechend gleiche Anzahl an Paritätsprüfungs-Schaltungen benötigt wird und jede einzelne Paritätsprüfungs-Schaltung flächenmäßig wesentlich kleiner ist als die aus dem Stand der Technik bekannte Paritätsprüfungs-Schaltung.

Weiterhin kann vorgesehen sein, dass ein zweiter Paritätseingang einer ersten Paritätsprüfungs-Schaltung mit einem zweiten Paritätsausgang der vorgeschalteten Paritätsprüfungs-Schaltung elektrisch verbunden ist und ein erster Paritätseingang der ersten Paritätsprüfungs-Schaltung mit einem ersten Paritätsausgang der vorgeschalteten Paritätsprüfungs-Schaltung elektrisch verbunden ist. Die im Allgemeinen matrixförmig angeordneten Speicherzellen können dadurch sowohl horizontal (Zeilen) oder aber auch vertikal (Spalten) in einfacher Weise miteinander verschaltet werden, um eine verbesserte kontinuierliche Paritätsprüfung – horizontal oder vertikal – aller Speicherzellen einer Spalte oder einer Reihe durchzuführen.

Es kann vorgesehen sein, dass der erste Paritätsausgang und der zweite Paritätsausgang einer Paritätsprüfungs-Schaltung jeweils mit einem Vorlade-Transistor elektrisch verbunden sind. Dadurch kann gewährleistet werden, dass ein Rücksetzen der Paritätsprüfungs-Schaltung während eines Schreibvorgangs der zugeordneten Speicherzelle unterstützt werden kann.

Die Vorlade-Transistoren können von einem Leitungstyp sein, der dem Leitungstyp der Transistoren der Paritätsprüfungs-Schaltung entgegengesetzt ist. Es kann aber auch vorgesehen sein, dass die Vorlade-Transistoren von dem gleichen Leitungstyp wie die Transistoren der Paritätsprüfungs-Schaltung sind. Dadurch können die Vorlade-Transistoren ohne Beeinträchtigung der Schaltungskonzeption der Paritätsprüfungs-Schaltung flexibel gestaltet und an die Erfordernisse der weiteren Verschaltungen mit den Chip-Bauelementen und den entsprechenden Spannungspotenzialen einfach angepasst werden.

Wie bereits angeführt, können die Speicherzellen matrixförmig angeordnet sein. Es kann dabei vorgesehen sein, dass die erste Speicherzelle einer Reihe und/oder einer Spalte mit einem zweiten Eingang, insbesondere dem komplementären Paritätseingang, mit einem Versorgungsspannungspotenzial elektrisch verbunden ist. Ferner kann vorgesehen sein, dass diese erste Speicherzelle mit einem ersten Eingang, insbesondere dem ersten Paritätseingang über einen Transistor, insbesondere einen n-Kanal-Transistor, mit Massepotenzial elektrisch verbunden ist. Es kann des Weiteren vorgesehen sein, dass dieser Transistor mit seinem Gate-Anschluss an der Steuerleitung zum Rücksetzen der Paritätsprüfungs-Schaltung anliegt.

Weiterhin kann bei der matrixförmigen Anordnung der Speicherzellen vorgesehen sein, dass die letzte Speicherzelle einer Reihe und/oder einer Spalte mit einem ersten Ausgang, insbesondere dem zweiten Paritätsausgang mit einem ersten Eingang eines ersten Auffanglatch elektrisch verbunden ist, und mit einem zweiten Ausgang, insbesondere dem ersten Paritätsausgang mit einem ersten Eingang eines zweiten Auffanglatch elektrisch verbunden ist. Dadurch kann eine kontinuierliche Paritätsprüfung aller Speicherzellen einer Reihe oder einer Spalte und somit eines gesamten gespeicherten Wortes durchgeführt und die Ausgangssignale mittels den Auffanglatches am Ende einer derartigen Reihe oder Spalte einfach und zuverlässig überprüft werden.

Die ersten und die zweiten Detektorausgänge eines Speicherzellenblocks können in einer vorteilhaften Ausführung mit den entsprechenden Ausgängen von anderen Speicherzellenblöcken des Speicherzellenfeldes parallel kaskadiert verschaltet sein. Es kann ferner vorgesehen sein, dass die ersten und die zweiten Detektorausgänge jedes Speicherzellenblocks jeweils mit einem UND-Glied elektrisch verbunden sind. Es kann auch vorgesehen sein, dass eine parallel kaskadierte Verschaltung für eine Mehrzahl an Speicherzellenblöcken durchgeführt werden kann. Vorteilhafter Weise kann vorgesehen sein, dass Speicherzellenblöcke parallel kaskadiert miteinander verschaltet sind. Jeder Speicherzellenblock kann eine Mehrzahl an Speicherzellen mit den entsprechend zugeordneten Paritätsprüfungs-Schaltungen umfassen.

Es kann vorgesehen sein, dass die Ausgänge eines Detektors eines Speicherzellenblocks mit einer weiteren Logikschaltung, insbesondere einer mehrstufigen Logikschaltung, elektrisch verschaltet sind, wobei die Detektorausgänge durch die Logikschaltung insbesondere hierarchisch zusammenfassbar sind. Dies ermöglicht eine einfache und aufwandsarme Verschaltung und Auswertung der Ausgangsignale des Detektors. Des Weiteren kann durch die weitere Logikschaltung eine flexible Verschaltung der Detektorausgänge gewährleisten werden, was ein optimiertes Schaltungslayout ermöglicht.

Es kann vorgesehen sein, dass ein erster Detektorausgang und ein zweiter Detektorausgang eines Speicherzellenblocks mit einem UND-Glied elektrisch verbunden sind.

Die parallel kaskadierte Verschaltung der Speicherzellenblöcke mit jeweils mehreren Speicherzellen und Paritätsprüfungs-Schaltungen ermöglicht eine flexible Konzeption des Schaltungsaufbaus und erlaubt einen relativ platzsparenden Schaltungsentwurf.

Bei einer beispielhaften Ausgestaltung der Verschaltung ist vorgesehen, dass die Ausgänge von zwei benachbarten UND-Gliedern mit dem Eingang eines ODER-Gliedes elektrisch verbunden sind, und der Ausgang des ODER-Gliedes mit dem Eingang eines zweiten ODER-Gliedes elektrisch verbunden ist. Durch das parallel kaskadierte Verschalten kann in vielfältiger Weise eine flexible Verknüpfung der Ausgangssignale der Detektorausgänge ermöglicht werden. Dies erlaubt eine flexiblere Schaltungsgestaltung des gesamten Speicherzellenfeldes und erfordert dadurch einen geringeren Aufwand bei der Konzeption. Des Weiteren kann durch diese zusätzlichen Freiheitsgrade dem Erfordernis eines minimierten Platzbedarfs und möglichst geringer Herstellungskosten Rechnung getragen werden.

Mehrere Ausführungsbeispiele der Erfindung werden nachfolgend anhand schematischer Schaltungsanordnungen näher erläutert. Es zeigen:
1 ein erstes Ausführungsbeispiel einer erfindungsgemäßen Paritätsprüfungs-Schaltung;
2 ein zweites Ausführungsbeispiel der erfindungsgemäßen Paritätsprüfungs-Schaltung;
3 ein erstes Ausführungsbeispiel einer Verschaltung von in einer Zeile eines Speicherzellenfeldes angeordneten Speicherzellen mit jeweils einer erfindungsgemäßen Paritätsprüfungs-Schaltung;
4 ein zweites Ausführungsbeispiel einer Verschaltung von in einer Zeile eines Speicherzellenfeldes angeordneten Speicherzellen mit jeweils einer erfindungsgemäßen Paritätsprüfungs-Schaltung;
5 ein erstes Ausführungsbeispiel eines Auffanglatch;
6 ein zweites Ausführungsbeispiel eines Auffanglatch;
7 ein erstes Ausführungsbeispiel von parallel kaskadiert verschalteten Paritätsausgängen von Speicherzellenblöcken eines Speicherzellenfeldes; und
8 ein zweites Ausführungsbeispiel von parallel kaskadiert verschalteten Paritätsausgängen von Speicherzellenblöcken eines Speicherzellenfeldes.
In den Figuren sind gleiche oder funktionsgleiche Bauelemente mit denselben Bezugszeichen versehen.
In 1 ist ein erstes Ausführungsbeispiel einer erfindungsgemäßen Paritätsprüfungs-Schaltung dargestellt. Die Paritätsprüfungs-Schaltung PPS ist mit einer Speicherzelle SZ, welche im Ausführungsbeispiel eine inhaltsadressierbare Speicherzelle ist, über zwei elektrische Verbindungen kontaktiert. In bekannter Weise umfasst die Speicherzelle SZ zwei kreuzgekoppelte Inverter. Des Weiteren umfasst die Speicherzelle SZ zwei Auswahltransistoren, welche mit ihren Gate-Anschlüssen mit einer Wortleitung wl elektrisch verbunden sind. Der erste Auswahltransistor ist mit seinem Strompfad zwischen einen ersten Speicherknoten SK1 und einer Bitleitung bl geschaltet. Der zweite Auswahltransistor ist mit seinem Strompfad zwischen einem zweiten Speicherknoten SK2 und einer komplementären Bitleitung blq geschaltet. Üblicherweise ist eine inhaltsadressierbare Speicherzelle aus zwei einander zugeordneten SRAM-Blöcken aufgebaut. Bei der Nutzung in einem CAM-Bauelement ist jede Zeile des ersten SRAM-Blocks über eine Hitleitung beziehungsweise Auswahlleitung mit einer Zeile (bei matrixförmiger Anordnung in Zeilen und Spalten) des zweiten SRAM-Blocks elektrisch verbunden. Bei einer Übereinstimmung des Speicherinhalts einer Zeile mit dem Suchwort wird über die Hitleitung die Wortleitung des zweiten SRAM-Blocks aktiviert. Dieser Vergleich des Speicherzelleninhalts für ein mögliches Aktivieren der Hitleitung wird durch einen nicht dargestellten Komparator in der Speicherzelle SZ durchgeführt, welcher mit der nicht dargestellten Hitleitung über den Eingang "hitin" und den Ausgang "hitout" elektrisch verbunden ist.
Die erfindungsgemäße Paritätsprüfungs-Schaltung PPS umfasst im Ausführungsbeispiel gemäß 1 vier n-Kanal-Transistoren T1 bis T4. Die vier Transistoren sind kreuzgekoppelt verschaltet und als EXKLUSIV-ODER-Schaltung (Exor-Schaltung) realisiert. Der erste Transistor T1 und der zweite Transistor T2 sind mit ihren Gate-Anschlüssen mit dem ersten Ausgang und dem ersten Speicherknoten SK1 der Speicherzelle SZ elektrisch verbunden. Der dritte und der vierte Transistor T3 beziehungsweise T4 sind mit ihren Gate-Anschlüssen mit dem zweiten Ausgang und dem zweiten Speicherknoten SK2 der Speicherzelle SZ elektrisch verbunden. Des Weiteren ist der vierte Transistor T4 mit seinem Strompfad zwischen einen ersten Paritätseingang pai und einem ersten Paritätsausgang pao geschaltet, wobei der Source-Anschluss des vierten Transistors T4 mit dem ersten Paritätseingang pai und dem Source-Anschluss des ersten Transistors T1 elektrisch verbunden ist. Der dritte Transistor T3 ist mit seinem Strompfad zwischen einem zweiten Paritätseingang, welcher im Ausführungsbeispiel ein komplementärer Paritätseingang pain ist, und einem zweiten Paritätsausgang, welcher im Ausführungsbeispiel ein komplementärer Paritätsausgang paon ist, geschaltet. Der Source-Anschluss des dritten Transistors T3 ist dabei mit dem komplementären Paritätseingang pain und mit dem Source-Anschluss des zweiten Transistors T2 elektrisch verbunden.
Des Weiteren ist der erste Transistor T1 mit seinem Source-Anschluss mit dem Paritätseingang pai (erster Paritätseingang) und mit seinem Drain-Anschluss mit dem komplementären Paritätsausgang paon (zweiter Paritätsausgang) und dem Drain-Anschluss des dritten Transistors T3 elektrisch verbunden.
Der zweite Transistor T2 ist mit seinem Source-Anschluss mit dem komplementären Paritätseingang pain (zweiter Paritätseingang) und mit seinem Drain-Anschluss mit dem ersten Paritätsausgang pao und dem Drain-Anschluss des vierten Transistors T4 elektrisch verbunden. Der zweite Transistor T2 ist somit mit seinem Strompfad zwischen den komplementären Paritätsein gang pain und den ersten Paritätsausgang pao, und der erste Transistor T1 ist mit seinem Strompfad zwischen den ersten Paritätseingang pai und dem komplementären Paritätsausgang paon geschaltet. Die vier Transistoren T1 bis T4 werden Gateseitig von den beiden Speicherzellenausgängen der Speicherzelle SZ angesteuert.
Ferner sind im ersten Ausführungsbeispiel optional Vorlade-Transistoren (Precharge-Transistoren) VT1 und VT2 geschaltet. Der erste Vorlade-Transistor VT1 ist als p-Kanal-Transistor ausgebildet. Er ist mit seinem Gate-Anschluss mit einer komplementären Steuerleitung (Precharge-Leitung) prn, mit seinem Source-Anschluss mit Versorgungsspannungspotenzial VDD und mit seinem Drain-Anschluss mit dem ersten Paritätsausgang pao elektrisch verbunden. Der zweite Vorlade-Transistor VT2 ist im Ausführungsbeispiel ebenfalls als p-Kanal-Transistor ausgebildet und mit seinem Gate-Anschluss mit der Steuerleitung prn, mit seinem Source-Anschluss mit dem komplementären Paritätsausgang paon (zweiter Paritätsausgang) und mit seinem Drain-Anschluss mit Versorgungsspannungspotenzial VDD elektrisch verbunden. Die beiden optionalen Vorlade-Transistoren VT1 und VT2 dienen zum Rücksetzen der Paritätsprüfungs-Schaltung PPS während eines Schreibvorgangs der Speicherzelle SZ.
Die Speicherzelle SZ kann durch jegliche Speicherzelle ersetzt werden. Falls die verwendete alternative Speicherzelle nicht sowohl einen invertierenden und einen nichtinvertierenden Ausgang aufweist, ist es in diesem Fall erforderlich, dass das fehlende komplementäre Signal lokal durch einen Inverter erzeugt wird.
In 2 ist ein weiteres Ausführungsbeispiel gezeigt, bei dem im Unterschied zum Ausführungsbeispiel gemäß 1 die Vorlade-Transistoren VT1 und VT2 als n-Kanal-Transistoren ausgeführt sind. Die Gate-Anschlüsse der Transistoren VT1 und VT2 sind mit einer Steuerleitung beziehungsweise Vorladelei tung pr elektrisch verbunden. Der erste Vorlade-Transistor VT1 ist mit seinem Source-Anschluss mit dem ersten Paritätsausgang pao und mit seinem Drain-Anschluss mit dem Versorgungsspannungspotenzial VDD elektrisch verbunden. Der zweite Vorlade-Transistor VT2 ist mit seinem Source-Anschluss mit Versorgungsspannungspotenzial VDD und mit seinem Drain-Anschluss mit dem komplementären Paritätsausgang paon der Paritätsprüfungs-Schaltung PPS beziehungsweise mit dem komplementären Paritätsausgangsknoten paon elektrisch verbunden.
Anzumerken ist, dass die Wahl des Leitungstyps der Vorlade-Transistoren VT1 und VT2 unabhängig vom gewählten Leitungstyp der vier Transistoren T1 bis T4 der Paritätsprüfungs-Schaltung sind. Die in den Ausführungsbeispielen gemäß 1 und 2 dargestellten Vorlade-Transistoren VT1 und VT2 können auch weggelassen werden, wenn die Berechnung der Paritätsinformation über eine ausreichend große Anzahl an Serientransistoren für die jeweilige Anwendung zeitlich unproblematisch ist. Anzumerken ist auch, dass die in den 1 und 2 gezeigten Paritätsprüfungs-Schaltungen PPS anstatt einheitlich mit n-Kanal-Transistoren T1 bis T4 mit komplementärer Implementierung durch p-Kanal-Transistoren T1 bis T4 ersetzt werden können. In diesem Fall sind die optionalen Vorlade-Transistoren VT1 und VT2 gegen Massepotenzial VSS auszuführen.
In 3 ist ein erstes Ausführungsbeispiel einer Verschaltung von in einer Zeile eines Speicherzellenfeldes angeordneten Speicherzellen SZ gezeigt. In vereinfachter Weise ist eine Speicherzelle und die zugeordnete Paritätsprüfungs-Schaltung PPS durch eine schematische Blockdarstellung durch das Bezugszeichen SZ/PPS symbolisiert. Im Ausführungsbeispiel gemäß 3 ist als Ausschnitt eines Speicherzellenfeldes, in dem die Speicherzellen matrixförmig angeordnet sind, eine Zeile mit vier kombinierten Speicherzellen/Paritätsprüfungs-Schaltungen SZ/PPS1 bis SZ/PPS4 gezeigt. Die erste Speicherzelle SZ/PPS1 in der Zeile ist mit ihrem ersten Paritätsein gang pai mit Massepotenzial VSS und mit ihrem komplementären Paritätseingang pain (zweiter Paritätseingang) mit Versorgungsspannungspotenzial VDD elektrisch verbunden. Die elektrische Verbindung des ersten Paritätseingangs pai mit dem Massepotenzial VSS ist über den Strompfad eines Transistors T5 geführt, welcher im Ausführungsbeispiel als n-Kanal-Transistor ausgeführt ist und mit seinem Source-Anschluss mit dem ersten Paritätseingang der ersten Speicherzelle SZ/PPS1 und mit seinem Gate-Anschluss mit einer komplementären Steuerleitung beziehungsweise Vorladeleitung prn elektrisch verbunden ist. Der Transistor T5 dient zur Querstromabschaltung solange eine Paritätsprüfungs-Schaltung PPS mittels einem an der komplementären Steuerleitung beziehungsweise Vorladeleitung prn anliegenden logischen Signalpegel "LOW" zurückgesetzt wird.
Der erste Paritätsausgang pao und der komplementäre Paritätsausgang paon (zweiter Paritätsausgang) der ersten Speicherzelle SZ/PPS1 sind mit dem ersten Paritätseingang pai beziehungsweise mit dem komplementären Paritätseingang pain der zweiten Speicherzelle SZ/PPS2 elektrisch verbunden. In analoger Weise sind die Paritätseingänge und die Paritätsausgänge der dritten SZ/PPS3 und der vierten Speicherzelle SZ/PPS4 mit den jeweils vor- und nachgeschalteten Speicherzellen elektrisch verbunden. Die letzte Speicherzelle SZ/PPS4 ist mit dem komplementären Paritätsausgang paon mit einem Eingang di eines ersten Auffanglatch AL1 elektrisch verbunden. Des Weiteren ist der erste Paritätsausgang pao der vierten Speicherzelle SZ/PPS4 mit einem Eingang di eines zweiten Auffanglatch AL2 elektrisch verbunden. Sowohl die vier Speicherzellen SZ/PPS1 bis SZ/PPS4 als auch die beiden Auffanglatches AL1 und AL2 sind mit der komplementären Steuerleitung beziehungsweise Vorladeleitung prn elektrisch verbunden. Das Ausgangssignal paq (komplementäres Signal) des Ausgangs do des ersten Auffanglatch AL1 und das Ausgangssignal pa des Ausgangs do des zweiten Auffanglatch AL2 werden an ein nicht dargestelltes UND-Glied übertragen. Im Ausführungsbeispiel gemäß 3 entsprechen die Speicherzellen mit der Paritätsprüfungs-Schaltung PPS der 1 mit p-Kanal-Transistoren als Vorlade-Transistoren.
In 4 ist ein zweites Ausführungsbeispiel einer Verschaltung von in einer Zeile eines Speicherzellenfeldes angeordneten Speicherzellen SZ gezeigt. Im Unterschied zur Darstellung gemäß 3 entsprechen die Speicherzellen der 2 mit n-Kanal-Transistoren als Vorlade-Transistoren VT1 und VT2. Die Steuerleitung beziehungsweise Vorladeleitung pr ist mit den Speicherzellen SZ/PPS1 bis SZ/PPS4 und den beiden Auffanglatches AL1 und AL2 elektrisch verbunden. Des Weiteren ist die Steuerleitung pr mit dem Gate-Anschluss des Transistors T5 über einen Inverter elektrisch verbunden. Sowohl die Anordnung in 3 als auch diejenige in 4 kann als Speicherzellenblock mit Paritätsprüfungs-Schaltungen SZB/PPSB dargestellt werden. Das Ausführungsbeispiel in 4 zeigt einen Speicherzellenblock SZB/PPSB, welcher vier in Reihe geschaltete Speicherzellen mit entsprechenden Paritätsprüfungs-Schaltungen SZ/PPS1 bis SZ/PPS4 umfasst. Ein Speicherzellenblock SZB/PPSB kann aber auch mehrere oder weniger – zumindest zwei – Speicherzellen SZ/PPS aufweisen. Der Speicherzellenblock SZB/PPSB weist einen ersten Detektorausgang pa und einen zweiten Detektorausgang paq auf, wobei der erste Detektorausgang pa mit dem Ausgang do des zweiten Auffanglatches AL2 und der zweite Detektorausgang paq mit dem Ausgang do des ersten Auffanglatches AL1 elektrisch verbunden ist.
In 5 ist ein erstes Ausführungsbeispiel eines Auffanglatch AL1 oder AL2 dargestellt. Die beiden Auffanglatches AL1 und AL2 sind von der Schaltungskonzeption gleich aufgebaut. Ein Auffanglatch gemäß 5 der vorliegenden Erfindung umfasst vier Transistoren T6 bis T9. Die Transistoren T6 und T7 sind als n-Kanal-Transistoren ausgebildet. Der Transistor T6 ist mit seinem Gate-Anschluss mit dem Eingang di, mit seinem Source-Anschluss mit Massepotenzial VSS und mit seinem Drain-Anschluss mit einem ersten Schaltungsknoten SCK1 des Auffanglatch elektrisch verbunden. Der zweite Transistor T7 ist mit seinem Drain-Anschluss an Massepotenzial VSS geführt. Mit seinem Source-Anschluss ist der Transistor T7 mit einem ersten Schaltungsknoten SCK1 und mit seinem Gate-Anschluss mit einem zweiten Schaltungsknoten SCK2 elektrisch verbunden. Des Weiteren umfasst ein Auffanglatch einen dritten Transistor T8 und einen vierten Transistor T9, die im Ausführungsbeispiel als p-Kanal-Transistoren ausgeführt sind. Der Transistor T8 ist mit seinem Gate-Anschluss mit der komplementären Vorladeleitung beziehungsweise Steuerleitung zum Rücksetzen der Paritätsprüfungs-Schaltung PPS, mit seinem Source-Anschluss mit Versorgungsspannungspotenzial VDD und mit seinem Drain-Anschluss mit dem ersten Schaltungsknoten SCK1 elektrisch verbunden. Der vierte Transistor T9 ist mit seinem Gate-Anschluss mit dem zweiten Schaltungsknoten SCK2, mit seinem Source-Anschluss mit dem ersten Schaltungsknoten SCK1 und mit seinem Drain-Anschluss mit Versorgungsspannungspotenzial VDD elektrisch verbunden.
Des Weiteren umfasst das Auffanglatch gemäß 5 einen ersten Inverter I1, welcher mit seinem Eingang mit dem ersten Schaltungsknoten SCK1 und mit seinem Ausgang mit über den zweiten Schaltungsknoten SCK2 mit dem Ausgang do des Auffanglatch elektrisch verbunden ist.
Bezugnehmend auf die Darstellung in der 3 wird die Funktionsweise des Auffanglatch AL1 beziehungsweise AL2 nachfolgend erläutert. Sobald ein Schreibvorgang auf die Speicherzellen SZ/PPS abgeschlossen ist, wird das Signal auf der komplementären Steuerleitung prn auf den logischen Pegel "HIGH" gelegt (der Detektor hat beispielsweise den Initialisierungszustand „00" eingenommen). Anschließend startet die Bewertung des Paritätspfades. Nach der ersten vollständigen Berechnung der Parität für ein Datenwort wird abhängig vom Dateninhalt genau eines der beiden Auffanglatches AL1 oder AL2 am Ausgang auf den logischen Pegel "HIGH" gesetzt. Gültige Kombinationen an den Ausgängen pao und paon sind die logischen Zustände "01" beziehungsweise "10" (beispielhafte Detektorzustandsklassen im Normalbetrieb). Eine Fehlererkennung ist somit durch die logische "UND"-Verknüpfung des Ausgangs pa und des komplementären Ausgangs paq der beiden Auffanglatches AL1 und AL2 möglich, da jeder kurzzeitige Wechsel eines Datenbits auch das zweite Paritätslatch beziehungsweise Auffanglatch irreversibel auf den logischen Pegel "HIGH" setzt (Detektorzustandsklasse Fehlerfall). Analog ist die vorab erläuterte Funktionsweise für das in 4 dargestellte Auffanglatch, wobei dort das Steuersignal pr auf den logischen Pegel „LOW" gelegt wird.
In 6 ist ein zweites Ausführungsbeispiel eines Auffanglatch gezeigt. Im Unterschied zur Ausführung gemäß 5 sind in diesem Fall die Transistoren T8 und T9 als n-Kanal-Transistoren ausgeführt. Der Gate-Anschluss des Transistors T8 ist mit der Steuerleitung pr, der Source-Anschluss mit dem ersten Schaltungsknoten SCK1 und der Drain-Anschluss mit Versorgungsspannungspotenzial VDD elektrisch verbunden. Des Weiteren ist der Transistor T9 mit seinem Source-Anschluss mit Versorgungsspannungspotenzial VDD und mit seinem Drain-Anschluss mit dem zweiten Schaltungsknoten SCK2 elektrisch verbunden. Der Gate-Anschluss des Transistors T9 ist mit dem Ausgang eines zweiten Inverters I2 elektrisch verbunden, wobei der Eingang des zweiten Inverters I2 mit dem zweiten Schaltungsknoten SCK2 elektrisch verbunden ist. Die Ausführung in 6 zeigt im Vergleich zur Ausführung gemäß 5 eine pegelreduzierte Variante.
Für höherperformante Anwendungen kann die Paritätsprüfungskette auch parallelisiert kaskadiert ausgeführt sein. Dies ist in den 7 und 8 beispielhaft gezeigt. Dort sind mögliche Verschaltungen derartiger Paritätsprüfungsketten beispielhaft für 4Bit-Teildatenworten dargestellt.
In dem Ausführungsbeispiel gemäß 7 sind vier Speicherzellenblöcke mit den entsprechenden Paritätsprüfungs- Schaltungen mit Auffanglatches SZB/PPSB1 bis SZB/PPSB4 gezeigt. Jeder dieser Speicherzellenblöcke SZB1/PPSB1 bis SZB/PPSB4 kann beispielsweise gemäß dem Speicherzellenblock SZB/PPSB in 4 ausgebildet sein. In dieser in 7 dargestellten Ausführung sind der erste Detektorausgang pa und der Detektorausgang paq des ersten Speicherzelleblocks SZB/PPSB1 mit einem ersten UND-Glied AG1 zur Durchführung einer logischen "UND"-Verknüpfung der beiden Signale elektrisch verbunden. Des Weiteren sind der erste Detektorausgang pa und der Detektorausgang paq des zweiten Speicherzelleblocks SZB/PPSB2 mit einem zweiten UND-Glied AG2 elektrisch verbunden. Die Ausgänge der beiden UND-Glieder AG1 und AG2 sind mit einem ersten ODER-Glied OG1 elektrisch verbunden. An dieses ODER-Glied OG1 ist darüber hinaus ein Paritäts-Fehlersignal "parerrin" angelegt, welches das Ausgangssignal eines vorgeschalteten ODER-Gliedes sein kann. Dieses Paritäts-Fehlersignal ist im ungenutzten Zustand konstant mit dem logischen Zustand „0" beschaltet, damit der Ausgang des ODER-Gliedes nicht beeinflusst wird. Das aus der ODER-Verknüpfung im ersten ODER-Glied OG1 resultierende Signal wird als Ausgangssignal an ein zweites ODER-Glied OG2 übertragen. Die ODER-Glieder OG1 und OG2 sind seriell geschaltet. Das zweite ODER-Glied OG2 ist analog zum ersten ODER-Glied OG1 aufgebaut und verknüpft neben dem Ausgangssignal des ersten ODER-Gliedes OG1 die logischen Ausgangssignale eines dritten und eines vierten UND-Gliedes AG3 beziehungsweise AG4. Das UND-Glied AG3 führt eine logische "UND"-Verknüpfung der an dem Detektorausgang pa und dem Detektorausgang paq des dritten Speicherzelleblocks SZB/PPSB3 anliegenden Signale durch. Analog werden in dem UND-Glied AG4 die entsprechenden Ausgangssignale des vierten Speicherzelleblocks SZB/PPSB4 verarbeitet.
Ein weiteres Ausführungsbeispiel einer parallel kaskadierten Ausführung ist in 8 gezeigt, bei dem drei Speicherzellenblöcke SZB/PPSB1 bis SZB/PPSB3 dargestellt sind. Die Speicherzellenblöcke SZB/PPSB1 bis SZB/PPSB3 können jeweils ent sprechend dem Speicherzellenblock in 4 ausgeführt sein. In diesem Ausführungsbeispiel in 8 werden die Ausgangssignale des Detektorausgangs pa und des Detektorausgangs paq des ersten Speicherzelleblocks SZB/PPSB1 in dem UND-Glied AG1' logisch "UND" verknüpft. Das Ausgangssignal dieses UND-Gliedes AG1' liegt an einem ersten ODER-Glied OG1' an. Des Weiteren wird das Ausgangssignal des zweiten UND-Gliedes AG2' von dem ersten ODER-Glied OG1' verarbeitet. Das zweite UND-Glied AG2' verknüpft die Ausgangssignale des Detektorausgangs pa und des Detektorausgangs paq des zweiten Speicherzelleblocks SZB/PPSB2 durch eine logische "UND"-Operation. In entsprechender Weise werden in dem dritten UND-Glied AG3' die entsprechenden Ausgangssignale des dritten Speicherzelleblocks SBZ/PPSB3 verarbeitet. Das Ausgangssignal des dritten UND-Gliedes AG3' und das Ausgangssignal des ersten ODER-Gliedes OG1' werden an das zweite ODER-Glied OG2' übertragen und dort in einer weiteren Stufe der Paritätsprüfungskette logisch "ODER" verknüpft. Die ODER-Glieder OG1 und OG2 sind auch hier seriell geschaltet. Am Ende einer derartig kaskadierten Paritätsprüfung wird das Paritätsfehlersignal durch das Ausgangssignal "parerrout" des letzten ODER-Gliedes in der Kette charakterisiert. Die Ausführungen von parallel kaskadiert geschalteten Paritätsprüfungen gemäß 7 und 8 sind lediglich beispielhaft und können in vielfältiger Weise gestaltet sein.
Wie die Ausführungsbeispiele in den 7 und 8 zeigen, werden allgemein die beiden Latch-Ausgangsbitpaare jeweils logisch durch ein UND-Glied verknüpft und dann entweder parallel oder alternativ seriell mittels einer oder weiteren ODER-Verknüpfungen zu einem Fehlerbit auf Wortebene zusammengefasst. Dies ermöglicht die gezielte Korrektur beziehungsweise Neubeschreibung des korrumpierten Datenwortes. In ähnlicher weise lassen sich dann bei Bedarf auch die Fehlerbits einzelner Datenworte für ein ganzes Speicherzellenfeld zusammenfassen, wodurch jedoch die Information über den Fehlerort ungenauer wird.
Die erfindungsgemäße Paritätsprüfungs-Schaltung ist derart aufgebaut, dass die kontinuierliche Paritätsprüfung ohne ein vorheriges externes Berechnen und Speichern von zusätzlichen Paritätsprüfungs-Bits erfolgen kann. Ohne eine Erhöhung der Nutzdatenwortbreite kann die Paritätsprüfung effektiv und sicher durchgeführt werden, da die Paritätsprüfungs-Schaltung ermöglicht, dass bei einer Paritätsprüfung die Anzahl der Paritätsprüfungsstufen pro Datenwort gleich der Anzahl der Bits des ursprünglich zu speichernden Nutzdatenwortes ist. Die erfindungsgemäße Paritätsprüfungs-Schaltung erfordert für eine zuverlässige und schnelle kontinuierliche Paritätsprüfung von Speicherzellen einer Datenspeichervorrichtung, insbesondere eines Speicherzellenfeldes mit einer Mehrzahl an Speicherzellen, lediglich vier Transistoren, die vom gleichen Leitungstyp ausgeführt sind und dadurch den Layout und die Herstellung wesentlich vereinfachen und kostengünstiger gestalten. Die Platzersparnis gegenüber einer aus dem Stand der Technik bekannten Paritätsprüfungs-Schaltung ist daher etwa 50 Prozent, wodurch eine erhebliche Einsparung an Chip-Fläche ermöglicht werden kann. Neben dieser verminderten Bauteilzahl erlaubt die optimierte Verschaltung der Bauteile in der Paritätsprüfungs-Schaltung selbst und mit den externen elektrischen Verbindungen eine wesentlich verbesserte Konzeption im Hinblick auf eine sichere Bewertung und Fehlererkennung der Speicherbits in den Speicherzellen. Besonders vorteilhaft erweist sich die Erfindung im Einsatz bei inhaltsadressierbaren Speicherzellen, welche insbesondere als Cache-Speicher verwendet werden oder bei Konfigurationsspeichern für Koeffizienten von Filtermodulen.
Eine besonders vorteilhafte Ausgestaltung der „Online"-Paritätsprüfung ergibt sich durch den Detektor, welcher allgemein die Änderung eines Informationszustandes dynamisch, insbesondere zweistufig, detektiert und die Berechnung der Paritätsprüfungsinformationen automatisch durchführt, ohne dass diese Paritätsprüfungsinformationen vorab extern berechnet und gespeichert werden müssen. Dieser Detektor kann be vorzugt so aufgebaut sein, dass er als Zustandsautomat drei Zustandsklassen aufweist, wobei die erste Zustandsklasse eine Initialisierung darstellt, eine zweite Zustandsklasse einen Normalbetrieb darstellt und eine dritte Zustandsklasse durch einen Fehlerzustand charakterisiert ist. Besonders die Irreversibilität des Detektors ist hierbei zu erwähnen. Dies bedeutet, dass bei einem Wechsel von einer Zustandsklasse in eine andere, bspw. von der Initialisierung in den Normalbetrieb oder vom Normalbetrieb in den Fehlerfall, ohne ein externes Reset-Steuersignal kein Zurückwechseln in die vorhergehende Zustandsklasse möglich ist.
Weiterhin zeigt sich in der Erfindung auch die dem Detektor, der insbesondere in Form von Auffanglatches ausgebildet ist, nachgeschaltet vorteilhaft ausgeführte Logik, welche das Ausgangssignal des Detektors auf ein 1-Bitsignal reduziert.

Claims

Paritätsprüfungs-Schaltung, welche mit einer Speicherzelle (SZ) eines Speicherzellenfeldes elektrisch verbunden ist und zum kontinuierlichen Prüfen der Parität der Speicherzelle (SZ) ausgelegt ist, wobei die Paritätsprüfungs-Schaltung derart ausgebildet ist, dass bei einer Paritätsprüfung die Anzahl N der Paritätsprüfungsstufen pro Datenwort gleich der Anzahl M der Bits des ursprünglich zu speichernden Nutzdatenwortes ist, wobei die Paritätsprüfungs-Schaltung (PPS) aus vier Transistoren (T1 bis T4) des gleichen Leitungstyps aufgebaut ist, und wobei die vier Transistoren (T1 bis T4) jeweils mit ihren Gate-Anschlüssen mit Ausgängen der Speicherzelle (SZ) elektrisch verbunden sind.
Paritätsprüfungs-Schaltung nach Anspruch 1, dadurch gekennzeichnet, dass die vier Transistoren (T1 bis T4) kreuzgekoppelt geschaltet sind.
Paritätsprüfungs-Schaltung nach einem der Ansprüche 1 bis 2, dadurch gekennzeichnet, dass ein erster (T1) und ein zweiter Transistor (T2) der Paritätsprüfungs-Schaltung (PPS) mit ihren Gate-Anschlüssen mit einem ersten Speicherknoten (SK1) der Speicherzelle (SZ) und ein dritter (T3) und ein vierter Transistor (T4) mit ihren Gate-Anschlüssen mit einem zweiten Speicherknoten (SK2) der zugeordneten Speicherzelle (SZ) elektrisch verbunden sind.
Paritätsprüfungs-Schaltung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass – ein erster Transistor (T1) mit seinem Strompfad zwischen einen ersten Paritätseingang (pai) und einen zweiten Paritätsausgang (paon) geschaltet ist, und – ein zweiter Transistor (T2) mit seinem Strompfad zwischen einen zweiten Paritätseingang (pain) und einen ersten Paritätsausgang (pao) geschaltet ist.
Paritätsprüfungs-Schaltung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass – ein dritter Transistor (T3) mit seinem Strompfad zwischen einen zweiten Paritätseingang (pain) und einen zweiten Paritätsausgang (paon) geschaltet ist, und – ein vierter Transistor (T4) mit seinem Strompfad zwischen einen ersten Paritätseingang (pai) und einen ersten Paritätsausgang (pao) geschaltet ist.
Paritätsprüfungs-Schaltung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass – der Source-Anschluss des ersten Transistors (T1) mit dem Source-Anschluss des vierten Transistors (T4) und der Source-Anschluss des zweiten Transistors (T2) mit dem Source-Anschluss des dritten Transistors (T3) elektrisch verbunden ist, und – der Drain-Anschluss des zweiten Transistors (T2) mit dem Drain-Anschluss des vierten Transistors (T4) und der Drain-Anschluss des ersten Transistors (T1) mit dem Drain-Anschluss des dritten Transistors (T3) elektrisch verbunden ist.
Paritätsprüfungs-Schaltung nach einem der vorhergehenden Ansprüche, gekennzeichnet durch einen Detektor, welcher die Änderung eines Informationszustandes einer Speicherzelle detektiert, insbesondere zweistufig dynamisch detektiert.
Paritätsprüfungs-Schaltung nach Anspruch 7, dadurch gekennzeichnet, dass der Detektor ein Zustandsautomat ist, welcher – eine erste Zustandsklasse aufweist, welche den Initialisierungszustand charakterisiert, – eine zweite Zustandsklasse aufweist, welche den Normalbetrieb charakterisiert, und – eine dritte Zustandsklasse aufweist, welche einen Fehlerfall charakterisiert.
Paritätsprüfungs-Schaltung nach Anspruch 8, dadurch gekennzeichnet, dass der Detektor derart ausgebildet ist, dass ein Wechsel einer Zustandsklasse irreversibel ist.
Paritätsprüfungs-Schaltung nach einem der Ansprüche 7 bis 9, dadurch gekennzeichnet, dass der Detektor zumindest zwei Auffanglatches (AL1, AL2) umfasst.
Paritätsprüfungs-Schaltung nach Anspruch 10, dadurch gekennzeichnet, dass die Auffanglatches (AL1, AL2) jeweils vier Transistoren (T6 bis T9) und zumindest einen Inverter (I1) umfassen, wobei zumindest ein erster Transistor (T6) und ein zweiter Transistor (T7) von einem ersten Leitungstyp sind.
Paritätsprüfungs-Schaltung nach Anspruch 11, dadurch gekennzeichnet, dass – der erste Transistor (T6) eines Auffanglatches (AL1, AL2) mit seinem Gate-Anschluss mit dem Eingang (di), mit seinem Source-Anschluss mit Massepotenzial (VSS) und mit seinem Drain-Anschluss mit einem ersten Schaltungsknoten (SCK1) elektrisch verbunden ist, und – der zweite Transistor (T7) des Auffanglatches (AL1, AL2) mit seinem Source-Anschluss mit dem ersten Schaltungsknoten (SCK1), mit seinem Gate-Anschluss mit einem zweiten Schal tungsknoten (SCK2) und mit seinem Drain-Anschluss mit Massepotenzial (VSS) elektrisch verbunden ist.
Paritätsprüfungs-Schaltung nach Anspruch 11 oder 12, dadurch gekennzeichnet, dass der erste Inverter (I1) mit einem Eingang mit einem ersten Schaltungsknoten (SCK1) des Auffanglatches, und mit einem Ausgang über einen zweiten Schaltungsknoten (SCK2) mit dem Ausgang des Auffanglatches (AL1, AL2) elektrisch verbunden ist.
Paritätsprüfungs-Schaltung nach einem der Ansprüche 11 bis 13, dadurch gekennzeichnet, dass – der dritte (T8) und der vierte Transistor (T9) eines Auffanglatches (AL1, AL2) vom entgegengesetzten Leitungstyp wie der erste (T6) und der zweite Transistor (T7) sind, und – der dritte Transistor (T8) mit seinem Gate-Anschluss mit der komplementären Steuerleitung (prn) zum Rücksetzen der Paritätsprüfungs-Schaltung (PPS), mit seinem Source-Anschluss mit Versorgungsspannungspotenzial (VDD) und mit seinem Drain-Anschluss mit einem ersten Schaltungsknoten (SCK1) elektrisch verbunden ist, und – der vierte Transistor (T9) mit seinem Gate-Anschluss mit einem zweiten Schaltungsknoten (SCK2), mit seinem Source-Anschluss mit einem ersten Schaltungsknoten (SCK1) und mit seinem Drain-Anschluss mit Versorgungsspannungspotenzial (VDD) elektrisch verbunden ist.
Paritätsprüfungs-Schaltung nach einem der Ansprüche 11 bis 14, dadurch gekennzeichnet, dass – der dritte (T8) und der vierte Transistor (T9) eines Auffanglatches (AL1, AL2) vom gleichen Leitungstyp wie der erste (T6) und der zweite Transistor (T7) sind, und – der dritte Transistor (T8) mit seinem Gate-Anschluss mit der Steuerleitung (pr) zum Rücksetzen der Paritätsprüfungs- Schaltung (PPS), mit seinem Source-Anschluss mit einem ersten Schaltungsknoten (SCK1) und mit seinem Drain-Anschluss mit Versorgungsspannungspotenzial (VDD) elektrisch verbunden ist, – der vierte Transistor (T9) mit seinem Gate-Anschluss mit einem Ausgang eines zweiten Inverters (I2), mit seinem Source-Anschluss mit Versorgungsspannungspotenzial (VDD) und mit seinem Drain-Anschluss mit einem ersten Schaltungsknoten (SCK1) elektrisch verbunden ist, und – der zweiten Inverter (I2) mit seinem Eingang mit dem zweiten Schaltungsknoten (SCK2) elektrisch verbunden ist.
Paritätsprüfungs-Schaltung nach einem der Ansprüche 10 bis 15, dadurch gekennzeichnet, dass die Ausgänge des Detektors mit einer Logikschaltung verschaltet sind, wobei die Logikschaltung derart ausgebildet ist, dass die Ausgangsignale des Detektors auf ein 1-Bitsignal reduziert werden.
Paritätsprüfungs-Schaltung nach Anspruch 16, dadurch gekennzeichnet, dass die Ausgänge des Detektors, insbesondere der Auffanglatches (AL1, AL2), mit einem ersten UND-Glied zum Auswerten der Ausgangssignale elektrisch verbunden sind.
Datenspeichervorrichtung welche eine Paritätsprüfungs-Schaltung nach einem oder mehreren der vorhergehenden Ansprüche 1 bis 17 umfasst.
Datenspeichervorrichtung nach Anspruch 18, gekennzeichnet durch ein Speicherzellenfeld mit einer Mehrzahl an Speicherzellen, insbesondere CMOS-SRAM-Speicherzellen, insbesondere inhaltsadressierbare Speicherzellen, welche eine Mehrzahl an Paritätsprüfungs-Schaltungen (PPS) nach einem oder mehreren der vorhergehenden Ansprüche aufweist, wobei jede Speicher zelle (SZ) mit einer Paritätsprüfungs-Schaltung (PPS) elektrisch verbunden ist.
Datenspeichervorrichtung nach Anspruch 19 oder 20, dadurch gekennzeichnet, dass – ein zweiter Paritätseingang (pain) einer ersten Paritätsprüfungs-Schaltung (PPS) mit einem zweiten Paritätsausgang (paon) der vorgeschalteten Paritätsprüfungs-Schaltung (PPS) elektrisch verbunden ist, und – ein erster Paritätseingang (pai) der ersten Paritätsprüfungs-Schaltung (PPS) mit einem ersten Paritätsausgang (pao) der vorgeschalteten Paritätsprüfungs-Schaltung (PPS) elektrisch verbunden ist.
Datenspeichervorrichtung nach einem der Ansprüche 19 oder 20, dadurch gekennzeichnet, dass der erste Paritätsausgang (pao) und der zweite Paritätsausgang (paon) einer Paritätsprüfungs-Schaltung (PPS) jeweils mit einem Vorlade-Transistor (VT1, VT2) elektrisch verbunden sind.
Datenspeichervorrichtung nach Anspruch 21, dadurch gekennzeichnet, dass die Vorlade-Transistoren (VT1, VT2) von einem Leitungstyp sind, der dem Leitungstyp der Transistoren (T1 bis T4) der Paritätsprüfungs-Schaltung (PPS) entgegengesetzt ist oder von dem gleichen Leitungstyp wie die Transistoren (T1 bis T4) der Paritätsprüfungs-Schaltung (PPS) sind.
Datenspeichervorrichtung nach einem der Ansprüche 19 bis 22, dadurch gekennzeichnet, dass – die Speicherzellen matrixförmig angeordnet sind und die erste Speicherzelle einer Reihe und/oder einer Spalte mit einem zweiten Eingang, insbesondere dem zweiten Paritätsein gang (pain), mit einem Versorgungsspannungspotenzial (VDD) elektrisch verbunden ist, und – mit einem ersten Eingang, insbesondere dem ersten Paritätseingang (pai) über einen Transistor (T5), insbesondere einen n-Kanal-Transistor, mit Massepotenzial (VSS) elektrisch verbunden ist.
Datenspeichervorrichtung nach Anspruch 23, dadurch gekennzeichnet, dass der Transistor (T5) mit seinem Gate-Anschluss an der Steuerleitung zum Rücksetzen der Paritätsprüfungs-Schaltung (PPS) anliegt.
Datenspeichervorrichtung nach einem der Ansprüche 19 bis 24, dadurch gekennzeichnet, dass – die Speicherzellen matrixförmig angeordnet sind und die letzte Speicherzelle einer Reihe und/oder einer Spalte mit einem ersten Ausgang, insbesondere dem zweiten Paritätsausgang (paon), mit einem ersten Eingang (di) eines ersten Auffanglatch (AL1) elektrisch verbunden ist, und – mit einem zweiten Ausgang, insbesondere dem ersten Paritätsausgang (pao), mit einem ersten Eingang (di) eines zweiten Auffanglatch (AL2) elektrisch verbunden ist.
Datenspeichervorrichtung nach Anspruch 19, gekennzeichnet durch Speicherzellenblöcke (SZB/PPSB; SZB/PPSB1 bis SZB/PPSB4), welche jeweils zumindest zwei Speicherzellen mit den zugeordneten Paritätsprüfungs-Schaltungen (SZ/PPS; SZ/PPS1 bis SZZ/PPS4) umfassen, und die Speicherzellenblöcke kaskadiert verschaltet sind.
Datenspeichervorrichtung nach Anspruch 26, dadurch gekennzeichnet, dass die Ausgänge eines Detektors eines Speicherzellenblocks (SZB/PPSB; SZB/PPSB1 bis SZB/PPSB4) mit einer Logikschaltung, insbesondere einer mehrstufigen Logikschaltung, elektrisch verschaltet sind, wobei die Detektorausgänge (paon, pao) durch die Logikschaltung insbesondere hierarchisch zusammenfassbar sind.
Datenspeichervorrichtung nach Anspruch 27, dadurch gekennzeichnet, dass ein erster Detektorausgang (pa) und ein zweiter Detektorausgang (paq) eines Speicherzellenblocks (SZB/PPSB; SZB/PPSB1 bis SZB/PPSB4) mit einem UND-Glied (AG1, AG2; AG3, AG4) elektrisch verbunden sind.
Datenspeichervorrichtung nach Anspruch 27, dadurch gekennzeichnet, dass – die Ausgänge von zwei benachbarten UND-Gliedern (AG1, AG2; AG3, AG4) mit dem Eingang eines ODER-Gliedes (OG1; OG2) elektrisch verbunden sind, und – der Ausgang des ODER-Gliedes (OG1) mit dem Eingang eines zweiten ODER-Gliedes (OG2) elektrisch verbunden ist.