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Hintergrund
der Erfindung
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Diese
Erfindung betrifft Speicherzellen, die Schmelzsicherungen verwenden;
um dauerhaft Daten in integrierten Schaltungen zu speichern.
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1 zeigt
eine beispielhafte Speicherzelle 10 zum Speichern eines
Datenbits in einer integrierten Schaltung. Das gespeicherte Bit
kann Teil einer Chipidentifizierungsnummer sein, kann einem Decoder
anzeigen, ob eine redundante Schaltung anstelle einer Hauptschaltung
verwendet werden sollte, kann einen vorgegebenen Wert speichern,
der von einem Steuerstromkreis der integrierten Schaltung verwendet
wird, oder kann für
eine Vielzahl anderer Zwecke verwendet werden.
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Die
Speicherzelle 10 weist eine Schmelzsicherung 12 und
einen Latch 14 auf. Die Schmelzsicherung 12 speichert
das Datenbit. Während
des Hochfahrens der integrierten Schaltung wird die Information,
die vom Latch 14 gespeichert wurde, vom Stromkreis ausgelesen,
den die Information betrifft. Um die Information während des
Hochfahrens zu lesen, lädt
ein Aufladesignal (bFPUP) zunächst
den Latch 14 auf. Anschließend veranlasst ein Lesesignal (FPUN),
dass die Information, die in der Schaltung 14 gespeichert
ist, als das BIT-Signal ausgegeben wird. Wenn die Schmelzsicherung 12 nicht
durchbrennt, veranlasst das FPUN-Signal, dass der Knoten N geerdet
wird und somit das BIT-Signal hoch ist. Wenn die Schmelzsicherung 12 durchbrennt,
bleibt der Knoten N hoch, was veranlasst, dass das BIT-Signal niedrig
ist.
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2 zeigt
einen exemplarischen Aufbau einer integrierten Schaltung für zwei aneinandergrenzende
Speicherzellen des in 1 dargestellten Typs. Jede dieser
Speicherzellen kann z.B. einen Sechs-Transistor-Latch 14 verwenden,
um ein einzelnes Datenbit zu speichern und dessen Auslesen zu ermögli chen.
In einigen Implementierungen besetzt jeder Latch 14 nahezu
1,5 mal den räumlichen Layoutbereich,
der von einer einzelnen Schmelzsicherung 12 benötigt wird.
Zusätzlich
kann jeder Latch 14 den Abstand der Speicherzelle 10 (d.h.
den minimal erforderlichen Platz zwischen aneinandergrenzenden Speicherzellen)
erhöhen,
so dass er größer ist
als von der Schmelzsicherung 12 benötigt.
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Bezugnehmend
auf 3 können
in einer hochgradig integrierten Schaltung tausende von Schmelzsicherungs-
und Latch-Speicherzellen
verwendet werden. Um sie während
des Hochfahrens auszulesen, wird ein beträchtlicher Strom benötigt. Ein
derart hoher Strom kann die integrierte Schaltung beschädigen. Anstatt
alle Speicherzellen gleichzeitig auszulesen, sind die Speicherzellen
in der integrierten Schaltung deshalb in Speicherzellenbanken organisiert,
die dann aufeinanderfolgend gemäß einer vorbestimmten
Abfolge ausgelesen werden. In 3 zeigt
z.B. die Linie 14 die Abfolge, mit der die Speicherzellenbanken
BK ausgelesen werden. Um diese Abfolge zu implementieren, werden
Puffer verwendet, um die bFpup- und FPUN-Signale von einer Speicherzellenbank
zur nächsten
zu verzögern.
Diese Puffer benötigen
zusätzlichen
Raum auf dem integrierten Schaltungschip.
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Die
GB-A-2 307 320 beschreibt eine nichtflüchtige Speicherzelle mit ersten
und zweiten schmelzbaren Brücken,
wobei die erste schmelzbare Brücke
zwischen einer ersten Referenzspannungsleitung und einem gemeinsamen
Knoten angeordnet ist, und wobei die zweite schmelzbare Brücke zwischen
einem zweiten Referenzspannungsknoten und dem gemeinsamen Knoten
angeordnet ist. Dieser gemeinsame Knoten ist über ein Übertragungsgate und einen Inverter
mit dem Ausgang der Speicherzelle verbunden.
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Zusammenfassung
der Erfindung
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Die
vorliegende Erfindung ist durch die Ansprüche 1, 5 und 9 definiert.
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Unter
einem allgemeinen Gesichtspunkt zeigt die Erfindung eine Schaltung
zum Speichern eines Datenbits, die eine erste Schmelzsicherung mit einem
ersten Ende und einem zweiten Ende und eine zweite Schmelzsicherung
mit einem dritten Ende und einem vierten Ende aufweist. Das erste
Ende der ersten Schmelzsicherung ist mit einem logischen 0-Eingang
verbunden, und ihr zweites Ende ist mit einem gemeinsamen Eingang
verbunden. Das dritte Ende der zweiten Schmelzsicherung ist mit
einem logischen 1-Eingang verbunden, und das vierte Ende ist mit
dem gemeinsamen Ausgang verbunden. Um das Datenbit zu speichern,
wird eine der beiden Schmelzsicherungen wahlweise durchgebrannt.
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Somit
können
gemäß der Erfindung
zwei Schmelzsicherungen verwendet werden, um ein Informationsbit
zu speichern.
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Unter
einem anderen Gesichtspunkt zeigt die Erfindung eine integrierte
Schaltung, die eine erste und eine zweite Schaltung aufweist. Die
erste Schaltung speichert ein Datenbit und weist eine erste Schmelzsicherung
mit einem ersten Ende und einem zweiten Ende auf sowie eine zweite
Schmelzsicherung mit einem dritten Ende und einem vierten Ende. Das
erste Ende der ersten Schmelzsicherung ist mit einem logischen 0-Eingang
verbunden, und ihr zweites Ende ist mit einem gemeinsamen Ausgang
verbunden. Das dritte Ende der zweiten Schmelzsicherung ist mit
einem logischen 1-Eingang verbunden, und das vierte Ende ist mit
dem gemeinsamen Ausgang verbunden. Um das Datenbit zu speichern,
wird wahlweise eine der beiden Schmelzsicherungen durchgebrannt.
Die zweite Schaltung besitzt einen Eingang, der mit dem gemeinsamen
Ausgang verbunden ist, um das gespeicherte Informationsbit auszulesen.
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Unter
einem weiteren Gesichtspunkt zeigt die Erfindung ein Array zum Speichern
von Datenbits. Das Array weist eine Mehrzahl von Schaltungen zum
Speichern der Datenbits auf, die ei ne Schaltung beinhalten, welche
eine erste Schmelzsicherung mit einem ersten Ende und einem zweiten
Ende sowie eine zweite Schmelzsicherung mit einem dritten Ende und
einem vierten Ende aufweist. Das erste Ende der ersten Schmelzsicherung
ist mit einem logischen 0-Eingang verbunden und ihr zweites Ende
ist mit einem gemeinsamen Ausgang verbunden. Das dritte Ende der
zweiten Schmelzsicherung ist mit einem logischen 1-Eingang verbunden,
und das vierte Ende ist mit dem gemeinsamen Ausgang verbunden. Um
ein Datenbit zu speichern, wird wahlweise eine der beiden Schmelzsicherungen
durchgebrannt.
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Bevorzugte
Ausführungsformen
der Erfindung können
eines oder mehrere der folgenden Merkmale enthalten.
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Ein
MOS-Transistor mit einem langen Kanal ist vorgesehen, bei dem entweder
Source oder Drain mit dem ersten Ende der ersten Schmelzsicherung verbunden
ist, und das andere Element aus Source und Drain mit einer Spannungsversorgung
verbunden ist, um eine Spannung entsprechend entweder der logischen
1 oder der logischen 0 zu liefern. Die ersten und dritten Enden
können
mit dem gemeinsamen Ausgang über
einen Inverter verbunden werden. Die Schmelzsicherungen können Laserschmelzsicherungen
oder elektrische Schmelzsicherungen sein.
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Wenn
nicht anders definiert, besitzen alle technischen und wissenschaftlichen
Begriffe, die hierin verwendet werden, die selbe Bedeutung wie üblicherweise
durch einen Fachmann auf dem Gebiet, auf das sich diese Erfindung
bezieht, verstanden. Obwohl Verfahren und Materialien, die den hierin
beschriebenen ähnlich
oder äquivalent
sein können,
in der Praxis oder beim Testen der vorliegenden Erfindung verwendet
werden können,
sind geeignete Verfahren und Materialien unterhalb beschrieben. Alle
Veröffentlichungen,
Patentanmeldungen, Patente und andere Referenzen, die hierin erwähnt werden,
sind durch Bezugnahme in ihrer Gesamtheit integriert. Im Falle eines
Konflikts gelten die vorliegende Beschreibung einschließlich der
Definitionen. Zusätzlich
sind die Materialien, Ver fahren und Beispiele lediglich darstellend
und sollen nicht einschränkend sein.
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Andere
Merkmale und Vorteile der Erfindung werden aus der folgenden Beschreibung
der bevorzugten Ausführungsformen
einschließlich
der Zeichnungen und aus den Ansprüchen deutlich.
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Kurzbeschreibung
der Zeichnungen
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1 zeigt
ein schematisches Diagramm des Stromkreises einer Schmelzsicherungs-
und Latch-Speicherzelle des Standes der Technik.
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2 zeigt
eine beispielhafte Anordnung der Schmelzsicherungs- und Latch-Speicherzelle
aus 1.
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3 ist
eine diagrammartige Darstellung des aufeinanderfolgenden Auslesens
von Schmelzsicherungsbanken einer integrierten Schaltung nach dem
Stand der Technik während
des Hochfahrens.
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4 ist
ein schematisches Diagramm einer Speicherzellenschaltung gemäß der vorliegenden Erfindung.
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4A ist
ein Diagramm, das für
das Verständnis
der Arbeitsweise der Schaltung aus 4 hilfreich
ist.
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5 zeigt
eine Anordnung eines Arrays von Speicherzellen gemäß der Erfindung.
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Beschreibung
der bevorzugten Ausführungsformen
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Bezugnehmend
auf 4 weist eine Speicherzelle 20 eine erste
Schmelzsicherung 22 und eine zweite Schmelzsicherung 24 auf.
Die erste Schmelzsicherung 22 ist mit einem Ende mit dem Vint-Signal
verbunden, das hier die logische 1 repräsentiert. Die erste Schmelzsicherung 22 ist
mit dem anderen Ende mit einem Ausgangsknoten (Noutput) verbunden.
Die zweite Schmelzsicherung 24 ist ebenfalls an einem Ende
mit Noutput verbunden. Anders als Schmelzsicherung 22 ist
Schmelzsicherung 24 jedoch an ihrem anderen Ende mit Erde
verbunden, die hier die logische 0 repräsentiert.
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Um
ein Datenbit in der Speicherzelle 20 zu speichern, wird
entweder die erste Schmelzsicherung 22 oder die zweite
Schmelzsicherung 24 selektiv durchgebrannt. Bezugnehmend
auf 4A wird Noutput mit Erde kurzgeschlossen, wenn
die erste Schmelzsicherung 22 durchgebrannt wird und die zweite
Schmelzsicherung 24 intakt bleibt, wodurch der Ausgang
des Inverters 26 hoch ist. Somit wird das BIT-Signal die
logische 1 repräsentieren.
Mit anderen Worten speichert die Speicherzelle 20 ein A1", wenn die erste
Schmelzsicherung 22 durchbrennt. Wenn die erste Schmelzsicherung 22 jedoch
intakt bleibt und die zweite Schmelzsicherung 24 durchgebrannt
wird, wird die Spannung bei Noutput Vint sein und somit wird der
Ausgang des Inverters 26 niedrig sein. Somit wird das BIT-Signal die logische
0 repräsentieren
und die Speicherzelle 20 speichert ein A0".
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Die
Schmelzsicherungen 22 und 24 können alle konventionellen Schmelzsicherungen
sein, die in integrierten Schaltungen verwendet werden, einschließlich elektrischer
Schmelzsicherungen und Laserschmelzsicherungen. Elektrische Schmelzsicherungen
sind diejenigen Schmelzsicherungen, die aufgrund eines Spannungs-
oder Stromstoßes
durchbrennen. Laserschmelzsicherungen sind diejenigen Schmelzsicherungen,
die aufgrund eines Laser strahls durchbrennen. Weil die Speicherzelle 20 keine
Latch-Schaltung
(wie Latch 14 der in 1 dargestellten
Speicherzelle 10) verwendet, benötigt sie verhältnismäßig weniger
räumlichen
Layoutbereich. Man möge
z.B. eine Latch-Schaltung einer Latch- und Schmelzsicherungs-Zelle
(wie die Speicherzelle 10 in den 1 und 2)
betrachten, die 1,5 mal so viel räumlichen Layoutbereich benötigt wie
die Schmelzsicherung in der Speicherzelle. Wenn diese Speicherzelle
als Speicherzelle 20 mit Verwendung von zwei Schmelzsicherungen
implementiert wird, können
20 % oder mehr an von der Speicherzelle benötigtem räumlichen Layoutbereich eingespart
werden.
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Bezugnehmend
auf 5 kann eine Anzahl von Speicherzellen 20 in
einem Speicherzellen-Array 30 angeordnet werden. Speicherzellen-Array 30 weist
eine Sicherungsschaltung 34 auf. Vor der Bestimmung, welche
Schmelzsicherung in jeder der Speicherzellen 20 durchgebrannt
werden soll, befindet sich jede Speicherzelle 20 im Array 30 im
wesentlichen direkt zwischen Vint und Erde. Um eine Beschädigung der
integrierten Schaltung zu vermeiden, stellt die Sicherungsschaltung 34 sicher,
dass die Verbindung zwischen Vint und jeder Speicherzelle 20 ein
offener Kreislauf ist.
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Die
Sicherungsschaltung 34 weist eine Schmelzsicherung 36,
einen n-MOS-Transistor 38 mit einem langen Kanal und einen
p-MOS-Transistor 40 auf.
Der n-MOS-Transistor 38 mit dem langen Kanal ist so implementiert,
dass allenfalls ein geringer Strom von Source zu Drain fließt, selbst
wenn die Gate-Spannung
hoch ist. Somit bleibt der Knoten 39 bei Vint, selbst wenn
die Gate-Spannung hoch ist. Wenn das Vint-Signal hoch ist, wird
somit das Gate des p-FET-Transistors 40 bei Vint sein und
somit verhindern, dass ein Kanal zwischen Source und Drain des Transistors
gebildet wird. Somit sind die Verbindungen zwischen Vint und den
Speicherzellen 20 ein offener Kreislauf. Nach dem Durchbrennen
der geeigneten Schmelzsicherungen in den Speicherzellen 20 des
Arrays 30 wird die Schmelzsicherung 36 ebenfalls
durchgebrannt. Dies hat zur Folge, dass die Spannung am Knoten 39 geerdet
wird, was zu einem Kanal führt,
der zwischen Source und Drain des p-MOS-Transistors 40 gebildet
wird.
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Eine
integrierte Schaltung, die ihre Speicherzellenbanken unter Verwendung
des Arrays 30 implementiert, würde nicht notwendigerweise
ein sequentielles Auslesen der Schmelzsicherungsbanken während des
Hochfahrens benötigen,
wodurch der räumliche
Layoutbereich, der für
die Implementierung der Speicherzellenbanken benötigt wird, weiter reduziert
wird.
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Auch
wenn die Erfindung in Verbindung mit einer detaillierten Beschreibung
beschrieben wurde, soll klar sein, dass die vorangehende Beschreibung dazu
gedacht ist, den Bereich der Erfindung darzustellen und nicht ihren
Schutzbereich einzuschränken,
der durch den Umfang der beigefügten
Ansprüche
definiert wird. Weitere Gesichtspunkte, Vorteile und Ausführungsformen
liegen im Schutzbereich der nachfolgenden Ansprüche.