DE102008015998A1

DE102008015998A1 - Getaktete Logik mit verringerter Verzögerung

Info

Publication number: DE102008015998A1
Application number: DE102008015998A
Authority: DE
Inventors: Robert Tamlyn
Original assignee: Qimonda AG
Current assignee: Polaris Innovations Ltd
Priority date: 2007-03-28
Filing date: 2008-03-27
Publication date: 2008-10-02
Anticipated expiration: 2028-03-28
Also published as: DE102008015998B4; US20080238483A1; US7849349B2

Abstract

Eine Verzögerung bei einer getakteten Logikschaltung wird verringert, indem während eines ersten Abschnitts eines Taktzyklus ein nächster Zustand der getakteten Logikschaltung auf der Basis eines aktuellen Zustands der getakteten Logikschaltung teilweise ermittelt wird. Während des ersten Abschnitts des Taktzyklus wird verhindert, dass der teilweise ermittelte nächste Zustand der getakteten Logikschaltung den aktuellen Zustand der getakteten Logikschaltung beeinflusst. Während eines zweiten Abschnitts des Taktzyklus wird der nächste Zustand der getakteten Logikschaltung auf der Basis eines vorherigen Zustands der getakteten Logikschaltung und des teilweise ermittelten nächsten Zustands der getakteten Logikschaltung vollständig ermittelt.

Description

Getaktete Logikschaltungsanordnungen wie z. B. sequentielle Schaltungen, Zustandsmaschinen, Datenwege, Zähler, Rechenwerke, Prozessoren oder dergleichen verwenden ein Taktsignal, um die Schaltungsanordnung von Zustand zu Zustand vorrücken zu lassen. Der aktuelle Zustand einer getakteten Logikschaltung ist eine Funktion ihres vorherigen Zustands, des vorherigen Zustands einer anderen Schaltungsanordnung, oder beides. Ein Schaltungszustand kann ansprechend auf die ansteigende Flanke eines Taktsignals, abfallende Flanke, oder beides, vorgerückt werden. Der Eingang in eine getaktete Logikschaltungsanordnung beeinflusst nicht den derzeitigen Logikzustand, wenn das Taktsignal inaktiv ist (d. h. nicht ansteigt und/oder abfällt). Ein Schaltungsbetrieb sollte innerhalb eines feststehenden Zeitintervalls zwischen zwei Taktpulsen, das als „Taktzyklus" bezeichnet wird, abgeschlossen werden, um einen zuverlässigen Betrieb der getakteten Logikschaltungsanordnung zu gewährleisten. Andernfalls wird das Verhalten von Schaltungen unvorhersehbar und kann zu Ausfällen führen.
Die Leistungsfähigkeit einer getakteten Logikschaltungsanordnung wird dadurch begrenzt, wie viel Zeit benötigt wird, um Vorheriger-Zustand-Informationen zu verarbeiten, um Nächster-Zustand-Informationen zu erzeugen. Herkömmlicherweise werden Vorheriger-Zustand-Informationen während eines ersten Abschnitts eines Taktzyklus erfasst und während eines zweiten Abschnitts des Taktzyklus verarbeitet, um den nächsten Logikzustand zu ermitteln. Eine in einer getakteten Logikschaltungsanordnung enthaltene kombinatorische Logik weist einen oder mehrere kritische Pfade auf, die die Schaltungsleistungsfähigkeit begrenzen. Kritische Pfade sind Schaltungspfade, die begrenzen, wie schnell eine Schaltung arbeitet, z. B. Pfade, die am meisten Zeit dafür benötigen, ansprechend auf einen Eingang einen Ausgang zu erzeugen. Bei getakteten Logikschaltungen liefern kritische Pfade Zustandsinformationen, deren Ermittlung die Schaltungsleistungsfähigkeit begrenzt. Ein unvorhersehbares Schaltungsverhalten (und möglicherweise -versagen) tritt auf, wenn Zustandsinformationen innerhalb eines Taktzyklus nicht vollständig ermittelt werden. Demgemäß beruht die Dauer eines Taktzyklus herkömmlicherweise darauf, wie viel Zeit kritische Pfade benötigen, um Zustandsinformationen zu erzeugen, bevor sie eine getaktete Logikschaltungsanordnung in einen nächsten Zustand vorrücken lassen. Die Leistungsfähigkeit einer getakteten Logikschaltung kann verbessert werden, indem Zustandsinformationen, die die Leistungsfähigkeit begrenzen, zu einem frühen Zeitpunkt in einem Taktzyklus erzeugt werden.
Die Aufgabe der vorliegenden Erfindung besteht darin, Verfahren, getaktete Logikschaltungen und integrierte Schaltungen mit verbesserten Charakteristika zu schaffen.
Diese Aufgabe wird durch Verfahren gemäß Anspruch 1 oder 16, getaktete Logikschaltungen gemäß Anspruch 7, 14 oder 21 sowie durch integrierte Schaltungen gemäß Anspruch 13, 15 oder 26 gelöst.
Gemäß den hierin gelehrten Verfahren und Vorrichtungen wird eine Verzögerung bei einer getakteten Logikschaltung dadurch verringert, dass ein nächster Zustand der getakteten Logikschaltung auf der Basis eines aktuellen Zustands der getakteten Logikschaltung während eines ersten Abschnitts eines Taktzyklus teilweise ermittelt wird. Es wird während des ersten Abschnitts des Taktzyklus verhindert, dass der teilweise ermittelte nächste Zustand der getakteten Logikschaltung den aktuellen Zustand der getakteten Logikschaltung beeinflusst. Der nächste Zustand der getakteten Logikschaltung wird auf der Basis eines vorherigen Zustands der getakteten Logikschaltung und des teilweise ermittelten nächsten Zustands der getakteten Logikschaltung während ei nes zweiten Abschnitts des Taktzyklus vollständig ermittelt.
Selbstverständlich ist die vorliegende Erfindung nicht auf die obigen Merkmale und Vorteile beschränkt. Fachleute werden nach Lektüre der folgenden ausführlichen Beschreibung und nach Betrachtung der beiliegenden Zeichnungen zusätzliche Merkmale und Vorteile erkennen.
Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:
1 ein Blockdiagramm eines Ausführungsbeispiels einer mehrstufigen getakteten Logikschaltung;
2 ein Logikflussdiagramm eines Ausführungsbeispiels einer Programmlogik zum Verringern einer Verzögerung bei einer mehrstufigen getakteten Logikschaltung;
3 ein Blockdiagramm eines Ausführungsbeispiels der mehrstufigen getakteten Logikschaltung der 1, das den Logikzustand der Schaltung während eines ersten Abschnitts eines Taktzyklus zeigt;
4 ein Blockdiagramm eines weiteren Ausführungsbeispiels der mehrstufigen getakteten Logikschaltung der 1, das den Logikzustand der Schaltung während eines zweiten Abschnitts des Taktzyklus zeigt;
5 ein Blockdiagramm eines weiteren Ausführungsbeispiels einer mehrstufigen getakteten Logikschaltung;
6 ein Blockdiagramm eines Ausführungsbeispiels einer Speichervorrichtung, die die mehrstufige getaktete Logikschaltung der 5 umfasst.
1 veranschaulicht ein Ausführungsbeispiel einer getakteten Logikschaltung 10 wie z. B. einer sequentiellen Schaltung, Zustandsmaschine, eines Datenweges, eines Zählers, eines Rechenwerks, eines Prozessors oder dergleichen. Die getaktete Logikschaltung 10 implementiert eine oder mehrere Funktionen und ist in zumindest zwei Stufen 12, 14 segmentiert. Die Schaltung 10 rückt ansprechend auf Übergänge in einem Taktsignal (CLK) von Zustand zu Zustand vor. Auf der Basis von Aktueller-Zustand-Informationen, die der ersten Stufe 12 bereitgestellt werden, ermittelt eine erste Logikstufe 12 teilweise einen nächsten Zustand der Schaltung 10 während eines ersten Abschnitts eines Taktzyklus, z. B. wenn sich das Taktsignal auf einem H-Logikpegel befindet. Die durch die erste Stufe 12 verarbeiteten Informationen können der aktuelle Zustand der getakteten Logikschaltung 10 (wie in 1 gezeigt), der aktuelle Zustand anderer Logikschaltungen (nicht gezeigt), oder beides, sein. Ungeachtet dessen schließt eine zweite Logikstufe 14 eine Ermittlung des nächsten Logikzustands auf der Basis der Ergebnisse der ersten Stufe während eines anschließenden Abschnitts des Taktzyklus, z. B. wenn sich das Taktsignal auf einem L-Logikpegel befindet, ab. Die Leistungsfähigkeit der getakteten Logikschaltung 10 wird dadurch verbessert, dass der nächste Zustand der Logikschaltung 10 während des ersten Abschnitts eines Taktzyklus teilweise ermittelt wird und die Ermittlung des nächsten Logikzustands während des anschließenden Abschnitts desselben Taktzyklus abgeschlossen wird.
Durch die erste Stufe 12 erzeugte Teilzustandsinformationen können insofern bezüglich einer Zeitgebung kritisch sein, als ihre Erzeugung die Schaltungsleistungsfähigkeit einschränken würde, falls sie nicht früh in einem Taktzyklus durch die erste Logikstufe 12 erzeugt würden. Dadurch, dass die getaktete Logikschaltung 10 in zumindest zwei Stufen 12, 14 segmentiert wird, können ein oder mehrere kritische Pfade in die erste Logikstufe 12 platziert werden. Die erste Stufe 12 erzeugt Zustandsinformationen, die bezüglich der Zeitgebung kritisch sind, früh in einem Taktzyklus. Die zweite Logikstufe 14 verarbeitet anschließend die bezüglich der Zeitgebung kritischen Zustandsinformationen und andere Zustandsinformationen, um den nächsten Zustand der getakteten Logikschaltung 10 zu ermitteln. Die Schaltungsleistungsfähigkeit wird verbessert, da die bezüglich der Zeitgebung kritischen Zustandsinformationen früh in dem Taktzyklus erzeugt werden, wodurch die kritischen Einschränkungen der Leistungsfähigkeit abgemildert werden.
Die getaktete Logikschaltung 10 umfasst ferner eine Latch-Schaltungsanordnung 16, 18, 20 zum Gewährleisten eines ordnungsgemäßen Betriebs. Die erste Latch-Schaltungsanordnung 16 erfasst den aktuellen Zustand der getakteten Logikschaltung 10 während des ersten Abschnitts eines Taktzyklus und stellt die Informationen der ersten Logikstufe 12 zum Verarbeiten bereit. Die erste Latch-Schaltungsanordnung 16 kann durch eine positive Flanke ausgelöst, durch eine negative Flanke ausgelöst werden oder pegelempfindlich sein. Ungeachtet dessen verhindert die erste Latch-Schaltungsanordnung 16 ferner, dass Nächster-Zustand-Informationen, wie sie z. B. durch die zweite Logikstufe 14 erzeugt werden, den Betrieb der ersten Logikstufe 12 während des zweiten Abschnitts eines Taktzyklus beeinflussen.
Die zweite Latch-Schaltungsanordnung 18 liefert Zustandsinformationen, die durch die erste Latch-Schaltungsanordnung 16 erfasst werden, an die zweite Logikstufe 14 zum Verarbeiten während des zweiten Abschnitts eines Taktzyklus weiter. Eine dritte Latch-Schaltungsanordnung 20 liefert Teilzustandsinformationen, die durch die erste Logikstufe 12 erzeugt werden, ebenfalls zum Verarbeiten während des zweiten Abschnitts des Taktzyklus an die zweite Logikstufe 14 weiter. Die zweite und die dritte Latch-Schaltungsanordnung 18, 20 können ebenfalls durch eine positive Flanke ausgelöst, durch eine negative Flanke ausgelöst werden oder pegelempfindlich sein. Ungeachtet dessen verhindern die zweite und die dritte Latch-Schaltungsanordnung 18, 20, dass die erste Latch-Schaltungsanordnung 16 bzw. die erste Logikstufe 12 den Betrieb der zweiten Logikstufe 14 während des ersten Abschnitts eines Taktzyklus beeinflussen. Auf diese Weise wird die zweite Logikstufe 14 durch die zweite Latch-Schaltungsanordnung 18 von der ersten Latch-Schaltungsanordnung 16 und durch die dritte Latch-Schaltungsanordnung 20 von der ersten Logikstufe 12 isoliert. Desgleichen wird die erste Logikstufe 12 durch die erste Latch-Schaltungsanordnung 16 von der zweiten Logikstufe 14 (oder einer sonstigen Schaltungsanordnung) isoliert.
Der Betrieb der getakteten Logikschaltung 10 wird als Nächstes unter Bezugnahme auf die nachstehende Tabelle 1 ausführlicher beschrieben. Ein an die Schaltung 10 geliefertes Rücksetzsignal (RESET) versetzt die Latch-Schaltungsanordnung 16, 18, 20 in bekannte initialisierte Zustände. Der Ausgang der ersten Latch-Schaltungsanordnung 16 gelangt durch die erste Logikstufe 12 und wird zu A(RESET). A(RESET) wird an den Eingang der dritten Latch-Schaltungsanordnung 20 (in der Tabelle 1 Latch C) geliefert. Desgleichen gelangt der Ausgang der zweiten und der dritten Latch-Schaltungsanordnung 18, 20 durch die zweite Logikstufe 14 und wird zu B(RESET). B(RESET) wird an den Eingang der ersten Latch-Schaltungsanordnung 16 (in der Tabelle 1 Latch A) geliefert.
Im Anschluss an die Rücksetzung geht das Taktsignal in einen logisch hohen Wert über. Ansprechend auf den positiven Taktübergang erfasst bzw. zwischenspeichert die erste Latch-Schaltungsanordnung 16 den anfänglichen Zustand B(RESET) der getakteten Logikschaltung 10 als durch die zweite Logikstufe 14 ausgegeben. Die erste Latch-Schaltungsanordnung 16 stellt den erfassten Schaltungszustand der ersten Logikstufe 12 bereit. Auf der Basis des durch die erste Latch-Schaltungsanordnung 16 erfassten anfänglichen Logikzustands ermittelt die erste Logikstufe 12 teilweise den nächsten Logikzustand A(X), wie z. B. durch Schritt 100 der 2 veranschaulicht ist. Zu diesem Zeitpunkt wird die zweite Latch-Schaltungsanordnung 18 (in der Tabelle 1 Latch B) durch die neu erfassten Zustandsinformationen B(RESET) nicht beeinflusst, und die dritte Latch-Schaltungsanordnung 20 wird durch die teilweise ermittelten Nächster-Zustand-Informationen A(X) nicht beeinflusst. Als solches verhindert die zweite Latch-Schaltungsanordnung 18, dass die erste Latch-Schaltungsanordnung 16 den Betrieb der zweiten Logikstufe 14 beeinflusst. Desgleichen verhindert die dritte Latch-Schaltungsanordnung 20, dass die teilweise ermittelten Nächster-Zustand-A(X) den Betrieb der zweiten Logikstufe 14 beeinflussen, wie z. B. durch Schritt 102 der 2 veranschaulicht ist. Demgemäß verbleiben die Ausgänge der zweiten und der dritten Latch-Schaltungsanordnung 18, 20 in ihrem Rücksetzzustand (RESET).

Dann geht das Taktsignal während desselben Taktzyklus in einen logisch niedrigen Wert über. Ansprechend auf den negativen Taktübergang erfassen die zweite und die dritte Latch-Schaltungsanordnung 18, 20 die an ihren jeweiligen Eingängen vorliegenden Zustandsinformationen. Das heißt, dass die zweite Latch-Schaltungsanordnung 18 die durch die erste Latch-Schaltungsanordnung 14 gehaltenen Zustandsinformationen B(RESET) erfasst. Die dritte Latch-Schaltungsanordnung 20 erfasst die durch die erste Logikstufe 12 erzeugten, teilweise ermittelten Nächster-Zustand-Informationen A(X). Die zweite Logikstufe 14 ermittelt anschließend den nächsten Logikzustand der getakteten Logikschaltung 10 auf der Basis der durch die zweite und die dritte Latch-Schaltungsanordnung 18, 20 erfassten Zustandsinformationen vollständig, wie z. B. durch Schritt 104 der 2 veranschaulicht ist. Ferner verhindert die erste Latch-Schaltungsanordnung 16, dass die neu erzeugten Zustandsinformationen den Betrieb der zweiten Logikstufe 14 während des zweiten Abschnitts des Taktzyklus beeinflussen.

Tabelle 1. Zustandsübergänge für eine mehrstufige getaktete Logikschaltung
Taktzustand	Latch A Ein	Latch A Aus	Latch B Ein	Latch B Aus	Latch C Ein	Latch C Aus
RESET	B(RESET)	RESET	RESET	RESET	A(RESET)	RESET
High (Hoch)	B(RESET)	B(RESET)	B(RESET)	RESET	A(X)	RESET
Low (Niedrig)	B(X)	B(RESET)	B(RESET)	B(RESET)	A(X)	A(X)
High (Hoch)	B(X)	B(X)	B(X)	B(RESET)	A(X + 1)	A(X)
Low (Niedrig)	B(X + 1)	B(X)	B(X)	B(X)	A(X + 1)	A(X + 1)
High (Hoch)	B(X + 1)	B(X + 1)	B(X + 1)	B(X)	A(X + 2)	A(X + 1)
Low (Niedrig)	B(X + 2)	B(X + 1)	B(X + 1)	B(X + 1)	A(X + 2)	A(X + 2)
High (Hoch)	B(X + 2)	B(X + 2)	B(X + 2)	B(X + 1)	A(X + 3)	A(X + 2)
Low (Niedrig)	B(X + 3)	B(X + 2)	B(X + 2)	B(X + 2)	A(X + 3)	A(X + 3)

Nachfolgende Taktzyklen veranlassen die getaktete Logikschaltung 10, auf der Basis von teilweise ermittelten Nächster-Zustand-Informationen und Vorheriger-Zustand-Informationen von einem Zustand zu einem anderen überzugehen. 3 und 4 veranschaulichen die getaktete Logikschaltung 10 der 1, wie die Schaltung 10 während des in Tabelle 1 gezeigten vierten Taktzyklus von einem aktuellen Zustand B(X + 2) in einen nächsten Zustand B(X + 3) übergeht. Während des ersten Abschnitts des vierten Taktzyklus erfasst die erste Latch-Schaltungsanordnung 16 den aktuellen Zustand B(X + 2) der getakteten Logikschaltung 10, der durch die zweite Logikstufe 14 ausgegeben wird, wie in 3 gezeigt ist. Auf der Basis der durch die erste Latch-Schaltungsanordnung 16 erfassten Zustandsinformationen ermittelt die erste Logikstufe 12 teilweise den nächsten Lo gikzustand A(X + 3). Die zweite und die dritte Latch-Schaltung 18, 20 werden durch die erste Latch-Schaltungsanordnung 16 bzw. die erste Logikstufe 12 nicht beeinflusst. Als solches verbleibt der Ausgang der zweiten Latch-Schaltungsanordnung 18 bei dem vorherigen Logikzustand B(X + 1), während der Ausgang der dritten Latch-Schaltungsanordnung 20 bei dem zuvor ermittelten teilweisen nächsten Zustand A(X + 2) verbleibt.
Während des zweiten Abschnitts des vierten Taktzyklus schließt die zweite Logikstufe 14 eine Berechnung des nächsten Logikzustands B(X + 3) ab, wie in 4 gezeigt ist. Zu diesem Zweck erfasst die zweite Latch-Schaltungsanordnung 18 die durch die erste Latch-Schaltungsanordnung 16 gehaltenen Zustandsinformationen B(X + 2). Die dritte Latch-Schaltungsanordnung 20 erfasst die durch die erste Logikstufe 12 erzeugten, teilweise ermittelten Nächster-Zustand-Informationen A(X + 3). Die zweite Logikstufe 14 ermittelt den nächsten Logikzustand B(X + 3) auf der Basis der Vorheriger-Zustand-Informationen B(X + 2) und des teilweise ermittelten nächsten Zustands A(X + 3). Die erste Latch-Schaltungsanordnung 16 verhindert, dass der nächste Logikzustand B(X + 3) den Betrieb der zweiten Logikstufe 14 verändert. Demgemäß behält die erste Latch-Schaltungsanordnung 16 ihre Aktueller-Zustand-Informationen während des zweiten Abschnitts des vierten Taktzyklus bei und gewährleistet dadurch einen ordnungsgemäßen Betrieb der getakteten Logikschaltung 10.
5 veranschaulicht ein weiteres Ausführungsbeispiel einer getakteten Logikschaltung 30. Gemäß diesem Ausführungsbeispiel ist die Schaltung 30 ein Vier-Bit-Digitalzähler. Der Zähler 30 weist zwei Logikstufen 32, 34 zum Inkrementieren eines Vier-Bit-Zählwerts CNT<3:0> ansprechend auf Übergänge bei einem Taktsignal (CLK) auf. Auf der Basis des aktuellen Zählwerts, der durch die erste Latch-Schaltungsanordnung 36 erfasst wird, ermittelt die erste Logikstufe 32 während eines ersten Abschnitts eines Takt zyklus teilweise den nächsten Zählwert. Auf der Basis des zuvor erfassten Zählwerts CNT'<3:0> und des teilweise ermittelten Zählwerts NCNT<2:0> berechnet die zweite Logikstufe 34 den nächsten Zählwert während eines zweiten Abschnitts des Taktzyklus vollständig. Eine bezüglich der Zeitgebung kritische Verarbeitung wird durch die erste Logikstufe 32 früh in jedem Taktzyklus durchgeführt, wodurch die Zählerleistungsfähigkeit verbessert wird.
Im Einzelnen ermittelt die erste Logikstufe 32 während eines aktuellen Taktzyklus, welche Bits des Zählwertes ihren Wert verändern sollten. Während eines ersten Abschnitts des Taktzyklus erfassen Latches 38, die in der ersten Latch-Schaltungsanordnung 36 enthalten sind, den aktuellen Zählwert CNT<3:0>. Der Zählwert CNT'<3:0>, der durch die erste Latch-Schaltungsanordnung 36 gehalten wird, wird durch die erste Logikstufe 32 ausgewertet. Insbesondere wertet ein Inverter 40 ein erstes Bit CNT'<0> des erfassten Zählwerts aus. Ein Zwei-Eingang-NAND-Gatter 42 wertet das erste Bit und ein zweites Bit CNT'<1> des erfassten Zählwerts aus. Ein Drei-Eingang-NAND-Gatter 44 wertet das erste Bit, das zweite Bit und ein drittes Bit CNT'<2> des erfassten Zählwerts aus. Der Inverter 40 und die NAND-Gatter 42, 44 der ersten Stufe 32 geben der zweiten Logikstufe 34 gegenüber während eines zweiten Abschnitts des aktuellen Taktzyklus an, welche Zählbits ihren Zustand verändern sollten.
Die zweite Logikstufe 34 inkrementiert den aktuellen Zählwert auf der Basis des durch die erste Logikstufe 32 bereitgestellten teilweise ermittelten Zählwerts NCNT<2:0> und des durch die erste Latch-Schaltungsanordnung 36 gehaltenen Zählwerts CNT'<3:0>. In der ersten Logikstufe 32 enthaltene Inverter 46 invertieren den durch die erste Latch-Schaltungsanordnung 36 gehaltenen Zählwert CNT'<3:0>. Während des zweiten Abschnitts des Taktzyklus erfassen in der zweiten Latch-Schaltungsanordnung 50 enthaltene Latches 48 den invertierten Zählwert während eines zweiten Abschnitts des Taktzyklus. Der invertierte Zählwert CNT''<3:0>, der durch die zweite Latch-Schaltungsanordnung 50 gehalten wird, wird anschließend an die zweite Logikstufe 34 geliefert. Ferner erfassen in der dritten Latch-Schaltungsanordnung 54 enthaltene Latches 52 den teilweise ermittelten Zählwert NCNT<2:0> und liefern ihn an die zweite Logikstufe 34. Die zweite Logikstufe 34 inkrementiert den aktuellen Zählwert CNT<3:0> auf der Basis der durch die zweite und die dritte Latch-Schaltungsanordnung 50, 54 gelieferten Zustandsinformationen.
Das erste Bit des durch die zweite Logikstufe 34 ausgegebenen Zählwerts CNT<0> entspricht dem ersten Latchausgang CNT''<0> der zweiten Latch-Schaltungsanordnung 50. Ein erster Satz 56 zweier Durchgangsgatter 58, 60 und zweier Inverter 62, 64 ermittelt das zweite Bit des Zählwerts CNT<1> auf der Basis des zweiten Latchausgangs CNT''<1> der zweiten Latch-Schaltungsanordnung 50 und das erste Bit NCNT<0> des teilweise ermittelten Zählwerts. Ein zweiter Satz 66 zweier Durchgangsgatter 68, 70 und zweier Inverter 72, 74 ermittelt das dritte Bit des Zählwerts CNT<2> auf der Basis des dritten Latch-ausgangs CNT''<2> der zweiten Latch-Schaltungsanordnung 50 und das zweite Bit NCNT<1> des teilweise ermittelten Zählwerts. Schließlich ermittelt ein dritter Satz 76 zweier Durchgangsgatter 78, 80 und zweier Inverter 82, 84 das vierte Bit des Zählwerts CNT<3> auf der Basis des vierten Latchausgangs CNT''<3> der zweiten Latch-Schaltungsanordnung 50 und das dritte Bit NCNT<2> des teilweise ermittelten Zählwerts. Die zweite Logikstufe 34 umfasst ferner einen Inverter 86 zum Liefern. eines Rücksetzsignals an die zweite und die dritte Latch-Schaltungsanordnung 50, 54 des Zählers 30.
Der Betrieb des Vier-Bit-Zählers 30 wird als Nächstes unter Bezugnahme auf die nachstehende Tabelle 2 beschrieben. Der Zähler 30 wird ansprechend auf ein aktives Rücksetzsignal (RESET) in einen anfänglichen Zustand versetzt. Bei dem vorliegenden Beispiel beträgt der anfängliche Zählwert CNT<3:0> = <0000>. Jedoch kann der Zähler 30 auf einen be liebigen, wünschenswerten Wert zurückgesetzt werden. Ungeachtet dessen erfasst die erste Latch-Schaltungsanordnung 36 (in der Tabelle 2 Latch A) den anfänglichen Zählwert während eines ersten Abschnitts des Taktzyklus im Anschluss an die Rücksetzung. Die erste Logikstufe 32 invertiert den erfassten Zählwert und liefert einen invertierten Zählwert <1111> an den Eingang der zweiten Latch-Schaltungsanordnung 50 (in der Tabelle 2 Latch B). Die erste Logikstufe 32 wertet ferner den erfassten Zählwert aus, um während des aktuellen Taktzyklus zu ermitteln, ob bestimmte der Zählbits ihren Zustand ändern sollten. Im Rahmen dieser Auswertung liefert die erste Logikstufe 32 einen teilweise ermittelten Zählwert von <111> an die dritte Latch-Schaltungsanordnung 54 (in der Tabelle 1 Latch C).
Während eines zweiten Abschnitts des aktuellen Taktzyklus erfasst die zweite Latch-Schaltungsanordnung 50 den invertierten Zählwert von <1111>, und die dritte Latch-Schaltungsanordnung 54 erfasst den teilweisen nächsten Zählwert von <111>. Die zweite Logikstufe 34 ermittelt den nächsten Zustand des Zählwerts auf der Basis der in der zweiten und der dritten Latch-Schaltungsanordnung 50, 54 gehaltenen Zählinformationen. Insbesondere setzt die zweite Logikstufe 34 CNT<0> = 1 auf der Basis des Zustands CNT''<0>. Die durch die zweite Logikstufe 34 ausgegebenen zweiten, dritten und vierten Zählbits CNT<1:3> hängen sowohl von dem durch die erste Latch-Schaltungsanordnung 36 erfassten vorherigen Zählwert als auch von dem durch die erste Logikstufe 32 ermittelten Teilzählwert ab.
Der erste Satz 56 von Durchgangsgattern 58, 60 und Invertern 62, 64, der in der zweiten Logikstufe 34 enthalten ist, ermittelt das zweite Bit CNT<1> des Zählwerts auf der Basis des zweiten Latchausgangs CNT''<1> der zweiten Latch-Schaltungsanordnung 50 und des ersten Latchausgangs NCNT<0> der dritten Latch-Schaltungsanordnung 54. Da der erste Latchausgang NCNT<0> der dritten Latch-Schaltungsanordnung 54' 1' ist, deaktiviert der erste Inverter 62 in dem ersten Satz 56 von Durchgangsgattern 58, 60 und Invertern 62, 64 das erste Durchgangsgatter 58, und aktiviert das zweite Durchgangsgatter 60. Der zweite Inverter 64 in dem ersten Satz 56 invertiert den zweiten Latchausgang CNT''<1> der zweiten Latch-Schaltungsanordnung 50. Somit gibt der erste Satz 56 von Durchgangsgattern 58, 60 und Invertern 62, 64 CNT<1> = 0 während des ersten Taktzyklus nach der Rücksetzung aus. Der zweite und der dritte Satz 66, 76 von Durchgangsgattern 68, 70, 78, 80 und Invertern 72, 74, 82, 84 geben desgleichen CNT<2> = 0 bzw. CNT<3> = 0 aus. Somit beträgt am Ende des ersten Taktzyklus nach der Rücksetzung der durch die zweite Logikstufe 34 ausgegebene Zählwert CNT<3:0> <0001>.

Der durch die zweite Logikstufe 34 ausgegebene Zählwert wird durch die erste Latch-Schaltungsanordnung 36 erfasst und während nachfolgender Taktzyklen durch die erste Logikstufe 32 ausgewertet. Die Ermittlung dessen, welche Durchgangsgatter 58, 60, 68, 70, 78, 80 in der zweiten Logikstufe 34 aktiviert sind und welche nicht, wird früh in jedem Taktzyklus durch die erste Logikstufe 32 getroffen, wodurch die Zählerleistungsfähigkeit verbessert wird. Wenn der aktuelle Zählwert <1111> erreicht, springt der Zählwert während des folgenden Taktzyklus auf seinen anfänglichen Wert von <0000> zurück. Das heißt, dass die erste Latch-Schaltungsanordnung 36 während eines ersten Abschnitts des Taktzyklus <1111> erfasst. Der erfasste Zählwert wird invertiert und an die zweite Latch-Schaltungsanordnung 50 geliefert. Die erste Logikstufe 32 ermittelt teilweise den nächsten Zählwert NCNT<2:0> während des ersten Abschnitts des Taktzyklus. Bei diesem Beispiel gibt die erste Logikstufe 32 auf der Basis eines erfassten Zählwerts von <1111> einen Wert <000> an die dritte Latch-Schaltungsanordnung 54 aus. Die zweite Latch-Schaltungsanordnung 50 liefert während eines zweiten Abschnitts des aktuellen Taktzyklus einen invertierten Zählwert CNT''<3:0> von <0000> an die zweite Logikstufe 34. Desgleichen liefert die dritte Latch-Schaltungsanordnung 54 einen Teilzählwert NCNT<2:0> von <000> an die zweite Logikstufe 34. Ansprechend darauf setzt die zweite Logikstufe 34 den Zählwert auf CNT<3:0> = <0000> zurück.

Tabelle 2. Zustandsübergänge für einen mehrstufigen Vier-Bit-Digitalzähler
Taktzustand	Latch A Ein	Latch A Aus	Latch B Ein	Latch B Aus	Latch C Ein	Latch C Aus
RESET	<0000>	<1111>	<0000>	<0000>	<000>	<000>
High (Hoch)	<0000>	<0000>	<1111>	<0000>	<111>	<000>
Low (Niedrig)	<0001>	<0000>	<1111>	<1111>	<111>	<111>
High (Hoch)	<0001>	<0001>	<1110>	<1111>	<110>	<111>
Low (Niedrig)	<0010>	<0001>	<1110>	<1110>	<110>	<110>
High (Hoch)	<0010>	<0010>	<1101>	<1110>	<111>)	<110>
Low (Niedrig)	<0011>	<0010>	<1101>	<1101>	<111>	<111>
...	...	...	...	...	...	...
High (Hoch)	<1110>	<1110>	<0001>	<0010>	<111>	<110>
Low (Niedrig)	<1111>	<1110>	<0001>	<0001>	<111>	<111>
High (Hoch)	<1111>	<1111>	<0000>	<0001>	<000>	<111>
Low (Niedrig)	<0000>	<1111>	<0000>	<0000>	<000>	<000>

Die hierin offenbarten Ausführungsbeispiele von getakteten Logikschaltungen können in jeder Art von integrierter Schaltung enthalten sein, z. B. einem Mikroprozessor, einer anwendungsspezifischen integrierten Schaltung, einer Spei chervorrichtung, einem digitalen Signalprozessor, einer Steuerung oder dergleichen. 6 veranschaulicht ein Ausführungsbeispiel einer Speichervorrichtung 200, wie z. B. einer DRAM-Vorrichtung, die den in 5 veranschaulichten Zähler 30 umfasst. Gemäß diesem Ausführungsbeispiel ist der Zähler 30 in Zeilen- und Spaltendecodierern 202, 204, die in der Speichervorrichtung 200 enthalten sind, enthalten oder denselben zugeordnet, um spezifische Positionen in einem Array 206 von Speicherzellen zu adressieren.
Das Speicherarray 206 ist als eine oder mehrere separat adressierbare Banken von Speicherzellen angeordnet. Auf eine bestimmte Position in dem Array 206 kann zugegriffen werden, indem die entsprechende Zeile, Spalte und Bank (falls mehrere Banken vorgesehen sind, wie in 6 gezeigt ist) ausgewählt werden. Bank-(BANK ADDR), Zeilen-(ROW ADDR) und Spalten-(COL ADDR)Adressen, die durch die Speichervorrichtung 200 empfangen werden, werden in einem Adressregister 208 gespeichert. Der Zeilendecodierer 202 wählt auf der Basis der durch das Adressregister 208 gelieferten Bankadresse und Zeilenadresse eine bestimmte Zeile in dem Array 206 aus. Desgleichen wählt der Spaltendecodierer 204 auf der Basis einer Spaltenadresse eine bestimmte Spalte in dem Array 206 aus. Die Zeilen- und Adressdecodierer 202, 204 wählen Positionen in dem Array 206 aus, indem sie ihre jeweiligen Zähler 30 inkrementieren, wie in der Technik hinreichend bekannt ist. Jedoch ist die Zählerleistungsfähigkeit gemäß diesem Ausführungsbeispiel verbessert, da jeder Zähler 30 in erste und zweite Logikstufen 32, 34 segmentiert wird, wie hierin zuvor beschrieben wurde. Als solches wird durch die ersten Logikstufen 32 früh in jedem Taktzyklus eine bezüglich der Zeitgebung kritische Verarbeitung durchgeführt, während die zweiten Logikstufen 34 die Verarbeitung gegen Ende des Taktzyklus abschließen. Die Länge des durch jeden der Zähler 30 erzeugten Zählwerts hängt von der Anzahl von in dem Speicherarray 206 enthaltenen adressierbaren Zeilen bzw. Spalten ab. Ungeachtet dessen steuert eine Dateneingabe-/-ausgabeschaltungsanordnung (I/O- Schaltungsanordnung, I/O = Input/Output) 210 den Datenfluss in das und aus dem Array 206, und sie kann eine Maskierungslogik, Gattersteuerlogik, Schreibtreiber, Erfassungsverstärker, Latches, Datenweg usw. umfassen.
Angesichts der obigen Bandbreite von Variationen und Anwendungen sollte man sich darüber im Klaren sein, dass die vorliegende Erfindung nicht durch die vorstehende Beschreibung eingeschränkt wird, noch wird sie durch die beiliegenden Zeichnungen eingeschränkt. Stattdessen wird die vorliegende Erfindung lediglich durch die folgenden Patentansprüche und ihre rechtlichen Äquivalente begrenzt.

Claims

Verfahren zum Verringern einer Verzögerung bei einer getakteten Logikschaltung (10), das folgende Schritte aufweist: teilweise Ermitteln eines nächsten Zustands der getakteten Logikschaltung (10) auf der Basis eines aktuellen Zustands der getakteten Logikschaltung (10) während eines ersten Abschnitts eines Taktzyklus; Verhindern, während des ersten Abschnitts des Taktzyklus, dass der teilweise ermittelte nächste Zustand der getakteten Logikschaltung (10) den aktuellen Zustand der getakteten Logikschaltung (10) beeinflusst; und vollständiges Ermitteln des nächsten Zustands der getakteten Logikschaltung (10) auf der Basis eines vorherigen Zustands der getakteten Logikschaltung (10) und des teilweise ermittelten nächsten Zustands der getakteten Logikschaltung (10) während eines zweiten Abschnitts des Taktzyklus.
Verfahren gemäß Anspruch 1, das ferner den Schritt des Verhinderns aufweist, dass der nächste Zustand der getakteten Logikschaltung (10) den teilweise ermittelten nächsten Zustand der getakteten Logikschaltung (10) während des zweiten Abschnitts des Taktzyklus beeinflusst.
Verfahren gemäß Anspruch 1 oder 2, bei dem das teilweise Ermitteln des nächsten Zustands der getakteten Logikschaltung (10) ein teilweises Ermitteln eines Zählwerts umfasst.
Verfahren gemäß Anspruch 3, bei dem das vollständige Ermitteln des nächsten Zustands der getakteten Logikschaltung (10) ein vollständiges Ermitteln des Zählwerts auf der Basis eines zuvor erfassten Zählwerts und des teilweise ermittelten Zählwerts umfasst.
Verfahren gemäß einem der Ansprüche 1 bis 4, bei dem das teilweise Ermitteln des nächsten Zustands der getakteten Logikschaltung (10) ein Erzeugen von bezüglich einer Zeitgebung kritischen Zustandsinformationen umfasst.
Verfahren gemäß einem der Ansprüche 1 bis 5, das ferner ein Zurücksetzen des aktuellen Zustands der getakteten Logikschaltung (10) und des teilweise berechneten nächsten Zustands der getakteten Logikschaltung (10) ansprechend auf ein Rücksetzsignal aufweist.
Getaktete Logikschaltung (10), die folgende Merkmale aufweist: eine erste Logikschaltungsanordnung, die dahin gehend konfiguriert ist, einen nächsten Zustand der getakteten Logikschaltung (10) auf der Basis eines aktuellen Zustands der getakteten Logikschaltung (10) während eines ersten Abschnitts eines Taktzyklus teilweise zu ermitteln; eine Latch-Schaltungsanordnung (16, 18, 20), die dahin gehend konfiguriert ist, während des ersten Abschnitts des Taktzyklus zu verhindern, dass der teilweise ermittelte nächste Zustand der getakteten Logikschaltung (10) den aktuellen Zustand der getakteten Logikschaltung (10) beeinflusst; und eine zweite Logikschaltungsanordnung, die dahin gehend konfiguriert ist, den nächsten Zustand der getakteten Logikschaltung (10) auf der Basis eines vorherigen Zustands der getakteten Logikschaltung (10) und des teilweise ermittelten nächsten Zustands der getakteten Logikschaltung (10) während eines zweiten Abschnitts des Taktzyklus vollständig zu ermitteln.
Getaktete Logikschaltung (10) gemäß Anspruch 7, bei der die Latch-Schaltungsanordnung (16, 18, 20) ferner dahin ge hend konfiguriert ist, während des zweiten Abschnitts des Taktzyklus zu verhindern, dass die zweite Logikschaltungsanordnung den Betrieb der ersten Logikschaltungsanordnung beeinflusst.
Getaktete Logikschaltung (10) gemäß Anspruch 7 oder 8, bei der die erste Logikschaltungsanordnung dahin gehend konfiguriert ist, einen Zählwert teilweise zu ermitteln.
Getaktete Logikschaltung (10) gemäß Anspruch 9, bei der die zweite Logikschaltungsanordnung dahin gehend konfiguriert ist, den Zählwert auf der Basis eines zuvor erfassten Zählwerts und des teilweise ermittelten Zählwerts vollständig zu ermitteln.
Getaktete Logikschaltung (10) gemäß einem der Ansprüche 7 bis 10, bei der die erste Logikschaltungsanordnung dahin gehend konfiguriert ist, bezüglich der Zeitgebung kritische Zustandsinformationen zu erzeugen.
Getaktete Logikschaltung (10) gemäß einem der Ansprüche 7 bis 11, bei der die Latch-Schaltungsanordnung (16, 18, 20) ferner dahin gehend konfiguriert ist, ansprechend auf ein Rücksetzsignal zurückzusetzen.
Integrierte Schaltung, die die getaktete Logikschaltung (10) gemäß einem der Ansprüche 7 bis 12 umfasst.
Getaktete Logikschaltung (10, 30), die folgende Merkmale aufweist: eine Einrichtung zum teilweise Ermitteln eines nächsten Zustands der getakteten Logikschaltung (10, 30) auf der Basis eines aktuellen Zustands der getakteten Logikschaltung (10, 30) während eines ersten Abschnitts eines Taktzyklus; eine Einrichtung zum Verhindern, während des ersten Abschnitts des Taktzyklus, dass der teilweise ermittelte nächste Zustand der getakteten Logikschaltung (10, 30) den aktuellen Zustand der getakteten Logikschaltung (10, 30) beeinflusst; und eine Einrichtung zum vollständigen Ermitteln des nächsten Zustands der getakteten Logikschaltung (10, 30) auf der Basis eines vorherigen Zustands der getakteten Logikschaltung (10, 30) und des teilweise ermittelten nächsten Zustands der getakteten Logikschaltung (10, 30) während eines zweiten Abschnitts des Taktzyklus.
Integrierte Schaltung, die die getaktete Logikschaltung (10, 30) gemäß Anspruch 14 umfasst.
Verfahren zum Verringern einer Verzögerung bei einer getakteten Logikschaltung (10, 30), die in zumindest eine erste und eine zweite Stufe (12, 14) segmentiert ist, das folgende Schritte aufweist: während eines ersten Abschnitts eines Taktzyklus: teilweises Ermitteln eines nächsten Zustands der getakteten Logikschaltung (10, 30) durch die erste Stufe (12) auf der Basis eines erfassten Zustands der getakteten Logikschaltung (10, 30); und Verhindern, dass die erste Stufe (12) den Betrieb der zweiten Stufe verändert; und während eines zweiten Abschnitts des Taktzyklus: vollständiges Ermitteln des nächsten Zustands der getakteten Logikschaltung (10, 30) durch die zweite Stufe (14) auf der Basis des erfassten Zustands der getakteten Logikschaltung (10, 30) und des teilweise ermittelten nächsten Zustands der getakteten Logikschaltung (10, 30); und Verhindern, dass die zweite Stufe (14) den Betrieb der ersten Stufe (12) verändert.
Verfahren gemäß Anspruch 16, bei dem das teilweise Ermitteln des nächsten Zustands der getakteten Logikschaltung (10, 30) ein teilweises Ermitteln eines Zählwerts umfasst.
Verfahren gemäß Anspruch 17, bei dem das vollständige Ermitteln des nächsten Zustands der getakteten Logikschaltung (10, 30) ein vollständiges Ermitteln des Zählwerts auf der Basis eines zuvor ermittelten Zählwerts und des teilweise ermittelten Zählwerts umfasst.
Verfahren gemäß einem der Ansprüche 16 bis 18, bei dem das teilweise Ermitteln des nächsten Zustands der getakteten Logikschaltung (10, 30) ein Erzeugen von bezüglich der Zeitgebung kritischen Zustandsinformationen umfasst.
Verfahren gemäß einem der Ansprüche 16 bis 19, das ferner ein Zurücksetzen der ersten und der zweiten Stufe (12, 14) ansprechend auf ein Rücksetzsignal umfasst.
Getaktete Logikschaltung (10, 30), die folgende Merkmale aufweist: eine erste und eine zweite Logikstufe (12, 14); und eine Latch-Schaltungsanordnung (16, 18, 20), die dahin gehend konfiguriert ist: einen aktuellen Zustand der getakteten Logikschaltung (10, 30) während eines ersten Abschnitts eines Taktzyklus zu erfassen; den erfassten Zustand der getakteten Logikschaltung (10, 30) an die erste Logikstufe (12) zu liefern, wobei die erste Logikstufe (12) dahin gehend konfiguriert ist, einen nächsten Zustand der getakteten Logikschaltung (10, 30) auf der Basis des erfassten Zustands der getakteten Logikschaltung (10, 30) teilweise zu ermitteln; den erfassten Zustand der getakteten Logikschaltung (10, 30) und den teilweise ermittelten nächsten Zustand der getakteten Logikschaltung (10, 30) während eines zweiten Abschnitts des Taktzyklus an die zweite Logikstufe (14) zu liefern, wobei die zweite Logikstufe (14) dahin gehend konfiguriert ist, den nächsten Zustand der getakteten Logikschaltung (10, 30) auf der Basis des erfassten Zustands der getakteten Logikschaltung (10, 30) und des teilweise ermittelten nächsten Zustands der getakteten Logikschaltung (10, 30) vollständig zu ermitteln; Verhindern, während des zweiten Abschnitts des Taktzyklus, dass die zweite Logikstufe (14) den Betrieb der ersten Logikstufe (12) verändert; und Verhindern, während des ersten Abschnitts des Taktzyklus, dass die erste Logikstufe (12) den Betrieb der zweiten Logikstufe (14) verändert.
Getaktete Logikschaltung (10, 30) gemäß Anspruch 21, bei der die erste Logikstufe (12) dahin gehend konfiguriert ist, einen Zählwert auf der Basis des erfassten Zustands der getakteten Logikschaltung (10, 30) teilweise zu ermitteln.
Getaktete Logikschaltung (10, 30) gemäß Anspruch 22, bei der die zweite Logikstufe (14) dahin gehend konfiguriert ist, den Zählwert auf der Basis eines zuvor erfassten Zählwerts und des teilweise ermittelten Zählwerts vollständig zu ermitteln.
Getaktete Logikschaltung (10, 30) gemäß einem der Ansprüche 21 bis 23, bei der die erste Logikstufe (12) dahin gehend konfiguriert ist, bezüglich der Zeitgebung kritische Zustandsinformationen zu erzeugen.
Getaktete Logikschaltung (10, 30) gemäß einem der Ansprüche 21 bis 24, bei der die Latch-Schaltungsanordnung (16, 18, 20) ferner dahin gehend konfiguriert ist, ansprechend auf ein Rücksetzsignal zurückzusetzen.
Integrierte Schaltung, die die getaktete Logikschaltung (10, 30) gemäß einem der Ansprüche 21 bis 25 umfasst.