DE112016002871T5 - Halbleitervorrichtung - Google Patents

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Masaru Kudo
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Abstract

Die vorliegende Erfindung betrifft eine Halbleitervorrichtung, die es ermöglicht, dass ein Energieverbrauch aufgrund des Schreibens von Daten in eine nichtflüchtige Speicherungseinheit minimiert wird. Ein Schreibsteuerabschnitt 34 speichert die gleichen Daten wie die Daten, die in MTJ-Elementen MTJ1, MTJ2 gespeichert sind. Wenn die Daten, die von einem Slave-Latch 32 in den MTJ-Elementen MTJ1, MTJ2 gehalten werden, gespeichert werden, führt der Schreibsteuerschaltkreis 34 eine Steuerung so durch, dass bestimmt wird, ob die Daten, die von dem Slave-Latch 32 gehalten werden, in die MTJ-Elemente MTJ1, MTJ2 zu schreiben sind oder nicht, indem die darin gespeicherten Daten mit den Daten, die von dem Slave-Latch 32 gehalten werden, verglichen werden. Wenn die darin gespeicherten Daten mit den Daten, die von dem Slave-Latch 32 gehalten werden, übereinstimmen, führt der Schreibsteuerschaltkreis 34 eine Steuerung so durch, dass bestimmt wird, dass die Daten nicht in die MTJ-Elemente MTJ1, MTJ2 geschrieben werden.

Description

  • Technisches Gebiet
  • Die vorliegende Erfindung betrifft eine Halbleitervorrichtung.
  • Stand der Technik
  • Allgemein ist das sogenannte „Power-Gating“ als eine Technik bekannt, die den Leistungsverbrauch von Large-Scale-Integration(LSI: hoher Integrationsgrad)-Schaltkreisen reduziert, d. h. eine Technologie zum Unterbrechen der Quellenspannung, die an Schaltkreise innerhalb eines Halbleiterchips (interne Schaltkreise) geliefert wird, und zum Platzieren der internen Schaltkreise in einem als Ruhezustand bekannten Zustand. Die Techniken in Zusammenhang mit dem Power-Gating beinhalten eine, die verhindert, dass ein interner Zustand oder interne Daten beim Unterbrechen der Quellenspannung gelöscht werden. Zum Beispiel beschreibt PTL 1 eine Technik, durch die ein flüchtiges Register und ein nichtflüchtiges Register bereitgestellt werden. Gemäß dieser Technik werden Daten aus dem flüchtigen Register in das nichtflüchtige Register gespeichert, wenn die Versorgung der Quellenspannung unterbrochen wird, und werden die Daten aus dem nichtflüchtigen Register in das flüchtige Register wiederhergestellt, wenn die Versorgung der Quellenspannung fortgesetzt wird.
  • Zum Beispiel beschreibt PTL 2 einen Nichtflüchtiger-Flip-Flop-Schaltkreis, der ein MTJ-Element (MTJ: Magnetic Tunnel Junction – magnetischer Tunnelübergang) verwendet, das einen nichtflüchtigen Speicherungsabschnitt zum Speichern des internen Zustands und interner Daten, wenn die Versorgung der Quellenspannung unterbrochen wird, darstellt.
  • 11 bildet ein typisches Schaltbild eines existierenden Nichtflüchtiger-Flip-Flop-Schaltkreises ab, der MTJ-Elemente verwendet, die einen nichtflüchtigen Speicherungsabschnitt darstellen. Ein in 11 abgebildeter Nichtflüchtiger-Flip-Flop-Schaltkreis 1016 beinhaltet einen Master-Latch 1030, einen Slave-Latch 1032, PMOS-Transistoren (PMOS: Positive Metal-Oxide Semiconductor – positiver Metall-Oxid-Halbleiter) P5 und P6 und MTJ-Elemente MTJ1 und MTJ2. Der Master-Latch 1030 beinhaltet Inverter IV1 und IV2, einen NAND-Schaltkreis (NAND: Not-And – Nicht-Und) NAND1 und Transfer-Gates TG1 bis TG3. Ferner beinhaltet der Slave-Latch 1032 Inverter IV5 und IV6, einen PMOS-Transistor P7 und einen NAND-Schaltkreis NAND2 und ein Transfer-Gate TG4. Die Transfer-Gates TG1 bis TG4 werden durch ein Taktsignal CB, das durch einen Inverter IV10 erhalten wird, der ein Taktsignal CLK invertiert, und durch ein Taktsignal C (mit dem gleichen logischen Wert wie jenem des Taktsignals CLK), das durch einen Inverter IV11 erlangt, wird, der die Ausgabe des Inverters IV 10 invertiert, gesteuert.
  • Bei dem in 11 abgebildeten existierenden Nichtflüchtiger-Flip-Flop-Schaltkreis 1016 wird, falls die Versorgung der Quellenspannung durch Power-Gating zu unterbrechen ist, der logische Wert eines Steuersignals SR auf „0“ gesetzt, um die PMOS-Transistoren P5 bis P7 einzuschalten, an deren Gates das Steuersignal SR angelegt ist. Dann werden die logischen Werte „1“ und „0“ eines Steuersignals CTRL nacheinander zugeführt, wodurch Ein-Bit-Informationen, die in dem Slave-Latch 1032 gehalten werden, in die MTJ-Elemente MTJ1 und MTJ2 geschrieben werden. Am Ende des Power-Gating wird die Versorgung der Quellenspannung fortgesetzt und wird der logische Wert des Steuersignals SR auf „0“ gesetzt, um die PMOS-Transistoren P5 bis P7 einzuschalten. Dies ermöglicht die Wiederherstellung des Zustands des internen Schaltkreises, der zutraf, als der oben beschriebene Schreibvorgang durchgeführt wurde, durch die Verwendung einer Differenz des Widerstandswertes zwischen den MTJ-Elementen MTJ1 und MTJ2 in den Slave-Latch 1032.
  • Entgegenhaltungsliste
  • Patentliteratur
    • PTL 1 JP 2014-225251A
    • PTL 2 JP 2015-35653A
  • Kurzdarstellung
  • Technisches Problem
  • Der in 11 abgebildete Nichtflüchtiger-Flip-Flop-Schaltkreis 1016 ermöglicht, dass die MTJ-Elemente MTJ1 und MTJ2 die Daten bewahren, nachdem die Versorgung der Quellenspannung unterbrochen wurde (nichtflüchtige Datenbewahrung). Ein Power-Gating-Vorgang wird dann durchgeführt, um den Nichtflüchtiger-Flip-Flop-Schaltkreis 1016 und die internen Schaltkreise, die durch ein Ausgabesignal Q angesteuert werden, in den Ruhezustand zu setzen, wodurch ein Energieverbrauch reduziert wird. Außerdem werden der Zustand des internen Schaltkreises und interne Daten vor und nach dem Power- Gating-Vorgang beibehalten.
  • Ein Problem besteht jedoch darin, dass der existierende Nichtflüchtiger-Flip-Flop-Schaltkreis 1016, wie etwa in 11 abgebildet, eine große Menge an Energie verbraucht, wenn Daten in die MTJ-Elemente MTJ1 und MTJ2 geschrieben werden.
  • Das heißt, wenn der Nichtflüchtiger-Flip-Flop-Schaltkreis 1016 die bewahrten Daten beim Power-Gating in die MTJ-Elemente MTJ1 und MTJ2 speichert, ist es notwendig, einen relativ starken Strom zu den MTJ-Elementen MTJ1 und MTJ2 fließen zu lassen. Der starke Strom, der zu den MTJ-Elementen MTJ1 und MTJ 2 fließt, bringt eine große Menge an Energie mit sich, die durch den Schreibvorgang in die MTJ-Elemente MTJ1 und MTJ2 verbraucht wird. Falls die Periode des Power-Gating (Ruheperiode) relativ kurz ist, kann ein Energiemehraufwand des Schreibvorgangs in die MTJ-Elemente MTJ1 und MTJ2 eine übermäßige Zunahme des Energieverbrauchs hervorrufen, obwohl die Versorgung der Quellenspannung unterbrochen ist. Selbst wenn die Ruheperiode relativ lang ist, kann eine große Menge an Energie, die für den Schreibvorgang in die MTJ-Elemente MTJ1 und MTJ2 notwendig ist, die Menge des Energieverbrauchs, die durch das Power-Gating eingespart werden könnte, verringern.
  • Die vorliegende Erfindung wurde entwickelt, um das obige Problem zu lösen. Ein Ziel der Erfindung besteht daher darin, eine Halbleitervorrichtung bereitzustellen, die dazu in der Lage ist, die Menge von Energie zu reduzieren, die zum Schreiben von Daten in den nichtflüchtigen Speicherungsabschnitt verbraucht wird.
  • Lösung des Problems
  • Gemäß einem ersten Aspekt der vorliegenden Erfindung ist eine Halbleitervorrichtung bereitgestellt, die Folgendes beinhaltet: einen Flip-Flop; einen nichtflüchtigen Speicherungsabschnitt, der zum Speichern von Daten, die in dem Flip-Flop gehalten werden, konfiguriert ist; und einen Schreibsteuerabschnitt, der zum Durchführen einer Steuerung zum Schreiben der Daten, die in dem Flip-Flop gehalten werden, in den nichtflüchtigen Speicherungsabschnitt konfiguriert ist, falls bei Unterbrechung einer Versorgung einer Quellenspannung oder einer Massespannung zu der eigenen Vorrichtung die in dem nichtflüchtigen Speicherungsabschnitt gespeicherten Daten nicht mit den Daten, die in dem Flip-Flop gehalten werden, übereinstimmen, wobei der Schreibsteuerabschnitt ferner eine Steuerung zum Nichtschreiben der Daten, die in dem Flip-Flop gehalten werden, in den nichtflüchtigen Speicherungsabschnitt durchführt, falls die in dem nichtflüchtigen Speicherungsabschnitt gespeicherten Daten mit den Daten, die in dem Flip-Flop gehalten werden, übereinstimmen.
  • Gemäß einem zweiten Aspekt der vorliegenden Erfindung bewahrt der Schreibsteuerabschnitt in der Halbleitervorrichtung gemäß dem obigen ersten Aspekt die in dem nichtflüchtigen Speicherungsabschnitt gespeicherten Daten und führt die Steuerung basierend auf dem Ergebnis eines Vergleichs zwischen den bewahrten Daten und den Daten, die in dem Flip-Flop gehalten werden, durch.
  • Gemäß einem dritten Aspekt der vorliegenden Erfindung beinhaltet die Halbleitervorrichtung gemäß dem ersten oder dem zweiten Aspekt ferner ein erstes Schalterelement, das zum Schalten zwischen einer Verbindung und Trennung zwischen dem Flip-Flop und dem nichtflüchtigen Speicherungsabschnitt konfiguriert ist. Der Schreibsteuerabschnitt veranlasst, dass das erste Schalterelement den Flip-Flop mit dem nichtflüchtigen Speicherungsabschnitt verbindet, wenn eine Steuerung zum Schreiben der Daten durchgeführt wird, wobei der Schreibsteuerabschnitt ferner veranlasst, dass das erste Schalterelement den Flip-Flop von dem nichtflüchtigen Speicherungsabschnitt trennt, wenn eine Steuerung zum Nichtschreiben der Daten durchgeführt wird.
  • Gemäß einem vierten Aspekt der vorliegenden Erfindung beinhaltet die Halbleitervorrichtung gemäß einem des ersten bis dritten Aspekts oben ferner einen Wiederherstellungsabschnitt, der zum Wiederherstellen der in den nichtflüchtigen Speicherungsabschnitt geschriebenen Daten gemäß einem extern eingegebenen Wiederherstellungssteuersignal konfiguriert ist, um die in den nichtflüchtigen Speicherungsabschnitt geschriebenen Daten bei der Fortsetzung der Versorgung der Quellenspannung oder der Massespannung, die zuvor unterbrochen wurde, zu der eigenen Vorrichtung wiederherzustellen.
  • Gemäß einem fünften Aspekt der vorliegenden Erfindung die Halbleitervorrichtung gemäß einem des ersten bis vierten Aspekts oben beinhaltet der Wiederherstellungsabschnitt ein zweites Schalterelement, das zum Schalten zwischen einer Verbindung und Trennung zwischen dem Flip-Flop und dem nichtflüchtigen Speicherungsabschnitt gemäß dem Wiederherstellungssteuersignal konfiguriert ist.
  • Gemäß einem sechsten Aspekt der vorliegenden Erfindung ist bei der Halbleitervorrichtung gemäß einem des ersten bis fünften Aspekts oben der nichtflüchtige Speicherungsabschnitt ein Magnetischer-Tunnelübergang-Element.
  • Vorteilhafte Effekte der Erfindung
  • Die vorliegende Erfindung stellt dementsprechend einen vorteilhaften Effekt des Reduzierens der Menge von Energie, die zum Schreiben von Daten in den nichtflüchtigen Speicherungsabschnitt verbraucht wird, bereit.
  • Kurze Beschreibung der Zeichnungen
  • 1 ist ein Blockdiagramm, das eine typische Halbleitervorrichtung einer ersten Ausführungsform abbildet.
  • 2 ist ein Schaltbild eines Nichtflüchtiger-Flip-Flop-Schaltkreises der ersten Ausführungsform.
  • 3 ist ein schematisches Querschnittsdiagramm zur Erläuterung der Schichtzusammensetzung und des Betriebs der MTJ-Elemente der ersten Ausführungsform.
  • 4 ist ein Spannung-gegen-Widerstand-Graph zur Erläuterung des Betriebs der MTJ-Elemente der ersten Ausführungsform.
  • 5 ist ein Zeitverlaufsdiagramm, das eine Steuersequenz darstellt, die anwendbar ist, wenn der logische Wert eines Eingangssignals D für den Nichtflüchtiger-Flip-Flop-Schaltkreis der ersten Ausführungsform „1“ ist.
  • 6 ist ein Zeitverlaufsdiagramm, das eine Steuersequenz darstellt, die anwendbar ist, wenn der logische Wert eines Eingangssignals D für den Nichtflüchtiger-Flip-Flop-Schaltkreis der ersten Ausführungsform „0“ ist.
  • 7 ist ein Schaltbild eines Nichtflüchtiger-Flip-Flop-Schaltkreises einer zweiten Ausführungsform.
  • 8 ist ein Schaltbild eines Nichtflüchtiger-Flip-Flop-Schaltkreises einer dritten Ausführungsform.
  • 9 ist ein Zeitverlaufsdiagramm, das eine Steuersequenz darstellt, die anwendbar ist, wenn der logische Wert des Eingangssignals D für den Nichtflüchtiger-Flip-Flop-Schaltkreis der dritten Ausführungsform „1“ ist.
  • 10 ist ein Schaltbild eines Nichtflüchtiger-Flip-Flop-Schaltkreises einer vierten Ausführungsform.
  • 11 ist ein Schaltbild eines existierenden Nichtflüchtiger-Flip-Flop-Schaltkreises. Beschreibung der Ausführungsformen
  • Manche bevorzugte Ausführungsformen der vorliegenden Erfindung sind unten unter Bezugnahme auf die begleitenden Zeichnungen beschrieben. Es wird angemerkt, dass durch die Zeichnungen hinweg gleiche Bezugssymbole gleiche Teile mit gleichen Funktionen bezeichnen, deren Erläuterungen, wenn redundant, hierunter weggelassen sind.
  • Erste Ausführungsform
  • Zuerst ist erläutert, wie der integrierte Halbleiterschaltkreis der Ausführungsform konfiguriert ist. 1 ist ein Blockdiagramm, das einen typischen integrierten Halbleiterschaltkreis 10 der Ausführungsform abbildet.
  • Der integrierte Halbleiterschaltkreis 10 der Ausführungsform beinhaltet einen Ruhesteuerschaltkreis 12, einen Leistungsschalter 14, einen Nichtflüchtiger-Flip-Flop-Schaltkreis 16 und einen internen Schaltkreis 18.
  • Der integrierte Halbleiterschaltkreis 10 der Ausführungsform weist die Funktion des Reduzierens eines Leistungsverbrauchs durch Unterbrechen der Versorgung einer Quellenspannung VDDV an den internen Schaltkreis 18 und andere Teile, d. h. durch Veranlassen, dass relevante Schaltkreise in den sogenannten Ruhezustand eintreten, auf.
  • Der Ruhesteuerschaltkreis 12 weist die Funktion des Steuerns des Ruhezustands (d. h. des Steuerns, wie die Quellenspannung VDDV bereitgestellt wird) auf. Der Ruhesteuerschaltkreis 12 der Ausführungsform gibt ein Ruhesteuersignal PS_EN an den Leistungsschalter 14 aus. Der Ruhesteuerschaltkreis 12 gibt auch Steuersignale Speichern, SR1, SR2 und CTRL an den Nichtflüchtiger-Flip-Flop-Schaltkreis 16 aus, deren Einzelheiten später besprochen werden.
  • Der Leistungsschalter 14 weist die Funktion des Unterbrechens der Versorgung der Quellenspannung VDDV gemäß dem Ruhesteuersignal PS_EN auf. Wie in 2 abgebildet, verwendet der Leistungsschalter 14 der Ausführungsform typischerweise einen PMOS-Transistor P10. Das Gate des PMOS-Transistors P10 ist mit dem Ruhesteuerschaltkreis 12 verbunden. Das Ruhesteuersignal PS_EN wird von dem Ruhesteuerschaltkreis 12 an das Gate des PMOS-Transistors P10 eingegeben.
  • Die Quelle des PMOS-Transistors P10 ist mit einer Leistungsleitung verbunden, die eine Quellenspannung VDD bereitstellt. Der Drain des PMOS-Transistors P10 ist mit einer Leistungsleitung verbunden, die die Quellenspannung VDDV bereitstellt. Bei dem integrierten Halbleiterschaltkreis 10 der Ausführungsform werden die Schaltkreise, die nicht in den Ruhezustand eintreten, durch die Quellenspannung VDD angesteuert; die Schaltkreise, die in den Ruhezustand gehen, werden durch das Quellensignal VDDV angesteuert. Bei der Ausführungsform wird ein Schaltkreisgebiet, das dazu in der Lage ist, beim Power-Gating unter der Steuerung des Ruhesteuerschaltkreises 12 in den Ruhezustand überzugehen (d. h. ein Schaltkreisgebiet, das durch die Quellenspannung VDDV angesteuert wird), als „Power-Gating(PG)-Gebiet“ bezeichnet.
  • Speziell gibt der Ruhesteuerschaltkreis 12 in einem normalen Zustand, in dem der normale Betrieb durchgeführt wird, das Ruhesteuersignal PS_EN mit einem logischen Wert von „0“ (Low-Pegel) an den Leistungsschalter 14 aus. Das Signal schaltet dadurch den PMOS-Transistor P10 des Leistungsschalters 14 ein, wodurch die Quellenspannung VDDV bereitgestellt wird. Andererseits gibt der Ruhesteuerschaltkreis 12 in dem Ruhezustand während des Power-Gating das Ruhesteuersignal PS_EN mit einem logischen Wert von „1“ (High-Pegel) an den Leistungsschalter 14 aus. Das Signal schaltet dadurch den PMOS-Transistor P10 des Leistungsschalters 14 aus. Dies unterbricht die Versorgung der Quellenspannung VDDV und stoppt eine Ansteuerung der Schaltkreise in dem PG-Gebiet durch die Quellenspannung VDDV, wodurch der Ruhezustand herbeigeführt wird.
  • Der interne Schaltkreis 18 ist auf nichts Spezielles beschränkt. Dies kann ein Schaltkreis mit einer Funktionalität sein, die die Anforderungen des Benutzers erfüllt. Der interne Schaltkreis 18 kann mehrere Funktionen (Schaltkreise) beinhalten. Außerdem kann der interne Schaltkreis 18 entweder einen Schaltkreis, der durch die Quellenspannung VDD angesteuert wird, oder einen Schaltkreis (PG-Gebiet), der durch die Quellenspannung VDDV angesteuert wird, oder beide beinhalten.
  • Der Nichtflüchtiger-Flip-Flop-Schaltkreis 16, der als die Halbleitervorrichtung der vorliegenden Erfindung wirkt, weist die Funktion des Haltens (Zwischenspeicherns) eines Eingangssignals D und des Ausgebens eines Ausgangssignals Q, das dem Eingangssignal D entspricht (d. h., das Ausgangssignal weist den gleichen logischen Wert (Pegel) wie das Eingangssignal D auf), auf. Der Nichtflüchtiger-Flip-Flop-Schaltkreis 16 der Ausführungsform befindet sich in dem PG-Gebiet und wird durch die Quellenspannung VDDV angesteuert.
  • 2 ist ein Schaltbild des Nichtflüchtiger-Flip-Flop-Schaltkreises 16 der Ausführungsform. Wie in 2 abgebildet, beinhaltet der Nichtflüchtiger-Flip-Flop-Schaltkreis 16 dieser Ausführungsform einen D-Typ-Flip-Flop-Master-Latch 30, einen D-Typ-Flip-Flop-Slave- Latch 32 und einen Schreibsteuerschaltkreis 34.
  • Der Master-Latch 30 weist die Funktion des Erfassens und Zwischenspeicherns des Eingangssignals D, das von außerhalb des Nichtflüchtiger-Flip-Flop-Schaltkreises 16 eingegeben wird, im Takt mit dem Taktsignal CLK auf.
  • Der Master-Latch 30 beinhaltet Inverter IV1 bis IV3 und Transfer-Gates TG1 bis TG3. Das Eingangssignal D wird von außerhalb des Nichtflüchtiger-Flip-Flop-Schaltkreises 16 in den Inverter IV1 eingegeben.
  • Die Transfer-Gates TG1 bis TG3 werden zum Ein- und Ausschalten gemäß dem Taktsignal CLK gesteuert. Das Timing zum Ein- und Ausschalten des Transfer-Gates TG1 im Takt mit dem Taktsignal CLK ist umgekehrt zu dem Timing zum Ein- und Ausschalten der Transfer-Gates TG2 und TG3 gemäß dem Taktsignal CLK.
  • Der Slave-Latch 32 weist die Funktion des Erfassens und Zwischenspeicherns der Daten, die von dem Master-Latch 30 ausgegeben werden, im Takt mit dem Taktsignal CLK auf, bevor das Ausgangssignal Q mit dem gleichen logischen Wert wie das Eingangssignal D an außerhalb des Nichtflüchtiger-Flip-Flop-Schaltkreises 16 ausgegeben wird.
  • Der Slave-Latch 32 beinhaltet Inverter IV4 bis IV6, ein Transfer-Gate TG4 und einen NMOS-Transistor (NMOS: Negative Metal-Oxide Semiconductor – negativer Metall-Oxid-Halbleiter) N7. Das Transfer-Gate TG4 wird zum Ein- und Ausschalten im Takt mit dem Taktsignal CLK gesteuert. Der NMOS-Transistor N7 wird zum Ein- und Ausschalten gemäß dem Steuersignal SR1 gesteuert. Das Timing zum Ein- und Ausschalten des Transfer-Gates TG1 im Takt mit dem Taktsignal CLK ist das gleiche wie das Timing zum Ein- und Ausschalten der Transfer-Gates TG4 gemäß dem Taktsignal CLK.
  • Der Inverter IV6 in dem Slave-Latch 32 gibt das Ausgangssignal Q an außerhalb des Nichtflüchtiger-Flip-Flop-Schaltkreises 16 (d. h. den internen Schaltkreis 18) aus.
  • Unten ist der Flip-Flop-Betrieb erläutert, der durch den Master-Latch 30 und den Slave-Latch 32 der Ausführungsform durchgeführt wird.
  • Wenn der logische Wert des Taktsignals CLK von „1“ zu „0“ geändert wird, werden die Transfer-Gates TG1 und TG4 eingeschaltet und werden die Transfer-Gates TG2 und TG3 ausgeschaltet. Dies bewirkt, dass der Master-Latch 30 das Eingangssignal D erfasst und der Slave-Latch 32 das erfasste Signal, bevor der logische Wert des Taktsignals CLK auf „0“ geändert wurde, hält.
  • Wenn der logische Wert des Taktsignals CLK von „0“ zu „1“ geändert wird, werden die Transfer-Gates TG1 und TG4 ausgeschaltet und werden die Transfer-Gates TG2 und TG3 eingeschaltet. Dies bewirkt, dass der Master-Latch 30 das Signal, das erfasst wurde, bevor der logische Wert des Taktsignals CLK auf „1“ geändert wurde, hält und der Slave-Latch 32 das Signal, das von dem Transfer-Gate TG3 des Master-Latches 30 ausgegeben wird, erfasst, wobei der Inverter IV6 das Ausgangssignal Q mit dem gleichen logischen Wert wie das erfasste Signal ausgibt.
  • Der Schreibsteuerschaltkreis 34 der Ausführungsform bewahrt vorübergehend die gleichen Daten, wie jene in die MTJ-Elemente MTJ1 und MTJ2 geschriebenen, und vergleicht die bewahrten Daten mit den Daten, die momentan in dem Slave-Latch 32 gehalten werden. Basierend auf dem Ergebnis des Vergleichs steuert der Schreibsteuerschaltkreis 34, ob die Daten, die in dem Slave-Latch 32 gehalten werden, in die MTJ-Elemente MTJ1 und MTJ2 geschrieben werden oder nicht. Falls die Daten, die in den MTJ-Elementen MTJ1 und MTJ2 gehalten werden, mit den Daten, die in dem Slave-Latch 32 gehalten werden, übereinstimmen, führt der Schreibsteuerschaltkreis 34 eine Steuerung zum Nichtschreiben der Daten in die MTJ-Elemente MTJ1 und MTJ2 durch.
  • Speziell beinhaltet der Schreibsteuerschaltkreis 34 der Ausführungsform Inverter IV8 und IV9, Transfer-Gates TG5 und TG6, einen NEOR-Schaltkreis (NEOR: Not-Exclusive-OR – Nicht-ausschließendes-Oder) NEOR1 mit zwei Eingängen und einen NOR-Schaltkreis (NOR: Not-OR – Nicht-Oder) NOR1 mit zwei Eingängen, wie in 2 abgebildet ist.
  • Der Eingangsanschluss des Transfer-Gates TG5 ist mit dem Eingangsanschluss des Inverters IV4 in dem Slave-Latch 32 (d. h. mit dem Ausgangsanschluss des Transfer-Gates TG3 in dem Master-Latch 30) verbunden. Der Ausgangsanschluss des Transfer-Gates TG5 ist mit dem Eingangsanschluss des Inverters IV8 und mit dem Ausgangsanschluss des Transfer-Gates TG6 verbunden. Der Ausgangsanschluss des Inverters IV9 ist mit dem Eingangsanschluss des Transfer-Gates TG6 verbunden. Die Transfer-Gates TG5 und TG6 werden zum Ein- und Ausschalten gemäß dem Steuersignal Speichern gesteuert. Das Timing zum Ein- und Ausschalten des Transfer-Gates TG5 im Takt mit dem Steuersignal Speichern ist umgekehrt zu dem Timing zum Ein- und Ausschalten des Transfer-Gates TG6 gemäß dem Steuersignal Speichern.
  • Ein Eingangsanschluss des NEOR-Schaltkreises NEOR1 ist mit dem Ausgangsanschluss des Inverters IV8 und mit dem Eingangsanschluss des Inverters IV9 verbunden. Der andere Eingangsanschluss des NEOR-Schaltkreises NEOR1 ist mit dem Ausgangsanschluss des Inverters IV4 in dem Slave-Latch 32 (d. h. mit dem Eingangsanschluss des Inverters IV6) verbunden.
  • Das Steuersignal SR2 wird an einen Eingangsanschluss des NOR-Schaltkreises NOR1 eingegeben. Der andere Eingangsanschluss des NOR-Schaltkreises NOR1 ist mit dem Ausgangsanschluss des NEOR-Schaltkreises NEOR1 verbunden. Der NOR-Schaltkreis NOR1 gibt ein Ausgangssignal selectW aus.
  • Wie in 2 abgebildet, beinhaltet der Nichtflüchtiger-Flip-Flop-Schaltkreis 16 der Ausführungsform ferner MTJ-Elemente MTJ1 und MTJ2 und NMOS-Transistoren N1 bis N6. Im Übrigen sind die NMOS-Transistoren N2 und N3 ein Beispiel für ein erstes Schalterelement der vorliegenden Erfindung und sind die NMOS-Transistoren N1 und N4 ein Beispiel für einen Wiederherstellungsabschnitt und ein zweites Schalterelement dieser Erfindung. Das Steuersignal SR2, das an die NMOS-Transistoren N1 und N4 eingegeben wird, ist ein Beispiel für ein Wiederherstellungssteuersignal der vorliegenden Erfindung.
  • Unten sind die MTJ-Elemente MTJ1 und MTJ2 als ein typischer nichtflüchtiger Speicherungsabschnitt der vorliegenden Erfindung beschrieben. 3 ist ein schematisches Querschnittsdiagramm zur Erläuterung der Schichtzusammensetzung und des Betriebs der MTJ-Elemente MTJ1 und MTJ2 der Ausführungsform. 4 ist ein Spannung-gegen-Widerstand-Graph zur Erläuterung des Betriebs der MTJ-Elemente MTJ1 und MTJ2 dieser Ausführungsform. Wie in 3 abgebildet, beinhaltet jedes MTJ-Element eine freie Schicht 20, die magnetische Eigenschaften aufweist und deren magnetische Richtung sich ändert, eine synthetische antiferromagnetische (SAF) festgelegte Schicht 23, die auch magnetische Eigenschaften aufweist und deren magnetische Richtung konstant ist, und eine Tunnelbarriereschicht 22, die zwischen der freien Schicht 20 und der festgelegten Schicht 23 angeordnet ist. Die festgelegte Schicht 23 beinhaltet eine Referenzschicht 24. Das MTJ-Element beinhaltet ferne eine Unterschicht 26 und eine untere Elektrode 28.
  • Wie in 4 abgebildet, weist jedes MTJ-Element seinen Widerstandswert auf, der gemäß der Größe der Spannung, die an das MTJ-Element angelegt wird, geändert wird. Dementsprechend wird, falls veranlasst wird, dass ein Strom von der freien Schicht 20 zu der festgelegten Schicht 23 fließt, die magnetische Richtung der freien Schicht 20 die gleiche wie jene der festgelegten Schicht 23. Dies bewirkt, dass das MTJ-Element einen niedrigen Widerstand aufweist, und führt einen Zustand herbei, bei dem Daten mit einem logischen Wert von „0“ bewahrt werden. Andererseits wird, falls veranlasst wird, dass ein Strom von der festgelegten Schicht 23 zu der freien Schicht 20 fließt, die magnetische Richtung der freien Schicht 20 entgegengesetzt zu jener der festgelegten Schicht 23 gemacht. Dies bewirkt, dass das MTJ-Element einen hohen Widerstand aufweist, und führt einen Zustand herbei, bei dem Daten mit einem logischen Wert von „1“ bewahrt werden.
  • Die Daten (Informationen), die in das MTJ-Element geschrieben sind, werden bewahrt, wenn die Versorgung der Quellenspannung VDDV unterbrochen wird. Beim Übergang zu dem Ruhezustand, wobei die Quellenspannung VDDV unterbrochen ist, schreibt der Nichtflüchtiger-Flip-Flop-Schaltkreis 16 der Ausführungsform dementsprechend beim Power-Gating die Daten, die in dem Slave-Latch 32 gehalten werden, in die MTJ-Elemente MTJ1 und MTJ2 zur Speicherung in diesen. Beim Austreten aus dem Ruhezustand liest der Nichtflüchtiger-Flip-Flop-Schaltkreis 16 die Daten, die in die MTJ-Elemente MTJ1 und MTJ2 geschrieben sind, aus dem Slave-Latch 32 zur Datenwiederherstellung.
  • Im Übrigen wird bei der Ausführungsform der Vorgang des Setzens der Daten, die in dem Slave-Latch 32 gehalten werden, in die MTJ-Elemente MTJ1 und MTJ2 als „Speichern“ bezeichnet und wird der Vorgang des Lesens der Daten aus den MTJ-Elementen MTJ1 und MTJ2 und des Setzens von ihnen zurück in den Slave-Latch 32 als „Wiederherstellen“ bezeichnet.
  • Die Enden der MTJ-Elemente MTJ1 und MTJ2 auf der Seite der freien Schicht 20 in der Ausführungsform sind mit einer Steuersignalleitung verbunden, auf der das Steuersignal CTRL fließt. Das Ende des MTJ-Elements MTJ1 auf der Seite der festgelegten Schicht 23 ist mit einem Ende (Source) des NMOS-Transistors N5 verbunden. Das Ende des MTJ-Elements MTJ2 auf der Seite der festgelegten Schicht 23 ist mit einem Ende (Source) des NMOS-Transistors N6 verbunden.
  • Ein Ende (Source) des NMOS-Transistors N5 ist mit dem MTJ-Element MTJ1 verbunden. Das andere Ende (Drain) des NMOS-Transistors N5 ist mit einem Ende (Source) der NMOS-Transistoren N1 und N2 verbunden. Ein Ende (Source) des NMOS-Transistors N6 ist mit dem MTJ-Element MTJ2 verbunden. Das andere Ende (Drain) des NMOS-Transistors N6 ist mit einem Ende (Source) der NMOS-Transistoren N3 und N4 verbunden. Die NMOS-Transistoren N5 und N6 werden zum Ein- und Ausschalten gemäß dem Steuersignal SR1 gesteuert.
  • Das andere Ende (Drain) der NMOS-Transistoren N1 und N2 ist mit dem Slave-Latch 32 (Eingangsanschluss des Inverters IV4) verbunden. Das andere Ende der NMOS-Transistoren N3 und N4 ist mit dem Slave-Latch 32 (Ausgangsanschluss des Inverters IV4) verbunden. Die NMOS-Transistoren N1 und N4 werden zum Ein- und Ausschalten gemäß dem Steuersignal SR2 gesteuert. Die NMOS-Transistoren N2 und N3 werden zum Ein- und Ausschalten gemäß dem Ausgangssignal selectW, das von dem Schreibsteuerschaltkreis 34 ausgegeben wird, gesteuert.
  • Unten ist der Betrieb des Nichtflüchtiger-Flip-Flop-Schaltkreises 16 der Ausführungsform erläutert. 5 ist ein Zeitverlaufsdiagramm, das eine Steuersequenz des Nichtflüchtiger-Flip-Flop-Schaltkreises 16 dieser Ausführungsform abbildet. 5 bildet einen Fall ab, bei dem das Eingangssignal D mit einem logischen Wert von „1“ (High-Pegel) erfasst und durch den Nichtflüchtiger-Flip-Flop-Schaltkreis 16 bewahrt wird.
  • In einem anfänglichen Zustand ist der logische Wert des Steuersignals SR2, das von dem Ruhesteuerschaltkreis 12 in den Nichtflüchtiger-Flip-Flop-Schaltkreis 16 eingegeben wird, „1“. Währenddessen werden die MTJ-Elemente MTJ1 und MTJ2 initialisiert, wenn der logische Wert des Steuersignals SR1 von „0“ zu „1“ geändert wird, wobei der logische Wert des Steuersignals CTRL von „0“ zu „1“ und dann von „1“ zu „0“ geändert wird, während der logische Wert des Steuersignals SR1 „1“ ist. Nachdem die MTJ-Elemente MTJ1 und MTJ2 initialisiert wurden, wird der logische Wert des Steuersignals SR1 wieder auf „0“ gesetzt. Nachdem die Daten, die in dem Schreibsteuerschaltkreis 34 gehalten werden, durch Setzen des logischen Wertes des Steuersignals Speichern auf „1“ initialisiert wurden, wird der logische Wert des Steuersignals Speichern wieder auf „0“ gesetzt.
  • Dann kommt ein Übergang zu einem aktiven Zustand, bei dem das Eingangssignal D in dem Master-Latch 30 und dem Slave-Latch 32 erfasst wird. In einem Aktiv-1-Zustand, der in 5 abgebildet ist, werden der logische Wert des Steuersignals SR1 und jener des Steuersignals Speichern jeweils auf „0“ gesetzt. Weil der logische Wert des Steuersignals SR1 auf „0“ gesetzt ist, ist der NMOS-Transistor N7 ausgeschaltet. Mit dem logischen Wert des Steuersignals Speichern auf „0“ gesetzt, wird das Transfer-Gate TG 5 ausgeschaltet und wird das Transfer-Gate TG6 eingeschaltet.
  • In dem obigen Zustand bewirkt Umschalten des Taktsignals CLK, dass der Master-Latch 30 und der Slave-Latch 32 jeweils als ein gewöhnlicher Flip-Flop arbeiten, der das Eingangs-Signal D erfasst und bewahrt, wie oben beschrieben ist.
  • Um als Nächstes ein Power-Gating durchzuführen, werden die Daten, die in dem Slave-Latch 32 gehalten werden, in die MTJ-Elemente MTJ1 und MTJ2 gespeichert.
  • Dieser Vorgang wird in einem Speicherungszustand ausgeführt. In dem Speicherungszustand wird der logische Wert des Steuersignals SR1 auf „1“ gesetzt und wird der logische Wert des Steuersignals SR2 auf „0“ gesetzt. Die folgenden zwei Speicherungszustände finden statt.
  • Ein Speicherungszustand ist ein Speichern-1-Zustand, der in 5 abgebildet ist. Dieser Zustand tritt auf, wenn die Daten, die in dem Schreibsteuerschaltkreis 34 gehalten werden (Daten, die in den MTJ-Elementen MTJ1 und MTJ2 gehalten werden), verschieden von den Daten sind, die in dem Slave-Latch 32 gehalten werden.
  • Die Daten, die in dem Schreibsteuerschaltkreis 34 gehalten werden, werden von dem Inverter IV8 an einen Eingangsanschluss des NEOR-Schaltkreises NEOR1 eingegeben. Die Daten, die in dem Slave-Latch 32 gehalten werden, werden von dem Inverter IV4 an einen anderen Eingangsanschluss des NEOR-Schaltkreises NEOR1 eingegeben. Falls die Pegel der zwei Datengegenstände nicht miteinander übereinstimmen, gibt der NEOR-Schaltkreis NEOR1 ein Signal mit einem logischen Wert von „0“ aus. Dementsprechend wird das Steuersignal SR2 mit einem logischen Wert von „0“ an einen Eingangsanschluss des NOR-Schaltkreises NOR1 eingegeben und wird das Signal mit dem logischen Wert von „0“ von dem NEOR-Schaltkreis NEOR1 an den anderen Eingangsanschluss des NOR-Schaltkreises NOR1 eingegeben. Entsprechend ist der logische Wert des Ausgangssignals selectW, das von dem NOR-Schaltkreis NOR1 ausgegeben wird, „1“.
  • Mit dem logischen Wert des Ausgangssignals selectW auf „1“ gesetzt, werden die NMOS-Transistoren N2 und N3 eingeschaltet. Mit dem logischen Wert des Steuersignals SR1 auf „1“ gesetzt und mit den NMOS-Transistoren N5 bis N7 eingeschaltet, bewirkt eine Änderung des logischen Wertes des Steuersignals CTRL von „0“ zu „1“ und dann von „1“ zu „0“, dass ein Strom zwischen dem Slave-Latch 32 und den MTJ-Elementen MTJ1 und MTJ2 fließt. Dies bewirkt, dass die Daten, die in dem Slave-Latch 32 gehalten werden, in die MTJ-Elemente MTJ1 und MTJ2 geschrieben werden. In diesem Fall wird die Schreibenergie aufgrund des Stroms, der zu den MTJ-Elementen MTJ1 und MTJ2 fließt, verbraucht.
  • Der andere Speicherungszustand ist ein Speichern-2-Zustand, der in 5 angegeben ist. Dieser Zustand tritt auf, wenn die Daten, die in dem Schreibsteuerschaltkreis 34 gehalten werden, mit den Daten übereinstimmen, die in dem Slave-Latch 32 bewahrt werden.
  • Falls die Pegel der zwei eingegebenen Datengegenstände miteinander übereinstimmen, gibt der NEOR-Schaltkreis NEOR1 ein Signal mit einem logischen Wert von „1“ aus. In diesem Fall wird das Steuersignal SR2 mit einem logischen Wert von „0“ an einen Eingangsanschluss des NOR-Schaltkreises NOR1 eingegeben und wird das Signal mit einem logischen Wert von „1“ von dem NEOR-Schaltkreis NEOR1 an den anderen Eingangsanschluss des NOR-Schaltkreises NOR1 eingegeben. Entsprechend ist der logische Wert des Ausgangssignals selectW, das von dem NOR-Schaltkreis NOR1 ausgegeben wird, „0“.
  • Mit dem logischen Wert des Ausgangssignals selectW auf „0“ gesetzt, werden die NMOS-Transistoren N2 und N3 ausgeschaltet. Weil die NMOS-Transistoren N1 und N4 ebenfalls ausgeschaltet sind, ist kein Strompfad zwischen dem Slave-Latch 32 und dem MTJ-Element MTJ1 und MTJ 2 gebildet, selbst wenn die NMOS-Transistoren N5 und N6 eingeschaltet sind, so dass keine Daten in die MTJ-Elemente MTJ1 und MTJ2 geschrieben werden. Weil zu diesem Zeitpunkt kein Strom zu den MTJ-Elementen MTJ1 und MTJ2 fließt, wird die Schreibenergie nicht verbraucht.
  • Den Vorgängen in dem Speicherungszustand folgt ein Übergang zu einem Ruhezustand. In dem Ruhezustand wird der logische Wert des Ruhesteuersignals PS_EN auf „1“ gesetzt. Dies schaltet den PMOS-Transistor P10 des Leistungsschalters 14 aus, so dass die Versorgung der Quellenspannung zu dem PG-Gebiet (Quellenspannung VDDV) unterbrochen wird. Während die Quellenspannung unterbrochen ist, werden die Schaltkreise des PG-Gebiets durch Leckverluste entladen. Dies bringt die Spannung von jedem Knoten in dem Slave-Latch 32 auf 0 V. Infolgedessen ändert sich der logische Wert des Ausgangssignals Q allmählich von „1“ zu „0“, wie in 5 abgebildet ist.
  • Ebenfalls in dem Ruhezustand wird der logische Wert des Steuersignals SR1 auf „0“ gesetzt. Dementsprechend verbleiben die NMOS-Transistoren N5 und N6 ausgeschaltet.
  • Mit dem Ruhezustand beendet, wird als Nächstes ein Wiederherstellungsvorgang durchgeführt, um zu dem normalen Betrieb zurückzukehren. Der Wiederherstellungsvorgang wird in einem Wiederherstellungszustand (Wiederherstellen 1 und Wiederherstellen 2 in 5) durchgeführt. In dem Wiederherstellungszustand wird der logische Wert des Ruhesteuersignals PS_EN von „1“ zu „0“ geändert, wird der logische Wert des Steuersignals SR1 von „0“ zu „1“ geändert und ist der logische Wert des Steuersignals SR2 auf „1“ festgelegt.
  • In dem obigen Fall, mit dem logischen Wert des Ruhesteuersignals PS_EN auf „0“ gesetzt, wird der PMOS-Transistor P10 des Leistungsschalters 14 eingeschaltet. Dies setzt die Versorgung der Quellenspannung VDDV zu dem PG-Gebiet fort. Weil der logische Wert des Logiksignals SR1 auf „1“ gesetzt ist, werden die NMOS-Transistoren N5 bis N7 eingeschaltet. Mit dem logischen Wert des Steuersignals SR2 auf „1“ gesetzt, werden außerdem die NMOS-Transistoren N1 und N4 eingeschaltet. Dies bewirkt, dass die Daten, die in den MTJ-Elementen MTJ1 und MTJ2 gehalten werden, in den Slave-Latch 32 geschrieben werden. Infolgedessen werden die Daten, die in dem Slave-Latch 32 gehalten wurden, bevor die Quellenspannung VDDV unterbrochen wurde, wiederhergestellt.
  • Auch in dem Wiederherstellungszustand wird der logische Wert des Steuersignals SR1 von „1“ zu „0“ geändert und wird der logische Wert des Steuersignals Speichern zu der Zeit, wenn die Wiederherstellung der Daten zu dem Slave-Latch 32 abgeschlossen ist, von „0“ zu „1“ geändert. Weil der logische Wert des Steuersignals SR1 auf „0“ gesetzt ist, werden die NMOS-Transistoren N5 bis N7 ausgeschaltet. Mit dem logischen Wert des Steuersignals Speichern auf „1“ gesetzt, wird das Transfer-Gate TG5 eingeschaltet und wird das Transfer-Gate TG6 ausgeschaltet. Infolgedessen werden die gleichen Daten wie jene, die in den Slave-Latch 32 wiederhergestellt sind, in dem Schreibsteuerschaltkreis 34 gespeichert.
  • Bei der oben beschriebenen Aktivität des Nichtflüchtiger-Flip-Flop-Schaltkreises 16 der Ausführungsform bewirkt der Wiederherstellungsvorgang, dass die neuesten Daten, die in den MTJ-Elementen MTJ1 und MTJ2 gehalten werden, immer in dem Schreibsteuerschaltkreis 34 bewahrt werden. Dementsprechend werden, wenn ein anschließender normaler Flip-Flop-Betrieb (in dem Aktiv-Zustand) des Master-Latches 30 und des Slave-Latches 32 von einem anderen Wiederherstellungsvorgang gefolgt wird, die Daten, die in den MTJ-Elementen MTJ1 und MTJ2 gehalten werden, durch die Daten ersetzt, die in dem Schreibsteuerschaltkreis 34 bewahrt werden.
  • Bei dem Speicherungsvorgang vergleicht der Schreibsteuerschaltkreis 34 die intern bewahrten Daten mit den Daten, die in dem Slave-Latch 32 gehalten werden, um zu bestimmen, ob die Daten in die MTJ-Elemente MTJ1 und MTJ2 geschrieben werden sollen oder nicht. Falls intern bewahrte Daten mit den Daten, die in dem Slave-Latch 32 gehalten werden, übereinstimmen, führt der Schreibsteuerschaltkreis 34 eine Steuerung zum Nichtschreiben von Daten in die MTJ-Elemente MTJ1 und MTJ2 durch. Infolgedessen stoppt der Nichtflüchtiger-Flip-Flop-Schaltkreis 16 der Ausführungsform redundante Schreibvorgänge in die MTJ-Elemente MTJ1 und MTJ2 und reduziert daher einen verschwenderischen Schreibenergieverbrauch.
  • Die vorausgehenden Abschnitte haben unter Bezugnahme auf 5 eine ausführliche Erläuterung davon gegeben, wie der Nichtflüchtiger-Flip-Flop-Schaltkreis 16 arbeitet, um das Eingangssignal D mit dem logischen Wert von „1“ zu erfassen und zu halten. Die Erläuterung trifft auch auf den Nichtflüchtiger-Flip-Flop-Schaltkreis 16 zu, der das Eingangssignal D mit dem logischen Wert von „0“ hält. 6 ist ein Zeitverlaufsdiagramm, das eine Steuersequenz darstellt, die anwendbar ist, wenn der logische Wert des Eingangssignals D für den Nichtflüchtiger-Flip-Flop-Schaltkreis 16 der Ausführungsform „0“ ist.
  • In einem Aktiv-1-Zustand bewirkt, wie in 6 abgebildet, Umschalten des Taktsignals CLK, dass der Master-Latch 30 und der Slave-Latch 32 auf die gleiche Weise wie in dem normalen Flip-Flop-Betrieb arbeiten, in dem das Eingangs-Signal D erfasst und gehalten wird, wie oben besprochen ist. Weil der logische Wert des Eingangssignals D „0“ ist, ist der logische Wert des Ausgangssignals Q in dem in 6 abgebildeten Fall ebenfalls „0“. Der logische Wert des Ausgangssignals Q wird anschließend an den Speicherungszustand auf „0“ gehalten. Im Gegensatz dazu, wenn der logische Wert „1“ ist (siehe 5), verbleibt, falls der logische Wert des Ausgangssignals Q „0“ ist, der logische Wert in einem Ruhezustand unverändert auf „0“.
  • Wenn das Eingangssignal D mit dem logischen Wert von „0“ bewahrt wird, wie in 6 abgebildet ist, sind der Betrieb des Nichtflüchtiger-Flip-Flop-Schaltkreises 16, die Zustände verschiedener Steuersignale, die von dem Ruhesteuerschaltkreis 12 ausgegeben werden, und der Betrieb des Leistungsschalters 14 gleich jenen, die oben unter Bezugnahme auf 5 beschrieben sind, außer dass der logische Wert des Ausgangssignals Q unterschiedlich ist. Dementsprechend werden diese Vorgänge und Zustände nicht ausführlicher beschrieben.
  • Wie oben beschrieben, unterdrückt der integrierte Halbleiterschaltkreis 10 (Nichtflüchtiger-Flip-Flop-Schaltkreis 16) der Ausführungsform redundante Schreibvorgänge in die MTJ-Elemente MTJ1 und MTJ2 unabhängig von dem logischen Wert des Eingangssignals D. Zweite Ausführungsform
  • Der Nichtflüchtiger-Flip-Flop-Schaltkreis 16 der Ausführungsform weist die NMOS-Transistoren N1 bis N6, den NEOR-Schaltkreis NEOR1 und den NOR-Schaltkreis NOR1 auf, die verschieden von dem Nichtflüchtiger-Flip-Flop-Schaltkreis 16 der ersten Ausführungsform angeordnet sind. Die anderen Strukturen des Nichtflüchtiger-Flip-Flop-Schaltkreises 16 und die Gesamtkonfiguration des integrierten Halbleiterschaltkreises 10 sind die gleichen wie in der ersten Ausführungsform und werden dementsprechend, wenn redundant, nicht weiter besprochen.
  • 7 ist ein Schaltbild des Nichtflüchtiger-Flip-Flop-Schaltkreises der Ausführungsform. Wie in 7 gezeigt, sind die NMOS-Transistoren N5 und N6 mit dem Slave-Latch 32 verbunden und sind die NMOS-Transistoren N1 bis N4 mit den MTJ-Elementen MTJ1 und MTJ2 verbunden.
  • Speziell ist das andere Ende (Drain) des NMOS-Transistors N5 mit dem Slave-Latch 32 (Eingangsanschluss des Inverters IV4) verbunden. Das andere Ende (Drain) des NMOS-Transistors N6 ist mit dem Slave-Latch 32 (Ausgangsanschluss des Inverters IV4) verbunden. Wie bei der ersten Ausführungsform werden die NMOS-Transistoren N5 und N6 zum Ein- und Ausschalten gemäß dem Steuersignal SR1 gesteuert.
  • Das andere Ende (Drain) der NMOS-Transistoren N1 und N2 ist mit einem Ende (Source) des NMOS-Transistors N5 verbunden und ein Ende (Source) der NMOS-Transistoren N1 und N2 ist mit dem MTJ-Element MTJ1 verbunden. Das andere Ende (Drain) der NMOS-Transistoren N3 und N4 ist mit einem Ende (Source) des NMOS-Transistors N6 verbunden und ein Ende (Source) der NMOS-Transistoren N3 und N4 ist mit dem MTJ-Element MTJ2 verbunden. Wie bei der ersten Ausführungsform werden die NMOS-Transistoren N1 und N4 zum Ein- und Ausschalten gemäß dem Steuersignal SR2 gesteuert. Die NMOS-Transistoren N2 und N3 werden zum Ein- und Ausschalten gemäß dem Ausgangssignal selectW, das von dem Schreibsteuerschaltkreis 34 ausgegeben wird, gesteuert.
  • Außerdem weist der Schreibsteuerschaltkreis 34 bei dem Nichtflüchtiger-Flip-Flop-Schaltkreis 16 der Ausführungsform den NEOR-Schaltkreis NEOR1 und den NOR-Schaltkreis NOR1 auf, die darin unterschiedlich angeordnet sind.
  • Wie in 7 dargestellt, wird das Steuersignal SR2 an einen Eingangsanschluss des NOR-Schaltkreises NOR1 eingegeben. Die Ausgabe des Inverters IV4 wird an den anderen Eingangsanschluss des NOR-Schaltkreises NOR1 eingegeben. Die Ausgabe des Inverters IV8 wird an einen Eingangsanschluss des NEOR-Schaltkreises NEOR1 eingegeben. Die Ausgabe des NOR-Schaltkreises NOR1 wird an den anderen Eingangsanschluss des NEOR-Schaltkreises NEOR1 eingegeben. Der NEOR-Schaltkreis NEOR1 gibt das Ausgangssignal selectW aus.
  • Der Betrieb des Nichtflüchtiger-Flip-Flop-Schaltkreises 16 der Ausführungsform ist unten erläutert.
  • In dem oben in Verbindung mit der ersten Ausführungsform besprochenen Speicherungszustand ist der logische Wert des Steuersignals SR2 „0“, so dass der NOR-Schaltkreis NOR1 ein Signal ausgibt, das durch Invertieren des logischen Wertes des Ausgangssignals von dem Inverter IV4 erhalten wird. Falls die in dem Schreibsteuerschaltkreis 34 bewahrten Daten mit den Daten, die in dem Slave-Latch 32 gehalten werden, übereinstimmen, weisen dementsprechend die zwei Signale, die an den NEOR-Schaltkreis NEOR1 eingegeben werden, unterschiedliche logische Werte auf. Falls die zwei Datengegenstände nicht miteinander übereinstimmen, weisen die zwei Eingangssignale, die an den NEOR-Schaltkreis NEOR1 eingegeben werden, den gleichen logischen Wert auf.
  • Falls die in dem Schreibsteuerschaltkreis 34 bewahrten Daten mit den Daten, die in dem Slave-Latch 32 gehalten werden, übereinstimmen, ist der logische Wert des Ausgangssignals selectW von dem NEOR-Schaltkreis NEOR1 „0“. Falls die zwei Datengegenstände nicht miteinander übereinstimmen, ist der logische Wert des Ausgangssignals selectW „1“. Dementsprechend gibt der Schreibsteuerschaltkreis 34 das Ausgangssignal selectW auf die gleiche Weise wie in dem oben in Verbindung mit der ersten Ausführungsform besprochenen Speicherungszustand aus.
  • Wie oben beschrieben, stellt die zweite Ausführungsform, wenn sie in der gleichen Steuersequenz, die oben in Verbindung mit der ersten Ausführungsform besprochen ist (siehe 2 und 6), betrieben wird, die gleiche Funktionalität wie jene des Nichtflüchtiger-Flip-Flop-Schaltkreises 16 der ersten Ausführungsform bereit.
  • Dritte Ausführungsform
  • Die dritte Ausführungsform ist unten in Verbindung mit einem Fall erläutert, bei dem PMOS-Transistoren die NMOS-Transistoren N1 bis N7 ersetzen, die in dem Nichtflüchtiger-Flip-Flop-Schaltkreis 16 der oben erwähnten Ausführungsformen verwendet werden. Die gleichen Strukturen und Vorgänge wie jene des Nichtflüchtiger-Flip-Flop-Schaltkreises 16 und des integrierten Halbleiterschaltkreises 10 in den oben beschriebenen Ausführungsformen werden nicht weiter beschrieben.
  • 8 ist ein Schaltbild eines Nichtflüchtiger-Flip-Flop-Schaltkreises der Ausführungsform. Wie in 8 abgebildet, beinhaltet ein Nichtflüchtiger-Flip-Flop-Schaltkreis 116 der Ausführungsform PMOS-Transistoren P1 bis P7, die die NMOS-Transistoren N1 bis N7 in dem Nichtflüchtiger-Flip-Flop-Schaltkreis 16 der obigen Ausführungsform ersetzen. Im Übrigen sind die PMOS-Transistoren P2 und P3 ein Beispiel für das erste Schalterelement der vorliegenden Erfindung und sind die PMOS-Transistoren P1 und P4 ein Beispiel für den Wiederherstellungsabschnitt und das zweite Schalterelement dieser Erfindung. Das Steuersignal SR2, das an die PMOS-Transistoren P1 und P4 eingegeben wird, ist ein Beispiel für das Wiederherstellungssteuersignal der vorliegenden Erfindung.
  • Dementsprechend unterscheidet sich ein Leistungsschalter 114 bei einem integrierten Halbleiterschaltkreis 110 der Ausführungsform von dem Leistungsschalter 14 der obigen Ausführungsformen. Der Leistungsschalter 114 der Ausführungsform verwendet typischerweise einen NMOS-Transistor N10, wie in 8 dargestellt ist. Ein invertiertes Signal, das durch Invertieren des logischen Wertes des Ruhesteuersignals PS_EN erhalten wird, das von dem Ruhesteuerschaltkreis 12 ausgegeben wird, wird an das Gate des NMOS-Transistors N10 eingegeben.
  • In dem normalen Zustand wird ein Signal mit einem logischen Wert von "1“ (invertiertes Signal des Ruhesteuersignals PS_EN) an den NMOS-Transistor 10 eingegeben, um ihn einzuschalten. Dies bringt eine Virtuelle-Masse(VGND)-Spannung hinunter auf eine Masse(GND)-Spannung (VGND > GND). Währenddessen wird beim Power-Gating ein Signal mit einem logischen Wert von "0“ (invertiertes Signal des Ruhesteuersignals PS_EN) an den NMOS-Transistor N10 eingegeben, um ihn auszuschalten. Dies schaltet die GND-Spannung, die an das PG-Gebiet geliefert wird, auf die VGND-Spannung. Das heißt, in dem normalen Zustand (in dem der NMOS-Transistor N10 eingeschaltet ist), wird die GND-Spannung als Masse an das PG-Gebiet geliefert. Andererseits wird beim Power-Gating (bei dem der NMOS-Transistor N10 ausgeschaltet ist) die Versorgung der GND-Spannung unterbrochen, so dass Masse zu der VGND-Spannung wird. In diesem Fall ist VGND größer als GND. Weil das Massepotential angehoben ist, wird eine Ansteuerung des PG-Gebiets gestoppt und wird dieses in dem Ruhezustand platziert.
  • Weil die PMOS-Transistoren P1 bis P7 in dem Nichtflüchtiger-Flip-Flop-Schaltkreis 116 der Ausführungsform verwendet werden, sind des Weiteren die logischen Schaltkreise, die in einem Schreibsteuerschaltkreis 134 der Ausführungsform angeordnet sind, auch von jenen in der obigen Ausführungsform verschieden.
  • Wie in 8 abgebildet, beinhaltet der Schreibsteuerschaltkreis 134 der Ausführungsform einen NEOR-Schaltkreis NEOR1 und einen OR-Schaltkreis OR1 als logische Schaltkreise.
  • Die Ausgabe des Inverters IV8 wird an einen Eingangsanschluss des NEOR-Schaltkreises NEOR1 eingegeben. Die Ausgabe des Inverters IV4 wird an den anderen Eingangsanschluss des NEOR-Schaltkreises NEOR1 eingegeben. Ein invertiertes Signal, das durch Invertieren des logischen Wertes des Steuersignals SR2 erhalten wird, wird an einen Eingangsanschluss des OR-Schaltkreises OR1 eingegeben. Die Ausgabe des NEOR-Schaltkreises NEOR1 wird an den anderen Eingangsanschluss des OR-Schaltkreises OR1 eingegeben. Der OR-Schaltkreis OR1 gibt das Ausgangssignal selectW aus.
  • Der Betrieb des Nichtflüchtiger-Flip-Flop-Schaltkreises 116 der Ausführungsform ist unten erläutert. 9 ist ein Zeitverlaufsdiagramm, das eine Steuersequenz des Nichtflüchtiger-Flip-Flop-Schaltkreises 116 der Ausführungsform abbildet. 9 bildet einen Fall ab, bei dem das Eingangssignal D mit einem logischen Wert von „1“ erfasst und durch den Nichtflüchtiger-Flip-Flop-Schaltkreis 116 bewahrt wird.
  • In einem anfänglichen Zustand ist der logische Wert des Steuersignals SR2, das von dem Ruhesteuerschaltkreis 12 in den Nichtflüchtiger-Flip-Flop-Schaltkreis 116 eingegeben wird, „0“. Wenn der logische Wert des Steuersignals SR1 von „1“ zu „0“ geändert wird und wenn der logische Wert des Steuersignals CTRL von „1“ zu „0“ und dann von „0“ zu „1“ geändert wird, während der logische Wert des Steuersignals SR1 „0“ ist, werden die MTJ-Elemente MTJ1 und MTJ2 initialisiert. Nachdem die MTJ-Elemente MTJ1 und MTJ2 initialisiert wurden, wird der logische Wert des Steuersignals SR1 wieder auf „1“ geändert. Nachdem die Daten, die in dem Schreibsteuerschaltkreis 134 bewahrt werden, durch Setzen des logischen Wertes des Steuersignals Speichern auf „1“ initialisiert wurden, wird außerdem der logische Wert des Steuersignals Speichern wieder auf „0“ gesetzt.
  • Dann kommt ein Übergang zu einem aktiven Zustand, bei dem das Eingangssignal D in dem Master-Latch 30 und dem Slave-Latch 32 erfasst wird. In einem in 9 abgebildeten Aktiv-1-Zustand wird der logische Wert des Steuersignals SR1 auf „1“ gesetzt und wird der logische Wert des Steuersignals Speichern auf „0“ gesetzt. Weil der logische Wert des Steuersignals SR1 „1“ ist, ist der PMOS-Transistor P7 ausgeschaltet. Weil der logische Wert des Steuersignals Speichern „0“ ist, wird außerdem das Transfer-Gate TG5 ausgeschaltet und wird das Transfer-Gate TG6 eingeschaltet.
  • In dem obigen Zustand bewirkt Umschalten des Taktsignals CLK, dass der Master-Latch 30 und der Slave-Latch 32 auf die gleiche Weise wie in einem herkömmlichen Flip-Flop arbeiten, der das Eingangssignal D erfasst und hält, wie oben besprochen ist.
  • Um als Nächstes ein Power-Gating durchzuführen, werden die Daten, die in dem Slave-Latch 32 gehalten werden, zuerst in die MTJ-Elemente MTJ1 und MTJ2 gespeichert. In dem Speicherungszustand wird der logische Wert des Steuersignals SR1 auf „0“ gesetzt und wird der logische Wert des Steuersignals SR2 auf „1“ gesetzt.
  • Unten ist ein Speichern-1-Zustand erläutert, bei dem die Daten, die in dem Schreibsteuerschaltkreis 34 gehalten werden (d. h. Daten, die in den MTJ-Elementen MTJ1 und MTJ2 gehalten werden), verschieden von den Daten sind, die in dem Slave-Latch 32 bewahrt werden.
  • Die Daten, die in dem Schreibsteuerschaltkreis 134 gehalten werden, werden von dem Inverter IV8 an einen Eingangsanschluss des NEOR-Schaltkreises NEOR1 eingegeben. Die Daten, die in dem Slave-Latch 32 gehalten werden, werden von dem Inverter IV4 an den anderen Eingangsanschluss des NEOR-Schaltkreises NEOR1 eingegeben. Falls die Pegel der zwei eingegebenen Datengegenstände nicht miteinander übereinstimmen, gibt der NEOR-Schaltkreis NEOR1 ein Signal mit einem logischen Wert von „0“ aus.
  • Weil der logische Wert des Steuersignals SR2 „1“ ist, wird ein Signal mit einem logischen Wert von „0“, das durch Invertieren des Steuersignals SR2 erhalten wird, an einen Eingangsanschluss des OR-Schaltkreises OR1 eingegeben. Ein Signal mit dem logischen Wert von „0“ wird von dem NEOR-Schaltkreis NEOR1 an den anderen Eingangsanschluss des OR-Schaltkreises OR1 eingegeben. Dementsprechend ist der logische Wert des Ausgangssignals selectW, das von dem OR-Schaltkreis OR1 ausgegeben wird, „0“.
  • Weil der logische Wert des Ausgangssignals selectW „0“ ist, werden die PMOS-Transistoren P2 und P3 eingeschaltet. Mit dem logischen Wert des Steuersignals SR1 auf „0“ gesetzt und mit den PMOS-Transistoren P5 bis P7 eingeschaltet, bewirkt eine Änderung des logischen Wertes des Steuersignals CTRL von „1“ zu „0“ und dann von „0“ zu „1“, dass ein Strom zwischen dem Slave-Latch 32 und den MTJ-Elementen MTJ1 und MTJ2 fließt. Dies bewirkt, dass die Daten, die in dem Slave-Latch 32 gehalten werden, in die MTJ-Elemente MTJ1 und MTJ2 geschrieben werden. In diesem Fall wird die Schreibenergie aufgrund des Stroms, der zu den MTJ-Elementen MTJ1 und MTJ2 fließt, verbraucht.
  • Als Nächstes ist ein Speichern-2-Zustand erläutert, bei dem im Gegensatz dazu die Daten, die in dem Schreibsteuerschaltkreis 34 gehalten werden, mit den Daten übereinstimmen, die in dem Slave-Latch 32 bewahrt werden.
  • Falls die Pegel der zwei eingegebenen Datengegenstände miteinander übereinstimmen, gibt der NEOR-Schaltkreis NEOR1 ein Signal mit einem logischen Wert von „1“ aus. Dementsprechend wird ein Signal mit einem logischen Wert von „0“, das durch Invertieren des Steuersignals SR2 erhalten wird, an einen Eingangsanschluss des OR-Schaltkreises OR1 eingegeben. Ein Signal mit einem logischen Wert von „1“ wird von dem NEOR-Schaltkreis NEOR1 an den anderen Eingangsanschluss des OR-Schaltkreises OR1 eingegeben. Infolgedessen ist der logische Wert des Ausgangssignals selectW, das von dem OR-Schaltkreis OR1 ausgegeben wird, „1“.
  • Weil der logische Wert des Ausgangssignals selectW „1“ ist, werden die PMOS-Transistoren P2 und P3 ausgeschaltet. Weil die PMOS-Transistoren P1 und P4 ebenfalls ausgeschaltet sind, ist kein Strompfad zwischen dem Slave-Latch 32 und dem MTJ-Element MTJ1 und MTJ 2 gebildet, selbst wenn die PMOS-Transistoren P5 und P6 eingeschaltet sind, so dass keine Daten in die MTJ-Elemente MTJ1 und MTJ2 geschrieben werden. Weil zu diesem Zeitpunkt kein Strom zu den MTJ-Elementen MTJ1 und MTJ2 fließt, wird die Schreibenergie nicht verbraucht.
  • Den Vorgängen in dem Speicherungszustand folgt ein Übergang zu einem Ruhezustand. In dem Ruhezustand wird der logische Wert des Ruhesteuersignals PS_EN auf „1“ gesetzt. Das resultierende invertierte Signal steuert den Leistungsschalter 114, so dass er seinen NMOS-Transistor N10 ausschaltet, wodurch die Versorgung der GND-Spannung zu dem PG-Gebiet unterbrochen wird. Während die GND-Spannung unterbrochen ist, werden alle Knoten in den Schaltkreisen des PG-Gebiets durch Leckverluste von der Quellenspannung VDD geladen. Dies bewirkt, dass die Spannung jedes Knotens in dem Slave-Latch 32 gleich der Source-Spannung VDD ist.
  • Ebenfalls in dem Ruhezustand wird der logische Wert des Steuersignals SR1 auf „1“ gesetzt. Dementsprechend verbleiben die PMOS-Transistoren P5 und P6 ausgeschaltet.
  • Mit dem Ruhezustand beendet, wird als Nächstes ein Wiederherstellungsvorgang durchgeführt, um zu dem normalen Betrieb zurückzukehren. In einem Wiederherstellungszustand wird der logische Wert des Ruhesteuersignals PS_EN von „1“ zu „0“ geändert, wird der logische Wert des Steuersignals SR1 von „1“ zu „0“ geändert und ist der logische Wert des Steuersignals SR2 auf „0“ festgelegt.
  • Der NMOS-Transistor N10 in dem Leistungsschalter 14 wird eingeschaltet. Dies setzt die Versorgung der GND-Spannung an das PG-Gebiet fort, wodurch das Massepotential von der VGND-Spannung auf die GND-Spannung heruntergebracht wird. Weil der logische Wert des Steuersignals SR1 auf „0“ gesetzt ist, werden die PMOS-Transistoren P5 bis P7 eingeschaltet. Mit dem logischen Wert des Steuersignals SR2 auf „0“ gesetzt, werden außerdem die PMOS-Transistoren P1 und P4 eingeschaltet. Dies bewirkt, dass die Daten, die in den MTJ-Elementen MTJ1 und MTJ2 gehalten werden, in den Slave-Latch 32 geschrieben werden. Infolgedessen werden die Daten, die in dem Slave-Latch 32 gehalten wurden, bevor die GND-Spannung unterbrochen wurde, wiederhergestellt.
  • Auch in dem Wiederherstellungszustand wird der logische Wert des Steuersignals SR1 von „1“ zu „0“ geändert und wird der logische Wert des Steuersignals Speichern zu der Zeit, wenn die Wiederherstellung der Daten zu dem Slave-Latch 32 abgeschlossen ist, von „0“ zu „1“ geändert. Weil der logische Wert des Steuersignals SR1 auf „1“ gesetzt ist, werden die PMOS-Transistoren P5 bis P7 ausgeschaltet. Mit dem logischen Wert des Steuersignals Speichern auf „1“ gesetzt, wird das Transfer-Gate TG5 eingeschaltet und wird das Transfer-Gate TG6 ausgeschaltet. Infolgedessen werden die gleichen Daten wie jene, die in den Slave-Latch 32 wiederhergestellt sind, in dem Schreibsteuerschaltkreis 34 gespeichert.
  • Wie oben beschrieben, stellt der Nichtflüchtiger-Flip-Flop-Schaltkreis 116 der Ausführungsform die gleiche Funktionalität wie jene des Nichtflüchtiger-Flip-Flop-Schaltkreises 16 der Ausführungsformen oben bereit. Dementsprechend unterdrückt der Nichtflüchtiger-Flip- Flop-Schaltkreis 116 der Ausführungsform redundante Schreibvorgänge in die MTJ-Elemente MTJ1 und MTJ2 und reduziert daher einen verschwenderischen Schreibenergieverbrauch.
  • Vierte Ausführungsform
  • Ein Nichtflüchtiger-Flip-Flop-Schaltkreis 116 der Ausführungsform weicht von dem Nichtflüchtiger-Flip-Flop-Schaltkreis 116 der dritten Ausführungsform hinsichtlich der Anordnung der PMOS-Transistoren P1 bis P6 und der logischen Schaltkreise in dem Schreibsteuerschaltkreis 134 ab. Die anderen Strukturen des Nichtflüchtiger-Flip-Flop-Schaltkreises 116 und die Gesamtkonfiguration des integrierten Halbleiterschaltkreises 110 sind die gleichen wie in jenen Ausführungsformen oben und werden dementsprechend nicht weiter besprochen.
  • 10 ist ein Schaltbild des Nichtflüchtiger-Flip-Flop-Schaltkreises der Ausführungsform. Wie in 10 abgebildet, sind die PMOS-Transistoren P5 und P6 mit dem Slave-Latch 32 verbunden. Die PMOS-Transistoren P1 bis P4 sind mit den MTJ-Elementen MTJ1 und MTJ2 verbunden.
  • Speziell ist ein Ende (Source) des PMOS-Transistors P5 mit dem Slave-Latch 32 (Eingang des Inverters IV4) verbunden. Ein Ende (Source) des PMOS-Transistors P6 ist mit dem Slave-Latch 32 (Ausgang des Inverters IV4) verbunden. Wie bei der dritten Ausführungsform werden die PMOS-Transistoren P5 und P6 zum Ein- und Ausschalten gemäß dem Steuersignal SR1 gesteuert.
  • Ein Ende (Source) der PMOS-Transistoren P1 und P2 ist mit dem anderen Ende (Drain) des PMOS-Transistors P5 verbunden. Das andere Ende (Drain) der PMOS-Transistoren P1 und P2 ist mit dem MTJ-Element MTJ1 verbunden. Währenddessen ist ein Ende der PMOS-Transistoren P3 und P4 mit dem anderen Ende (Drain) des PMOS-Transistors P6 verbunden. Das andere Ende (Drain) der PMOS-Transistoren P3 und P4 ist mit dem MTJ-Element MTJ2 verbunden. Wie bei der dritten Ausführungsform werden die PMOS-Transistoren P1 und P4 zum Ein- und Ausschalten gemäß dem Steuersignal SR2 gesteuert. Die PMOS-Transistoren P2 und P3 werden zum Ein- und Ausschalten gemäß dem Ausgangssignal selectW, das von dem Schreibsteuerschaltkreis 134 ausgegeben wird, gesteuert.
  • Der Schreibsteuerschaltkreis 134 der Ausführungsform beinhaltet ferner einen NOR-Schaltkreis NOR1 und einen EOR-Schaltkreis (EOR: Exclusive Or – ausschließendes Oder) EOR1 als logische Schaltkreise, wie in 10 abgebildet ist.
  • Ein invertiertes Signal, das durch Invertieren des logischen Wertes des Steuersignals SR2 erhalten wird, wird an einen Eingangsanschluss des NOR-Schaltkreises NOR1 eingegeben. Die Ausgabe des Inverters IV4 wird an den anderen Eingangsanschluss des NOR-Schaltkreises NOR1 eingegeben. Die Ausgabe des Inverters IV8 wird an einen Eingangsanschluss des EOR-Schaltkreises EOR1 eingegeben. Die Ausgabe des NOR-Schaltkreises NOR1 wird an den anderen Eingangsanschluss des EOR-Schaltkreises EOR1 eingegeben. Der EOR-Schaltkreis EOR1 gibt das Ausgangssignal selectW aus.
  • Der Betrieb des Nichtflüchtiger-Flip-Flop-Schaltkreises 116 der Ausführungsform ist unten erläutert.
  • In dem oben in Verbindung mit der dritten Ausführungsform besprochenen Speicherungszustand gibt der NOR-Schaltkreis NOR1 ein Signal aus, das durch Invertieren des logischen Wertes des Ausgabesignals von dem Inverter IV4 erhalten wird, weil der logische Wert des Steuersignals SR2 „1“ ist und der logische Wert des invertierten Signals „0“ ist. Falls die in dem Schreibsteuerschaltkreis 134 gehaltenen Daten mit den Daten, die in dem Slave-Latch 32 bewahrt werden, übereinstimmen, weisen dementsprechend die zwei Signale, die an den EOR-Schaltkreis EOR1 eingegeben werden, unterschiedliche logische Werte auf. Falls die zwei Datengegenstände nicht miteinander übereinstimmen, weisen die zwei Eingangssignale, die an den EOR-Schaltkreis EOR1 eingegeben werden, den gleichen logischen Wert auf.
  • Falls die in dem Schreibsteuerschaltkreis 134 gehaltenen Daten mit den Daten, die in dem Slave-Latch 32 bewahrt werden, übereinstimmen, ist der logische Wert des Ausgangssignals selectW, das von dem EOR-Schaltkreis EOR1 ausgegeben wird, „1“. Falls die zwei Datengegenstände nicht miteinander übereinstimmen, ist der logische Wert des Ausgangssignals selectW „0“. Dementsprechend gibt der Schreibsteuerschaltkreis 134 das Ausgangssignal selectW auf die gleiche Weise wie in dem oben in Verbindung mit der dritten Ausführungsform besprochenen Speicherungszustand aus.
  • Der Nichtflüchtiger-Flip-Flop-Schaltkreis 116 der vierten Ausführungsform bewirkt einen Betrieb auf die gleiche Weise wie bei der in Verbindung mit der dritten Ausführungsform erläuterten Steuersequenz (siehe 9). Beim Arbeiten auf diese Weise stellt der Nichtflüchtiger-Flip-Flop-Schaltkreis 116 der vierten Ausführungsform die gleiche Funktionalität wie jene des Nichtflüchtiger-Flip-Flop-Schaltkreises 116 der dritten Ausführungsform bereit.
  • Wie oben erläutert, beinhaltet der Nichtflüchtiger-Flip-Flop-Schaltkreis 16 (116) jeder der oben beschriebenen Ausführungsformen den Master-Latch 30, den Slave-Latch 32, den Schreibsteuerschaltkreis 34 (134), die MTJ-Elemente MTJ und MTJ2 und die NMOS-Transistoren N1 bis N6 (PMOS-Transistoren P1 bis P6).
  • Der Schreibsteuerschaltkreis 34 (134) speichert vorübergehend die gleichen Daten wie die MTJ-Elemente MTJ1 und MTJ2. Wenn die Quellenspannung beim Power-Gating unterbrochen wird (zum Speichern), vergleicht der Schreibsteuerschaltkreis 34 (134) seine bewahrten Daten mit den Daten, die in dem Slave-Latch 32 gehalten werden, um zu steuern, ob Daten in die MTJ-Elemente MTJ1 und MTJ2 geschrieben werden oder nicht. Falls die bewahrten Daten nicht mit den Daten, die in dem Slave-Latch 32 gehalten werden, übereinstimmen, führt der Schreibsteuerschaltkreis 34 (134) eine Steuerung zum Schreiben der Daten in die MTJ-Elemente MTJ1 und MTJ2 unter Verwendung des Ausgangssignals selectW durch. Falls die zwei Datengegenstände miteinander übereinstimmen, führt der Schreibsteuerschaltkreis 34 (134) eine Steuerung zum Nichtschreiben der Daten in die MTJ-Elemente MTJ1 und MTJ2 unter Verwendung des Ausgangssignals selectW durch.
  • Bei jeder der oben beschriebenen Ausführungsformen sind die NMOS-Transistoren N2 und N3 (PMOS-Transistoren P2 und P3) auf dem Strompfad zwischen dem Slave-Latch 32 und den MTJ-Elementen MTJ1 und MTJ2 angeordnet. Die NMOS-Transistoren N2 und N3 (PMOS-Transistoren P2 und P3) werden zum Ein- und Ausschalten gemäß dem Ausgangssignal selectW, das von dem Schreibsteuerschaltkreis 34 (134) ausgegeben wird, gesteuert.
  • Falls die bewahrten Daten mit den Daten, die in dem Slave-Latch 32 gehalten werden, übereinstimmen, gibt der Schreibsteuerschaltkreis 34 (134) das Ausgangssignal selectW zum Ausschalten der NMOS-Transistoren N2 und N3 (PMOS-Transistoren P2 und P3) aus. Dies verhindert, dass der Strompfad zwischen dem Slave-Latch 32 und dem MTJ1 und MTJ2 gebildet wird. Infolgedessen werden die Daten, die in dem Slave-Latch 32 gehalten werden, nicht in die MTJ-Elemente MTJ1 und MTJ2 geschrieben.
  • Falls die bewahrten Daten nicht mit den Daten, die in dem Slave-Latch 32 gehalten werden, übereinstimmen, schaltet das Ausgangssignal selectW die NMOS-Transistoren N2 und N3 (PMOS-Transistoren P2 und P3) ein, wodurch ein Strompfad zwischen dem Slave-Latch 32 und den MTJ-Elementen MTJ1 und MTJ2 gebildet wird. Dies ermöglicht, dass die Daten, die in dem Slave-Latch 32 gehalten werden, in die MTJ-Elemente MTJ1 und MTJ2 geschrieben werden.
  • Beim Power-Gating lässt der Nichtflüchtiger-Flip-Flop-Schaltkreis (siehe den Nichtflüchtiger-Flip-Flop-Schaltkreis 1016 in 11) den Schreibstrom unabhängig von dem Zustand der MTJ-Elemente MTJ1 und MTJ2 fließen. Das heißt, falls die Daten, die in den MTJ-Elementen MTJ1 und MTJ2 bewahrt sind, den gleichen logischen Wert wie jenen der zu schreibenden Daten aufweisen, wird bei dem existierenden Nichtflüchtiger-Flip-Flop-Schaltkreis trotzdem veranlasst, dass der Strom fließt, um einen Schreibvorgang auszuführen, bei dem sich herausstellt, dass er redundant ist. Da der existierende Nichtflüchtiger-Flip-Flop-Schaltkreis nicht mit Techniken zum Steuern des Schreibvorgangs in Abhängigkeit von den Daten, die in den MTJ-Elementen MTJ1 und MTJ2 gehalten werden, versehen ist, hat ein verschwenderischer Schreibenergieverbrauch existiert.
  • Bei dem Nichtflüchtiger-Flip-Flop-Schaltkreis 16 (116) jeder der oben beschriebenen Ausführungsformen wird im Gegensatz dazu, falls die Daten, die in den MTJ-Elementen MTJ1 und MTJ2 gehalten werden, mit den in dem Slave-Latch 32 bewahrten Daten übereinstimmen, kein Strompfad zwischen dem Slave-Latch 32 und den MTJ-Elementen MTJ1 und MTJ2 gebildet, wobei kein Strom dazwischen fließt.
  • Der Nichtflüchtiger-Flip-Flop-Schaltkreis 16 (116) jeder der oben beschriebenen Ausführungsformen reduziert dementsprechend die Energie zum Schreiben von Daten in die MTJ-Elemente MTJ1 und MTJ2.
  • Der Schreibsteuerschaltkreis 34 (134), der in dem Nichtflüchtiger-Flip-Flop-Schaltkreis 16 (116) jeder der oben beschriebenen Ausführungsformen angeordnet ist, verbraucht Energie. Jedoch ist die Energie, die zum Schreiben von Daten in die MTJ-Elemente MTJ1 und MTJ2 verbraucht wird, um etwa eine Größenordnung größer als die Energie, die durch den Schreibsteuerschaltkreis 34 (134) verbraucht wird. Dementsprechend ist es mit dem Schreibsteuerschaltkreis 34 (134), der zu dem Nichtflüchtiger-Flip-Flop-Schaltkreis 16 (116) jeder der oben beschriebenen Ausführungsformen hinzugefügt ist, immer noch möglich, den Energieverbrauch erheblich zu reduzieren.
  • Obwohl oben in Verbindung mit jeder der Ausführungsformen erläutert wurde, dass ein Nichtflüchtiger-Flip-Flop-Schaltkreis 16 (116) in dem integrierten Halbleiterschaltkreis 10 (110) angeordnet ist, ist die Anzahl an Nichtflüchtiger-Flip-Flop-Schaltkreisen 16 (116) nicht beschränkt. Da jeder Nichtflüchtiger-Flip-Flop-Schaltkreis 16 (116) Ein-Bit-Daten speichert, können so viele Nichtflüchtiger-Flip-Flop-Schaltkreise 16 (116) wie die Anzahl an Bits von zu speichernden Daten bereitgestellt sein.
  • Falls angenommen wird, dass der integrierte Halbleiterschaltkreis 10 (110) mehrere Nichtflüchtiger-Flip-Flop-Schaltkreise 16 (116) beinhaltet und dass jeder Nichtflüchtiger-Flip-Flop-Schaltkreis 16 (116) eine 50-prozentige Wahrscheinlichkeit für das Halten von Daten mit dem logischen Wert von „1“ und eine 50-prozentige Wahrscheinlichkeit für das Halten von Daten mit dem logischen Wert von „0“ aufweist, dann müssen die Hälfte der gesamten Nichtflüchtiger-Flip-Flop-Schaltkreise 16 (116) vermutlich ihre Daten erneut in die MTJ-Elemente MTJ1 und MTJ2 schreiben lassen. In diesem Fall wird die Energie zum Schreiben von Daten mit den erfindungsgemäßen Nichtflüchtiger-Flip-Flop-Schaltkreisen 16 (116) auf die Hälfte der Schreibenergie mit den existierenden Nichtflüchtiger-Flip-Flop-Schaltkreisen 16 (116) reduziert.
  • Es wurde oben in Verbindung mit jeder der Ausführungsformen erläutert, dass der Schreibsteuerschaltkreis 34 (134) eine Steuerung zum Schreiben der Daten, die in dem Slave-Latch 32 gehalten werden, in die MTJ-Elemente MTJ1 und MTJ2 durchführt. Alternativ dazu kann der Schreibsteuerschaltkreis 34 (134) mit einer Software zum Schreiben von Daten in die MTJ-Elemente MTJ1 und MTJ2 ersetzt werden. In diesem Fall kann ein Steuerabschnitt, der eine zentrale Verarbeitungseinheit (CPU: Central Processing Unit) beinhaltet, bereitgestellt sein, um die Daten, die in den MTJ-Elementen MTJ1 und MTJ2 gehalten werden, im Voraus zur zeitweiligen Speicherung zu erlangen oder um die Daten zum Zeitpunkt eines Speichervorgangs zu erlangen. Der Steuerabschnitt vergleicht die Daten mit den Daten, die in dem Slave-Latch 32 bewahrt sind. Der Steuerabschnitt gibt das Ausgangssignal selectW mit einem logischen Wert aus, der reflektiert, ob die zwei Datengegenstände miteinander übereinstimmen oder nicht.
  • Es wurde auch oben in Verbindung mit jeder der Ausführungsformen erläutert, dass die MTJ-Elemente MTJ1 und MTJ2 als ein Beispiel für den nichtflüchtigen Speicherungsabschnitt verwendet werden. Jedoch beschränkt dies die vorliegende Erfindung nicht. Alternativ dazu kann ein beliebiger (nichtflüchtiger) Speicherungsabschnitt genutzt werden, solange er die gespeicherten Daten bewahrt, nachdem die Versorgung der Quellenspannung (Massespannung) durch den Leistungsschalter 14 (114) unterbrochen wurde.
  • Die Konfigurationen und die Vorgänge des integrierten Halbleiterschaltkreises 10 (110), des Nichtflüchtiger-Flip-Flop-Schaltkreises 16 (116) und anderer Komponenten der oben beschriebenen Ausführungsformen sind lediglich Beispiele und können offenkundig nach Bedarf modifiziert oder variiert werden, ohne von der Idee und dem Schutzumfang der vorliegenden Erfindung abzuweichen.
  • Bezugszeichenliste
    • 10, 110
    Integrierter Halbleiterschaltkreis
    14, 114
    Leistungsschalter
    16, 116
    Nichtflüchtiger-Flip-Flop-Schaltkreis
    30
    Master-Latch
    32
    Slave-Latch
    34, 134
    Schreibsteuerschaltkreis
    MJ1, MJ2
    MTJ-Element
    N1 bis N7, N10
    NMOS-Transistor
    P1 bis P7, P10
    PMOS-Transistor

Claims (6)

  1. Halbleitervorrichtung, die Folgendes umfasst: einen Flip-Flop; einen nichtflüchtigen Speicherungsabschnitt, der zum Speichern von Daten, die in dem Flip-Flop gehalten werden, konfiguriert ist; und einen Schreibsteuerabschnitt, der zum Durchführen einer Steuerung zum Schreiben der Daten, die in dem Flip-Flop gehalten werden, in den nichtflüchtigen Speicherungsabschnitt konfiguriert ist, falls bei Unterbrechung einer Versorgung einer Quellenspannung oder einer Massespannung zu der eigenen Vorrichtung die in dem nichtflüchtigen Speicherungsabschnitt gespeicherten Daten nicht mit den Daten, die in dem Flip-Flop gehalten werden, übereinstimmen, wobei der Schreibsteuerabschnitt ferner eine Steuerung zum Nichtschreiben der Daten, die in dem Flip-Flop gehalten werden, in den nichtflüchtigen Speicherungsabschnitt durchführt, falls die in dem nichtflüchtigen Speicherungsabschnitt gespeicherten Daten mit den Daten, die in dem Flip-Flop gehalten werden, übereinstimmen.
  2. Halbleitervorrichtung nach Anspruch 1, wobei der Schreibsteuerabschnitt die in dem nichtflüchtigen Speicherungsabschnitt gespeicherten Daten bewahrt und die Steuerung basierend auf dem Ergebnis eines Vergleichs zwischen den bewahrten Daten und den Daten, die in dem Flip-Flop gehalten werden, durchführt.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, die ferner Folgendes umfasst: ein erstes Schalterelement, das zum Schalten zwischen einer Verbindung und Trennung zwischen dem Flip-Flop und dem nichtflüchtigen Speicherungsabschnitt konfiguriert ist, wobei der Schreibsteuerabschnitt veranlasst, dass das erste Schalterelement den Flip-Flop mit dem nichtflüchtigen Speicherungsabschnitt verbindet, wenn eine Steuerung zum Schreiben der Daten durchgeführt wird, wobei der Schreibsteuerabschnitt ferner veranlasst, dass das erste Schalterelement den Flip-Flop von dem nichtflüchtigen Speicherungsabschnitt trennt, wenn eine Steuerung zum Nichtschreiben der Daten durchgeführt wird.
  4. Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, die ferner Folgendes umfasst: einen Wiederherstellungsabschnitt, der zum Wiederherstellen der in den nichtflüchtigen Speicherungsabschnitt geschriebenen Daten gemäß einem extern eingegebenen Wiederherstellungssteuersignal konfiguriert ist, um die in den nichtflüchtigen Speicherungsabschnitt geschriebenen Daten bei der Fortsetzung der Versorgung der Quellenspannung oder der Massespannung, die zuvor unterbrochen wurde, zu der eigenen Vorrichtung wiederherzustellen.
  5. Halbleitervorrichtung nach Anspruch 4, wobei der Wiederherstellungsabschnitt ein zweites Schalterelement beinhaltet, das zum Schalten zwischen einer Verbindung und Trennung zwischen dem Flip-Flop und dem nichtflüchtigen Speicherungsabschnitt gemäß dem Wiederherstellungssteuersignal konfiguriert ist.
  6. Halbleitervorrichtung nach einem der Ansprüche 1 bis 5, wobei der nichtflüchtige Speicherungsabschnitt ein Magnetischer-Tunnelübergang-Element ist.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7007173B2 (ja) * 2016-12-16 2022-01-24 ソニーセミコンダクタソリューションズ株式会社 半導体装置
JP6931921B2 (ja) * 2017-09-08 2021-09-08 学校法人 芝浦工業大学 半導体装置
CN113892232A (zh) 2019-05-30 2022-01-04 国立研究开发法人科学技术振兴机构 电子电路和双稳态电路

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003016777A (ja) * 2001-06-28 2003-01-17 Mitsubishi Electric Corp 薄膜磁性体記憶装置
JP4737886B2 (ja) * 2001-08-09 2011-08-03 ルネサスエレクトロニクス株式会社 薄膜磁性体記憶装置
JP2004063004A (ja) * 2002-07-29 2004-02-26 Sony Corp 複合記憶回路構造及び同複合記憶回路構造を有する半導体装置
JP4283011B2 (ja) * 2003-03-13 2009-06-24 Ｔｄｋ株式会社 磁気メモリデバイスおよびその読出方法
WO2009028298A1 (ja) * 2007-08-31 2009-03-05 Tokyo Institute Of Technology スピン注入磁化反転ｍｔｊを用いた不揮発性ｓｒａｍ／ラッチ回路
EP3107105B1 (de) * 2012-05-18 2021-06-16 Japan Science and Technology Agency Speicherschaltung
JP6396671B2 (ja) 2013-04-26 2018-09-26 株式会社半導体エネルギー研究所 半導体装置
JP6232821B2 (ja) 2013-08-07 2017-11-22 凸版印刷株式会社 不揮発性フリップフロップ、不揮発性ラッチおよび不揮発性メモリ素子
US10049740B2 (en) * 2014-08-12 2018-08-14 Japan Science And Technology Agency Memory circuit with a bistable circuit and a non-volatile element

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