KR20180020975A - 반도체 장치 - Google Patents

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Abstract

본 발명은 불휘발성 기억부에 데이터를 기입하는 것에 의한 소비 에너지를 줄일 수 있도록 하는 반도체 장치에 관한 것이다. 기입 제어 회로(34)는 MTJ 소자(MTJ1, MTJ2)가 기억하는 데이터와 동일한 데이터를 기억한다. 기입 제어 회로(34)는 슬레이브 래치(32)에 보유되어 있는 데이터를 MTJ 소자(MTJ1, MTJ2)에 기억시키는 스토어 시에 내부에 기억되어 있는 데이터와 슬레이브 래치(32)가 보유하는 데이터를 비교하여, MTJ 소자(MTJ1, MTJ2)로의 기입을 행할지 여부를 제어한다. 기입 제어 회로(34)는 내부에 기억되어 있는 데이터와 슬레이브 래치(32)가 보유하는 데이터가 일치하는 경우는, MTJ 소자(MTJ1, MTJ2)에 데이터의 기입을 행하지 않는 제어를 행한다.

Description

반도체 장치
본 발명은 반도체 장치에 관한 것이다.
일반적으로, 반도체 집적 회로(LSI: Large Scale Integration circuit)의 소비 전력을 저하시키는 기술로서, 반도체 칩 내부의 회로(내부 회로)에 공급하는 전원 전압을 차단하여 내부 회로를 소위 슬립 상태로 하는 파워 게이팅이라고 불리는 기술이 알려져 있다. 파워 게이팅에 관한 기술로서, 전원 전압의 공급을 차단함으로써 내부 상태나 내부 데이터가 소실되는 것을 방지하기 위한 기술이 있다. 예를 들어 특허문헌 1에는 휘발성 레지스터 및 불휘발성 레지스터를 설치하여, 전원 전압의 공급이 차단되는 경우에는 휘발성 레지스터로부터 불휘발성 레지스터로 데이터를 저장시키고, 전원 전압의 공급을 재개하는 경우에는 불휘발성 레지스터로부터 휘발성 레지스터로 데이터를 복원하는 기술이 기재되어 있다.
이와 같이 전원 전압의 공급이 차단되는 경우에 내부 상태나 내부 데이터를 기억시키는 불휘발성 기억부로서, 예를 들어 특허문헌 2에는 MTJ(Magnetic Tunnel Junction: 자기 터널 접합) 소자를 사용한 불휘발성 플립플롭 회로가 기재되어 있다.
도 11에는 불휘발성 기억부로서 MTJ 소자를 사용한 종래의 불휘발성 플립플롭 회로의 회로도 일례를 나타낸다. 도 11에 도시된 불휘발성 플립플롭 회로(1016)는 마스터 래치(1030), 슬레이브 래치(1032), PMOS 트랜지스터(P5, P6) 및MTJ 소자(MTJ1, MTJ2)를 구비한다. 마스터 래치(1030)는 인버터(IV1, IV2), NAND(Not And) 회로(NAND1) 및 트랜스퍼 게이트(TG1 내지 TG3)를 구비한다. 또한, 슬레이브 래치(1032)는 인버터(IV5, IV6), PMOS 트랜지스터(P7), NAND 회로(NAND2) 및 트랜스퍼 게이트(TG4)를 구비한다. 트랜스퍼 게이트(TG1 내지 TG4)는 클럭 신호(CLK)가 인버터(IV10)에 의해 반전된 클럭 신호(CB)와, 인버터(IV10)의 출력이 인버터(IV11)에 의해 반전된 클럭 신호(C)(클럭 신호(CLK)와 같은 논리값)에 의해 제어된다.
도 11에 도시된 종래의 불휘발성 플립플롭 회로(1016)에서는 파워 게이팅에 의해 전원 전압의 공급이 차단되는 경우에 제어 신호(SR)의 논리값을 「0」으로 설정하여 제어 신호(SR)가 게이트에 인가되는 PMOS 트랜지스터(P5 내지 P7)를 온 상태로 만든다. 그리고, 제어 신호(CTRL)의 논리값으로서 「1」 및 「0」을 순차 부여함으로써 슬레이브 래치(1032)가 보유하고 있는 1 비트의 정보를 MTJ 소자(MTJ1, MTJ2)에 기입할 수 있다. 파워 게이팅 종료 후에는 전원 전압의 공급을 재개시키고, 제어 신호(SR)의 논리값을 「0」으로 설정하고 PMOS 트랜지스터(P5 내지 P7)를 온 상태로 함으로써 MTJ 소자(MTJ1, MTJ2)의 저항값 차를 이용하여, 상기 기입을 행했을 때의 내부 회로 상태를 슬레이브 래치(1032)에 복원시킬 수 있다.
일본 특허 공개 제2014-225251호 공보 일본 특허 공개 제2015-35653호 공보
도 11에 도시된 불휘발성 플립플롭 회로(1016)에서는 전원 전압의 공급이 차단된 후에도 MTJ 소자(MTJ1, MTJ2)에 계속하여 데이터를 유지하는 것이 가능하다(불휘발화). 이에 의해, 파워 게이팅을 행하여 불휘발성 플립플롭 회로(1016)나 출력 신호(Q)에 의해 구동하는 내부 회로를 슬립 상태로 함으로써 소비되는 에너지를 억제할 수 있다. 또한, 파워 게이팅을 행하기 전후에 내부 회로의 상태나 내부 데이터를 유지하는 것이 가능해진다.
그러나, 도 11에 도시된 바와 같은 종래의 불휘발성 플립플롭 회로(1016)에서는 MTJ 소자(MTJ1, MTJ2)에 데이터를 기입하는 경우에 상당히 많은 에너지가 소비된다는 문제점이 있다.
즉, 불휘발성 플립플롭 회로(1016)가 파워 게이팅 시에 보유하고 있는 데이터를 MTJ 소자(MTJ1, MTJ2)에 기억시키기 위해서는 MTJ 소자(MTJ1, MTJ2)에 비교적 큰 전류를 흘릴 필요가 있다. MTJ 소자(MTJ1, MTJ2)에 흐르는 전류가 크면, MTJ 소자(MTJ1, MTJ2)의 기입 시의 소비 에너지가 커진다. 파워 게이팅을 행하는 기간(슬립 기간)이 비교적 짧은 경우에는 전원 전압의 공급을 차단하고 있음에도 불구하고, MTJ 소자(MTJ1, MTJ2)의 기입 에너지의 오버헤드에 의해 소비 에너지가 오히려 증가해 버리는 경우가 있다. 또한, 슬립 기간이 비교적 긴 경우에도 MTJ 소자(MTJ1, MTJ2)의 기입 에너지가 크면 파워 게이팅에 의해 삭감 가능한 소비 에너지가 적어져 버린다는 문제점이 있다.
본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 불휘발성 기억부에 데이터를 기입하는 것에 의한 소비 에너지를 삭감할 수 있는 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명의 제1 형태는 반도체 장치이며, 플립플롭과; 상기 플립플롭이 보유하고 있는 데이터를 기억하는 불휘발성 기억부와; 자장치에 대한 전원 전압 또는 접지 전압의 공급이 차단되는 경우에, 상기 불휘발성 기억부에 기억되어 있는 데이터와 상기 플립플롭이 보유하고 있는 데이터가 동일하지 않은 경우에는 상기 플립플롭이 보유하고 있는 데이터를 상기 불휘발성 기억부에 기입시키는 제어를 행하고, 상기 불휘발성 기억부에 기억되어 있는 데이터와 상기 플립플롭에 보유되어 있는 데이터가 동일한 경우에는 상기 플립플롭이 보유하고 있는 데이터를 상기 불휘발성 기억부에 기입시키지 않는 제어를 행하는 기입 제어부를 구비한다.
또한, 본 발명의 제2 형태는 상기 제1 형태에 있어서, 상기 기입 제어부는 상기 불휘발성 기억부에 기억되어 있는 데이터를 기억하여, 기억하고 있는 당해 데이터와 상기 플립플롭이 보유하고 있는 데이터를 비교한 비교 결과에 기초하여 상기 제어를 행한다.
또한, 본 발명의 제3 형태는 상기 제1 형태 또는 제2 형태에 있어서, 상기 플립플롭과 상기 불휘발성 기억부 사이의 접속 및 절단을 전환하는 제1 스위치 소자를 더 구비하고; 상기 기입 제어부는, 상기 기입시키는 제어를 행하는 경우에는, 상기 제1 스위치 소자에 의해 상기 플립플롭과 상기 불휘발성 기억부 사이를 접속시키고, 상기 기입시키지 않는 제어를 행하는 경우에는 상기 제1 스위치 소자에 의해 상기 플립플롭과 상기 불휘발성 기억부 사이를 절단시키는 제어를 행한다.
또한, 본 발명의 제4 형태는 상기 제1 형태 내지 제3 형태 중 어느 하나의 형태에 있어서, 자장치에 대한 전원 전압 또는 접지 전압의 공급이 차단된 후에 당해 공급이 재개된 경우에는 상기 불휘발성 기억부에 기입된 데이터를 복원시키기 위하여 외부로부터 입력되는 복원 제어 신호에 따라 상기 불휘발성 기억부에 기입된 데이터를 복원하는 복원부를 더 구비한다.
또한, 본 발명의 제5 형태는 상기 제1 형태 내지 제4 형태 중 어느 하나의 형태에 있어서, 상기 복원부는 상기 복원 제어 신호에 따라 상기 플립플롭과 상기 불휘발성 기억부 사이의 접속 및 절단을 전환시키는 제2 스위치 소자를 구비한다.
또한, 본 발명의 제6 형태는 상기 제1 형태 내지 제5 형태 중 어느 하나의 형태에 있어서, 상기 불휘발성 기억부는 자기 터널 접합 소자이다.
본 발명에 따르면, 불휘발성 기억부에 데이터를 기입하는 것에 의한 소비 에너지를 삭감할 수 있다는 효과를 얻을 수 있다.
도 1은 제1 실시 형태의 반도체 장치의 일례를 나타내는 블록도.
도 2는 제1 실시 형태의 불휘발성 플립플롭 회로의 회로도.
도 3은 제1 실시 형태에 관한 MTJ 소자의 층 구성 및 동작을 설명하기 위한 개략 단면도.
도 4는 제1 실시 형태에 관한 MTJ 소자의 동작의 설명에 관한 전압대 저항값의 그래프.
도 5는 제1 실시 형태의 불휘발성 플립플롭 회로에 있어서의 입력 신호(D)의 논리값이 「1」인 경우의 제어 시퀀스를 나타내는 타임차트.
도 6은 제1 실시 형태의 불휘발성 플립플롭 회로에 있어서의 입력 신호(D)의 논리값이 「0」인 경우의 제어 시퀀스를 나타내는 타임차트.
도 7은 제2 실시 형태의 불휘발성 플립플롭 회로의 회로도.
도 8은 제3 실시 형태의 불휘발성 플립플롭 회로의 회로도.
도 9는 제3 실시 형태의 불휘발성 플립플롭 회로에 있어서의 입력 신호(D)의 논리값이 「1」인 경우의 제어 시퀀스를 나타내는 타임차트.
도 10은 제4 실시 형태의 불휘발성 플립플롭 회로의 회로도.
도 11은 종래의 불휘발성 플립플롭 회로의 회로도.
이하, 도면을 참조하여 본 발명에 관한 실시 형태의 예를 설명한다. 또한, 각 도면에 있어서 동일 기능을 갖는 부분에는 동일 부호가 부여되어 있으며, 중복되는 설명은 적절히 생략한다.
[제1 실시 형태]
먼저, 본 실시 형태의 반도체 집적 회로의 구성에 대해 설명한다. 도 1은 본 실시 형태의 반도체 집적 회로(10)의 일례를 나타내는 블록도이다.
본 실시 형태의 반도체 집적 회로(10)는 슬립 제어 회로(12), 파워 스위치(14), 불휘발성 플립플롭 회로(16) 및 내부 회로(18)를 구비하고 있다.
본 실시 형태의 반도체 집적 회로(10)는 내부 회로(18) 등에 공급하는 전원 전압(VDDV)을 차단하여 소위 슬립 상태로 함으로써 소비 전력을 억제하는 기능을 갖는다.
슬립 제어 회로(12)는 상기 슬립 상태(전원 전압(VDDV)의 공급 상태)를 제어하는 기능을 갖고 있다. 본 실시 형태의 슬립 제어 회로(12)는 슬립 제어 신호 PS_EN을 파워 스위치(14)에 출력한다. 또한, 슬립 제어 회로(12)는 상세를 후술하는 제어 신호(Save, SR1, SR2 및 CTRL)를 불휘발성 플립플롭 회로(16)에 출력한다.
파워 스위치(14)는 슬립 제어 신호 PS_EN에 따라 전원 전압(VDDV)의 공급을 차단하는 기능을 갖는다. 도 2에 도시된 바와 같이 본 실시 형태의 파워 스위치(14)는 구체예로서 PMOS 트랜지스터(P10)를 사용하고 있다. PMOS 트랜지스터(P10)의 게이트는 슬립 제어 회로(12)에 접속되어 있고, 슬립 제어 회로(12)로부터 슬립 제어 신호 PS_EN이 입력된다.
PMOS 트랜지스터(P10)의 소스는 전원 전압(VDD)을 공급하는 전원선에 접속되고, 드레인은 전원 전압(VDDV)을 공급하는 전원선에 접속되어 있다. 본 실시 형태의 반도체 집적 회로(10)에서는 슬립 상태로 이행하지 않는 회로는 전원 전압(VDD)에 의해 구동된다. 한편, 슬립 상태로 이행하는 회로는 전원 전압(VDDV)에 의해 구동된다. 또한, 본 실시 형태에서는 슬립 제어 회로(12)의 제어에 의해, 파워 게이팅이 행하여져 슬립 상태로 이행할 수 있는 회로 영역(전원 전압(VDDV)으로 구동하는 영역)을 「PG(파워 게이팅)영역」이라고 한다.
구체적으로는, 통상의 동작을 행하는 통상 상태에서는 슬립 제어 회로(12)로부터 파워 스위치(14)에 논리값이 「0」(Low 레벨)인 슬립 제어 신호 PS_EN이 출력된다. 이에 따라, 파워 스위치(14)의 PMOS 트랜지스터(P10)는 온 상태가 되고, 전원 전압(VDDV)이 공급된다. 한편, 파워 게이팅 시의 슬립 상태에서는 슬립 제어 회로(12)로부터 파워 스위치(14)에 논리값이 「1」(High 레벨)인 슬립 제어 신호 PS_EN이 출력된다. 이에 의해, 파워 스위치(14)의 PMOS 트랜지스터(P10)는 오프 상태가 되어, 전원 전압(VDDV)의 공급이 차단되고 전원 전압(VDDV)에 의해 구동하는 PG 영역의 회로 구동이 정지하여 슬립 상태가 된다.
내부 회로(18)는 특별히 한정되는 것은 아니며, 유저 등의 요구에 따른 기능을 갖는 회로이면 된다. 또한, 내부 회로(18)는 복수의 기능(회로)을 포함하고 있어도 된다. 또한, 내부 회로(18)는 전원 전압(VDD)에 의해 구동하는 회로 및 전원 전압(VDDV)에 의해 구동하는 회로(PG 영역)의 양자를 포함하고 있어도 되고, 한쪽 회로만이어도 된다.
본 발명의 반도체 장치로서 기능하는 불휘발성 플립플롭 회로(16)는 입력 신호(D)를 보유(래치)하여, 입력 신호(D)에 상응하는(동일한 논리값(레벨)의) 출력 신호(Q)를 출력하는 기능을 갖는다. 본 실시 형태의 불휘발성 플립플롭 회로(16)는 PG 영역이며 전원 전압(VDDV)에 의해 구동한다.
도 2에는 본 실시 형태의 불휘발성 플립플롭 회로(16)의 회로도를 나타낸다. 도 2에 도시된 바와 같이, 본 실시 형태의 불휘발성 플립플롭 회로(16)는 D형 플립플롭인 마스터 래치(30) 및 슬레이브 래치(32)와, 기입 제어 회로(34)를 구비한다.
마스터 래치(30)는 불휘발성 플립플롭 회로(16)의 외부에서 입력된 입력 신호(D)를 클럭 신호(CLK)에 따른 타이밍에 도입하여 보유하는 기능을 갖는다.
마스터 래치(30)는 인버터(IV1 내지 IV3) 및 트랜스퍼 게이트(TG1 내지 TG3)를 구비한다. 인버터(IV1)에는 불휘발성 플립플롭 회로(16)의 외부에서 입력 신호(D)가 입력된다.
트랜스퍼 게이트(TG1 내지 TG3)는 클럭 신호(CLK)에 의해 온(ON) 및 오프(OFF)가 제어된다. 또한, 트랜스퍼 게이트(TG1)와, 트랜스퍼 게이트(TG2 및 TG3)는, 클럭 신호(CLK)에 의해 온, 오프하는 타이밍이 반대로 되어 있다.
슬레이브 래치(32)는 마스터 래치(30)로부터 출력된 데이터를 클럭 신호(CLK)에 따른 타이밍에 도입하여 보유하고, 입력 신호(D)와 같은 논리값의 출력 신호(Q)를 불휘발성 플립플롭 회로(16)의 외부에 출력하는 기능을 갖는다.
슬레이브 래치(32)는 인버터(IV4 내지 IV6), 트랜스퍼 게이트(TG4) 및 NMOS 트랜지스터(N7)를 구비한다. 트랜스퍼 게이트(TG4)는 클럭 신호(CLK)에 의해 온 및 오프가 제어된다. 또한, NMOS 트랜지스터(N7)는 제어 신호(SR1)에 의해 온 및 오프가 제어된다. 트랜스퍼 게이트(TG1 및 TG4)는 클럭 신호(CLK)에 의해 온, 오프하는 타이밍이 동일하게 되어 있다.
슬레이브 래치(32)의 인버터(IV6)로부터는, 출력 신호(Q)가 불휘발성 플립플롭 회로(16)의 외부(내부 회로(18))에 출력된다.
본 실시 형태의 마스터 래치(30) 및 슬레이브 래치(32)에 의한 플립플롭 동작에 대해 설명한다.
클럭 신호(CLK)의 논리값이 「1」에서 「0」으로 되면, 트랜스퍼 게이트(TG1, TG4)는 온 상태, 트랜스퍼 게이트(TG2, TG3)는 오프 상태가 된다. 이에 의해, 마스터 래치(30)에서는 입력 신호(D)가 도입되고, 슬레이브 래치(32)에서는 클럭 신호(CLK)의 논리값이 「0」이 되기 전에 도입된 신호가 보유된다.
다음에 클럭 신호(CLK)의 논리값이 「0」에서 「1」로 되면, 트랜스퍼 게이트(TG1, TG4)는 오프 상태, 트랜스퍼 게이트(TG2, TG3)는 온 상태가 된다. 이에 의해, 마스터 래치(30)에서는 클럭 신호(CLK)의 논리값이 「1」이 되기 전에 도입된 신호가 보유되고, 슬레이브 래치(32)에서는 마스터 래치(30)의 트랜스퍼 게이트(TG3)로부터 출력된 신호를 도입하여, 도입된 신호와 같은 논리값의 출력 신호(Q)가 인버터(IV6)로부터 출력된다.
본 실시 형태의 기입 제어 회로(34)는 MTJ 소자(MTJ1, MTJ2)에 기입한 데이터와 동일한 데이터를 일시적으로 보유하여, 해당 데이터와 현재 슬레이브 래치(32)에 보유되어 있는 데이터를 비교한다. 그리고 기입 제어 회로(34)는 비교 결과에 기초하여 MTJ 소자(MTJ1, MTJ2)에, 슬레이브 래치(32)에 보유되어 있는 데이터의 기입을 행할지 여부를 제어한다. 기입 제어 회로(34)는 MTJ 소자(MTJ1, MTJ2)에 기억되어 있는 데이터와 슬레이브 래치(32)에 보유되어 있는 데이터가 일치하는 경우는 MTJ 소자(MTJ1, MTJ2)에 데이터의 기입을 행하지 않는 제어를 행한다.
구체적으로는, 본 실시 형태의 기입 제어 회로(34)는 도 2에 도시된 바와 같이 인버터(IV8, IV9), 트랜스퍼 게이트(TG5, TG6), 각각 2 입력의 NEOR(Not Exclusive OR) 회로(NEOR1) 및 NOR(Not OR) 회로(NOR1)를 구비하고 있다.
트랜스퍼 게이트(TG5)의 입력 단자는 슬레이브 래치(32)의 인버터(IV4)의 입력 단자(마스터 래치(30)의 트랜스퍼 게이트(TG3)의 출력 단자)에 접속되어 있다. 또한, 트랜스퍼 게이트(TG5)의 출력 단자는 인버터(IV8)의 입력 단자 및 트랜스퍼 게이트(TG6)의 출력 단자에 접속되어 있다. 인버터(IV9)의 출력 단자는 트랜스퍼 게이트(TG6)의 입력 단자에 접속되어 있다. 트랜스퍼 게이트(TG5, TG6)는 제어 신호(Save)에 의해 온 및 오프가 제어된다. 또한, 트랜스퍼 게이트(TG5)와, 트랜스퍼 게이트(TG6)는 제어 신호(Save)에 의해 온, 오프하는 타이밍이 반대로 되어 있다.
NEOR 회로(NEOR1)의 한쪽 입력 단자에는 인버터(IV8)의 출력 단자 및 인버터(IV9)의 입력 단자가 접속되어 있다. 또한, NEOR 회로(NEOR1)의 다른 쪽 입력 단자에는 슬레이브 래치(32)의 인버터(IV4)의 출력 단자(인버터(IV6)의 입력 단자)가 접속되어 있다.
NOR 회로(NOR1)의 한쪽 입력 단자에는 제어 신호(SR2)가 입력된다. 또한, 다른 쪽 입력 단자에는 NEOR 회로(NEOR1)의 출력 단자가 접속되어 있다. NOR 회로(NOR1)로부터는 출력 신호(SelectW)가 출력된다.
또한, 도 2에 도시된 바와 같이 본 실시 형태의 불휘발성 플립플롭 회로(16)는 MTJ 소자(MTJ1, MTJ2) 및 NMOS 트랜지스터(N1 내지 N6)를 구비한다. 또한, NMOS 트랜지스터(N2, N3)가 본 발명의 제1 스위치 소자의 일례이며, NMOS 트랜지스터(N1, N4)가 본 발명의 복원부 및 제2 스위치 소자의 일례이다. 또한, NMOS 트랜지스터(N1, N4)에 입력되는 제어 신호(SR2)가 본 발명의 복원 제어 신호의 일례이다.
여기서, 본 발명의 불휘발성 기억부의 일례인 MTJ 소자(MTJ1, MTJ2)에 대해 설명한다. 도 3에는 본 실시 형태에 관한 MTJ 소자(MTJ1, MTJ2)의 층 구성 및 동작을 설명하기 위한 개략 단면도가 도시된다. 또한, 도 4에는 본 실시 형태에 관한 MTJ 소자(MTJ1, MTJ2)의 동작 설명에 관한 전압대 저항값의 그래프를 나타낸다. 도 3에 도시된 바와 같이 MTJ 소자는 자성을 갖고 자기의 방향이 변화하는 자유층(Free layer)(20)과, 자성을 갖고 자기의 방향이 일정한 SAF(Synthetic anti-ferromagnetic)의 핀층(Pinned layer)(23) 사이에 터널 배리어층(Tunne1 barrier layer)(22)을 갖는다. 핀층(23)은, 고정층(Reference layer)(24)을 갖고 있다. 또한, MTJ 소자는 하지층(Underlayer)(26) 및 하부 전극(Bottom electrode)(28)을 갖는다.
MTJ 소자는 도 4에 도시된 바와 같이 MTJ 소자에 인가하는 전압의 크기에 따라 저항값이 변화한다. 그 때문에, 자유층(20)으로부터 핀층(23)을 향하는 방향으로 전류를 흐르게 하면, 자유층(20)의 자화 방향이 핀층(23)과 동일해져서 MTJ 소자는 저저항이 되고 논리값이 「0」인 데이터를 기억한 상태가 된다. 한편, 핀층(23)으로부터 자유층(20)을 향하는 방향으로 전류를 흐르게 하면, 자유층(20)의 자화 방향이 핀층(23)과 반대가 되어 MTJ 소자는 고저항이 되고 논리값이 「1」인 데이터를 기억한 상태가 된다.
MTJ 소자에 기억된 데이터(정보)는 전원 전압(VDDV)의 공급이 차단되어도 보유된다. 그 때문에 본 실시 형태의 불휘발성 플립플롭 회로(16)는 파워 게이팅을 행하는 경우, 전원 전압(VDDV)이 차단되어 슬립 상태로 이행하기 전에, 슬레이브 래치(32)가 보유하고 있는 데이터를 MTJ 소자(MTJ1, MTJ2)에 기입하여 기억시킨다. 또한, 불휘발성 플립플롭 회로(16)는 슬립 상태로부터 복귀하는 경우에는 MTJ 소자(MTJ1, MTJ2)에 기입되어 있는 데이터를 슬레이브 래치(32)에 판독하여 복원한다.
또한, 본 실시 형태에서는 슬레이브 래치(32)가 보유하고 있는 데이터를 MTJ 소자(MTJ1, MTJ2)에 기억시키는 동작을 「스토어」라고 칭한다. 또한, MTJ 소자(MTJ1, MTJ2)로부터 데이터를 판독해 슬레이브 래치(32)에 복원시키는 동작을 「Restore」라고 칭한다.
본 실시 형태의 MTJ 소자(MTJ1, MTJ2)는, 자유층(20)측이 제어 신호(CTRL)가 흐르는 제어 신호선에 접속되어 있다. MTJ 소자(MTJ1)의 핀층(23)측은 NMOS 트랜지스터(N5)의 일단(소스)에 접속되어 있고, MTJ 소자(MTJ2)의 핀층(23)측은 NMOS 트랜지스터(N6)의 일단(소스)에 접속되어 있다.
NMOS 트랜지스터(N5)는 일단(소스)이 MTJ 소자(MTJ1)에 접속되어 있고, 타단(드레인)이 NMOS 트랜지스터(N1, N2)의 일단(소스)에 접속되어 있다. 한편, NMOS 트랜지스터(N6)는 일단(소스)이 MTJ 소자(MTJ2)에 접속되어 있고, 타단(드레인)이 NMOS 트랜지스터(N3, N4)의 일단(소스)에 접속되어 있다. NMOS 트랜지스터(N5, N6)는, 제어 신호(SR1)에 의해 온 및 오프가 제어된다.
NMOS 트랜지스터(N1, N2)는 타단(드레인)이 슬레이브 래치(32)(인버터(IV4)의 입력 단자)에 접속되어 있다. 또한, NMOS 트랜지스터(N3, N4)는 타단(드레인)이 슬레이브 래치(32)(인버터(IV4)의 출력 단자)에 접속되어 있다. NMOS 트랜지스터(N1, N4)는, 제어 신호(SR2)에 의해 온 및 오프가 제어된다. 또한, NMOS 트랜지스터(N2, N3)는, 기입 제어 회로(34)로부터 출력되는 출력 신호(SelectW)에 의해 온 및 오프가 제어된다.
다음에 본 실시 형태의 불휘발성 플립플롭 회로(16)의 동작에 대해 설명한다. 도 5에는 본 실시 형태의 불휘발성 플립플롭 회로(16)의 제어 시퀀스를 나타내는 타임차트를 도시한다. 또한, 도 5에서는 논리값이 「1」(High 레벨)인 입력 신호(D)를 불휘발성 플립플롭 회로(16)가 도입하여 보유하는 경우를 나타내고 있다.
먼저, Initial(초기) 스테이트에 있어서, 슬립 제어 회로(12)로부터 불휘발성 플립플롭 회로(16)에 입력되는 제어 신호(SR2)의 논리값은 「1」이다. 한편, 제어 신호(SR1)의 논리값을 「0」에서 「1」로 변화시키고, 제어 신호(SR1)의 논리값이 「1」인 동안에 제어 신호(CTRL)의 논리값을 「0」에서 「1」로, 그리고 「1」에서 「0」으로 변화시킴으로써 MTJ 소자(MTJ1, MTJ2)를 초기화한다. MTJ 소자(MTJ1, MTJ2)를 초기화한 후, 다시 제어 신호(SR1)의 논리값을 「0」으로 한다. 또한, 제어 신호(Save)의 논리값을 「1」로 하여 기입 제어 회로(34) 내에 기억되어 있는 데이터를 초기화한 후, 다시 제어 신호(Save)의 논리값을 「0」으로 한다.
다음에 마스터 래치(30) 및 슬레이브 래치(32)에 입력 신호(D)를 도입하는 Active 스테이트로 이행한다. 도 5에 도시된 Active1 스테이트에서는 제어 신호(SR1) 및 제어 신호(Save)의 논리값을 「0」으로 한다. 제어 신호(SR1)의 논리값이 「0」이기 때문에, NMOS 트랜지스터(N7)는 오프 상태이다. 또한, 제어 신호(Save)의 논리값이 「0」이기 때문에, 트랜스퍼 게이트(TG5)는 오프 상태이며, 트랜스퍼 게이트(TG6)는 온 상태이다.
이 상태에서 클럭 신호(CLK)를 토글시킴으로써 마스터 래치(30) 및 슬레이브 래치(32)는 통상의 플립플롭과 마찬가지의 동작을 행하여, 상술한 바와 같이 입력 신호(D)를 도입하여 보유한다.
다음에 파워 게이팅을 행하는 경우에는 먼저 슬레이브 래치(32)에 보유되어 있는 데이터를 MTJ 소자(MTJ1, MTJ2)에 스토어 한다. 이 동작을 행하는 것이 Store 스테이트이다. Store 스테이트에서는 제어 신호(SR1)의 논리값을 「1」, 제어 신호(SR2)의 논리값을 「0」으로 한다. Store 스테이트에서는 동작으로서 이하의 2가지 경우가 발생한다.
첫번째는, 도 5에 있어서 Store1이라고 기재된 경우이며, 기입 제어 회로(34) 내에 기억되어 있는 데이터(MTJ 소자(MTJ1, MTJ2)에 기억되어 있는 데이터)와, 슬레이브 래치(32) 내에 보유되어 있는 데이터가 상이한 경우의 동작이다.
NEOR 회로(NEOR1)의 한쪽 입력 단자에는 인버터(IV8)로부터 기입 제어 회로(34) 내에 기억되어 있는 데이터가 입력된다. 또한, NEOR 회로(NEOR1)의 다른 쪽 입력 단자에는 인버터(IV4)로부터 슬레이브 래치(32) 내에 보유되어 있는 데이터가 입력된다. NEOR 회로(NEOR1)는, 입력되는 2개의 데이터의 레벨이 일치하지 않는 경우는 논리값이 「0」인 신호를 출력한다. 그로 인해, NOR 회로(NOR1)의 한쪽 입력 단자에는 논리값이 「0」인 제어 신호(SR2)가 입력되고, 다른 쪽 입력 단자에는 NEOR 회로(NEOR1)로부터 논리값이 「0」인 신호가 입력된다. 따라서, NOR 회로(NOR1)로부터 출력되는 출력 신호(SelectW)의 논리값은 「1」이 된다.
출력 신호(SelectW)의 논리값이 「1」이기 때문에, NMOS 트랜지스터(N2, N3)가 온 상태가 된다. 제어 신호(SR1)의 논리값이 「1」이며 NMOS 트랜지스터(N5 내지 N7)가 온 상태이므로, 제어 신호(CTRL)의 논리값을 「0」에서 「1」로, 그리고 「1」에서 「0」으로 변화시킴에 따라 슬레이브 래치(32)와 MTJ 소자(MTJ1, MTJ2) 사이에서 전류가 흘러 슬레이브 래치(32)에 보유되어 있는 데이터가 MTJ 소자(MTJ1, MTJ2)에 기입된다. 이 경우에, MTJ 소자(MTJ1, MTJ2)에 전류가 흐르기 때문에, 기입 에너지가 소비된다.
이에 반하여, Store 스테이트의 두번째는, 도 5에 있어서 Store2라고 기재된 경우이며, 기입 제어 회로(34) 내에 기억되어 있는 데이터와 슬레이브 래치(32) 내에 보유되어 있는 데이터가 동일한 경우의 동작이다.
NEOR 회로(NEOR1)는, 입력되는 2개의 데이터의 레벨이 일치하는 경우는 논리값이 「1」인 신호를 출력한다. 그로 인해, 이 경우는 NOR 회로(NOR1)의 한쪽 입력 단자에는 논리값이 「0」인 제어 신호(SR2)가 입력되고, 다른 쪽 입력 단자에는 NEOR 회로(NEOR1)로부터 논리값이 「1」인 신호가 입력된다. 따라서, NOR 회로(NOR1)로부터 출력되는 출력 신호(SelectW)의 논리값은 「0」이 된다.
출력 신호(SelectW)의 논리값이 「0」이기 때문에, NMOS 트랜지스터(N2, N3)가 오프 상태가 된다. NMOS 트랜지스터(N1, N4)도 오프 상태이기 때문에 NMOS 트랜지스터(N5, N6)가 온 상태라도, 슬레이브 래치(32)와 MTJ 소자(MTJ1, MTJ2) 사이에는 전류 경로는 생성되지 않고, MTJ 소자(MTJ1, MTJ2)에 데이터는 기입되지 않는다. 이 때, MTJ 소자(MTJ1, MTJ2)에는 전류가 흐르지 않기 때문에, 기입 에너지는 소비되지 않는다.
Store 스테이트에서의 동작을 행한 후 Sleep 스테이트로 이행한다. Sleep 스테이트에서는 슬립 제어 신호 PS_EN의 논리값을 「1」로 설정함으로써 파워 스위치(14)의 PMOS 트랜지스터(P10)를 오프 상태로 하여 PG 영역의 전원 전압(전원 전압(VDDV))의 공급을 차단한다. 전원 전압의 차단 중에는, PG 영역의 회로 내부의 전하는 누설에 의해 방전하기 때문에, 슬레이브 래치(32) 내의 각 노드의 전압이 0V가 된다. 그로 인해, 출력 신호(Q)의 논리값은 도 5에 도시된 바와 같이 「1」에서 「0」으로 점차 변화한다.
또한, Sleep 스테이트에서는 제어 신호(SR1)의 논리값이 「0」이기 때문에, NMOS 트랜지스터(N5, N6)는 오프 상태이다.
이어서, Sleep 스테이트를 종료하고, 통상 동작으로 복귀하기 위해서 리스토어를 행한다. 이 동작을 행하는 것이 Restore(도 5의 Restore1, Restore2) 스테이트이다. Restore 스테이트에서는 슬립 제어 신호 PS_EN의 논리값을 「1」에서 「0」으로 설정하고, 또한 제어 신호(SR1)의 논리값을 「0」에서 「1」로 하며, 제어 신호(SR2)의 논리값을 「1」로 유지한다.
이 경우, 슬립 제어 신호 PS_EN의 논리값이 「0」이 되기 때문에 파워 스위치(14)의 PMOS 트랜지스터(P10)가 온 상태가 되고, PG 영역에 대해 전원 전압(VDDV)의 공급이 재개된다. 또한, 제어 신호(SR1)의 논리값이 「1」이 되기 때문에, NMOS 트랜지스터(N5 내지 N7)가 온 상태가 된다. 또한, 제어 신호(SR2)의 논리값이 「1」이기 때문에, NMOS 트랜지스터(N1, N4)가 온 상태가 된다. 그로 인해, MTJ 소자(MTJ1, MTJ2)에 기억되어 있는 데이터가 슬레이브 래치(32)에 기입된다. 이에 의해, 전원 전압(VDDV)의 차단 전에 슬레이브 래치(32)에 보유되어 있던 데이터가 복원될 수 있다.
또한, Restore 스테이트에서는 슬레이브 래치(32)로의 데이터의 복원이 완료된 타이밍에 제어 신호(SR1)의 논리값을 「1」에서 「0」으로 설정하고 제어 신호(Save)의 논리값을 「0」에서 「1」로 한다. 제어 신호(SR1)의 논리값이 「0」이 되기 때문에, NMOS 트랜지스터(N5 내지 N7)가 오프 상태가 된다. 또한, 제어 신호(Save)의 논리값이 「1」이 되기 때문에, 트랜스퍼 게이트(TG5)는 온 상태가 되고, 트랜스퍼 게이트(TG6)는 오프 상태가 된다. 그로 인해, 슬레이브 래치(32)에 복원된 데이터와 동일한 데이터가 기입 제어 회로(34) 내에 기억된다.
이상의 동작에 의해, 본 실시 형태의 불휘발성 플립플롭 회로(16)에서는 Restore를 통해서 MTJ 소자(MTJ1, MTJ2)에 기억되어 있는 최신의 데이터가 항상 기입 제어 회로(34) 내에 기억된다. 이로 인해, 그 후 마스터 래치(30) 및 슬레이브 래치(32)에 의한 플립플롭의 통상 동작(Active 스테이트)을 계속하여 다시 스토어를 행하는 경우에도, MTJ 소자(MTJ1, MTJ2)에 기억되어 있는 데이터를, 기입 제어 회로(34) 내에 기억되어 있는 데이터에 의해 대체할 수 있다.
기입 제어 회로(34)는 스토어 시에, 내부에 기억되어 있는 데이터와 슬레이브 래치(32)가 보유하는 데이터를 비교하여, MTJ 소자(MTJ1, MTJ2)로의 기입을 행할지 여부를 전환할 수 있다. 기입 제어 회로(34)에는 내부에 기억되어 있는 데이터와 슬레이브 래치(32)가 보유하는 데이터가 일치하는 경우는 MTJ 소자(MTJ1, MTJ2)에 데이터를 기입하지 않도록 제어한다. 따라서, 본 실시 형태의 불휘발성 플립플롭 회로(16)는 MTJ 소자(MTJ1, MTJ2)로의 쓸데없는 기입 동작을 억제할 수 있고, 쓸데없는 기입 에너지의 소비를 억제할 수 있다.
또한, 상기에서는 논리값이 「1」인 입력 신호(D)를 도입하여 보유하는 경우의 불휘발성 플립플롭 회로(16)의 동작에 대해 도 5를 참조하여 상세하게 설명했지만, 논리값이 「0」인 입력 신호(D)를 보유하는 경우의 불휘발성 플립플롭 회로(16)의 동작도 동일하다. 도 6에는 입력 신호(D)의 논리값이 「0」인 경우의 본 실시 형태의 불휘발성 플립플롭 회로(16)의 제어 시퀀스를 나타내는 타임차트를 도시한다.
도 6에 도시된 바와 같이, Active1 스테이트에서는 클럭 신호(CLK)를 토글시킴으로써 마스터 래치(30) 및 슬레이브 래치(32)는 통상의 플립플롭과 마찬가지의 동작을 행하여 상술한 바와 같이 입력 신호(D)를 도입하여 보유한다. 입력 신호(D)의 논리값이 「0」이기 때문에, 도 6에 도시한 경우에는 출력 신호 「Q」의 논리값도 「0」이 되고 Store 스테이트 이후도 「0」을 유지한다. 또한, 출력 신호(Q)의 논리값이 「0」인 경우에는 논리값이 「1」인 경우(도 5 참조)와 달리, Sleep 스테이트에서도 논리값이 변화되는 일 없이 「0」그대로이다.
논리값이 「0」인 입력 신호(D)를 보유하는 경우에는 상술한 바와 같이 출력 신호(Q)의 논리가 다른 것 이외에는 도 6에 도시하는 바와 같이, 불휘발성 플립플롭 회로(16)의 동작, 슬립 제어 회로(12)로부터 출력되는 각종 제어 신호의 상태나 파워 스위치(14)의 동작에 대해서 도 5를 참조하여 상술한 것과 마찬가지이기 때문에 여기서의 상세한 설명을 생략한다.
이와 같이 본 실시 형태의 반도체 집적 회로(10)(불휘발성 플립플롭 회로(16))에서는 입력 신호(D)의 논리값에 상관없이, MTJ 소자(MTJ1, MTJ2)에의 쓸데없는 기입 동작을 억제할 수 있다.
[제2 실시 형태]
본 실시 형태의 불휘발성 플립플롭 회로(16)는 NMOS 트랜지스터(N1 내지 N6), NEOR 회로(NEOR1) 및 NOR 회로(NOR1)의 배치가 제1 실시 형태의 불휘발성 플립플롭 회로(16)와 상이하다. 또한, 불휘발성 플립플롭 회로(16)의 다른 구성이나 반도체 집적 회로(10) 전체의 구성은 제1 실시 형태와 동일하기 때문에, 같은 부분에 대해서는 설명을 생략한다.
도 7에는 본 실시 형태의 불휘발성 플립플롭 회로의 회로도를 나타낸다. 도 7에 도시된 바와 같이, NMOS 트랜지스터(N5, N6)를 슬레이브 래치(32)측에 접속하고, NMOS 트랜지스터(N1 내지 N4)를 MTJ 소자(MTJ1, MTJ2)측에 접속하였다.
구체적으로는, NMOS 트랜지스터(N5)는 타단(드레인)이 슬레이브 래치(32)(인버터(IV4)의 입력 단자)에 접속되어 있다. 또한, NMOS 트랜지스터(N6)는 타단(드레인)이 슬레이브 래치(32)(인버터(IV4)의 출력 단자)에 접속되어 있다. 제1 실시 형태와 마찬가지로 NMOS 트랜지스터(N5, N6)는, 제어 신호(SR1)에 의해 온 및 오프가 제어된다.
NMOS 트랜지스터(N1, N2)는 타단(드레인)이 NMOS 트랜지스터(N5)의 일단(소스)에 접속되어 있고, 일단(소스)이 MTJ 소자(MTJ1)에 접속되어 있다. 한편, NMOS 트랜지스터(N3, N4)는 타단(드레인)이 NMOS 트랜지스터(N6)의 일단(소스)에 접속되어 있고, 일단(소스)이 MTJ 소자(MTJ2)에 접속되어 있다. 제1 실시 형태와 마찬가지로 NMOS 트랜지스터(N1, N4)는, 제어 신호(SR2)에 의해 온 및 오프가 제어된다. 또한, NMOS 트랜지스터(N2, N3)는, 기입 제어 회로(34)로부터 출력되는 출력 신호(SelectW)에 의해 온 및 오프가 제어된다.
또한, 본 실시 형태의 불휘발성 플립플롭 회로(16)는 기입 제어 회로(34)에 구비되어 있는 NEOR 회로(NEOR1) 및 NOR 회로(NOR1)의 배치가 상이하다.
도 7에 도시하는 바와 같이 NOR 회로(NOR1)의 한쪽 입력 단자에는 제어 신호(SR2)가 입력된다. 또한, 다른 쪽 입력 단자에는 인버터(IV4)의 출력이 입력된다. 또한, NEOR 회로(NEOR1)의 한쪽 입력 단자에는 인버터(IV8)의 출력이 입력되고, 다른 쪽 입력 단자에는 NOR 회로(NOR1)의 출력이 입력된다. NEOR 회로(NEOR1)로부터는 출력 신호(SelectW)가 출력된다.
본 실시 형태의 불휘발성 플립플롭 회로(16)의 동작에 대해 설명한다.
제1 실시 형태에 있어서 상술한 Store 스테이트에 있어서 NOR 회로(NOR1)는, 제어 신호(SR2)의 논리값이 「0」이기 때문에, 인버터(IV4)의 출력 신호의 논리값을 반전한 신호를 출력한다. 그로 인해, NEOR 회로(NEOR1)에 입력되는 2개의 신호는 기입 제어 회로(34)에 기억되어 있는 데이터와 슬레이브 래치(32)가 보유하는 데이터가 일치하는 경우에는 논리값이 상이하고, 양쪽 데이터가 일치하지 않는 경우는 논리값이 동일해진다.
NEOR 회로(NEOR1)로부터 출력되는 출력 신호(SelectW)는 기입 제어 회로(34)에 기억되어 있는 데이터와 슬레이브 래치(32)가 보유하는 데이터가 일치하는 경우에는 논리값이 「0」이 되고, 일치하지 않는 경우는 논리값이 「1」이 된다. 이와 같이 기입 제어 회로(34)는 제1 실시 형태에서 상술한 Store 스테이트와 마찬가지로 출력 신호(SelectW)를 출력한다.
따라서, 제1 실시 형태에서 설명한 제어 시퀀스(도 2, 6 참조)와 마찬가지로 동작시킴으로써 제1 실시 형태의 불휘발성 플립플롭 회로(16)와 마찬가지의 기능을 실현할 수 있다.
[제3 실시 형태]
본 실시 형태에서는 상기 각 실시 형태의 불휘발성 플립플롭 회로(16)에서 사용하고 있던 NMOS 트랜지스터(N1 내지 N7) 대신에 PMOS 트랜지스터를 사용하는 경우에 대해 설명한다. 또한, 상기 각 실시 형태의 불휘발성 플립플롭 회로(16) 및 반도체 집적 회로(10)과 동일한 구성 및 동작에 대해서는 설명을 생략한다. 도 8에는 본 실시 형태의 불휘발성 플립플롭 회로의 회로도를 나타낸다. 도 8에 도시된 바와 같이, 본 실시 형태의 불휘발성 플립플롭 회로(116)는, 상기 각 실시 형태의 불휘발성 플립플롭 회로(16)에 있어서의 NMOS 트랜지스터(N1 내지 N7) 대신에, PMOS 트랜지스터(P1 내지 P7)를 구비하고 있다. 또한, PMOS 트랜지스터(P2, P3)가 본 발명의 제1 스위치 소자의 일례이며, PMOS 트랜지스터(P1, P4)가 본 발명의 복원부 및 제2 스위치 소자의 일례이다. 또한, PMOS 트랜지스터(P1, P4)에 입력되는 제어 신호(SR2)가 본 발명의 복원 제어 신호의 일례이다.
그로 인해, 본 실시 형태의 반도체 집적 회로(110)에서는 파워 스위치(114)도 상기 각 실시 형태의 파워 스위치(14)와 상이하다. 본 실시 형태의 파워 스위치(114)는 도 8에 도시하는 바와 같이 구체예로서 NMOS 트랜지스터(N10)를 사용하고 있다. NMOS 트랜지스터(N10)의 게이트에는 슬립 제어 회로(12)로부터 출력되는 슬립 제어 신호 PS_EN과 논리값이 반전된 반전 신호가 입력된다.
통상 상태에서는 논리값이 「1」인 신호(슬립 제어 신호 PS_EN의 반전 신호)가 입력되어 NMOS 트랜지스터(N10)가 온 상태가 되고, VGND 전압이 GND 전압으로 낮춰진다(VGND>GND). 한편, 파워 게이팅을 행하는 경우에는 논리값이 「0」인 신호(슬립 제어 신호 PS_EN의 반전 신호)가 입력되어 NMOS 트랜지스터(N10)가 오프 상태가 되고, PG 영역에 공급되는 GND 전압이 VGND 전압으로 전환된다. 즉, 통상 상태(NMOS 트랜지스터(N10)가 온 상태)인 경우에는 PG 영역에는 접지로서 GND 전압이 공급된다. 한편, 파워 게이팅을 행하는 경우(NMOS 트랜지스터(N10)가 오프 상태)에는 GND 전압의 공급이 차단되고 접지가 VGND 전압이 된다. 이 경우, VGND>GND이며, 접지의 전위가 높아진 것에 의해 PG 영역의 회로 구동이 정지하여 슬립 상태가 된다.
또한, 본 실시 형태의 불휘발성 플립플롭 회로(116)에서는 PMOS 트랜지스터(P1 내지 P7)를 사용함에 따라, 기입 제어 회로(134)가 구비하는 논리 회로도 상기 각 실시 형태와 상이하다.
도 8에 도시하는 바와 같이 본 실시 형태의 기입 제어 회로(134)는 논리 회로로서 NEOR 회로(NEOR1) 및 OR(OR) 회로(OR1)를 구비한다.
NEOR 회로(NEOR1)의 한쪽 입력 단자에는 인버터(IV8)의 출력이 입력된다. 또한, 다른 쪽 입력 단자에는 인버터(IV4)의 출력이 입력된다. 또한, OR 회로(OR1)의 한쪽 입력 단자에는 제어 신호(SR2)의 논리값을 반전한 반전 신호가 입력되고 다른 쪽 입력 단자에는 NEOR 회로(NEOR1)의 출력이 입력된다. OR 회로(OR1)로부터는 출력 신호(SelectW)가 출력된다.
다음에 본 실시 형태의 불휘발성 플립플롭 회로(116)의 동작에 대해 설명한다. 도 9에는 본 실시 형태의 불휘발성 플립플롭 회로(116)의 제어 시퀀스를 나타내는 타임차트를 도시한다. 또한, 도 9에서는 논리값이 「1」인 입력 신호(D)를 불휘발성 플립플롭 회로(116)가 도입하여 보유하는 경우를 나타내고 있다.
먼저, Initial(초기) 스테이트에 있어서, 슬립 제어 회로(12)로부터 불휘발성 플립플롭 회로(116)에 입력되는 제어 신호(SR2)의 논리값은 「0」이다. 한편, 제어 신호(SR1)의 논리값을 「1」에서 「0」으로 변화시키고, 제어 신호(SR1)의 논리값이 「0」인 기간에 제어 신호(CTRL)의 논리값을 「1」에서 「0」으로, 그리고「0」에서 「1」로 변화시킴으로써 MTJ 소자(MTJ1, MTJ2)를 초기화한다. MTJ 소자(MTJ1, MTJ2)를 초기화한 후, 다시 제어 신호(SR1)의 논리값을 「1」로 한다. 또한, 제어 신호(Save)의 논리값을 「1」로 설정하여 기입 제어 회로(134) 내에 기억되어 있는 데이터를 초기화한 후, 다시 제어 신호(Save)의 논리값을 「0」으로 한다.
다음에 마스터 래치(30) 및 슬레이브 래치(32)에 입력 신호(D)를 도입하는 Active 스테이트로 이행한다. 도 9에 나타낸 Active1 스테이트에서는 제어 신호(SR1)의 논리값을 「1」로, 제어 신호(Save)의 논리값을 「0」으로 한다. 제어 신호(SR1)의 논리값이 「1」이기 때문에 PMOS 트랜지스터(P7)는 오프 상태이다. 또한, 제어 신호(Save)의 논리값이 「0」이기 때문에 트랜스퍼 게이트(TG5)는 오프 상태이며, 트랜스퍼 게이트(TG6)는 온 상태이다.
이 상태에서 클럭 신호(CLK)를 토글시킴으로써 마스터 래치(30) 및 슬레이브 래치(32)는 통상의 플립플롭과 마찬가지의 동작을 행하여 상술한 바와 같이 입력 신호(D)를 도입하여 보유한다.
다음에 파워 게이팅을 행하는 경우에는 먼저 슬레이브 래치(32)에 보유되어 있는 데이터를 MTJ 소자(MTJ1, MTJ2)에 스토어 한다. Store 스테이트에서는 제어 신호(SR1)의 논리값을 「0」, 제어 신호(SR2)의 논리값을 「1」로 한다.
먼저, 기입 제어 회로(34) 내에 기억되어 있는 데이터(MTJ 소자(MTJ1, MTJ2)에 기억되어 있는 데이터)와, 슬레이브 래치(32) 내에 보유되어 있는 데이터가 상이한 경우의 Store1 스테이트에 대해 설명한다.
NEOR 회로(NEOR1)의 한쪽 입력 단자에는 인버터(IV8)로부터 기입 제어 회로(134) 내에 기억되어 있는 데이터가 입력된다. 또한, NEOR 회로(NEOR1)의 다른 쪽 입력 단자에는 인버터(IV4)로부터 슬레이브 래치(32) 내에 보유되어 있는 데이터가 입력된다. NEOR 회로(NEOR1)는 입력되는 2개의 데이터의 레벨이 일치하지 않는 경우는 논리값이 「0」인 신호를 출력한다.
제어 신호(SR2)의 논리값이 「1」이기 때문에 OR 회로(OR1)의 한쪽 입력 단자에는 제어 신호(SR2)를 반전한 논리값이 「0」인 신호가 입력되고, 다른 쪽 입력 단자에는 NEOR 회로(NEOR1)로부터 논리값이 「0」인 신호가 입력된다. 따라서, OR 회로(OR1)로부터 출력되는 출력 신호(SelectW)의 논리값은 「0」이 된다.
출력 신호(SelectW)의 논리값이 「0」이기 때문에 PMOS 트랜지스터(P2, P3)가 온 상태가 된다. 제어 신호(SR1)의 논리값이 「0」이며 PMOS 트랜지스터(P5 내지 P7)가 온 상태이므로, 제어 신호(CTRL)의 논리값을 「1」에서 「0」으로, 그리고 「0」에서 「1」로 변화시킴에 따라 슬레이브 래치(32)와 MTJ 소자(MTJ1, MTJ2) 사이에서 전류가 흘러 슬레이브 래치(32)에 보유되어 있는 데이터가 MTJ 소자(MTJ1, MTJ2)에 기입된다. 이 경우에, MTJ 소자(MTJ1, MTJ2)에 전류가 흐르기 때문에 기입 에너지가 소비된다.
이에 반하여, 기입 제어 회로(34) 내에 기억되어 있는 데이터와 슬레이브 래치(32) 내에 보유되어 있는 데이터가 동일한 경우의 동작인 Store2 스테이트에 대해 설명한다.
NEOR 회로(NEOR1)는, 입력되는 2개의 데이터의 레벨이 일치하는 경우는 논리값이 「1」인 신호를 출력한다. 그로 인해, OR 회로(OR1)의 한쪽 입력 단자에는 제어 신호(SR2)를 반전한 논리값이 「0」인 신호가 입력되고, 다른 쪽 입력 단자에는 NEOR 회로(NEOR1)로부터 논리값이 「1」인 신호가 입력된다. 따라서, OR 회로(OR1)로부터 출력되는 출력 신호(SelectW)의 논리값은 「1」이 된다.
출력 신호(SelectW)의 논리값이 「1」이기 때문에 PMOS 트랜지스터(P2, P3)가 오프 상태가 된다. PMOS 트랜지스터(P1, P4)도 오프 상태이기 때문에, PMOS 트랜지스터(P5, P6)가 온 상태라도 슬레이브 래치(32)와 MTJ 소자(MTJ1, MTJ2)의 사이에는 전류 경로는 생성되지 않고, MTJ 소자(MTJ1, MTJ2)에 데이터는 기입되지 않는다. 이 때, MTJ 소자(MTJ1, MTJ2)에는 전류가 흐르지 않기 때문에, 기입 에너지는 소비되지 않는다.
Store 스테이트에서의 동작을 행한 후, Sleep 스테이트로 이행한다. Sleep 스테이트에서는 슬립 제어 신호 PS_EN의 논리값을 「1」로 설정함으로써 그 반전 신호에 의해 제어되는 파워 스위치(114)의 NMOS 트랜지스터(N10)를 오프 상태로 하여 PG 영역에의 GND 전압의 공급을 차단한다. GND 전압의 차단 중에는 PG 영역의 회로 내부의 모든 노드는 전원 전압(VDD)으로부터의 누설에 의해 충전되기 때문에 슬레이브 래치(32) 내의 각 노드의 전압이 전원 전압(VDD)과 동일해진다.
또한, Sleep 스테이트에서는 제어 신호(SR1)의 논리값이 「1」이기 때문에, PMOS 트랜지스터(P5, P6)는 오프 상태이다.
이어서, Sleep 스테이트를 종료하고, 통상 동작으로 복귀하기 위해서 리스토어를 행한다. Restore 스테이트에서는 슬립 제어 신호 PS_EN의 논리값을 「1」에서 「0」으로 설정하고 또한, 제어 신호(SR1)의 논리값을 「1」에서 「0」으로 설정하여 제어 신호(SR2)의 논리값을 「0」으로 유지한다.
파워 스위치(14)의 NMOS 트랜지스터(N10)가 온 상태가 되고, PG 영역에 대해 GND 전압의 공급이 재개되어, 접지의 전위를 VGND 전압으로부터 GND 전압으로 내릴 수 있다. 또한, 제어 신호(SR1)의 논리값이 「0」이 되기 때문에 PMOS 트랜지스터(P5 내지 P7)가 온 상태가 된다. 또한, 제어 신호(SR2)의 논리값이 「0」이기 때문에, PMOS 트랜지스터(P1, P4)가 온 상태가 된다. 그로 인해, MTJ 소자(MTJ1, MTJ2)에 기억되어 있는 데이터가 슬레이브 래치(32)에 기입된다. 이에 의해, GND 전압(접지 전압)의 차단 전에 슬레이브 래치(32)에 보유되어 있던 데이터가 복원될 수 있다.
또한, Restore 스테이트에서는 슬레이브 래치(32)로의 데이터의 복원이 완료된 타이밍에, 제어 신호(SR1)의 논리값을 「0」에서 「1」로 하고, 제어 신호(Save)의 논리값을 「0」에서 「1」로 한다. 제어 신호(SR1)의 논리값이 「1」이 되기 때문에 PMOS 트랜지스터(P5 내지 P7)가 오프 상태가 된다. 또한, 제어 신호(Save)의 논리값이 「1」이 되기 때문에 트랜스퍼 게이트(TG5)는 온 상태가 되고, 트랜스퍼 게이트(TG6)는 오프 상태가 된다. 그로 인해, 슬레이브 래치(32)에 복원된 데이터와 동일한 데이터가 기입 제어 회로(34) 내에 기억된다.
이와 같이, 본 실시 형태의 불휘발성 플립플롭 회로(116)도 상기 각 실시 형태의 불휘발성 플립플롭 회로(16)와 동일한 기능을 실현할 수 있다. 따라서, 본 실시 형태의 불휘발성 플립플롭 회로(116)도 MTJ 소자(MTJ1, MTJ2)로의 쓸데없는 기입 동작을 억제할 수 있고, 쓸데없는 기입 에너지의 소비를 억제할 수 있다.
[제4 실시 형태]
본 실시 형태의 불휘발성 플립플롭 회로(116)는 PMOS 트랜지스터(P1 내지 P6)의 배치 및 기입 제어 회로(134)의 논리 회로가 제3 실시 형태의 불휘발성 플립플롭 회로(116)와 상이하다. 불휘발성 플립플롭 회로(116)의 그 밖의 구성이나 반도체 집적 회로(110) 전체의 구성은 상기 각 실시 형태와 동일하기 때문에, 같은 부분에 대해서는 설명을 생략한다.
도 10에는 본 실시 형태의 불휘발성 플립플롭 회로의 회로도를 나타낸다. 도 10에 도시된 바와 같이 PMOS 트랜지스터(P5, P6)는 슬레이브 래치(32)측에 접속하고, PMOS 트랜지스터(P1 내지 P4)는 MTJ 소자(MTJ1, MTJ2)측에 접속하였다.
구체적으로는, PMOS 트랜지스터(P5)는 일단(소스)이 슬레이브 래치(32)(인버터(IV4)의 입력)에 접속되어 있다. 또한, PMOS 트랜지스터(P6)는 일단(소스)이 슬레이브 래치(32)(인버터(IV4)의 출력)에 접속되어 있다. 제3 실시 형태와 마찬가지로 PMOS 트랜지스터(P5, P6)는, 제어 신호(SR1)에 의해 온 및 오프가 제어된다.
PMOS 트랜지스터(P1, P2)는 일단(소스)이 PMOS 트랜지스터(P5)의 타단부(드레인)에 접속되어 있고, 타단(드레인)이 MTJ 소자(MTJ1)에 접속되어 있다. 한편, PMOS 트랜지스터(P3, P4)는 일단(소스)이 PMOS 트랜지스터(P6)의 타단부(드레인)에 접속되어 있고, 타단(드레인)이 MTJ 소자(MTJ2)에 접속되어 있다. 제3 실시 형태와 마찬가지로 PMOS 트랜지스터(P1, P4)는, 제어 신호(SR2)에 의해 온 및 오프가 제어된다. 또한, PMOS 트랜지스터(P2, P3)는, 기입 제어 회로(134)로부터 출력되는 출력 신호(SelectW)에 의해 온 및 오프가 제어된다.
또한, 본 실시 형태의 기입 제어 회로(134), 도 10에 도시된 바와 같이 논리 회로로서 NOR 회로(NOR1) 및 EOR(Exclusive OR) 회로(EOR1)를 구비하고 있다.
NOR 회로(NOR1)의 한쪽 입력 단자에는 제어 신호(SR2)의 논리값이 반전한 반전 신호가 입력된다. 또한, 다른 쪽 입력 단자에는 인버터(IV4)의 출력이 입력된다. 또한, EOR 회로(EOR1)의 한쪽 입력 단자에는 인버터(IV8)의 출력이 입력되고, 다른 쪽 입력 단자에는 NOR 회로(NOR1)의 출력이 입력된다. EOR 회로(EOR1)로부터는 출력 신호(SelectW)가 출력된다.
본 실시 형태의 불휘발성 플립플롭 회로(116)의 동작에 대해 설명한다.
제3 실시 형태에서 상술한 Store 스테이트에 있어서 NOR 회로(NOR1)는, 제어 신호(SR2)의 논리값이 「1」이며 반전 신호의 논리값이 「0」이기 때문에, 인버터(IV4)의 출력 신호의 논리값을 반전한 신호를 출력한다. 그로 인해, EOR 회로(EOR1)에 입력되는 2개의 신호는 기입 제어 회로(134)에 기억되어 있는 데이터와 슬레이브 래치(32)가 보유하는 데이터가 일치하는 경우에는 논리값이 상이하고, 양쪽 데이터가 일치하지 않는 경우는 논리값이 동일해진다.
EOR 회로(EOR1)로부터 출력되는 출력 신호(SelectW)는 기입 제어 회로(134)에 기억되어 있는 데이터와 슬레이브 래치(32)가 보유하는 데이터가 일치하는 경우에는 논리값이 「1」이 되고, 일치하지 않는 경우는 논리값이 「0」이 된다. 이와 같이 기입 제어 회로(134)는, 제3 실시 형태에서 상술한 Store 스테이트와 마찬가지로 출력 신호(SelectW)를 출력한다.
따라서, 제3 실시 형태에서 설명한 제어 시퀀스(도 9 참조)와 마찬가지로 동작시킴으로써 제3 실시 형태의 불휘발성 플립플롭 회로(116)와 동일한 기능을 실현할 수 있다.
이상 설명한 바와 같이, 상기 각 실시 형태의 불휘발성 플립플롭 회로(16(116))는 마스터 래치(30), 슬레이브 래치(32), 기입 제어 회로(34(134)), MTJ 소자(MTJ1, MTJ2), 및 NMOS 트랜지스터(N1 내지 N6)(PMOS 트랜지스터(P1 내지 P6))를 구비한다.
기입 제어 회로(34(134))는 MTJ 소자(MTJ1, MTJ2)와 동일한 데이터를 일시적으로 기억하여, 파워 게이팅에 의해 전원 전력이 차단되는 경우(스토어)에 기억하고 있는 데이터와 슬레이브 래치(32)가 보유하는 데이터를 비교하여, MTJ 소자(MTJ1, MTJ2)에 데이터의 기입을 행할지 여부를 제어한다. 기입 제어 회로(34)는 출력 신호(SelectW)에 의해, 기억하고 있는 데이터와 슬레이브 래치(32)가 보유하는 데이터가 일치하지 않는 경우는 MTJ 소자(MTJ1, MTJ2)에 데이터를 기입시키고, 일치하는 경우는 MTJ 소자(MTJ1, MTJ2)에 데이터를 기입시키지 않는 제어를 행한다.
상기 각 실시 형태의 NMOS 트랜지스터(N2, N3)(PMOS 트랜지스터(P2, P3))는 슬레이브 래치(32)와 MTJ 소자(MTJ1, MTJ2) 사이의 전류 경로에 설치되고, 기입 제어 회로(34(134))로부터 출력되는 출력 신호(SelectW)에 의해 온 및 오프가 제어된다.
기입 제어 회로(34(134))는 기억하고 있는 데이터와 슬레이브 래치(32)가 보유하는 데이터가 일치하는 경우는 출력 신호(SelectW)에 의해 NMOS 트랜지스터(N2, N3)(PMOS 트랜지스터(P2, P3))가 오프 상태로 되고, 슬레이브 래치(32)와 MTJ 소자(MTJ1, MTJ2) 사이에 전류 경로가 형성되지 않는다. 이에 의해, 슬레이브 래치(32)가 보유하는 데이터는 MTJ 소자(MTJ1, MTJ2)에 기입되지 않는다.
또한, 기억하고 있는 데이터와 슬레이브 래치(32)가 보유하는 데이터가 일치하지 않는 경우는 출력 신호(SelectW)에 의해 NMOS 트랜지스터(N2, N3)(PMOS 트랜지스터(P2, P3))가 온 상태가 되고, 슬레이브 래치(32)와 MTJ 소자(MTJ1, MTJ2) 사이에 전류 경로가 형성된다. 이에 의해, 슬레이브 래치(32)가 보유하는 데이터가 MTJ 소자(MTJ1, MTJ2)에 기입된다.
파워 게이팅을 행하는 경우, 종래의 불휘발성 플립플롭 회로(도 11의 불휘발성 플립플롭 회로(1016) 참조)에서는 MTJ 소자(MTJ1, MTJ2)의 상태에 관계없이 기입 전류를 흘려버린다. 즉, 종래의 불휘발성 플립플롭 회로에서는 MTJ 소자(MTJ1, MTJ2)이 기억하고 있는 데이터와 앞으로 기입하려는 데이터가 같은 논리값인 경우에는 굳이 기입을 행할 필요가 없음에도 불구하고 기입을 행하는 것으로 보고 전류를 흘려버린다. 종래의 불휘발성 플립플롭 회로에서는 MTJ 소자(MTJ1, MTJ2)가 기억하고 있는 데이터에 따라 기입을 제어하는 기술이 없기 때문에 쓸데없는 기입 에너지를 발생해 버리는 경우가 있었다.
이에 반해 상기 각 실시 형태의 불휘발성 플립플롭 회로(16)(116)에서는 MTJ 소자(MTJ1, MTJ2)가 기억하는 데이터와 슬레이브 래치(32)가 보유하는 데이터가 일치하는 경우는, 슬레이브 래치(32)와 MTJ 소자(MTJ1, MTJ2) 사이에 전류 경로가 형성되지 않고 전류가 흐르지 않는다.
따라서, 상기 각 실시 형태의 불휘발성 플립플롭 회로(16)(116)는 MTJ 소자(MTJ1, MTJ2)에 데이터를 기입하는 것에 의한 소비 에너지를 줄일 수 있다.
상기 각 실시 형태의 불휘발성 플립플롭 회로(16)(116)에서는 기입 제어 회로(34(134))를 설치함으로써 에너지가 소비된다. 그러나, MTJ 소자(MTJ1, MTJ2)에 데이터를 기입하는 데 필요한 소비 에너지는 기입 제어 회로(34(134))에 의한 소비 에너지보다도 오더가 달라질 정도로 크다. 그로 인해, 상기 각 실시 형태의 불휘발성 플립플롭 회로(16)(116)와 같이 기입 제어 회로(34(134))를 설치해도, 종래의 불휘발성 플립플롭 회로에 비하여 소비 에너지를 대폭 줄일 수 있다.
또한, 상기 각 실시 형태에서는 반도체 집적 회로(10(110))가 하나의 불휘발성 플립플롭 회로(16)(116)를 구비한 경우에 대해 설명했지만, 불휘발성 플립플롭 회로(16)(116)의 수는 한정되는 것은 아니다. 불휘발성 플립플롭 회로(16)(116)는 1비트의 데이터를 기억하는 것이기 때문에, 기억시킬 데이터의 비트수에 따른 수의 불휘발성 플립플롭 회로(16)(116)를 구비하면 된다.
반도체 집적 회로(10(110))의 복수의 불휘발성 플립플롭 회로(16)(116)를 구비하여, 각각 보유되어 있는 데이터의 논리값으로서 「1」과 「0」이 각각 50％의 확률인 경우, 새롭게 MTJ 소자(MTJ1, MTJ2)에 기입해야만 하는 불휘발성 플립플롭 회로(16)(116)의 개수는 전체의 절반이라고 생각할 수 있다. 이 경우, 기입 에너지를 종래의 불휘발성 플립플롭 회로의 1/2로 억제하는 것이 가능하다.
또한, 상기 각 실시 형태에서는 기입 제어 회로(34(134))에 의해 MTJ 소자(MTJ1, MTJ2)에 슬레이브 래치(32)가 보유하는 데이터를 기입하는 제어를 행하는 경우에 대해 설명했다. 그러나, 기입 제어 회로(34(134)) 대신에 소프트웨어를 사용하여, MTJ 소자(MTJ1, MTJ2)에 데이터를 기입하는 제어를 행해도 된다. 이 경우, 예를 들어 CPU(Central Processing Unit) 등을 구비한 제어부를 설치하여, MTJ 소자(MTJ1, MTJ2)가 기억할 데이터를 미리 취득하여 일시 기억해 두거나 스토어 시에 취득하여, 당해 데이터와 슬레이브 래치(32)가 보유하는 데이터를 비교하여 양쪽 데이터가 일치하는지 여부에 따른 논리값의 출력 신호(SelectW)를 제어부로부터 출력하면 된다.
또한, 상기 각 실시 형태에서는 불휘발성 기억부의 일례로서 MTJ 소자(MTJ1, MTJ2)를 사용한 경우에 대해 설명했지만 이것에 제한하지 않는다. 파워 스위치(14(114))에 의해 전원 전압(접지 전압)의 공급의 차단 후에도, 기억하고 있는 데이터가 사라지지 않는(불휘발성) 기억부라면 특별히 한정되지 않는다.
또한, 상기 각 실시 형태에서 설명한 반도체 집적 회로(10(110)), 불휘발성 플립플롭 회로(16)(116) 등의 구성 및 동작 등은 일례이며, 본 발명의 주요 요지를 일탈하지 않는 범위 내에서 상황에 따라 변경 가능함은 물론이다.
10, 110: 반도체 집적 회로
14, 114: 파워 스위치
16, 116: 불휘발성 플립플롭 회로
30: 마스터 래치
32: 슬레이브 래치
34, 134: 기입 제어 회로
MJ1, MJ2: MTJ 소자
N1 내지 N7, N10: NMOS 트랜지스터
P1 내지 P7, P10: PMOS 트랜지스터

Claims (6)

  1. 플립플롭과,
    상기 플립플롭이 보유하고 있는 데이터를 기억하는 불휘발성 기억부와,
    자장치에 대한 전원 전압 또는 접지 전압의 공급이 차단되는 경우에, 상기 불휘발성 기억부에 기억되어 있는 데이터와 상기 플립플롭이 보유하고 있는 데이터가 동일하지 않으면, 상기 플립플롭이 보유하고 있는 데이터를 상기 불휘발성 기억부에 기입시키는 제어를 행하고, 상기 불휘발성 기억부에 기억되어 있는 데이터와 상기 플립플롭이 보유하고 있는 데이터가 동일하면, 상기 플립플롭이 보유하고 있는 데이터를 상기 불휘발성 기억부에 기입시키지 않는 제어를 행하는 기입 제어부
    를 구비한 반도체 장치.
  2. 제1항에 있어서, 상기 기입 제어부는 상기 불휘발성 기억부에 기억되어 있는 데이터를 기억하고, 기억하고 있는 당해 데이터와 상기 플립플롭이 보유하고 있는 데이터를 비교한 비교 결과에 기초하여 상기 제어를 행하는
    반도체 장치.
  3. 제1항 또는 제2항에 있어서, 상기 플립플롭과 상기 불휘발성 기억부 사이의 접속 및 절단을 전환하는 제1 스위치 소자를 더 구비하고,
    상기 기입 제어부는, 상기 기입시키는 제어를 행하는 경우에는, 상기 제1 스위치 소자에 의해 상기 플립플롭과 상기 불휘발성 기억부 사이를 접속시키고, 상기 기입시키지 않는 제어를 행하는 경우에는 상기 제1 스위치 소자에 의해 상기 플립플롭과 상기 불휘발성 기억부 사이를 절단시키는 제어를 행하는
    반도체 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 자장치에 대한 전원 전압 또는 접지 전압의 공급이 차단된 후에 당해 공급이 재개된 경우에 상기 불휘발성 기억부에 기입된 데이터를 복원시키기 위하여 외부로부터 입력되는 복원 제어 신호에 따라 상기 불휘발성 기억부에 기입된 데이터를 복원하는 복원부를 더 구비한
    반도체 장치.
  5. 제4항에 있어서, 상기 복원부는 상기 복원 제어 신호에 따라 상기 플립플롭과 상기 불휘발성 기억부 사이의 접속 및 절단을 전환시키는 제2 스위치 소자를 구비한
    반도체 장치.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 불휘발성 기억부는 자기 터널 접합 소자인
    반도체 장치.
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