JP2014225251A

JP2014225251A - 半導体装置

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Publication number: JP2014225251A
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Inventors: 誠一米田; Seiichi Yoneda
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Filing date: 2014-04-18
Publication date: 2014-12-04
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Abstract

【課題】揮発性レジスタと不揮発性レジスタの間でデータを退避または復帰する半導体装置の構成において、半導体装置への電源供給を停止及び再開する際に、退避または復帰するデータ量を削減する。
【解決手段】半導体装置内に退避必要性判定回路を設ける。そして、退避必要性判定回路はデコーダでデコードされた命令の種類を読み取り、揮発性レジスタから不揮発性レジスタへのデータの退避に関する要否を判定する構成とする。また、論理回路で演算に用いたデータのうち、電源供給の停止前と再開後とで必要なデータを選別することができる。電源供給の再開後に必要なデータは、電源供給の停止前に揮発性レジスタから不揮発性レジスタへ退避させ、電源供給の再開後に不要なデータは、電源供給の停止前に揮発性レジスタから不揮発性レジスタへ退避しない構成とすることができる。
【選択図】図１

Description

本発明は、半導体装置に関する。特に、電源の供給を停止してもデータの記憶が可能な半導体装置、またはその駆動方法に関する。

ＭＰＵ（ＭｉｃｒｏＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）などの半導体装置は、性能の向上及び消費電力の低減を図るため、動作周波数の向上及び素子の微細化の研究開発が進められている。一方で半導体装置の消費電力は、素子の微細化に伴うリーク電力等に起因して上昇の一途をたどっている。

近年、この消費電力の上昇の問題に対し、半導体装置内に揮発性と不揮発性を兼備したレジスタを設け、揮発性レジスタと不揮発性レジスタの間でデータを退避または復帰する構成とすることで、半導体装置への電源供給を積極的に停止及び再開させ、消費電力を劇的に低下させる技術が注目されている（特許文献１を参照）。

国際公開第２００９／１３６４４２号特開２００８−２０４４５９号公報

揮発性レジスタと不揮発性レジスタの間でデータを退避または復帰する構成では、退避するデータ量が多くなると、データを退避または復帰するための電力や、データを退避または復帰するためにかかる時間、が増加してしまう。

そこで本発明の一態様は、揮発性レジスタと不揮発性レジスタの間でデータを退避または復帰する半導体装置の構成において、半導体装置への電源供給を停止及び再開する際に、退避または復帰するデータ量を削減することを課題の一とする。

本発明の一態様は、半導体装置内に退避必要性判定回路を設ける。そして、退避必要性判定回路はデコーダでデコードされた命令の種類を読み取り、揮発性レジスタから不揮発性レジスタへのデータの退避に関する要否を判定する構成とする。

本発明の一態様による構成では、論理回路で演算に用いたデータのうち、電源供給の停止前と再開後とで必要なデータを選別することができる。電源供給の再開後に必要なデータは、電源供給の停止前に揮発性レジスタから不揮発性レジスタへ退避させ、電源供給の再開後に不要なデータは、電源供給の停止前に揮発性レジスタから不揮発性レジスタへ退避せずに破棄する構成とすることができる。

本発明の一態様は、揮発性レジスタ及び不揮発性レジスタを有するレジスタが複数設けられた論理回路と、命令レジスタを介して命令キャッシュに記憶された複数の命令を有する命令群を受信する命令デコーダと、複数の命令のうち、論理回路で未実行の命令のオペコード及びオペランドをもとに、揮発性レジスタから不揮発性レジスタへのデータの退避が不要な退避不要アドレスを判定する退避必要性判定回路と、退避不要アドレスに従って、論理回路でのデータの退避及び電源供給を制御するパワーゲーティング制御回路と、を有する半導体装置である。

本発明の一態様において、命令デコーダは、受信した複数の命令を順にデコードするデコーダと、デコードされた命令を論理回路に送信する毎にカウント値をインクリメントする、命令カウンタと、命令デコーダに電源オフ要求信号が与えられた時点での命令カウンタのカウント値に基づいて、デコーダから送信されたオペコード及びオペランドを退避必要性判定回路に送信する命令読出回路と、を有する半導体装置が好ましい。

本発明の一態様において、退避必要性判定回路は、オペコードをもとにオペランドのアドレスがデスティネーションアドレスかソースアドレスかをオペコード毎に判定するアドレス判定回路と、デスティネーションアドレスとソースアドレスとの比較を行う比較回路を有し、比較回路でソースアドレスと一致しないデスティネーションアドレスを退避不要アドレスとしてパワーゲーティング制御回路に送信する退避不要アドレス判定回路と、を有する半導体装置が好ましい。

本発明の一態様において、パワーゲーティング制御回路は、退避不要アドレスを記憶する退避不要アドレス用レジスタと、退避不要アドレスをもとに、退避・復帰制御信号を生成する退避・復帰制御回路と、を有する半導体装置が好ましい。

本発明の一態様は、揮発性レジスタ及び不揮発性レジスタを有するレジスタが複数設けられた論理回路と、命令レジスタを介して命令キャッシュに記憶された複数の命令を有する命令群を受信する命令デコーダと、複数の命令のうち、未実行の命令の命令アドレスをもとに、揮発性レジスタから不揮発性レジスタへのデータの退避が不要な退避不要アドレスを判定する退避必要性判定回路と、退避不要アドレスに従って、論理回路でのデータの退避及び電源供給を制御するパワーゲーティング制御回路と、を有する半導体装置である。

本発明の一態様において、命令デコーダは、受信した複数の命令を順にデコードするデコーダと、デコードされた命令を論理回路に送信する毎にカウント値をインクリメントする、命令カウンタと、命令デコーダに電源オフ要求信号が与えられた時点での命令カウンタのカウント値に基づいて、デコーダから送信された命令アドレスを退避必要性判定回路に送信する命令アドレス読出回路と、を有する半導体装置が好ましい。

本発明の一態様において、退避必要性判定回路は、命令アドレスに対応して決まるアドレスを退避不要アドレスとしてパワーゲーティング制御回路に送信する退避不要アドレス判定回路、を有する半導体装置が好ましい。

本発明の一態様において、不揮発性レジスタが有する記憶素子は、酸化物半導体層を有するトランジスタを用いて電荷の保持を行うことによりデータを記憶する素子である、半導体装置が好ましい。

本発明の一態様により、揮発性レジスタと不揮発性レジスタの間でデータを退避または復帰する半導体装置の構成において、半導体装置への電源供給を停止及び再開する際に、退避または復帰するデータ量を削減することができる。そのため、データを退避または復帰するための電力や、データを退避または復帰するためにかかる時間、を削減することができる。

半導体装置の構成を示すブロック図。半導体装置の構成を示すブロック図。半導体装置の動作を示すフローチャート図。半導体装置の動作を示すフローチャート図。半導体装置の構成を説明する図。半導体装置の動作を示すフローチャート図。半導体装置の構成を説明する図。半導体装置の構成を説明する図。半導体装置の構成を説明する図。半導体装置の構成を説明する図。半導体装置の構成を示すブロック図。半導体装置の構成を説明する図。揮発性レジスタ及び不揮発性レジスタを有するレジスタの構成例を説明する回路図。揮発性レジスタ及び不揮発性レジスタを有するレジスタのタイミングチャート図。半導体装置の断面図。トランジスタの断面図。半導体装置の作製工程を示すフローチャート図及び完成した電子部品の斜視模式図。半導体装置を用いた電子機器。

以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同じ物を指し示す符号は異なる図面間において共通とする。

また、図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、または、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。

また本明細書等において、トランジスタとは、ゲート（ゲート端子又はゲート電極）と、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域またはドレイン電極）とソース（ソース端子、ソース領域又はソース電極）の間にチャネル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すことができるものである。

ここで、ソースとドレインとは、トランジスタの構造または動作条件等によって変わるため、いずれがソースまたはドレインであるかを限定することが困難である。そこで、ソースとして機能する部分、及びドレインとして機能する部分を、ソースまたはドレインと呼ばず、ソースとドレインとの一方を第１電極と表記し、ソースとドレインとの他方を第２電極と表記する場合がある。

なお本明細書にて用いる「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。

なお本明細書において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在するとき、ＡとＢとの電気信号の授受を可能とするものをいう。

なお本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。

なお図面における各回路ブロックの配置は、説明のため位置関係を特定するものであり、異なる回路ブロックで別々の機能を実現するよう図面で示していても、実際の回路ブロックでは、同じ回路ブロック内で別々の機能を実現しうるように設けられている場合もある。また図面における各回路ブロックの機能は、説明のため機能を特定するものであり、一つの回路ブロックとして示していても、実際の回路ブロックでは、一つの回路ブロックで行う処理を複数の回路ブロックで行うよう設けられている場合もある。

なお、本明細書において、電圧とは、ある電位と、基準電位（例えばグラウンド電位）との電位差のことを示す場合が多い。よって、電圧、電位、電位差を、各々、電位、電圧、電圧差と言い換えることが可能である。なお電圧とは２点間における電位差のことをいい、電位とはある一点における静電場の中にある単位電荷が持つ静電エネルギー（電気的な位置エネルギー）のことをいう。

なお本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。

また本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。

（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置が有する、各ブロックの構成及びその機能について、図１乃至図１０を参照して説明する。

なお、半導体装置とは、半導体素子を有する装置のことをいう。

図１は、半導体装置のブロック図である。図１に示す半導体装置１００は、命令キャッシュ１１０（ｉｎｓｔｒｕｃｔｉｏｎｃａｃｈｅ）、命令レジスタ１２０（ｉｎｓｔｒｕｃｔｉｏｎｒｅｇｉｓｔｅｒ）、命令デコーダ１３０（ｉｎｓｔｒｕｃｔｉｏｎｄｅｃｏｄｅｒ）、退避必要性判定回路１４０（ｂａｃｋｕｐｎｅｅｄｄｅｔｅｒｍｉｎａｔｉｏｎｃｉｒｃｕｉｔ）、パワーゲーティング制御回路１５０（ｐｏｗｅｒｇａｔｉｎｇｃｏｎｔｒｏｌｃｉｒｃｕｉｔ）、及び論理回路１６０（ｌｏｇｉｃｃｉｒｃｕｉｔ）を有する。論理回路１６０は、不揮発性と揮発性を兼備するレジスタ１６１を有する。レジスタ１６１は、揮発性レジスタ１６２（ｖｏｌａｔｉｌｅｒｅｇｉｓｔｅｒ）及び不揮発性レジスタ１６３（ｎｏｎｖｏｌａｔｉｌｅｒｅｇｉｓｔｅｒ）を有する。

命令キャッシュ１１０は、ＤＲＡＭ等の外部記憶装置から送信された命令群を一時的に記憶する機能、及び記憶した命令群を命令レジスタ１２０の制御に従って送信する機能、を備えた回路である。半導体装置１００に備えられた命令キャッシュ１１０は、外部記憶装置のアドレスを指定して実行する命令群（ｉｎｓｔｒｕｃｔｉｏｎｇｒｏｕｐ）を命令デコーダ１３０に直接読み出すことなく、且つ命令レジスタ１２０の制御によって命令デコーダ１３０に所望の命令群を外部記憶装置よりも高速で、受信することができる。

なお命令キャッシュ１１０は、説明のために半導体装置１００の内部に設ける構成を示しているが、半導体装置１００の外部に設ける構成としてもよい。

なお命令群とは、プログラムカウンタを用いて外部記憶装置から命令キャッシュ１１０に読み出された、命令の集合である。例えば、『Ａ＋Ｂ＝Ｃ』といった加算を行うプログラムであれば、１）レジスタにＡを読み出す、２）レジスタにＢを読み出す、３）ＡとＢを足してＣを求めてレジスタに書き込む、といった複数の命令を実行することになる。これらの複数の命令を、「命令群」と呼び、以下説明を行う。

命令レジスタ１２０は、命令キャッシュ１１０に記憶された命令群を一時的に記憶する機能を備えた回路である。半導体装置１００に備えられた命令レジスタ１２０は、命令デコーダ１３０の制御によって命令デコーダ１３０に所望の命令群を受信することができる。

命令デコーダ１３０は、受信した命令群をデコードした命令を論理回路に送信する機能、及び受信した命令群のうち実行されていない命令のオペランド、オペコードを退避必要性判定回路１４０に送信する機能、を備えた回路である。半導体装置１００に備えられた命令デコーダ１３０は、電源供給の停止時におけるデータの退避の要否を判定するためのオペランド、オペコードを退避必要性判定回路１４０に送信することができる。

退避必要性判定回路１４０は、命令デコーダ１３０より送信されるオペランド、オペコードをもとに、電源供給の停止時におけるデータの退避の要否を選択した退避不要アドレスを判定する機能、を備えた回路である。半導体装置１００に備えられた退避必要性判定回路１４０は、退避不要アドレス（ｂａｃｋｕｐ−ｆｒｅｅａｄｄｒｅｓｓ）をパワーゲーティング制御回路１５０に送信することができる。

パワーゲーティング制御回路１５０は、退避必要性判定回路１４０より送信される退避不要アドレスをもとに、論理回路１６０のレジスタ１６１が有する揮発性レジスタ１６２から不揮発性レジスタ１６３へのデータの退避、及び不揮発性レジスタ１６３から揮発性レジスタ１６２への復帰を制御する退避・復帰制御信号（ｂａｃｋｕｐ／ｒｅｃｏｖｅｒｙｃｏｎｔｒｏｌｓｉｇｎａｌ）を生成する機能、を備えた回路である。半導体装置１００に備えられたパワーゲーティング制御回路１５０は、退避・復帰制御信号を論理回路１６０に送信することができる。

論理回路１６０は、退避・復帰制御信号に従って揮発性レジスタ１６２と不揮発性レジスタ１６３の間のデータの退避・復帰を制御する機能、を備えた回路である。

揮発性レジスタ１６２及び不揮発性レジスタ１６３は、データ処理に伴ったデータの記憶を行う回路である。レジスタ１６１におけるデータの記憶は、電源供給が行われる期間では揮発性レジスタ１６２で行い、電源供給が停止している期間では不揮発性レジスタ１６３で行う。

揮発性レジスタ１６２は、不揮発性レジスタ１６３を構成する素子と積層して設けられる素子で構成されることが好ましい。具体的に揮発性レジスタ１６２は、シリコン系の半導体素子（容量素子、トランジスタ等）を適用することができる。

不揮発性レジスタ１６３は、揮発性レジスタ１６２を構成する素子と積層して設けられる不揮発性記憶素子を具備する素子で構成されることが好ましい。具体的に不揮発性レジスタ１６３に適用可能な不揮発性記憶素子としては、強誘電体メモリ（ＦｅＲＡＭ）、磁気抵抗メモリ（ＭＲＡＭ）、相変化メモリ（ＰＲＡＭ）、電界誘起巨大抵抗変化を利用した抵抗変化型メモリ（ＲｅＲＡＭ）、または酸化物半導体層を有するトランジスタを用いた不揮発性記憶素子、を用いることができる。

以上説明した半導体装置１００では、退避必要性判定回路１４０を設ける。そして、退避必要性判定回路１４０は、命令デコーダ１３０でデコードされた命令の種類（オペコード）を読み取り、揮発性レジスタ１６２から不揮発性レジスタ１６３へのデータの退避に関する要否を判定する構成とする。

そして半導体装置１００の構成では、論理回路１６０で演算に用いたデータのうち、電源供給の停止前と再開後とで必要なデータを選別することができる。電源供給の再開後に必要なデータは、電源供給の停止前に揮発性レジスタ１６２から不揮発性レジスタ１６３へ退避させ、電源供給の再開後に不要なデータは、電源供給の停止前に揮発性レジスタ１６２から不揮発性レジスタ１６３へ退避せずに破棄する構成とすることができる。その結果、半導体装置への電源供給を停止及び再開する際に、揮発性レジスタ１６２から不揮発性レジスタ１６３へ退避、または不揮発性レジスタ１６３から揮発性レジスタ１６２へ復帰するデータ量を削減することができる。そのため、データを退避または復帰するための電力や、データを退避または復帰するためにかかる時間、を削減することができる。

次いで、図１に示す半導体装置１００のブロック図について、より詳細なブロック図を図２に示す。また、図２に示すブロック図の動作、及び動作時のデータの判定について、図３乃至図７で具体例を示し説明する。

図２では、図１に示したブロック図における命令デコーダ１３０内に、デコーダ１３１、命令レジスタ制御回路１３２（ｉｎｓｔｒｕｃｔｉｏｎｒｅｇｉｓｔｅｒｃｏｎｔｒｏｌｃｉｒｃｕｉｔ）、命令カウンタ１３３（ｉｎｓｔｒｕｃｔｉｏｎｃｏｕｎｔｅｒ）及び命令読出回路１３４（ｉｎｓｔｒｕｃｔｉｏｎｒｅａｄｏｕｔｃｉｒｃｕｉｔ）を有する。

図２では、図１に示したブロック図における退避必要性判定回路１４０内に、アドレス判定回路１４１（ａｄｄｒｅｓｓｄｅｔｅｒｍｉｎａｔｉｏｎｃｉｒｃｕｉｔ）、退避不要アドレス判定回路１４２（ｂａｃｋｕｐ−ｆｒｅｅａｄｄｒｅｓｓｄｅｔｅｒｍｉｎａｔｉｏｎｃｉｒｃｕｉｔ）及び電源オフ要求回路１４３（ｐｏｗｅｒｏｆｆｒｅｑｕｅｓｔｃｉｒｃｕｉｔ）を有する。また、退避不要アドレス判定回路１４２は、比較回路１４４（ｃｏｍｐａｒｉｓｏｎｃｉｒｃｕｉｔ）を有する。

図２では、図１に示したブロック図におけるパワーゲーティング制御回路１５０内に、退避不要アドレス用レジスタ１５１（ｂａｃｋｕｐ−ｆｒｅｅａｄｄｒｅｓｓｒｅｇｉｓｔｅｒ）、退避・復帰制御回路１５２（ｂａｃｋｕｐ／ｒｅｃｏｖｅｒｙｃｏｎｔｒｏｌｃｉｒｃｕｉｔ）及び電源供給制御回路１５３（ｐｏｗｅｒｓｕｐｐｌｙｃｏｎｔｒｏｌｃｉｒｃｕｉｔ）を有する。

デコーダ１３１は、受信した命令群の命令を順にデコードする回路である。デコードした命令は、論理回路１６０に送信される。またデコーダ１３１は、命令カウンタ１３３のカウント値に従って、オペランド及びオペコードを命令読出回路１３４に送信する回路である。またデコーダ１３１は、命令群の命令をデコードして論理回路１６０に送信する毎に、命令カウンタ１３３のカウント値をインクリメントする回路である。

命令レジスタ制御回路１３２は、命令レジスタ１２０に命令レジスタ制御信号（ｉｎｓｔｒｕｃｔｉｏｎｒｅｇｉｓｔｅｒｃｏｎｔｒｏｌｓｉｇｎａｌ）を送信する回路である。また、命令レジスタ制御回路１３２は、条件分岐信号（ｃｏｎｄｉｔｉｏｎａｌｂｒａｎｃｈｓｉｇｎａｌ）が命令レジスタ制御回路１３２に与えられると、命令カウンタ１３３のカウント値をリセットする回路である。命令カウンタ１３３がリセットされるタイミングで、命令レジスタ制御回路１３２は、命令デコーダ１３０に新たな命令群を受信するための命令レジスタ制御信号を送信する。

なお命令レジスタ制御信号とは、命令キャッシュ１１０から送信された命令群が一時的に記憶された命令レジスタ１２０に対して、該命令群を命令デコーダ１３０に送信させるための信号である。

なお条件分岐信号とは、論理回路１６０で実行される命令によって生成される信号である。条件分岐信号が生成されると、プログラムカウンタの書き換えが起こる。命令レジスタに記憶された命令群を新たに書き換える必要がある。

命令カウンタ１３３は、デコードされた命令を論理回路１６０に送信する毎にカウント値がデコーダ１３１によってインクリメントされる回路である。また命令カウンタ１３３は、命令デコーダ１３０に電源オフ要求信号（ｐｏｗｅｒｏｆｆｒｅｑｕｅｓｔｓｉｇｎａｌ）が与えられた時点でのカウント値を命令読出回路１３４に送信する回路である。命令カウンタ１３３で得られるカウント値は、デコーダ１３１でデコードする命令群のうち何番目の命令を実行しているかの指標となる。

また命令カウンタ１３３のカウント値は、命令群が有する命令を全て論理回路１６０に送信することで、リセットされる。なお命令カウンタ１３３がリセットされるタイミングで、命令レジスタ制御回路１３２は、命令デコーダ１３０に新たな命令群を受信するための命令レジスタ制御信号を送信する。

なお電源オフ要求信号とは、一例としては、半導体装置１００の動作が一定期間必要ない場合、半導体装置１００の外部から与えられる信号である。なお半導体装置１００の動作が必要か必要ないかについては、タイマーを用いて判断すればよい。例えば、タイマーを用いて一定期間をカウントし、半導体装置１００に対して信号の送受信が一定期間検出されない場合、半導体装置１００に電源オフ要求信号を送信する構成とすればよい。

命令読出回路１３４は、命令デコーダ１３０に電源オフ要求信号が与えられた場合、命令カウンタ１３３のカウント値に基づいて、未実行の命令をデコーダ１３１でデコードして得られるオペランド、オペコードをアドレス判定回路１４１に送信する回路である。また命令読出回路１３４は、アドレス判定回路１４１へのオペランド、オペコードの送信が完了した後、読出完了信号（ｉｎｓｔｒｕｃｔｉｏｎｒｅａｄｏｕｔｃｏｍｐｌｅｔｉｏｎｓｉｇｎａｌ）を電源オフ要求回路１４３へ送信する回路である。カウント値で示す命令より後段の命令は、論理回路１６０における未実行の命令に相当する。

なお読出完了信号とは、命令読出回路１３４からアドレス判定回路１４１に送信されるオペランド、オペコードの送信が完了し、この完了を電源オフ要求回路１４３に知らせるための信号である。命令読出回路１３４が電源オフ要求回路１４３に読出完了信号を送信することで、半導体装置１００は誤作動なく電源供給を停止するシーケンスを行うことができる。

以上説明した命令デコーダ１３０では、受信した命令群をデコードした命令を論理回路に送信することができる。また、条件分岐信号に従って命令レジスタ１２０に命令レジスタ制御信号を送信することができる。また電源オフ要求信号に従って、受信した命令群のうち論理回路１６０に送信されていない命令のオペランド、オペコードを退避必要性判定回路１４０に送信することができる。また、論理回路１６０に送信されていない命令のオペランド、オペコードの、退避必要性判定回路１４０への送信を完了したことを知らせる読出完了信号をパワーゲーティング制御回路１５０へ送信することができる。

アドレス判定回路１４１は、命令読出回路１３４より送信されるオペコードをもとに、命令読出回路１３４より送信されるオペランドのアドレスがデスティネーションアドレスかソースアドレスかをオペコード毎に判定する回路である。例えば、『オペランド１をインクリメントしてオペランド２に格納する』命令の場合、オペコードが『インクリメント（ＩＮＣ）』であり、オペランド１がソースアドレス、オペランド２がデスティネーションアドレスである。

退避不要アドレス判定回路１４２は、アドレス判定回路１４１で判定された各命令のデスティネーションアドレス及びソースアドレスの比較を行い、具体的にどのアドレスのレジスタのデータが退避不要であるかの判定を行う回路である。具体的には、デスティネーションアドレスのデータが、退避復帰後に実行される命令によって書き換えられるか否かを判定する。この判定は、アドレス判定回路１４１で得られるデスティネーションアドレスを、ソースアドレスと比較することで行われる。データの退避が不要なレジスタのアドレスは、退避不要アドレスとして退避不要アドレス用レジスタ１５１に送信される。

なお退避不要アドレスとは、一例としては、論理回路１６０での揮発性レジスタ１６２から不揮発性レジスタ１６３にデータの退避が不要なレジスタ１６１のアドレスである。または退避不要アドレスとは、一例としては、論理回路１６０での不揮発性レジスタ１６３から揮発性レジスタ１６２にデータの復帰が不要なレジスタ１６１のアドレスである。

電源オフ要求回路１４３は、命令読出回路１３４より送信される読出完了信号をもとに、退避・復帰制御回路１５２及び電源供給制御回路１５３に電源供給の停止をするための電源オフ信号（ｐｏｗｅｒｏｆｆｓｉｇｎａｌ）を生成する回路である。なお電源オフ要求回路１４３が送信する電源オフ信号は、退避不要アドレス判定回路１４２から退避不要アドレス用レジスタ１５１に退避不要アドレスを送信するのを待って生成されることが好ましい。

なお電源オフ信号とは、一例としては、論理回路１６０への電源供給を停止する回路である電源供給制御回路１５３を制御するための信号である。

比較回路１４４は、退避不要アドレス判定回路１４２内において、アドレス判定回路１４１で判定された各命令のデスティネーションアドレス及びソースアドレスの比較を行う回路である。

比較回路１４４の具体的な動作について述べる。命令デコーダ１３０で受信する命令群の命令が全部でｎ個（ｎは２以上の自然数）ある場合を考える。命令デコーダ１３０が電源オフ要求信号を受信し、このとき命令カウンタ１３３のカウント値がｍ（ｍは１以上、ｎ以下の自然数）の場合、ｍ番目以降の命令のオペランド、オペコードが命令読出回路１３４より送信される。つまり命令読出回路１３４からは、ｍ番目からｎ番目までの命令に関するオペランド、オペコードが、アドレス判定回路１４１を介して退避不要アドレス判定回路１４２の比較回路１４４に送信される。比較回路１４４における、各命令のデスティネーションアドレス及びソースアドレスの比較は、ｎ番目の命令のデスティネーションアドレスであれば、ｍ番目からｎ番目までのソースアドレスと比較することで一致又は不一致を判定する。

この判定で、少なくとも一つのソースアドレスと一致するデスティネーションアドレスは、電源供給の再開後、命令の実行に用いられるデータであるため、データの退避を行う。また、この判定で、すべてのソースアドレスと不一致のデスティネーションアドレスは、電源供給の再開後、命令の実行に必要ないデータのため、データの退避を行なわず、該データを破棄する。データの退避を行なわないデスティネーションアドレスは、退避不要アドレスとして退避不要アドレス用レジスタ１５１に送信される。

以上説明した退避必要性判定回路１４０では、命令読出回路１３４より送信されるオペランド、オペコードをもとに、電源供給の停止時におけるデータの退避の要否を選択した退避不要アドレスを判定することができる。また、命令読出回路１３４より送信される読出完了信号をもとに、電源供給の停止をパワーゲーティング制御回路１５０に要求する電源オフ信号を生成することができる。

退避不要アドレス用レジスタ１５１は、退避不要アドレスを記憶するためのレジスタである。退避不要アドレスは、データの退避が不要なレジスタのアドレスを特定するために用いられるとともに、データの復帰が必要なレジスタのアドレスを特定するために用いられる。退避不要アドレス用レジスタ１５１の退避不要アドレスは、必要に応じて退避・復帰制御回路１５２に送信される。

退避・復帰制御回路１５２は、退避不要アドレス用レジスタ１５１から送信される退避不要アドレス、電源オフ要求回路１４３から送信される電源オフ信号、及び半導体装置１００の外部より送信される電源オン要求信号（ｐｏｗｅｒｏｎｒｅｑｕｅｓｔｓｉｇｎａｌ）をもとに、論理回路１６０のレジスタ１６１が有する揮発性レジスタ１６２と不揮発性レジスタ１６３との間のデータの退避及び復帰を制御する退避・復帰制御信号（ｂａｃｋｕｐ／ｒｅｃｏｖｅｒｙｃｏｎｔｒｏｌｓｉｇｎａｌ）を生成する回路である。

なお電源オン要求信号とは、一例としては、半導体装置１００への電源供給が停止した状態から電源供給を再開する場合、半導体装置１００の外部から与えられる信号である。なお半導体装置１００への電源供給の再開は、半導体装置へのデータの送受信を検出し、この検出をもとに行う構成とすればよい。

なお退避・復帰制御信号とは、一例としては、退避不要アドレス、電源オフ信号及び電源オン要求信号をもとに、データの退避が必要なレジスタで揮発性レジスタ１６２から不揮発性レジスタ１６３へのデータの退避、又はデータの復帰が必要なレジスタで不揮発性レジスタ１６３から揮発性レジスタ１６２へのデータの復帰を制御するための信号である。

電源供給制御回路１５３は、電源オフ信号及び電源オン要求信号をもとに、論理回路１６０への電源供給の停止又は再開時にレジスタ１６１への電源供給を制御する電源供給制御信号（ｐｏｗｅｒｓｕｐｐｌｙｃｏｎｔｒｏｌｓｉｇｎａｌ）を生成する回路である。

なお電源供給制御信号とは、一例としては、論理回路１６０が有する複数のレジスタ１６１に対し、個別に電源供給の停止又は再開を制御するための信号である。

以上説明したパワーゲーティング制御回路１５０では、退避不要アドレス、電源オフ信号及び電源オン要求信号をもとに、論理回路１６０のレジスタ１６１が有する揮発性レジスタ１６２と不揮発性レジスタ１６３の間のデータの退避及び復帰を制御する退避・復帰制御信号を生成することができる。また、電源オフ信号及び電源オン要求信号をもとに、論理回路１６０への電源供給の停止又は再開時に複数のレジスタ１６１に対し、個別に電源供給の停止又は再開を制御する電源供給制御信号を生成することができる。

図３には、図２に示す半導体装置１００への電源供給の停止及び再開時に行われるデータの退避動作及び復帰動作に関するフローチャート図を示す。

まずステップＳ１０１では、半導体装置１００を通常動作する。半導体装置１００が「通常動作」する状態とは、論理回路１６０に入力されるデータの演算処理が、命令群が有する各命令の実行によって行われる状態である。このとき、電源供給が継続して行われ、演算処理で得られるデータが揮発性レジスタ１６２に一時的に記憶される。

ステップＳ１０２では、半導体装置１００が電源オフ要求信号を受信したか否かの判断をする。半導体装置１００が電源オフ要求信号を受信した場合、ステップＳ１０３に進む。半導体装置１００が電源オフ要求信号を受信しない場合、ステップＳ１０１に戻る。

ステップＳ１０３では、データの退避が不要なレジスタ１６１を判定する動作を行う。このステップＳ１０３におけるデータを退避するレジスタのアドレスを判定する動作は、図４乃至図１０を用いて詳述する。

ステップＳ１０４では、データの退避が必要なレジスタ１６１での揮発性レジスタ１６２から不揮発性レジスタ１６３へのデータの退避を行う。

ステップＳ１０５では、論理回路１６０への電源供給の停止を行う。

ステップＳ１０６では、半導体装置１００が電源オン要求信号を受信したか否かの判断をする。半導体装置１００が電源オン要求信号を受信した場合、ステップＳ１０７に進む。半導体装置１００が電源オン要求信号を受信しない場合、ステップＳ１０５に戻る。

ステップＳ１０７では、電源供給を再開する。

ステップＳ１０８では、データの復帰が必要なレジスタ１６１での不揮発性レジスタ１６３から揮発性レジスタ１６２へのデータの復帰を行う。

ステップＳ１０９では、ステップＳ１０１と同様に、半導体装置１００を通常動作する。

以上、図３で説明したフローチャート図によると、図２に示す半導体装置１００への電源供給の停止及び再開時に行われるデータの退避動作及び復帰動作を行うことができるため、電源供給の停止及び再開の前後におけるデータの消失をなくすことができる。また、半導体装置１００への電源供給の停止及び再開を、退避・復帰するデータ量を削減して行うことができる。

次いで図４乃至図１０では、図３で説明したフローチャート図のステップＳ１０３に相当する半導体装置１００への電源供給の停止及び再開する際に、退避・復帰するデータ量を削減するための動作について詳述する。

まず図４に示すフローチャート図では、命令デコーダ１３０の動作について説明する。更に図５では、図４のフローチャート図での説明を補足するために、図２に示す命令デコーダ１３０における命令群の構成を可視化した図を示す。

まずステップＳ２０１では、デコーダ１３１が、命令キャッシュ１１０に記憶された命令群を命令レジスタ１２０を介して受信する。

図５では、命令キャッシュ１１０に記憶される命令群の一例を可視化して示している。命令キャッシュ１１０に記憶される命令群として、図５では、命令１）ロード命令（ＬＤ）、命令２）インクリメント命令（ＩＮＣ）、命令３）論理積命令（ＡＮＤ）、命令４）ストア命令（ＳＴＲ）、を示している。これらの命令は、記述の抽象度が高い高級言語で記載される。

なお図５に示す、命令１）ロード命令（ＬＤ）は、即値（イミディエート値：ｉｍｍ）を汎用レジスタ１（汎用ｒｅｇ１）に記憶することを表している。

なお図５に示す、命令２）インクリメント命令（ＩＮＣ）は、汎用ｒｅｇ１の値をインクリメントして、汎用ｒｅｇ１に記憶することを表している。

なお図５に示す、命令３）論理積命令（ＡＮＤ）は、汎用ｒｅｇ１の値と汎用レジスタ２（汎用ｒｅｇ２）の値の論理積を計算し、汎用レジスタ０（汎用ｒｅｇ０）に記憶することを表している。

なお図５に示す、命令４）ストア命令（ＳＴＲ）は、汎用ｒｅｇ０の値を、上位アドレスがレジスタａｄｄｒＨの値、下位アドレスがレジスタａｄｄｒＬの値となる、外部のメモリに記憶することを表している。

更に図５では、命令デコーダ１３０のデコーダ１３１でデコードされる、上述の命令を可視化して示している。

なお図５の命令１は、デコードによって、オペコードが『ＬＤ』であり、オペランド１が『汎用ｒｅｇ１』であり、オペランド２が『即値（ｉｍｍ）』であり、オペランド３が『ブランク（−）』である、と識別される。

なお図５の命令２は、デコードによって、オペコードが『ＩＮＣ』であり、オペランド１が『汎用ｒｅｇ１』であり、オペランド２が『ブランク（−）』であり、オペランド３が『ブランク（−）』である、と識別される。

なお図５の命令３は、デコードによって、オペコードが『ＡＮＤ』であり、オペランド１が『汎用ｒｅｇ０』であり、オペランド２が『汎用ｒｅｇ１』であり、オペランド３が『汎用ｒｅｇ２』である、と識別される。

なお図５の命令４は、デコードによって、オペコードが『ＳＴＲ』であり、オペランド１が『汎用ｒｅｇ１』であり、オペランド２が『ａｄｄｒＨ』であり、オペランド３が『ａｄｄｒＬ』である、と識別される。

ステップＳ２０２では、デコーダ１３１で受信した命令群の命令を順にデコードして論理回路１６０に送信する毎に、命令カウンタ１３３のカウント値がインクリメントされる。

命令デコーダ１３０のデコーダ１３１が命令を論理回路１６０に送信する毎に命令カウンタ１３３のカウント値がインクリメントされる。カウント値によって論理回路１６０に送信される命令の進行度合いを監視することができる。

ステップＳ２０３では、命令レジスタ制御回路１３２が論理回路１６０から条件分岐信号を受信したか否かの判断を行う。命令レジスタ制御回路１３２が論理回路１６０から条件分岐信号を受信した場合は、ステップＳ２０５に進む。命令レジスタ制御回路１３２が論理回路１６０から条件分岐信号を受信していない場合は、ステップＳ２０４に進む。

ステップＳ２０４では、デコーダ１３１が命令群の命令を全てデコードし、論理回路１６０に送信したか否かの判断を行う。デコーダ１３１が命令群の命令を全てデコードし、論理回路１６０に送信した場合は、ステップＳ２０５に進む。デコーダ１３１が命令群の命令を全てデコードし、論理回路１６０に送信していない場合は、ステップＳ２０２に戻る。

ステップＳ２０５では、命令カウンタ１３３のカウント値をリセットする。このステップＳ２０５で実行されるリセットは、命令レジスタ制御回路１３２が条件分岐信号を受信、若しくはデコーダ１３１が命令群の命令を全てデコードし、論理回路１６０に送信したか、によって行われる。

ステップＳ２０６は、命令レジスタ制御回路１３２が命令レジスタ１２０に命令レジスタ制御信号を送信する。このステップＳ２０６で実行される命令レジスタ制御信号の送信は、条件分岐信号を受信したことによる新たな命令群の受信、若しくは命令群の命令を全てデコードし、論理回路１６０に送信したことによる新たな命令群の受信、のために行われる。

以上説明した図３及び図４のフローチャート図によると、命令デコーダ１３０では、通常動作時、命令群の命令の論理回路への送信の進行度合いを監視し、電源供給を停止する際には、この進行度合いに従って、論理回路１６０が有するレジスタ１６１で退避が必要ないアドレスを判定する。

次いで図６では、図３で説明したフローチャート図のステップＳ１０３に相当する、電源供給を停止する際、退避が必要でないレジスタ１６１のアドレスを判定するためのフローチャート図を説明する。更に図７乃至１０では、図６のフローチャート図での説明を補足するために、図２に示す命令デコーダ１３０、退避必要性判定回路１４０及びパワーゲーティング制御回路１５０における命令のオペコード及びオペランド、又はアドレスを可視化した図を示す。

まずステップＳ３０１では、命令デコーダ１３０が、電源オフ要求信号を受信する。

ステップＳ３０２では、命令カウンタ１３３が、電源オフ要求信号を受信した時点でのカウント値を命令読出回路１３４に送信する。

ステップＳ３０３では、命令読出回路１３４が、電源オフ要求信号を受信した時点でのカウント値に従って、デコーダ１３１が有する命令のうち、論理回路１６０に送信していない命令のオペランド及びオペコードをアドレス判定回路１４１に送信する。

図７では、ステップＳ３０１乃至ステップＳ３０３で説明した、電源オフ要求信号を受信した時点でのカウント値に従って、アドレス判定回路１４１に送信するために命令読出回路１３４がデコーダ１３１から読み出す、命令のオペランド及びオペコードの一例を可視化して示している。

図７では、電源オフ要求信号を受信した時点での命令カウンタ１３３のカウント値が『２』である場合を一例として示している。この場合、アドレス判定回路１４１に送信するために命令読出回路１３４がデコーダ１３１から読み出す命令は、命令２以降の命令、すなわち図７における命令２、命令３及び命令４、である。なお図７では、命令読出回路１３４がデコーダ１３１から読み出した、命令のオペランド及びオペコードとして、図５で示した命令２乃至命令４を例示している。

ステップＳ３０４では、アドレス判定回路１４１が受信した命令のオペコードを判定し、該オペコードの種類に従って、オペランドのアドレスがデスティネーションアドレスかソースアドレスかに分類し、退避不要アドレス判定回路１４２に送信する。アドレス判定回路１４１は、予め命令のオペコードによって、各オペランドがデスティネーションアドレスかソースアドレスかを判定できるよう、参照するテーブルを記憶しておくことが好ましい。

図８（ａ）では、命令のオペコードによって、各オペランドがデスティネーションアドレスかソースアドレスかを判定するテーブルの一例を可視化して示している。なお図８（ａ）では、命令のオペコードによって、各オペランドがデスティネーションアドレスかソースアドレスかを判定するテーブルとして、図５で示した命令１乃至命令４で示した『ＬＤ』、『ＩＮＣ』、『ＡＮＤ』、『ＳＴＲ』を例示している。

更に図８（ｂ）では、図５で示した命令３の『ＡＮＤ』を、図８（ａ）のテーブルに従って判定する一例を可視化して示している。オペコード『ＡＮＤ』の場合、図８（ａ）のテーブルを参照すると、デスティネーションアドレスが『オペランド１』であり、ソースアドレスが『オペランド２』及び『オペランド３』となる。アドレス判定回路１４１が命令読出回路１３４より受信する『オペランド１』は『−汎用ｒｅｇ０』であり、『オペランド２』は『汎用ｒｅｇ１』であり、『オペランド３』は『汎用ｒｅｇ２』である。そのため、命令３の『ＡＮＤ』の場合、デスティネーションアドレスが『汎用ｒｅｇ０』と決まり、ソースアドレスが『汎用ｒｅｇ１』及び『汎用ｒｅｇ２』と決まる。

更に図９では、図８（ｂ）と同様に、命令２の『ＩＮＣ』、及び命令４の『ＳＴＲ』について、命令のオペコードによって、各オペランドがデスティネーションアドレスかソースアドレスかを判定する一例を可視化して示している。

オペコード『ＩＮＣ』の場合、図８（ａ）のテーブルを参照すると、デスティネーションアドレスが『オペランド１』であり、ソースアドレスが『オペランド１』となる。またオペコード『ＳＴＲ』の場合、図８（ａ）のテーブルを参照すると、デスティネーションアドレスが『オペランド２』及び『オペランド３』であり、ソースアドレスが『オペランド１』となる。

そのため図９に示すように、命令２の『ＩＮＣ』の場合、デスティネーションアドレスが『汎用ｒｅｇ１』と決まり、ソースアドレスが『汎用ｒｅｇ１』と決まる。また図９に示すように、命令４の『ＳＴＲ』の場合、デスティネーションアドレスが『ａｄｄｒＨ』及び『ａｄｄｒＬ』と決まり、ソースアドレスが『汎用ｒｅｇ０』と決まる。なお命令１は、ここでは、命令読出回路１３４より受信していないため、ブランク（―）となる。

ステップＳ３０５では、退避不要アドレス判定回路１４２で分類した、各命令のデスティネーションアドレス及びソースアドレスを比較回路１４４で比較し、退避不要なレジスタ１６１のアドレスを退避不要アドレスとしてパワーゲーティング制御回路１５０の退避不要アドレス用レジスタ１５１に送信する。

図１０では、図９と同様に、退避不要アドレス判定回路１４２で分類した、各命令のデスティネーションアドレス及びソースアドレスを可視化して示している。更に図１０では、各命令のデスティネーションアドレス及びソースアドレスを比較回路１４４で比較し、退避不要なレジスタ１６１のアドレスを退避不要アドレスとしてパワーゲーティング制御回路１５０の退避不要アドレス用レジスタ１５１に送信する例を可視化して示している。

図１０に示す比較回路１４４では、命令２のデスティネーションアドレスと、命令２のソースアドレスを比較する。更に、比較回路１４４では、命令３のデスティネーションアドレスと、命令２及び命令３のソースアドレスを比較する。更に、比較回路１４４では、命令４のデスティネーションアドレスと、命令２乃至命令４のソースアドレスを比較する。

図１０に示す例の比較回路１４４の場合、命令２のデスティネーションアドレスは『汎用ｒｅｇ１』であり、命令２のソースアドレスは『汎用ｒｅｇ１』であるため、一致する。更に、命令３のデスティネーションアドレスは『汎用ｒｅｇ０』であり、命令２のソースアドレスは『汎用ｒｅｇ１』、あるいは命令３のソースアドレスは『汎用ｒｅｇ１』及び『汎用ｒｅｇ２』、であるため、一致しない。更に、命令４のデスティネーションアドレスは『ａｄｄｒＨ』及び『ａｄｄｒＬ』であり、命令２のソースアドレスは『汎用ｒｅｇ１』、あるいは命令３のソースアドレスは『汎用ｒｅｇ１』及び『汎用ｒｅｇ２』、あるいは命令４のソースアドレスは『汎用ｒｅｇ０』、であるため、一致しない。

比較回路１４４での動作で、ソースアドレスと一致しないデスティネーションアドレスが、退避が不要なレジスタ１６１のアドレスに相当し、退避不要アドレス用レジスタ１５１に送信される退避不要アドレスとなる。図１０に示す例の比較回路１４４の場合、退避不要アドレスは『汎用ｒｅｇ０』、『ａｄｄｒＨ』及び『ａｄｄｒＬ』となる。

逆に、比較回路１４４での動作で、ソースアドレスと一致するデスティネーションアドレスが、退避が必要なレジスタ１６１のアドレスに相当する。図１０に示す例の比較回路１４４の場合、退避が必要なレジスタ１６１のアドレスは『汎用ｒｅｇ１』となる。

この比較回路１４４の動作は、電源供給の再開後、デスティネーションアドレスのデータが、電源供給を停止した時点の命令よりも以降の命令の実行に用いられるソースアドレスのデータか、否かを判定し、データの退避の要・不要の判定を行うものである。そのため、電源供給の再開後、命令の実行により書き換わるデータのアドレスは、破棄することができる。

ステップＳ３０６では、退避不要アドレスに従って、退避・復帰制御回路１５２が論理回路１６０のレジスタ１６１に退避・復帰制御信号を送信する。この退避・復帰制御信号によって、選択されたレジスタ１６１では揮発性レジスタ１６２のデータを不揮発性レジスタ１６３に退避される。

以上説明した図６のフローチャート図によると、退避必要性判定回路１４０では、未実行の命令のアドレスをデスティネーションアドレスとソースアドレスに分類し、電源供給の停止直前におけるデータの退避の要・不要の判定を行うことができる。

以上説明した、本実施の形態で示した構成により、揮発性レジスタと不揮発性レジスタの間でデータを退避または復帰する半導体装置の構成において、半導体装置への電源供給を停止及び再開する際に、退避または復帰するデータ量を削減することができる。そのため、データを退避または復帰するための電力や、データを退避または復帰するためにかかる時間、を削減することができる。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態２）
本実施の形態では、上記実施の形態１で説明した半導体装置１００とは異なる構成で、命令デコーダでデコードされた命令の種類を読み取り、揮発性レジスタから不揮発性レジスタへのデータの退避に関する要否を判定することができる退避必要性判定回路の構成について説明する。

半導体装置のブロック図の一例について、図１１を参照して説明する。

図１１に示す半導体装置３００は、命令キャッシュ１１０、命令レジスタ１２０、命令デコーダ３３０、退避必要性判定回路３４０、パワーゲーティング制御回路１５０、及び論理回路１６０を有する。論理回路１６０は、不揮発性と揮発性を兼備するレジスタ１６１を有する。レジスタ１６１は、揮発性レジスタ１６２及び不揮発性レジスタ１６３を有する。

図１１に示す半導体装置３００が、実施の形態１で説明した図２の半導体装置１００の構成と異なる点は、命令デコーダ３３０及び退避必要性判定回路３４０による退避が不要なレジスタのアドレスを判定する構成が異なる点にある。そこで本実施の形態については、図２とは異なる点について詳述し、繰り返しの説明については上記実施の形態１を援用するものとする。

命令デコーダ３３０は、受信した命令群をデコードした命令を論理回路に送信する機能、及び受信した命令群のうち実行されていない命令の命令アドレス（ｉｎｓｔｒｕｃｔｉｏｎａｄｄｒｅｓｓ）を退避必要性判定回路３４０に送信する機能、を備えた回路である。半導体装置３００に備えられた命令デコーダ３３０は、電源供給の停止時におけるデータの退避の要否を判定するための命令アドレスを論理回路１６０に送信することができる。

図１１では、命令デコーダ３３０内に、デコーダ３３１、命令レジスタ制御回路１３２、命令カウンタ１３３及び命令アドレス読出回路３３４を有する。

退避必要性判定回路３４０は、命令デコーダ３３０より送信される命令アドレスをもとに、電源供給の停止時におけるデータの退避の要否を選択した退避不要アドレスを判定する機能、を備えた回路である。半導体装置３００に備えられた退避必要性判定回路３４０は、退避不要アドレスをパワーゲーティング制御回路１５０に送信することができる。

図１１では、退避必要性判定回路３４０内に、退避不要アドレス判定回路３４１（ｂａｃｋｕｐ−ｆｒｅｅａｄｄｒｅｓｓｄｅｔｅｒｍｉｎａｔｉｏｎｃｉｒｃｕｉｔ）、及び電源オフ要求回路１４３を有する。

デコーダ３３１は、受信した命令群を順にデコードする回路である。デコードした命令は、論理回路１６０に送信される。またデコーダ３３１は、命令カウンタ１３３のカウント値に従って、カウントしていない命令をデコードし、命令アドレスを命令アドレス読出回路３３４に送信する回路である。またデコーダ３３１は、命令群の命令をデコードして論理回路１６０に送信する毎に、命令カウンタ１３３のカウント値をインクリメントする回路である。

命令アドレス読出回路３３４は、命令デコーダ３３０に電源オフ要求信号が与えられた場合、命令カウンタ１３３のカウント値に基づいて、該カウント値に相当する命令をデコーダ３３１でデコードして得られる命令アドレスを退避不要アドレス判定回路３４１に送信する回路である。また命令アドレス読出回路３３４は、退避不要アドレス判定回路３４１への命令アドレスの送信が完了した後、読出完了信号をパワーゲーティング制御回路１５０へ送信する回路である。

以上説明した命令デコーダ３３０では、受信した命令群をデコードした命令を論理回路に送信することができる。また、条件分岐信号に従って命令レジスタ１２０に命令レジスタ制御信号を送信することができる。また電源オフ要求信号に従って、受信した命令群のうち論理回路１６０に送信されていない命令の命令アドレスを退避必要性判定回路３４０に送信することができる。また、論理回路１６０に送信されていない命令の命令アドレスの、退避必要性判定回路３４０への送信を完了したことを知らせる読出完了信号をパワーゲーティング制御回路１５０へ送信することができる。

退避不要アドレス判定回路３４１は、命令アドレス読出回路３３４より送信される命令アドレスをもとに、具体的にどのアドレスのレジスタのデータが退避不要であるか判定する回路である。具体的には、命令アドレス読出回路３３４より送信される命令アドレスに対応して、データの退避が不要なレジスタのアドレスを判定する。この命令アドレスに対応して決まるデータの退避が不要なレジスタのアドレスは、オペレーシングシステムが作成してもよいし、アプリケーションプログラム作成時に同時に作成してもよい。

以上説明した退避必要性判定回路３４０では、命令アドレス読出回路３３４より送信される命令アドレスをもとに、電源供給の停止時におけるデータの退避の要否を選択した退避不要アドレスを判定することができる。また、命令アドレス読出回路３３４より送信される読出完了信号をもとに、電源供給の停止をパワーゲーティング制御回路１５０に要求する電源オフ信号を生成することができる。

更に図１２（ａ）では、図５で説明した命令デコーダ１３０及びデコーダ１３１を命令デコーダ３３０及びデコーダ３３１に置き換え、デコーダ３３１に記憶される命令群の一例を可視化して示している。

図１２（ａ）に示すように、本実施の形態のデコーダ３３１は、命令群をデコードする際、オペコード及びオペランドの他、各命令に命令アドレスを付与する。なお図１２（ａ）では、命令アドレスの一例として、命令１乃至命令４にそれぞれ『Ａ８００００２Ａ』乃至『Ａ８００００２Ｄ』を付与しているが、他の命令と区別でき、退避不要アドレスを判定するためのテーブルにおける命令アドレスと同様の規則に従って作成されていれば任意のアドレスを付与すればよい。

図１２（ａ）に示す命令１乃至命令４のそれぞれ付与した『Ａ８００００２Ａ』乃至『Ａ８００００２Ｄ』のいずれか一が、命令アドレス読出回路３３４を介して、退避不要アドレス判定回路３４１に送信される。

更に図１２（ｂ）では、命令アドレスに対応する退避不要アドレスを判定するためのテーブルの一例を可視化して示している。例えば図１２（ｂ）では、電源オフ要求信号を受信した時点での命令カウンタ１３３のカウント値が『２』で、命令２の命令アドレスが命令アドレス読出回路３３４から退避不要アドレス判定回路３４１に送信される場合、退避不要アドレスは『汎用ｒｅｇ０』、『ａｄｄｒＨ』及び『ａｄｄｒＬ』となる。

（実施の形態３）
図１３を用いて、上記実施の形態１及び２で説明した、不揮発性と揮発性を兼備するレジスタについて説明する。

図１３は、不揮発性と揮発性を兼備する、記憶容量が１ビットのレジスタの回路図である。図１３に示すレジスタは、記憶回路２０１及び記憶回路２０２を有する。記憶回路２０１が１ビットの揮発性レジスタであり、記憶回路２０２が１ビットの不揮発性レジスタである。なお、記憶回路２０１及び記憶回路２０２には、必要に応じて、ダイオード、抵抗素子、インダクタ等のその他の素子を設けることができる。

記憶回路２０１は、インバータ２１１乃至インバータ２１３と、トランスミッションゲート２１４及びトランスミッションゲート２１５と、ＮＡＮＤ２１６及びＮＡＮＤ２１７と、を有する。記憶回路２０１は、電源供給がされる期間において、データを記憶する。また記憶回路２０１は、電源供給を停止する直前の期間において、記憶しているデータを記憶回路２０２に書き込む。また記憶回路２０１は、電源供給を再開した直後の期間において、記憶回路２０２に書き込んでおいたデータが読み出され、該データを記憶回路２０１のデータとする。

記憶回路２０２は、セレクタ２２１と、トランジスタ２２２と、容量素子２２３と、トランジスタ２３１乃至トランジスタ２３３と、容量素子２３４と、及びインバータ２３５と、を有する。記憶回路２０２は、電源供給が停止する期間において、データを記憶することができる。

インバータ２１１は、クロック信号ＣＬＫの電位の極性を反転させたクロック信号ＣＬＫｂを、生成する機能を有する。そして、トランスミッションゲート２１４、トランスミッションゲート２１５、インバータ２１２、及びＮＡＮＤ２１７のそれぞれは、クロック信号ＣＬＫ及びクロック信号ＣＬＫｂに従って、信号の出力の有無が選択される。

トランスミッションゲート２１４は、クロック信号ＣＬＫの電位がローレベル、クロック信号ＣＬＫｂの電位がハイレベルのとき、トランスミッションゲート２１４の入力端子に供給されたデータ信号Ｄを、ＮＡＮＤ２１６の第１入力端子に供給する機能を有する。また、トランスミッションゲート２１４は、クロック信号ＣＬＫの電位がハイレベル、クロック信号ＣＬＫｂの電位がローレベルのとき、ハイインピーダンスとなり、ＮＡＮＤ２１６の第１入力端子への、データ信号Ｄの供給を停止する機能を有する。

ＮＡＮＤ２１６は２入力のＮＡＮＤであり、第１入力端子にトランスミッションゲート２１４から出力されるデータ信号Ｄまたはインバータ２１２から出力される信号が供給され、第２入力端子に制御信号ＲＥＳＥＴが供給される。そして、ＮＡＮＤ２１６は、第１入力端子及び第２入力端子に入力された信号に従って、セレクタ２２１の第１入力端子に信号を出力する機能を有する。

セレクタ２２１は２入力のマルチプレクサであり、第１入力端子にＮＡＮＤ２１６から出力される信号が供給され、第２入力端子にインバータ２３５から出力される信号が供給される。そして、セレクタ２２１は、制御信号ＲＥの電位がローレベルのとき、インバータ２１２の入力端子、トランスミッションゲート２１５の入力端子及びトランジスタ２２２の第１端子に、第１入力端子に入力された信号を出力する機能を有する。また、セレクタ２２１は、制御信号ＲＥの電位がハイレベルのとき、インバータ２１２の入力端子、トランスミッションゲート２１５の入力端子及びトランジスタ２２２の第１端子に、第２入力端子に入力された信号を出力する機能を有する。

インバータ２１２は、クロック信号ＣＬＫの電位がハイレベル、クロック信号ＣＬＫｂの電位がローレベルのとき、入力端子に供給された信号が有する電位の極性を反転させて、出力する機能を有する。出力された信号は、ＮＡＮＤ２１６の第２入力端子に供給される。また、インバータ２１２は、クロック信号ＣＬＫの電位がローレベル、クロック信号ＣＬＫｂの電位がハイレベルのとき、ハイインピーダンスとなり、ＮＡＮＤ２１６の第２入力端子への信号の供給を停止する機能を有する。

インバータ２１３は、トランスミッションゲート２１５の出力端子、及びＮＡＮＤ２１７の出力端子から供給される信号の電位の極性を反転させ、信号Ｑとして出力する機能を有する。また、インバータ２１３から出力される信号Ｑは、ＮＡＮＤ２１７の第１入力端子に供給される。

ＮＡＮＤ２１７は２入力のＮＡＮＤであり、第１入力端子にインバータ２１３から出力される信号が供給され、第２入力端子に制御信号ＲＥＳＥＴが供給される。そして、ＮＡＮＤ２１７は、第１入力端子及び第２入力端子に入力された信号に従って、インバータ２１３の入力端子に信号を出力する機能を有する。

トランジスタ２２２は、制御信号ＷＥの電位に従って、オン／オフが制御される。トランジスタ２２２は、記憶回路２０１のノードＮ＿Ｄの電位の、フローティングノードＦＮへの供給を制御する機能を有する。ノードＮ＿Ｄの電位は、記憶回路２０１が有するデータの１または０に対応する。

記憶回路２０２が有するフローティングノードＦＮは、データ記憶部である。トランジスタ２２２及び容量素子２２３により、フローティングノードＦＮの電位が保持される。フローティングノードＦＮの電位によりトランジスタ２３３のオン／オフが制御される。

記憶回路２０２の電荷保持特性を向上させるためには、トランジスタ２２２のオフ電流が、著しく小さいことが望ましい。トランジスタ２２２のオフ電流が小さいことで、フローティングノードＦＮからリークする電荷量を抑えることができる。単結晶シリコンのトランジスタと比較した、リーク電流が低いトランジスタとしては、酸化物半導体の薄膜で形成されたトランジスタが挙げられる。

酸化物半導体において、特に、電子供与体（ドナー）となる水分または水素等の不純物が低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄＯＳ）は、ｉ型（真性半導体）またはｉ型に限りなく近い。そのため、高純度化された酸化物半導体層にチャネル形成領域を有するトランジスタは、オフ電流が著しく小さく、信頼性が高く、トランジスタ２２２に好適である。

制御信号ＲＥにより、トランジスタ２３１及びトランジスタ２３２のオン／オフが制御される。トランジスタ２３１及びトランジスタ２３２は、電位ＶＤＤによる容量素子２３４での電荷の充放電を制御する機能を有する。制御信号ＲＥがローレベルのとき、トランジスタ２３１がオン、トランジスタ２３２がオフとなり、電位ＶＤＤによって容量素子２３４が充電される。

また、制御信号ＲＥがハイレベルのとき、トランジスタ２３１がオフ、トランジスタ２３２がオンとなる。このとき、トランジスタ２３３がオンのとき、容量素子２３４に充電された電荷が放電される。またトランジスタ２３３がオフのとき、容量素子２３４に充電された電荷が放電されない。この放電の有無を利用して、記憶回路２０２のフローティングノードＦＮに記憶されたデータは、容量素子２３４の電位に変換され、１または０に対応したデータとすることができる。容量素子２３４の電位は、インバータ２３５を介してセレクタ２２１の第２入力端子に出力する。

以上、図１３で説明したレジスタを有する半導体装置では、酸化物半導体を用いたトランジスタ２２２と、シリコンを用いたその他のトランジスタで回路を構成することができる。酸化物半導体を用いたトランジスタ２２２と、シリコンを用いたその他のトランジスタは、積層して設けることができる。そのため、図１３で説明したレジスタを有する半導体装置は、各トランジスタを連続した工程で作製することができ、１つのチップ上に作製することができる。

また、オフ電流の著しく小さい、酸化物半導体を用いたトランジスタ２２２を用いて不揮発性レジスタとする半導体装置は、磁気抵抗メモリ（ＭＲＡＭ：ＭａｇｎｅｔｏｒｅｓｉｓｔｉｖｅＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）を用いて不揮発性レジスタとする半導体装置と比較して、データの退避動作、及び復帰動作による消費電力（オーバーヘッド）を抑えることができる。これは、ＭＲＡＭでのデータの書き込みに要する電流が５０μＡ以上５００μＡ以下であるのに対し、酸化物半導体を用いたトランジスタを利用する図１３の不揮発性レジスタでは、容量素子への電荷の供給によりデータの書き込みを行っており、データの書き込みに要する電流をＭＲＡＭの１／１００程度にすることが可能である。よって、図１３で説明したレジスタを有する半導体装置では、オーバーヘッドと電源の遮断により削減される電力とが等しくなる電源の遮断時間、すなわち損益分岐時間（ＢＥＴ：ＢｒｅａｋＥｖｅｎＴｉｍｅ）を、ＭＲＡＭでレジスタを構成する場合より短くすることができる。

次いで図１４に、図１３に示すレジスタのタイミングチャートを示す。

通常動作（Ｔ１）では、ローレベルの電位を有する制御信号ＲＥにより、セレクタ２２１の出力信号としてＮＡＮＤ２１６の出力信号が選択される。このとき記憶回路２０１は、通常のＤフリップフロップとして機能することができる。

記憶回路２０２へのデータ書き込み期間（Ｔ２）は、クロック信号ＣＬＫの電位をハイレベルに固定して記憶回路２０１のデータ（Ｄ２）を確定すると共に、制御信号ＷＥの電位をハイレベルとする。このとき記憶回路２０２のフローティングノードＦＮは、記憶回路２０１のデータが反映された電位となり、記憶回路２０１に記憶したデータが記憶回路２０２に記憶される。

電源遮断期間（Ｔ３）は、ローレベルの電位とする制御信号ＷＥにより、フローティングノードＦＮの電位（データ）を保持する。このとき記憶回路２０２への電源電圧の供給を停止し、各制御信号はローレベルの電位とする。

電源復帰時（Ｔ４）には、電源電圧の供給を再開すると共に、制御信号ＲＥの電位をローレベルとすることで、容量素子２３４を充電する。なお、このときクロック信号ＣＬＫの電位は、ハイレベルに固定しておく。

記憶回路２０２からのデータの読み出し時（Ｔ５）は、制御信号ＲＥの電位をハイレベルとし、フローティングノードＦＮの電位に従った容量素子２３４の電荷の放電の有無が選択される。このとき、制御信号ＲＥの電位をハイレベルとすることにより、セレクタ２２１の出力信号としてインバータ２３５の出力信号を選択し、記憶回路２０２に記憶したデータが記憶回路２０１に読み出される。また、このとき記憶回路２０１は、クロック信号ＣＬＫの電位をハイレベルに固定して記憶回路２０２より読み出されたデータを固定しておく。

そして通常動作（Ｔ６）では、クロック信号ＣＬＫ及びデータ（Ｄ３）の入力を再開する。

以上、図１３及び図１４で説明したレジスタを有する半導体装置では、通常動作時において、揮発性レジスタとして機能する記憶回路２０１をＤフリップフロップとして動作させることができる。そのため、不揮発性レジスタとして機能する記憶回路２０２を追加する構成としても、動作の律速となる酸化物半導体を用いたトランジスタの影響を受けることなく、通常動作時の高速動作が可能なレジスタとすることができる。

また図１３及び図１４で説明したレジスタを有する半導体装置では、記憶回路２０２において、フローティングノードＦＮに保持された電位に従って、トランジスタ２３３の動作状態（オンまたはオフ）が選択され、その動作状態によって、０または１のデータが読み出される。そのため、電源遮断期間（Ｔ３）にフローティングノードＦＮで保持されている電荷量が多少変動していても、元のデータを正確に読み出すことが可能である。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態４）
本実施の形態では、上記実施の形態で説明したオフ電流の低いトランジスタの半導体層に用いることのできる酸化物半導体層について説明する。

トランジスタの半導体層中のチャネル形成領域に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）または亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎ及びＺｎを含むことが好ましい。また、それらに加えて、酸素を強く結びつけるスタビライザーを有することが好ましい。スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）及びアルミニウム（Ａｌ）の少なくともいずれかを有すればよい。

また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を有してもよい。

トランジスタの半導体層として用いられる酸化物半導体としては、例えば、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｚｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｉ−Ｚｎ系酸化物、Ｉｎ−Ｓｃ−Ｚｎ系酸化物、Ｉｎ−Ｙ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物等がある。

例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、あるいはＩｎ：Ｇａ：Ｚｎ＝２：１：３の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。

半導体層を構成する酸化物半導体膜に水素が多量に含まれると、酸化物半導体と結合することによって、水素の一部がドナーとなり、キャリアである電子を生じてしまう。これにより、トランジスタの閾値電圧がマイナス方向にシフトしてしまう。そのため、酸化物半導体膜の形成後において、脱水化処理（脱水素化処理）を行い酸化物半導体膜から、水素、または水分を除去して不純物が極力含まれないように高純度化することが好ましい。

なお、酸化物半導体膜への脱水化処理（脱水素化処理）によって、酸化物半導体膜から酸素が減少してしまうことがある。よって、脱水化処理（脱水素化処理）によって増加した酸素欠損を補填するため酸素を酸化物半導体膜に加える処理を行うことが好ましい。本明細書等において、酸化物半導体膜に酸素を供給する場合を、加酸素化処理と記す場合がある、または酸化物半導体膜に含まれる酸素を化学量論的組成よりも多くする場合を過酸素化処理と記す場合がある。

このように、酸化物半導体膜は、脱水化処理（脱水素化処理）により、水素または水分が除去され、加酸素化処理により酸素欠損を補填することによって、ｉ型（真性）化または実質的にｉ型（真性）である酸化物半導体膜とすることができる。なお、実質的に真性とは、酸化物半導体膜中にドナーに由来するキャリアが極めて少なく（ゼロに近く）、キャリア密度が１×１０^１７／ｃｍ^３以下、１×１０^１６／ｃｍ^３以下、１×１０^１５／ｃｍ^３以下、１×１０^１４／ｃｍ^３以下、１×１０^１３／ｃｍ^３以下であることをいう。

また、このように、ｉ型または実質的にｉ型である酸化物半導体膜を備えるトランジスタは、極めて優れたオフ電流特性を実現できる。例えば、酸化物半導体膜を用いたトランジスタがオフ状態のときのドレイン電流を、室温（２５℃程度）にて１×１０^−１８Ａ以下、好ましくは１×１０^−２１Ａ以下、更に好ましくは１×１０^−２４Ａ以下、または８５℃にて１×１０^−１５Ａ以下、好ましくは１×１０^−１８Ａ以下、更に好ましくは１×１０^−２１Ａ以下とすることができる。なお、トランジスタがオフ状態とは、ｎチャネル型のトランジスタの場合、ゲート電圧が閾値電圧よりも十分小さい状態をいう。具体的には、ゲート電圧が閾値電圧よりも１Ｖ以上、２Ｖ以上または３Ｖ以上小さければ、トランジスタはオフ状態となる。

次いで酸化物半導体膜の構造について説明する。

酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ（ＣＡｘｉｓＡｌｉｇｎｅｄＣｒｙｓｔａｌｌｉｎｅＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。

非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の酸化物半導体膜が典型である。

微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。

ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。以下、ＣＡＡＣ−ＯＳ膜について詳細な説明を行う。

ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：ＴｒａｎｓｍｉｓｓｉｏｎＥｌｅｃｔｒｏｎＭｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。

一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。

断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。

ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−ＲａｙＤｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。

一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ_４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。

以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。

なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。

また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。

なお、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。

ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。

なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。

（実施の形態５）
本実施の形態では、開示する発明の一態様に係る半導体装置のレジスタが有するトランジスタの断面の構造について、図面を参照して説明する。

図１５に、開示する発明の一態様に係る半導体装置の断面構造の一部を、一例として示す。なお、図１５では、上記実施の形態３で図示したトランジスタ２２２、トランジスタ２３２、及び容量素子２２３を、例示している。

また、本実施の形態では、トランジスタ２３２が、単結晶のシリコン基板に形成され、酸化物半導体を半導体層に用いたトランジスタ２２２が、トランジスタ２３２上に形成されている場合を例示している。トランジスタ２３２は、非晶質、微結晶、多結晶または単結晶である、シリコンまたはゲルマニウムなどの薄膜の半導体を半導体層に用いていても良い。

薄膜のシリコンを用いてトランジスタ２３２を形成する場合、プラズマＣＶＤ法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。

なお、上記実施の形態３で説明した半導体装置のレジスタが有するトランジスタのうち、トランジスタ２２２に酸化物半導体を用い、トランジスタ２３２を含むその他のトランジスタにシリコンを用いる場合、シリコンを用いたトランジスタの数に対し、酸化物半導体を用いたトランジスタの数は少なくて済む。よって、シリコンを用いたトランジスタ上にトランジスタ２２２を積層させることで、トランジスタ２２２のデザインルールを緩和させることができる。

このような、シリコンを用いたトランジスタと酸化物半導体を用いたトランジスタとを積層した構造では、半導体装置のチップ面積を縮小することができる。また一つの回路ブロックにおいて、シリコンを用いたトランジスタの数は、酸化物半導体を用いたトランジスタの数より多いため、実際の半導体装置のチップ面積は、シリコンを用いたトランジスタの数で決定される。またシリコンを用いたトランジスタで構成される揮発性レジスタと、シリコンを用いたトランジスタ及び酸化物半導体を用いたトランジスタで構成される不揮発性レジスタとを連続した工程として、１つのチップ上に作製することができる。

図１５では、半導体基板８００にｎチャネル型のトランジスタ２３２が形成されている。

半導体基板８００は、例えば、ｎ型またはｐ型の導電型を有するシリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、ＧａＰ基板、ＧａＩｎＡｓＰ基板、ＺｎＳｅ基板等）等を用いることができる。

また、トランジスタ２３２は、素子分離用絶縁膜８０１により、他のトランジスタと、電気的に分離されている。素子分離用絶縁膜８０１の形成には、選択酸化法（ＬＯＣＯＳ（ＬｏｃａｌＯｘｉｄａｔｉｏｎｏｆＳｉｌｉｃｏｎ）法）またはトレンチ分離法等を用いることができる。

具体的に、トランジスタ２３２は、半導体基板８００に形成された、ソース領域またはドレイン領域として機能する不純物領域８０２及び不純物領域８０３と、ゲート電極８０４と、半導体基板８００とゲート電極８０４の間に設けられたゲート絶縁膜８０５とを有する。ゲート電極８０４は、ゲート絶縁膜８０５を間に挟んで、不純物領域８０２と不純物領域８０３の間に形成されるチャネル形成領域と重なる。

トランジスタ２３２上には、絶縁膜８０９が設けられている。絶縁膜８０９には開口部が形成されている。そして、上記開口部には、不純物領域８０２、不純物領域８０３にそれぞれ接する配線８１０、配線８１１と、ゲート電極８０４に接する配線８１２とが形成されている。

そして、配線８１０は、絶縁膜８０９上に形成された配線８１５に接続されており、配線８１１は、絶縁膜８０９上に形成された配線８１６に接続されており、配線８１２は、絶縁膜８０９上に形成された配線８１７に接続されている。

配線８１５乃至配線８１７上には、絶縁膜８２０が形成されている。絶縁膜８２０には開口部が形成されており、上記開口部に、配線８１７に接続された配線８２１が形成されている。

そして、図１５では、絶縁膜８２０上にトランジスタ２２２及び容量素子２２３が形成されている。

トランジスタ２２２は、絶縁膜８２０上に、酸化物半導体を含む半導体膜８３０と、半導体膜８３０上の、ソース電極またはドレイン電極として機能する導電膜８３２及び導電膜８３３と、半導体膜８３０、導電膜８３２及び導電膜８３３上のゲート絶縁膜８３１と、ゲート絶縁膜８３１上に位置し、導電膜８３２と導電膜８３３の間において半導体膜８３０と重なっているゲート電極８３４と、を有する。なお、導電膜８３３は、配線８２１に接続されている。

また、ゲート絶縁膜８３１上において導電膜８３３と重なる位置に、導電膜８３５が設けられている。ゲート絶縁膜８３１を間に挟んで導電膜８３３及び導電膜８３５が重なっている部分が、容量素子２２３として機能する。

なお、図１５では、容量素子２２３がトランジスタ２２２と共に絶縁膜８２０の上に設けられている場合を例示しているが、容量素子２２３は、トランジスタ２３２と共に、絶縁膜８２０の下に設けられていても良い。

そして、トランジスタ２２２、容量素子２２３上に、絶縁膜８４１が設けられている。絶縁膜８４１には開口部が設けられており、上記開口部においてゲート電極８３４に接する導電膜８４３が、絶縁膜８４１上に設けられている。

なお、図１５において、トランジスタ２２２は、ゲート電極８３４を半導体膜８３０の片側において少なくとも有していれば良いが、半導体膜８３０を間に挟んで存在する一対のゲート電極を有していても良い。

トランジスタ２２２が、半導体膜８３０を間に挟んで存在する一対のゲート電極を有している場合、一方のゲート電極にはオンまたはオフを制御するための信号が与えられ、他方のゲート電極は、電位が他から与えられている状態であればよい。後者の場合、一対の電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタ２２２の閾値電圧を制御することができる。

また、半導体膜８３０は、単膜の酸化物半導体で構成されているとは限らず、積層された複数の酸化物半導体で構成されていても良い。例えば半導体膜８３０が、３層に積層されて構成されている場合のトランジスタ２２２の構成例を、図１６（ａ）、（ｂ）に示す。

図１６（ａ）に示すトランジスタ２２２Ａは、絶縁膜８２０などの上に設けられた半導体膜８３０と、半導体膜８３０と電気的に接続されている導電膜８３２、及び導電膜８３３と、ゲート絶縁膜８３１と、ゲート絶縁膜８３１上に半導体膜８３０と重畳するように設けられたゲート電極８３４と、を有する。

そして、トランジスタ２２２Ａでは、半導体膜８３０として、酸化物半導体層８３０ａ乃至酸化物半導体層８３０ｃが、絶縁膜８２０側から順に積層されている。

そして、酸化物半導体層８３０ａ及び酸化物半導体層８３０ｃは、酸化物半導体層８３０ｂを構成する金属元素の少なくとも１つを、その構成要素に含み、伝導帯下端のエネルギーが酸化物半導体層８３０ｂよりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下、真空準位に近い酸化物層である。さらに、酸化物半導体層８３０ｂは、少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。

なお酸化物半導体層８３０ｃは、図１６（ｂ）に示すトランジスタ２２２Ｂのように、導電膜８３２及び導電膜８３３の上層でゲート絶縁膜８３１と重畳させて設ける構成としてもよい。

（実施の形態６）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子部品に適用する例、及び該電子部品を具備する電子機器に適用する例について、図１７、図１８を用いて説明する。

図１７（ａ）では上述の実施の形態で説明した半導体装置を電子部品に適用する例について説明する。なお電子部品は、半導体パッケージ、またはＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。

上記実施の形態５の図１５に示すようなトランジスタで構成される半導体装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。

後工程は、図１７（ａ）に示す各工程を経ることで完了することができる。具体的には、前工程で得られる素子基板が完成（ステップＳ１）した後、基板の裏面を研削する（ステップＳ２）。この段階で基板を薄膜化することで、前工程での基板の反り等を低減し、部品としての小型化を図るためである。

基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う。そして、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳ３）。このダイボンディング工程におけるチップとリードフレームとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適した方法を選択する。なお、ダイボンディング工程におけるチップとリードフレームとの接着は、インターポーザ上にチップを搭載して行ってもよい。

次いでリードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する、ワイヤーボンディングを行う（ステップＳ４）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。

ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳ５）。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力から、内蔵される回路部やワイヤーを保護することができ、また水分や埃による特性の劣化を低減することができる。

次いでリードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳ６）。このめっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。

次いでパッケージの表面に印字処理（マーキング）を施す（ステップＳ７）。そして最終的な検査工程（ステップＳ８）を経て電子部品が完成する（ステップＳ９）。

以上説明した電子部品は、上述の実施の形態で説明した半導体装置を含む構成とすることができる。そのため、データの処理速度が向上し、且つデータの機密性の向上が図られた半導体装置を有する電子部品を実現することができる。該電子部品は、電源供給の停止及び復帰時のデータの処理速度が向上し、且つデータの機密性の向上が図られた半導体装置を含むため、低消費電力化及び利便性の向上が図られた電子部品である。

また、完成した電子部品の斜視模式図を図１７（ｂ）に示す。図１７（ｂ）では、電子部品の一例として、ＱＦＰ（ＱｕａｄＦｌａｔＰａｃｋａｇｅ）の斜視模式図を示している。図１７（ｂ）に示す電子部品７００は、リード７０１及び半導体装置７０３を示している。図１７（ｂ）に示す電子部品７００は、例えばプリント基板７０２に実装される。このような電子部品７００が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで電子部品が実装された基板（実装基板７０４）が完成する。完成した実装基板７０４は、電子機器等の内部に設けられる。

次いで、コンピュータ、携帯情報端末（携帯電話、携帯型ゲーム機、音響再生装置なども含む）、電子ペーパー、テレビジョン装置（テレビ、又はテレビジョン受信機ともいう）、デジタルビデオカメラなどの電子機器に、上述の電子部品を適用する場合について説明する。

図１８（ａ）は、携帯型の情報端末であり、筐体９０１、筐体９０２、第１の表示部９０３ａ、第２の表示部９０３ｂなどによって構成されている。筐体９０１と筐体９０２の少なくとも一部には、先の実施の形態に示す半導体装置を有する電子部品が設けられた実装基板が搭載されている。そのため低消費電力化及び利便性の向上が図られた携帯型の情報端末が実現される。

なお、第１の表示部９０３ａはタッチ入力機能を有するパネルとなっており、例えば図１８（ａ）の左図のように、第１の表示部９０３ａに表示される選択ボタン９０４により「タッチ入力」を行うか、「キーボード入力」を行うかを選択できる。選択ボタンは様々な大きさで表示できるため、幅広い世代の人が使いやすさを実感できる。ここで、例えば「キーボード入力」を選択した場合、図１８（ａ）の右図のように第１の表示部９０３ａにはキーボード９０５が表示される。これにより、従来の情報端末と同様に、キー入力による素早い文字入力などが可能となる。

また、図１８（ａ）に示す携帯型の情報端末は、図１８（ａ）の右図のように、第１の表示部９０３ａ及び第２の表示部９０３ｂのうち、一方を取り外すことができる。第１の表示部９０３ａもタッチ入力機能を有するパネルとし、持ち運びの際、さらなる軽量化を図ることができ、一方の手で筐体９０２を持ち、他方の手で操作することができるため便利である。

図１８（ａ）に示す携帯型の情報端末は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付または時刻などを表示部に表示する機能、表示部に表示した情報を操作または編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。

また、図１８（ａ）に示す携帯型の情報端末は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。

更に、図１８（ａ）に示す筐体９０２にアンテナやマイク機能や無線機能を持たせ、携帯電話として用いてもよい。

図１８（ｂ）は、電子ペーパーを実装した電子書籍９１０であり、筐体９１１と筐体９１２の２つの筐体で構成されている。筐体９１１及び筐体９１２には、それぞれ表示部９１３及び表示部９１４が設けられている。筐体９１１と筐体９１２は、軸部９１５により接続されており、該軸部９１５を軸として開閉動作を行うことができる。また、筐体９１１は、電源９１６、操作キー９１７、スピーカー９１８などを備えている。筐体９１１、筐体９１２の少なくとも一には、先の実施の形態に示す半導体装置を有する電子部品が設けられた実装基板が搭載されている。そのため、低消費電力化及び利便性の向上が図られた電子書籍が実現される。

図１８（ｃ）は、テレビジョン装置であり、筐体９２１、表示部９２２、スタンド９２３などで構成されている。テレビジョン装置９２０の操作は、筐体９２１が備えるスイッチや、リモコン操作機９２４により行うことができる。筐体９２１及びリモコン操作機９２４には、先の実施の形態に示す半導体装置を有する電子部品が設けられた実装基板が搭載されている。そのため、低消費電力化及び利便性の向上が図られたテレビジョン装置が実現される。

図１８（ｄ）は、スマートフォンであり、本体９３０には、表示部９３１と、スピーカー９３２と、マイク９３３と、操作ボタン９３４等が設けられている。本体９３０内には、先の実施の形態に示す半導体装置を有する電子部品が設けられた実装基板が搭載されている。そのため低消費電力化及び利便性の向上が図られたスマートフォンが実現される。

図１８（ｅ）は、デジタルカメラであり、本体９４１、表示部９４２、操作スイッチ９４３などによって構成されている。本体９４１内には、先の実施の形態に示す半導体装置を有する電子部品が設けられた実装基板が搭載されている。そのため、低消費電力化及び利便性の向上が図られたデジタルカメラが実現される。

以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置を有する電子部品が設けられた実装基板が搭載されている。このため、低消費電力化及び利便性の向上が図られた電子機器が実現される。

１００半導体装置
１１０命令キャッシュ
１２０命令レジスタ
１３０命令デコーダ
１３１デコーダ
１３２命令レジスタ制御回路
１３３命令カウンタ
１３４命令読出回路
１４０退避必要性判定回路
１４１アドレス判定回路
１４２退避不要アドレス判定回路
１４３電源オフ要求回路
１４４比較回路
１５０パワーゲーティング制御回路
１５１退避不要アドレス用レジスタ
１５２退避・復帰制御回路
１５３電源供給制御回路
１６０論理回路
１６１レジスタ
１６２揮発性レジスタ
１６３不揮発性レジスタ
２０１記憶回路
２０２記憶回路
２１１インバータ
２１２インバータ
２１３インバータ
２１４トランスミッションゲート
２１５トランスミッションゲート
２１６ＮＡＮＤ
２１７ＮＡＮＤ
２２１セレクタ
２２２トランジスタ
２２２Ａトランジスタ
２２２Ｂトランジスタ
２２３容量素子
２３１トランジスタ
２３２トランジスタ
２３３トランジスタ
２３４容量素子
２３５インバータ
３００半導体装置
３３０命令デコーダ
３３１デコーダ
３３４命令アドレス読出回路
３４０退避必要性判定回路
３４１退避不要アドレス判定回路
７００電子部品
７０１リード
７０２プリント基板
７０３半導体装置
７０４実装基板
８００半導体基板
８０１素子分離用絶縁膜
８０２不純物領域
８０３不純物領域
８０４ゲート電極
８０５ゲート絶縁膜
８０９絶縁膜
８１０配線
８１１配線
８１２配線
８１５配線
８１６配線
８１７配線
８２０絶縁膜
８２１配線
８３０半導体膜
８３０ａ酸化物半導体層
８３０ｂ酸化物半導体層
８３０ｃ酸化物半導体層
８３１ゲート絶縁膜
８３２導電膜
８３３導電膜
８３４ゲート電極
８３５導電膜
８４１絶縁膜
８４３導電膜
９０１筐体
９０２筐体
９０３ａ表示部
９０３ｂ表示部
９０４選択ボタン
９０５キーボード
９１０電子書籍
９１１筐体
９１２筐体
９１３表示部
９１４表示部
９１５軸部
９１６電源
９１７操作キー
９１８スピーカー
９２０テレビジョン装置
９２１筐体
９２２表示部
９２３スタンド
９２４リモコン操作機
９３０本体
９３１表示部
９３２スピーカー
９３３マイク
９３４操作ボタン
９４１本体
９４２表示部
９４３操作スイッチ

Claims

揮発性レジスタ及び不揮発性レジスタを有するレジスタが複数設けられた論理回路と、
命令レジスタを介して命令キャッシュに記憶された複数の命令を有する命令群を受信する命令デコーダと、
複数の前記命令のうち、前記論理回路で未実行の前記命令のオペコード及びオペランドをもとに、前記揮発性レジスタから前記不揮発性レジスタへのデータの退避が不要な退避不要アドレスを判定する退避必要性判定回路と、
前記退避不要アドレスに従って、前記論理回路でのデータの退避及び電源供給を制御するパワーゲーティング制御回路と、
を有する半導体装置。
請求項１において、前記命令デコーダは、
受信した複数の前記命令を順にデコードするデコーダと、
デコードされた前記命令を前記論理回路に送信する毎にカウント値をインクリメントする、命令カウンタと、
前記命令デコーダに電源オフ要求信号が与えられた時点での前記命令カウンタの前記カウント値に基づいて、前記デコーダから送信された前記オペコード及び前記オペランドを前記退避必要性判定回路に送信する命令読出回路と、
を有する半導体装置。
請求項１または２において、前記退避必要性判定回路は、
前記オペコードをもとに前記オペランドのアドレスがデスティネーションアドレスかソースアドレスかを前記オペコード毎に判定するアドレス判定回路と、
前記デスティネーションアドレスと前記ソースアドレスとの比較を行う比較回路を有し、前記比較回路で前記ソースアドレスと一致しない前記デスティネーションアドレスを前記退避不要アドレスとして前記パワーゲーティング制御回路に送信する退避不要アドレス判定回路と、
を有する半導体装置。
請求項１乃至３のいずれか一において、前記パワーゲーティング制御回路は、
前記退避不要アドレスを記憶する退避不要アドレス用レジスタと、
前記退避不要アドレスをもとに、退避・復帰制御信号を生成する退避・復帰制御回路と、
を有する半導体装置。
揮発性レジスタ及び不揮発性レジスタを有するレジスタが複数設けられた論理回路と、
命令レジスタを介して命令キャッシュに記憶された複数の命令を有する命令群を受信する命令デコーダと、
複数の前記命令のうち、未実行の前記命令の命令アドレスをもとに、前記揮発性レジスタから前記不揮発性レジスタへのデータの退避が不要な退避不要アドレスを判定する退避必要性判定回路と、
前記退避不要アドレスに従って、前記論理回路でのデータの退避及び電源供給を制御するパワーゲーティング制御回路と、
を有する半導体装置。
請求項５において、前記命令デコーダは、
受信した複数の前記命令を順にデコードするデコーダと、
デコードされた前記命令を前記論理回路に送信する毎にカウント値をインクリメントする、命令カウンタと、
前記命令デコーダに電源オフ要求信号が与えられた時点での前記命令カウンタの前記カウント値に基づいて、前記デコーダから送信された前記命令アドレスを前記退避必要性判定回路に送信する命令アドレス読出回路と、
を有する半導体装置。
請求項５または６において、前記退避必要性判定回路は、
前記命令アドレスに対応して決まるアドレスを前記退避不要アドレスとして前記パワーゲーティング制御回路に送信する退避不要アドレス判定回路、
を有する半導体装置。
請求項１乃至７のいずれか一において、前記不揮発性レジスタが有する記憶素子は、酸化物半導体層を有するトランジスタを用いて電荷の保持を行うことにより前記データを記憶する素子である、半導体装置。