DE112012004989B4 - Erweiterter Datenaufbewahrungsmodus für dynamische Speicher - Google Patents

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Abstract

Speichereinheit, die aufweist: – eine Vielzahl von dynamischen Speicherzellen, wobei jede der Speicherzellen eine entsprechende Bit-Leitung und eine entsprechende Wortleitung aufweist, die damit verbunden sind, um individuell auf die Speicherzellen zuzugreifen; – eine Wortleitungsschaltung, die mit zumindest einer Wortleitung verbunden ist; – eine Bit-Leitungsschaltung, die mit zumindest einer Bit-Leitung verbunden ist; – zumindest eine Steuerschaltung, die mit der Bit- und Wortleitungsschaltung verbunden ist, zum Speichern über die Bit-Leitungsschaltung, die Wortleitungsschaltung und die Bit- und Wortleitung von Zustandsinformationen in den Speicherzellen; und – zumindest ein Schaltelement zum Verbinden der Speicherzellen, der Bit- und Wortleitungsschaltung und der Steuerschaltung selektiv mit zumindest einer Stromversorgung als Funktion zumindest eines Steuersignals; – wobei das zumindest eine Steuersignal zum Trennen von der Wortleitungs- und Bit-Leitungsschaltung von der Stromversorgung, während gleichzeitig Zustandsinformationen in den Speicherzellen aufbewahrt werden, und zum Wiederherstellen der Stromversorgung ausschließlich für die Wortleitungs- und Bit-Leitungsschaltung, die zum Durchführen einer Aktualisierung der Speicherzellen verwendet werden, dient, – wobei die Wortleitung in Abhängigkeit von einem PD-Steuersignal mit einer Versorgungsspannung (VWL) verbunden wird und sich das PD-Steuersignal – in einem Tiefschlafmodus auf einem Massepotential befindet und – im Betrieb auf einem hohen Logikpegel (VDD) oder alternativ auf einem niedrigen Logikpegel (VWL) befindet.

Description

  • Technisches Gebiet
  • Die vorliegende Erfindung bezieht sich allgemein auf Speichersysteme.
  • Hintergrund
  • Die Entwicklung von datenintensiven Anwendungen in mobilen Umgebungen (z. B. Smartphones, Tablet-Computer und dergleichen) hat zu tragbaren elektronischen Systemen mit immer größeren dynamischen Speichern (z. B. dynamischen Direktzugriffsspeichern (dynamic random access memory, DRAM)) geführt. Ein typisches Betriebsmuster, dass diese Anwendungen zeigen, geht mit relativ kurzem Stoßbetrieb gefolgt von vergleichsweise längeren Bereitschaftszeiträumen einher. Aufgrund von Aktualisierungserfordernissen und Kriechverlust in Peripherieschaltungen verbrauchen DRAM selbst während der Bereitschaft sehr viel Strom und haben daher eine erhebliche Auswirkung auf die Akkulebensdauer solcher tragbarer elektronischer Systeme.
  • Im Besonderen müssen in einer DRAM-Zelle gespeicherte Daten aufgrund von Ladungsverlusten regelmäßig aktualisiert werden. Die verstrichene Zeit von dem Zeitpunkt, an dem Daten in eine DRAM-Zelle geschrieben werden, bis zu dem Zeitpunkt, unmittelbar bevor die Daten aufgrund von Ladungsverlusten beschädigt werden, wird als Datenaufbewahrungszeitraum des Speichers bezeichnet. Je länger der Datenaufbewahrungszeitraum ist, desto weniger häufig muss die Speicherzelle aktualisiert werden. Jeder Aktualisierungsvorgang in einem DRAM verbraucht Strom. Je länger der Datenaufbewahrungszeitraum ist, desto geringer ist daher der erforderliche Aktualisierungsstrom. Es ist wichtig zu beachten, dass nicht nur in den Speicherzellen Kriechverluste auftreten, sondern es auch in den DRAM-Peripherieschaltungen ständig zu Kriechverlusten kommt. Der durch Kriechverluste in Peripherieschaltungen verbrauchte Strom kann den durch Aktualisierungen verbrauchten in den Schatten stellen, im Besonderen bei eingebetteten DRAM einer Hochleistungs-DRAM-Technologie.
  • Strom wird aufgrund von Aktualisierungen (oder Datenaufbewahrung) und Kriechverlusten in Peripherieschaltungen selbst dann verbraucht, wenn nicht auf den Speicher zugegriffen wird (d. h. wenn sich der Speicher in einem Bereitschaftsmodus befindet). Der Bereitschaftsmodus wird häufig als Modus definiert, in dem nicht auf den Speicher zugegriffen wird (z. B. während eines Lese- oder Schreibvorgangs) und einige oder alle in dem Speicher gespeicherten Daten aufbewahrt werden. Bei einer stromintensiven Anwendung wird häufig der meiste Strom während der Bereitschaft verbraucht. Bei einer solchen Anwendung ist es wichtig, sowohl Kriechverluste in Peripherieschaltungen als auch den Aktualisierungsstrom so gering wie möglich zu halten. Aus US 2003/0214871 A1 ist ein Halbleiterspeicher bekannt, der eine Vielzahl von Speicherzellen und Schaltungsblöcken sowie einen Leistungsschalter und eine Refresh-Steuereinheit umfasst. In einem ersten Betriebszustand wird ein Refresh der Speicherzellen durchgeführt, in einem zweiten Betriebszustand wird die Stromversorgung von wenigstens einem Schaltungsblock abgeschaltet. Aus JP 2001126479 A ist ein Halbleiterspeicher bekannt, bei dem die Stabilität eines Treibers für eine Wortleitung dadurch verbessert wird, dass über einen PMOS-Transistor und einen NMOS-Transistor die Wortleitung auf ein boosting-Potential bzw. auf ein niedriges Potential gelegt wird. Aus US 2003/061536 A1 ist ein Verfahren zum Einstellen der Betriebsleistung eines Halbleiterspeichers beim Refresh bekannt. Ein besonders niedriger Stromverbrauch wird erreicht in einem Standby-Zustand, in welchem ein allgemeiner Refresh, ein Abschalten und ein Einschalten vorgesehen sind. Aus US 5 764 580 A ist ein Halbleiterbauelement bekannt, das einen Differenzverstärker und eine Steuerschaltung umfasst.
  • Der Erfindung liegt die Aufgabe zugrunde, den Stromverbrauch von Halbleiterspeichern weiter zu reduzieren. Diese Aufgabe wird erfindungsgemäß gelöst durch die Speichereinheit nach Anspruch 1 bzw. das Verfahren zum Vereinfachen eines Datenaufbewahrungsmodus in einer Speicherschaltung nach Anspruch 16. Bevorzugte Ausführungsformen der Erfindung sind Gegenstand der jeweiligen Unteransprüche.
  • Kurzdarstellung
  • Es wird ein Mechanismus zum Verringern des Gesamtstromverbrauchs in einem dynamischen Speicher (z. B. einem DRAM) bereitgestellt. Um dies zu erreichen, schalten Ausführungsformen der Erfindung während eines Tiefschlaf-Betriebsmodus, in dem keine Lese-, Schreib- oder Aktualisierungsvorgänge durchgeführt werden müssen, vorteilhafterweise die Stromversorgung von Speicherschaltungen, die die Bit-Leitungen treiben, und von sonstigen Peripherieschaltungen ab und ermöglichen gleichzeitig, dass die Speicherzellen ihren Zustand vorübergehend ohne Stromversorgung aufrechterhalten. Dieser Zustand wird hierin als Tiefschlaf (deep sleep) bezeichnet. Der Speicher wird folglich so eingerichtet, dass er lange Zeiträume des Tiefschlafs mit kurzen stoßweisen Aktualisierungen verzahnt, in denen die Stromversorgung nur wiederhergestellt wird, um einen Aktualisierungsvorgang durchzuführen.
  • Eine Speichereinheit kann eine oder mehrere Speicherzellen umfassen, wobei jede der Speicherzellen eine entsprechende Bit- und Wortleitung aufweist, die damit verbunden sind, um individuell auf die Speicherzellen zuzugreifen, wobei eine Wortleitungsschaltung mit zumindest einer Wortleitung verbunden ist und eine Bit-Leitungsschaltung mit zumindest einer Bit-Leitung verbunden ist. Die Speichereinheit beinhaltet des Weiteren zumindest eine Steuerschaltung, die mit der Bit- und Wortleitungsschaltung verbunden ist. Die Steuerschaltung ist in der Lage, über die Bit- und Wortleitungsschaltung und die Bit- und Wortleitung zu bewirken, dass Zustandsinformationen in den Speicherzellen gespeichert werden. Zumindest ein Schaltelement verbindet die Speicherzellen, die Bit- und Wortleitungsschaltung und die Steuerschaltung selektiv mit zumindest einer Stromversorgung als Funktion zumindest eines Steuersignals. Die Steuerschaltung erzeugt das Steuersignal zum Trennen von zumindest Abschnitten der Wortleitungs- und Bit-Leitungsschaltungen von der Stromversorgung, wobei gleichzeitig Zustandsinformationen in den Speicherzellen aufbewahrt werden.
  • Ein Verfahren zum Vereinfachen eines Datenaufbewahrungsmodus in einer Speicherschaltung, die eine Vielzahl von dynamischen Speicherzellen und Bit- und Wortleitungen beinhaltet, die mit den Speicherzellen verbunden sind, kann derart ausgelegt sein, dass jede der Speicherzellen zum individuellen Zugreifen auf die Speicherzellen ein einzigartiges Paar einer entsprechenden Bit-Leitung und einer entsprechenden Wortleitung aufweist, das dieser zugehörig ist. Das Verfahren beinhaltet den Schritt eines Verzahnens von langen Zeiträumen eines Betriebs der Speicherschaltung in einem ersten Modus beim Empfangen einer Anforderung, in den Datenaufbewahrungsmodus einzutreten, wobei die Stromversorgung zumindest für Schaltungen, die die Bit-Leitungen treiben, getrennt wird und die Speicherzellen ihre jeweiligen darin gespeicherten Zustandsinformationen aufbewahren, mit kurzem Stoßbetrieb der Speicherschaltung in einem zweiten Modus, wobei die Stromversorgung ausschließlich für Schaltungen wiederhergestellt wird, die zum Durchführen einer Aktualisierung der Speicherzellen verwendet werden, und die Speicherzellen aktualisiert werden.
  • Diese und andere Merkmale, Ziele und Vorteile der vorliegenden Erfindung werden aus der folgenden ausführlichen Beschreibung veranschaulichender Ausführungsformen davon ersichtlich, die in Zusammenhang mit den beigefügten Zeichnungen zu lesen ist.
  • Kurzbeschreibung der Zeichnungen
  • Ausführungsformen der Erfindung werden nun lediglich als Beispiel unter Bezugnahme auf die beigefügten Zeichnungen beschrieben, in denen:
  • 1 ein Blockschaltbild ist, das zumindest einen Abschnitt einer beispielhaften Speicherschaltung veranschaulicht, in der Techniken der vorliegenden Erfindung umgesetzt sein können;
  • 2 ein Ablaufplan ist, der zumindest einen Abschnitt einer beispielhaften Methodik zum Durchführen von regelmäßigen Aktivierungen und Aktualisierungen sowie zum Eintreten und zum Verlassen eines Datenaufbewahrungsmodus in einer Speicherschaltung gemäß einer Ausführungsform der Erfindung veranschaulicht;
  • 3A eine schematische Darstellung ist, die zumindest einen Abschnitt eines beispielhaften linearen Spannungsreglers, der in der Lage ist, eine Bit-Leitungsspannung zu erzeugen, die zur Verwendung mit der in 1 dargestellten veranschaulichenden Speicherschaltung geeignet ist, darstellt;
  • 3B eine schematische Darstellung ist, die zumindest einen Abschnitt eines beispielhaften linearen Spannungsreglers, der in der Lage ist, eine Bit-Leitungsspannung zu erzeugen, die zur Verwendung mit der in 1 dargestellten veranschaulichenden Speicherschaltung geeignet ist, gemäß einer weiteren Ausführungsform der Erfindung darstellt;
  • 4A eine schematische Darstellung ist, die zumindest einen Abschnitt einer beispielhaften Wortleitungs-Treiberschaltung gemäß einer Ausführungsform der Erfindung darstellt;
  • 4B eine schematische Darstellung ist, die zumindest einen Abschnitt einer beispielhaften Wortleitungs-Treiberschaltung gemäß einer alternativen Ausführungsform der Erfindung darstellt;
  • 5 eine schematische Darstellung ist, die zumindest einen Abschnitt einer beispielhaften Spannungspegel-Verschiebungsschaltung, die zur Verwendung in der in 4A dargestellten veranschaulichenden Wortleitungs-Treiberschaltung geeignet ist, gemäß einer Ausführungsform der Erfindung darstellt;
  • 6 ein Ablaufplan ist, der zumindest einen Abschnitt einer beispielhaften Methodik zum erheblichen Ausdehnen der Dauer des Tiefschlafmodus in einer Speicherschaltung gemäß einer Ausführungsform der Erfindung veranschaulicht;
  • 7 ein Ablaufplan ist, der zumindest einen Abschnitt einer beispielhaften Methodik zum erheblichen Ausdehnen der Dauer des Tiefschlafmodus in einer Speicherschaltung gemäß einer weiteren Ausführungsform der Erfindung veranschaulicht; und
  • 8 ein Blockschaubild ist, das zumindest einen Abschnitt eines beispielhaften Verarbeitungssystems veranschaulicht, das gemäß einem Aspekt der vorliegenden Erfindung ausgebildet ist.
  • Ausführliche Beschreibung
  • Ausführungsformen der vorliegenden Erfindung werden hierin im Zusammenhang mit veranschaulichenden Verfahren und Vorrichtungen zum Ausdehnen eines Aktualisierungszyklus in einem DRAM (z. B. eigenständig oder eingebettet) beschrieben. Es versteht sich jedoch, dass die Erfindung nicht auf die spezifischen Verfahren und Vorrichtungen beschränkt ist, die hierin veranschaulichend dargestellt und beschrieben werden. Vielmehr zielen Ausführungsformen der Erfindung allgemein auf Techniken zum Verringern von Kriechverlusten in Peripherieschaltungen in einem DRAM ab, wodurch die Häufigkeit von Aktualisierungsvorgängen verringert wird und der Stromverbrauch in dem DRAM in vorteilhafter Weise so weit wie möglich gesenkt wird. Auf diese Weise wird der Stromverbrauch, insbesondere während eines Bereitschaftsbetriebsmodus (z. B. eines Leerlaufmodus) des DRAM erheblich verringert. Zudem ist Fachleuten angesichts der Lehren hierin ersichtlich, dass zahlreiche Modifizierungen an den dargestellten Ausführungsformen vorgenommen werden können, die sich innerhalb des Rahmens der vorliegenden Erfindung befinden. Das heißt, es sind weder Beschränkungen im Hinblick auf die hierin beschriebenen spezifischen Ausführungsformen beabsichtigt, noch sollten diese abgeleitet werden.
  • Zur Beschreibung und Beanspruchung von Aspekten der Erfindung soll der Begriff MISFET so, wie er hierin verwendet wird, weit ausgelegt werden und jede Art von Metall-Isolator-Halbleiter-Feldeffekttransistor umfassen. Der Begriff MISFET soll zum Beispiel Halbleiter-Feldeffekttransistoren, die ein Oxidmaterial als Gate-Dielektrikum verwenden (d. h. MOSFETs), wie auch solche umfassen, bei denen dies nicht der Fall ist. Darüber hinaus soll der Begriff MISFET trotz einer Bezugnahme auf den Begriff „Metall” im Akronym MISFET auch Halbleiter-Feldeffekttransistoren umfassen, in denen das Gate aus einem Nichtmetall wie zum Beispiel Polysilicium ausgebildet ist.
  • Wenngleich Umsetzungen der hierin beschriebenen vorliegenden Erfindung mithilfe von p-Kanal-MISFETs (im Folgenden als „PFETs” bezeichnet) und n-Kanal-MISFETs (im Folgenden als „NFETs” bezeichnet) umgesetzt werden können, wie sie mithilfe eines komplementären Metalloxid-Halbleiter(CMOS)-Fertigungsprozesses ausgebildet werden können, versteht es sich, dass die Erfindung nicht auf solche Transistoreinheiten und/oder einen solchen Fertigungsprozess beschränkt ist und dass sonstige geeignete Einheiten wie zum Beispiel Bipolartransistoren (bipolar junction transistors, BJTs) usw. und/oder Fertigungsprozesse (z. B. bipolar, BiCMOS usw.) in ähnlicher Weise eingesetzt werden können, wie Fachleuten ersichtlich ist. Wenngleich Ausführungsformen der Erfindung üblicherweise in einem Silicium-Wafer gefertigt werden, können Ausführungsformen der Erfindung zudem alternativ in Wafern gefertigt werden, die sonstige Materialien aufweisen, darunter Gallium-Arsenid (GaAs), Indium-Phosphid (InP) usw., ohne auf diese beschränkt zu sein.
  • Als kurze Übersicht ist 1 ein Blockschaltbild, das zumindest einen Abschnitt einer beispielhaften Speicherschaltung 100 veranschaulicht, in der Techniken der vorliegenden Erfindung umgesetzt sein können. Die Speicherschaltung 100 beinhaltet eine Vielzahl von dynamischen Speicherzellen, die als DRAM-Zellen 102 (von denen nur eine ausdrücklich dargestellt wird) umgesetzt sein können, wobei jede DRAM-Zelle 102 mit einem einzigartigen Paar einer entsprechenden Bit-Leitung (BL) 104 und einer Wortleitung (WL) 106 verbunden ist, um selektiv auf die Zelle zuzugreifen. Bei der dargestellten Ausführungsform sind die Bit-Leitungen 104 im Wesentlichen vertikal in der Speicherschaltung 100 angeordnet, und die Wortleitungen sind im Wesentlichen horizontal angeordnet, wenngleich die Erfindung nicht auf eine spezifische Ausrichtung der jeweiligen Bit- und Wortleitungen beschränkt ist.
  • Bit-Pitch-Schaltungen 110 werden hierin allgemein so definiert, dass sie zumindest einen Leseverstärker zum Erkennen des Zustands von „ausgewählten” Speicherzellen 102, zumindest eine Schreibschaltung zum Schreiben des Zustands in „ausgewählte” Speicherzellen 102 und zumindest eine Vorladeschaltung zum Definieren der „Anfangs”-Spannung der Bit-Leitungen 104 aufweisen. Sonstige Ausführungsformen können zusätzliche Schaltungen beinhalten, beispielsweise Lese- und Schreibschaltungen, ohne auf diese beschränkt zu sein.
  • Traditionell werden die Wortleitungen 106 dazu verwendet, die Speicherzellen 102 auszuwählen (d. h. zu aktivieren), und die Bit-Leitungen 104 werden dazu verwendet, auf die Zellen zuzugreifen (d. h. zu lesen oder zu schreiben). Folglich wird auf eine bestimmte Speicherzelle zugegriffen, indem ein einzigartiges Wortleitung/Bit-Leitung-Paar entsprechend der jeweiligen Zelle zugesichert wird. Um selektiv auf einen bestimmten Teilsatz der Speicherzellen 102 zuzugreifen, beinhaltet die Speicherschaltung 100 des Weiteren eine Wortleitungs-Treiberschaltung 108 oder alternative Wortleitungsschaltungen, die mit der Vielzahl von Wortleitungen 106 verbunden sind, und Bit-Pitch-Schaltungen 110 oder alternative Bit-Leitungsschaltungen, die mit der Vielzahl von Bit-Leitungen 104 verbunden sind. Die Wortleitungs-Treiberschaltung 108 ist bevorzugt in der Lage, die Wortleitungen 106 auf einen vorgegebenen Spannungspegel als Funktion eines oder mehrerer Steuersignale festzulegen, wie sie zum Beispiel durch eine Steuerschaltung 112 bereitgestellt werden können, die in der Speicherschaltung 100 enthalten ist. Die Steuerschaltung 112 kann außerdem die Bit-Pitch-Schaltungen 110 mit einem oder mehreren Steuersignalen zum selektiven Lesen aus den oder Schreiben in die Speicherzellen 102 versorgen.
  • Die Wortleitungs-Treiberschaltung 108 ist bevorzugt so eingerichtet, dass sie mit einer ersten Versorgungsspannung, bei der es sich um VPP handeln kann, über einen ersten Schalter 114 oder eine alternative Schaltung verbunden werden kann, und sie ist so eingerichtet, dass sie mit einer zweiten Versorgungsspannung, bei der es sich um VDD handeln kann, über einen zweiten Schalter 116 verbunden werden kann. Die Wortleitungs-Treiberschaltung 108 wird außerdem bevorzugt mit einer dritten Versorgungsspannung, bei der es sich um VWL handeln kann, und einer vierten Versorgungsspannung verbunden, bei der es sich um VSS oder Massespannung handeln kann. Bei einer Ausführungsform ist VPP erheblich größer als VDD (z. B. beträgt VPP etwa 2,0 Volt, und VDD beträgt etwa 1,0 Volt). Bei einer weiteren Ausführungsform ist VWL geringer als VSS (z. B. beträgt VSS etwa null Volt, und VWL beträgt etwa –300 Millivolt (mV)). Gleichermaßen sind die Bit-Pitch-Schaltungen 110 und die Steuerschaltung 112 bevorzugt für eine Verbindung mit VDD über einen dritten Schalter 118 bzw. einen vierten Schalter 120 eingerichtet. Durch Öffnen eines oder mehrerer der Schalter 114, 116, 118 und 120 kann auf diese Weise eine oder mehrere der entsprechenden Schaltungen, die damit verbunden sind, selektiv deaktiviert werden (d. h. von ihren jeweiligen Spannungsversorgungen getrennt werden), beispielsweise während eines Tiefschlaf-Betriebsmodus. Wie im Folgenden ausführlicher erläutert wird, verbraucht der Tiefschlafmodus im Idealfall überhaupt keinen Strom, da alle Peripherieschaltungen von ihren jeweiligen Stromversorgungen getrennt sind.
  • Wenngleich die Schalter 114, 116, 118 und 120 in 1 als einpolige Einschalter (single-pole single-throw, SPST) dargestellt werden, versteht es sich, dass eine solche Darstellung rein gedanklich ist und dass die jeweiligen Schaltfunktionen mithilfe eines beliebigen geeigneten Mittels umgesetzt werden kann, das Fachleuten bekannt ist. Beispielsweise wird bei einer bevorzugten Ausführungsform jeder der Schalter 114, 116, 118 und 120 mithelfe einer oder mehrerer (der Übersichtlichkeit halber nicht ausdrücklich dargestellter) Transistoreinheiten umgesetzt. Bei einer Transistorumsetzung ist jeder Schalter dazu eingerichtet, als Funktion des Steuersignals, das dorthin zugeführt wird, ein Steuersignal zu empfangen und zwei (oder mehr) Schaltungsknoten elektrisch zu verbinden. Wenngleich sie so dargestellt werden, dass sie sich außerhalb der jeweiligen funktionalen Gruppen befinden, mit denen die Schalter 114, 116, 118 und 120 verbunden sind, können diese funktionalen Gruppe zudem einen oder mehrere der Schalter enthalten. Beispielsweise kann die Funktionalität des Schalters 118 in den Bit-Pitch-Schaltungen 110 enthalten sein.
  • Jede DRAM-Zelle 102 weist bevorzugt ein Speicherelement 122 auf, das bei dieser Ausführungsform einen Speicherkondensator und eine Zugriffseinheit 124 aufweist, die bei dieser Ausführungsform eine NFET-Einheit aufweist. Im Besonderen ist ein erster Anschluss des Speicherkondensators 122 für eine Verbindung mit einer ersten Spannungsquelle eingerichtet, bei der es sich um VSS oder Masse handeln kann, ein zweiter Anschluss des Speicherkondensators ist mit einer Source (S) des NFET 124 an einem Knoten 126 verbunden, ein Drain (D) des NFET 124 ist für eine Verbindung mit einer entsprechenden Bit-Leitung 104 eingerichtet, und ein Gate (G) des NFET 124 ist für eine Verbindung mit einer entsprechenden Wortleitung 106 eingerichtet. Es ist zu erkennen, dass, da eine MISFET-Einheit von Natur aus symmetrisch und folglich bidirektional ist, die Zuweisung von Source- und Drain-Bezeichnungen in der MISFET-Einheit im Grunde willkürlich ist. Daher können die Source und der Drain hierin allgemein als erster bzw. zweiter Source/Drain-Bereich bezeichnet werden, wenn „Source/Drain” in diesem Zusammenhang eine Source oder einen Drain kennzeichnet.
  • Ohne die Auswirkungen eines Kriechverlusts zu berücksichtigen, wenn der NFET 124 ausgeschaltet wird, beispielsweise wenn sich die Wortleitung 106 auf einem niedrigen Logikpegel befindet (z. B. null Volt), schwebt der Knoten 126 idealerweise im Wesentlichen, und die in dem Kondensator 122 gespeicherte Ladung wird unbegrenzt gespeichert, selbst wenn die Stromversorgung der Speicherschaltung 100 entfernt wird. Wenn jedoch vor allem Kriechverlusteigenschaften des NFET 124 und in geringerem Ausmaß des Speicherkondensators 122 berücksichtigt werden, kann in der Praxis abhängig von der Kombination der Bit-Leitung 104, der Wortleitung 106 und der VSS-Spannungen ein in dem Kondensator 122 gespeicherter hoher Logikpegel letztendlich gegen VSS und ein niedriger Logikpegel gegen VDD entladen.
  • Da die DRAM-Zellen Ladung nur speichern und anders als ein statischer Direktzugriffsspeicher (static random access memory, SRAM) keinen Strom für eine Zustandsspeicherung benötigen, ist es möglich, die Stromversorgung zu den Zellen und ihren umgebenden Schaltungen ohne Zustandsverlust vorübergehend zu unterbrechen. Daher kann ein DRAM-Makro den Zustand vorübergehend im Wesentlichen ohne Strom aufrechterhalten. Ein Datenaufbewahrungsmodus für den DRAM wie auch sonstige dynamische Speicher wird bevorzugt so eingerichtet, dass er lange Zeiträume des Tiefschlafs, die üblicherweise von 100 Mikrosekunden (μs] bis 30 Millisekunden (ms) dauern, in denen die Stromversorgung zu den Schaltungen, die die Bit-Leitungen treiben (z. B. die Bit-Pitch-Schaltungen 110), unterbrochen wird und jede Speicherzelle ausreichend Ladung aufrechterhält, um ihren Zustand zu definieren, mit kurzen, stoßweisen Aktualisierungen verzahnt, in denen die Stromversorgung ausschließlich zu Schaltungen wiederhergestellt wird, die für diesen Aktualisierungsvorgang entscheidend sind, sodass jede Speicherzelle in Vorbereitung auf einen nachfolgenden Tiefschlaf-Zeitraum geladen/wiederherstellt werden kann.
  • Mit der geringfügigen Ausnahme einiger weniger Schaltungen, die eingeschaltet bleiben würden, wie etwa einer Spannungsquelle, die in der Lage ist, die Wortleitungsspannung VWL zu erzeugen, kann eine Speicherschaltung (z. B. ein DRAM-Makro) den Zustand fast ohne Strom aufrechterhalten. In einem solchen Datenaufbewahrungsmodus wechselt die Speicherschaltung gemäß einer Ausführungsform der Erfindung bevorzugt zwischen einem ersten Modus, bei dem es sich um einen Tiefschlafmodus handeln kann, in dem die Stromversorgung zu einer Mehrzahl von funktionalen Gruppen darin unterbrochen wird, und einem zweiten Modus ab, bei dem es sich um einen Aktualisierungsbetriebsmodus handeln kann, in dem Leseverstärker in der Speicherschaltung eingeschaltet sind. Der Tiefschlafmodus hat bevorzugt eine erste Dauer (z. B. etwa 100 μs bis etwa 500 μs bei eingebetteter DRAM-Technologie), die wesentlich länger als eine zweite Dauer des Aktualisierungsbetriebsmodus ist (z. B. etwa 2 μs; eine Aktualisierung von 1.000 Wortleitungen in 2 Nanosekunden (ns) in einem veranschaulichenden eingebetteten DRAM-Makro von 1 Megabyte (MB)). Eine beispielhafte Datenaufbewahrungsmethodik gemäß einer Ausführungsform der Erfindung wird im Zusammenhang mit 2 ausführlicher beschrieben.
  • Im Besonderen ist 2 ein Ablaufplan, der zumindest einen Abschnitt einer beispielhaften Methodik 200 zum Durchführen von regelmäßigen Aktivierungen und Aktualisierungen aus einem Tiefschlaf und zum Eintreten in einen und Verlassen eines Datenaufbewahrungsmodus in einer Speicherschaltung (z. B. der in 1 dargestellten Speicherschaltung 100) gemäß einer Ausführungsform der Erfindung veranschaulicht. Unter Bezugnahme auf 2 beginnt ein erster Abschnitt des Verfahrens 200 durch Eintreten in einen DRAM-Aufbewahrungsmodus aus einem Aktivmodus in Schritt 202. Es ist zu erkennen, dass die Wahl, in den Datenaufbewahrungsmodus einzutreten oder ihn zu verlassen, durch eine Systemsteuerlogik (die sich z. B. in der DRAM-Steuerschaltung 112 in 1 oder außerhalb davon befinden kann) gesteuert wird. Beim Eintreten in den Datenaufbewahrungsmodus von Schritt 202 aus werden sämtliche Speicherzellen in der Speicherschaltung (z. B. dem DRAM-Makro) in Schritt 204 aktualisiert. Nachdem alle Speicherzellen aktualisiert worden sind, werden sämtliche Stromquellen, abgesehen von denjenigen, die für den Tiefschlafmodus entscheidend sind (z. B. VWL) von ihren jeweiligen Speicherschaltungen in Schritt 206 getrennt. Ein Zähler, bei dem es sich um einen Schlafzeitzähler handeln kann, oder ein alternatives Zeiterfassungselement, wird anschließend in Schritt 208 initialisiert. Bei dieser Ausführungsform wird ein Schlafzeitzähler bevorzugt auf null gesetzt, wenngleich die Erfindung nicht darauf beschränkt ist, die verstrichene Zeit auf diese Weise zu erfassen. Da die Schaltungen in dieser Ausführungsform nur über eine Erfassung von Zyklen und nicht von absoluter Zeit verfügen, sind es im Grunde die Zyklen, die gezählt werden, wenngleich solche Zyklen einem endlichen Zeitraum entsprechen; und zwar dem Datenaufbewahrungszeitraum. An diesem Punkt tritt das Verfahren 200 in eine Tiefschlafschleife 210 ein, die im Folgenden ausführlicher beschrieben wird.
  • Während der Tiefschlafschleife 210 wird der Zustand in jeder der Speicherzellen aufrechterhalten. Bei einer Ausführungsform ist der Wortleitungstreiber 108 (siehe 1) in der Lage, jede der Wortleitungen 106 auf einen negativen Spannungspegel (z. B. –250 mV) zu treiben. Dies gewährleistet, dass sich die Zugriffseinheit (z. B. der NFET 124 in 1) in jeder der Speicherzellen nicht einschaltet oder unterhalb des Schwellenwerts arbeitet und dadurch der Kriechverlust verringert wird. Gemäß einer weiteren Ausführungsform ist ein Wortleitungstreiber in der Lage, jede der Wortleitungen 106 gegen Masse zu treiben.
  • Bei einer alternativen Ausführungsform kann eine lokale Bit-Leitung in ihrem Vorladezustand auf Massepotential verbleiben, und die Knoten sonstiger Peripherieschaltungen entladen/leiten gegen Masse ab (nachdem die Peripherieschaltungen von ihren jeweiligen Stromversorgungen getrennt worden sind) und verbleiben dort. So kann bei einem eingebetteten DRAM vorgegangen werden und ein auf Masse bezogenes Erfassungsschema (grounded sensing scheme) nach dem Stand der Technik genutzt werden, wodurch die Bit-Leitung auf Masse vorgeladen wird. Wenngleich diese bevorzugte Ausführungsform eine Bit-Leitung behandelt, die auf Masse vorgeladen ist, ist offensichtlich/wird in Betracht gezogen, dass bei Bit-Leitungen, die auf VDD vorgeladen sind, relative Versorgungsspannungen, die die Wortleitungstreiber 108, DRAM-Steuerschaltungen 112 und Bit-Pitch-Schaltungen 110 antreiben, neu angeordnet werden können, sodass VDD zur neuen Masse wird (bei der bevorzugten Ausführungsform), wohin die Schaltungsknoten im Tiefschlaf laden/abfallen/übertragen.
  • Ferner wird außerdem in Betracht gezogen, dass die lokale Bit-Leitung auf die halbe Untergruppenspannung (d. h. VBLH/2) getrieben werden kann, bevorzugt definiert als in der Mitte zwischen den typischen Spannungen der Speicherzelle mit den Logikpegeln „0” und „1”, wie es üblicherweise bei einem eigenständigen DRAM der Fall wäre.
  • In der Tiefschlafschleife 210 wird der Schlafzeitzähler in Schritt 212 hochgezählt, bevorzugt um eins. Es ist zu erkennen, dass gemäß sonstigen Ausführungsformen der Schlafzeitzähler in Schritt 208 mit einem vorgegebenen Wert initialisiert und dann in Schritt 212 für jedes Durchlaufen der Tiefschlafschleife herabgezählt werden kann (z. B. um eins oder um einen anderen Wert). Nach dem Hochzählen des Schlafzeitzählers wird in Schritt 214 eine Überprüfung durchgeführt, um zu ermitteln, ob eine externe Aktivierungsanforderung empfangen worden ist (d. h. ob das System den DRAM verwenden möchte).
  • Wenn eine externe Aktivierungsanforderung empfangen wird, verlässt die Prozesssteuerung die Tiefschlafschleife 210 und fährt mit Schritt 216 fort, in dem alle DRAM-Stromversorgungen in Vorbereitung auf einen Aktivbetriebsmodus der Speicherschaltung aktiviert werden. Als Nächstes werden sämtliche Speicherzellen in der Speicherschaltung in Schritt 218 aktiviert, wonach das Verfahren 200 in Schritt 220 in einen Aktivbetriebsmodus eintritt. Anschließend gibt das System vor, wann (zur Stromeinsparung) in den Datenaufbewahrungsmodus zurückzukehren ist. In diesem Fall beginnt der Prozess wie zuvor mit Schritt 202.
  • Wenn keine Aktivierungsanforderung empfangen wird, wie in Schritt 214 ermittelt, fährt die Tiefschlafschleife 210 fort, indem sie in Schritt 222 den Schlafzeitzähler überprüft, um zu ermitteln, ob die Speicherzellen aktualisiert werden müssen. Dies kann zum Beispiel durch Vergleichen des Werts des Schlafzeitzählers mit einer vorgegebenen Zahl erreicht werden, die eine Höchstlänge eines Aktualisierungszyklus der Speicherschaltung angibt. Wenn der längste Aktualisierungszeitraum nicht erreicht worden ist, kehrt das Verfahren 200 zu Schritt 212 zurück, wo der Schlafzeitzähler (in Schritt 212) hochgezählt wird, und der nächste Durchlauf der Tiefschlafschleife 210 wird verarbeitet.
  • Wenn der längste Aktualisierungszeitraum erreicht worden ist, wie durch Überprüfen des Schlafzeitzählers 222 anhand eines vorgegebenen Schwellenwerts ermittelt wird, verlässt das Verfahren 200 die Tiefschlafschleife 210, und die Prozesssteuerung wird in Schritt 224 wieder aufgenommen, wo die DRAM-Stromversorgungen, die ausschließlich zum Durchführen eines Speicheraktualisierungsvorgangs verwendet werden, aktiviert werden (z. B. VPP, VBLH und VDD, die einem Zeilenadressenzähler in der Wortleitungs-Treiberschaltung zugehörig sind). Als Nächstes werden sämtliche Speicherzellen in der Speicherschaltung (z. B. dem DRAM-Makro) in Schritt 226 auf herkömmliche Weise aktualisiert. Nach dem Durchführen des Aktualisierungsvorgangs kehrt die Speicherschaltung in Schritt 228 aus dem DRAM-Aktualisierungsmodus in den Tiefschlafmodus zurück, wodurch ein zweiter Abschnitt des Verfahrens 200 ausgelöst wird.
  • Der zweite Abschnitt des Verfahrens 200 beginnt durch das Zurückkehren in den Tiefschlafmodus aus dem DRAM-Aktualisierungsmodus in Schritt 228. Um in den Tiefschlafmodus zurückzukehren, werden bevorzugt sämtliche Stromquellen, abgesehen von denjenigen, die für den Tiefschlafmodus entscheidend sind (z. B. VWL) von ihren jeweiligen Speicherschaltungen in Schritt 206 getrennt. Wie aus 2 ersichtlich wird, ähnelt dieser zweite Abschnitt des Verfahrens 200 folglich dem ersten Abschnitt mit der Ausnahme, dass der in Schritt 204 durchgeführte Aktualisierungsvorgang weggelassen wird. Anschließend fährt das Verfahren 200, wie zuvor beschrieben, durch Initialisieren des Schlafzeitzählers oder eines alternativen Zeiterfassungselements fort, indem der Schlafzeitzähler in Schritt 208 auf einen vorgegebenen Wert gesetzt wird; bei dieser Ausführungsform null, wenngleich die Erfindung nicht auf einen bestimmten Initialisierungswert beschränkt ist. Dann geht das Verfahren 200 in die Tiefschlafschleife 210 über.
  • Wie zuvor angemerkt, wechselt die veranschaulichende Speicherschaltung in einem Datenaufbewahrungsmodus der Art, die oben in Zusammenhang mit 2 beschrieben worden ist, zwischen einem Tiefschlafmodus und einem Aktualisierungsbetriebsmodus ab. Die Dauer der Zeit, die in dem Tiefschlafmodus verbracht wird (z. B. 100 μs bis 500 μs bei einem beispielhaften eingebetteten DRAM) ist bevorzugt erheblich länger als die Dauer der Zeit, die in dem Aktualisierungsbetriebsmodus verbracht wird (z. B. etwa 2 μs bei einem beispielhaften eingebetteten DRAM). Im Wesentlichen wäre bevorzugt ein linearer Regler erforderlich, der mit den oben genannten Zeitkonstanten arbeitet, um in weniger als etwa 5 μs zyklisch zwischen dem Tiefschlafmodus (d. h. der Abschaltung der Stromversorgung), in dem die Stromversorgung zu einer Mehrzahl von funktionalen Gruppen abgeschaltet ist, und dem Aktualisierungsbetriebsmodus zu wechseln, in dem Leseverstärker – die in den Bit-Pitch-Schaltungen 110 enthalten sind – in der Speicherschaltung eingeschaltet sind.
  • Nur als Beispiel und ohne Beschränkung der Allgemeinheit ist 3A eine schematische Darstellung, die zumindest einen Abschnitt eines beispielhaften linearen Spannungsreglers 300, der in der Lage ist, eine geregelte Spannung zu erzeugen, bei der es sich um eine Bit-Leitungsspannung, VBHL, handeln kann, die zur Verwendung mit der in 1 dargestellten veranschaulichenden Speicherschaltung 100 geeignet ist, darstellt. Der lineare Regler 300 ist bevorzugt in den in 1 dargestellten Bit-Pitch-Schaltungen 110 (z. B. dargestellt durch den Schalter 118) enthalten. Wie Fachleuten bekannt ist, arbeitet ein linearer Regler mithilfe einer spannungsgesteuerten Stromquelle (üblicherweise mithilfe einer aktiven Transistoreinheit umgesetzt, die entweder in ihrem linearen oder Sättigungsbereich arbeitet), um zu erzwingen, dass eine im Wesentlichen feste Spannung an einem Ausgang des Reglers auftritt. Eine Steuerschaltung überwacht (d. h. erfasst) die Ausgangsspannung und passt die Stromquelle so an, wie es durch die Ausgangslast gefordert wird, um die Ausgangsspannung auf einem vorgegebenen Pegel zu halten. Der Auslegungsgrenzwert der Stromquelle definiert den Maximallaststrom, den der Regler beziehen kann und bei dem er die Regelung aufrechterhalten kann.
  • Wie in 3A dargestellt, beinhaltet der beispielhafte lineare Regler 300 einen Komparator 302, einen Impulszerhacker 304 oder eine alternative Steuerschaltung und eine PFET-Einheit 306 oder eine alternative spannungsgesteuerte Stromquelle. Der PFET 306 beinhaltet eine Source, die für eine Verbindung mit einer Eingangsspannung eingerichtet ist, bei der es sich in dieser Ausführungsform um VDD handelt, einen Drain, der dazu eingerichtet ist, eine geregelte Ausgangsspannung, VBLH, an einem Ausgangsknoten OUT des Reglers zu erzeugen, und ein Gate, das dazu eingerichtet ist, ein Steuersignal zu empfangen, das ihm zugeführt wird. Der Komparator 302 ist in der Lage, ein Bezugssignal, VREF, an einem ersten Eingang zu empfangen, bei dem es sich um einen invertierenden (–) Eingang handeln kann. Bei der VREF kann es sich in einem Aktivmodus um einen beliebigen festen oder teilweise variablen Wert handeln, üblicherweise etwa 0,8 V, wenn VDD 1,0 V beträgt. Während des VBLH/2-Modus wird der Wert der VREF auf den halben Ausgangswert festgelegt. Dies kann durch Verwendung eines einfachen Widerstandsteilers erreicht werden, wenngleich die Erfindung alternative Spannungserzeugungsmittel in Betracht zieht. Ein zweiter Eingang, bei dem es sich um einen nichtinvertierenden (+) Eingang des Komparators 302 handeln kann, ist mit dem Drain des PFET 306 an dem Knoten OUT verbunden und überwacht die Ausgangsspannung VBLH des Reglers 300.
  • Der Komparator 302 ist des Weiteren in der Lage, ein Signal, CMP, an einem Ausgang davon zu erzeugen, das eine Differenz zwischen dem Bezugssignal VREF und dem Reglerausgangssignal VBLH angibt. Der Impulszerhacker 304 ist in der Lage, das Komparatorausgangssignal CMP zu empfangen und das Steuersignal als Funktion davon zu erzeugen, das dem Gate des PFET 306 zugeführt wird, um die Ausgangsspannung VBLH des Reglers 300 zu steuern. Der Komparator 302, der Impulszerhacker 304 und der PFET 306 bilden gemeinsam ein Regelsystem mit geschlossenem Regelkreis.
  • Bei dem Komparator 302 handelt es sich bevorzugt um einen digitalen Komparator, der dazu eingerichtet ist, ein Taktsignal, CLK, zu empfangen, und in der Lage ist, Vergleichsausgangssignalwerte zu erzeugen, die mit dem Taktsignal synchronisiert werden. Der lineare Regler 300 ist außerdem dazu eingerichtet, ein Steuersignal, SLEEP, zu empfangen, das einen Betriebsmodus angibt, in dem der Regler eingesetzt wird. Wenn zum Beispiel das Signal SLEEP zugesichert wird (z. B. ein hoher Logikpegel), was einen Betrieb in einem Tiefschlafmodus angeben kann, kann die Abgabe der Ausgangsspannung VBLH an die Speicherschaltung direkt unterbrochen werden, in dem der PFET 306 deaktiviert wird, beispielsweise indem erzwungen wird, dass der Impulszerhacker 304 ein logisches Hoch-Signal ausgibt, das dem Gate des PFET 306 zugeführt wird, und der Komparator 302 wird bevorzugt deaktiviert, wodurch der Stromverbrauch in dem Regler 300 abgeschaltet wird. Wenn der PFET 306 ausgeschaltet ist, schwebt der Ausgangsknoten OUT des Reglers 300 im Wesentlichen, und daher fällt die Ausgangsspannung VBLH letztendlich fast auf GND.
  • Im Besonderen ist 3B nur als Beispiel eine schematische Darstellung, die zumindest einen Abschnitt eines beispielhaften linearen Spannungsreglers 350, der in der Lage ist, eine Bit-Leitungsspannung, VBLH, zu erzeugen, die zur Verwendung mit der in 1 dargestellten veranschaulichenden Speicherschaltung 100 geeignet ist, darstellt. Der lineare Regler 350 ist bevorzugt in den Bit-Pitch-Schaltungen 110 in der Speicherschaltung 100 enthalten. Der lineare Regler 350 weist wie der in 3A dargestellte Regler 300, bevorzugt einen Komparator 352, bei dem es sich um einen digitalen Komparator handeln kann, einen Impulszerhacker 354 oder eine alternative Steuerschaltung und eine PFET-Einheit 356 oder eine alternative spannungsgesteuerte Stromquelle auf. Der PFET 356, bei dem es sich um eine Leistungs-FET-Einheit handeln kann, beinhaltet eine Source, die für eine Verbindung mit einer Eingangsspannung eingerichtet ist, bei der es sich in dieser Ausführungsform um VDD handelt, einen Drain, der so eingerichtet ist, dass er eine geregelte Ausgangsspannung, VBLH, an einem Ausgangsknoten OUT des Reglers erzeugt, und ein Gate, das so eingerichtet ist, dass es ein erstes Steuersignal empfängt, das ihm zugeführt wird.
  • Der Komparator 352 ist in der Lage, ein Bezugssignal, VREF, an einem ersten Eingang davon zu empfangen, bei dem es sich um einen invertierenden (–) Eingang handeln kann. Ein zweiter Eingang des Komparators 352, bei dem es sich um einen nichtinvertierenden (+) Eingang handeln kann, ist mit dem Drain des PFET 356 an dem Knoten OUT verbunden und überwacht die Ausgangsspannung VBLH des Reglers 350. Der Komparator 352 ist des Weiteren in der Lage, ein Signal, CMP, an einem Ausgang davon zu erzeugen, das eine Differenz zwischen dem Bezugssignal VREF und dem Reglerausgangssignal VBLH angibt. Der Impulszerhacker 354 ist in der Lage, das Komparatorausgangssignal CMP zu empfangen und das erste Steuersignal, das dem Gate des PFET 356 zugeführt wird, als Funktion davon zu erzeugen, um die Ausgangsspannung VBLH des Reglers 350 zu steuern. Der Komparator 352, der Impulszerhacker 354 und der PFET 356 bilden gemeinsam ein Regelsystem mit geschlossenem Regelkreis.
  • Der lineare Regler 350 ist wie der Regler 300 außerdem dazu eingerichtet, ein Steuersignal, SLEEP, zu empfangen, das einen Betriebsmodus des Reglers angibt. Beispielsweise wird in einem Tiefschlaf-Betriebsmodus bevorzugt das Signal SLEEP zugesichert (z. B. ein hoher Logikpegel). Anstatt das Signal SLEEP direkt dem Impulszerhacker 354 zuzuführen, wie bei dem Regler 300, empfängt der Impulszerhacker das Steuersignal SLEEP nicht direkt, und daher wird der PFET 356 während des Tiefschlafmodus nicht deaktiviert. Stattdessen geht der Tiefschlafmodus für den linearen Regler 350 mit einer Senkung der Ausgangsspannung VBLH im Vergleich zu einem Pegel der Ausgangsspannung im Aktivmodus (z. B. VBLH_sleep = VBLH_active/2) und einem Anstieg einer Zeitkonstante des Schleifenzeitraums einher. Die Zeitkonstante des Schleifenzeitraums kann während des Tiefschlafmodus erhöht werden, da dieser Modus definitionsgemäß nicht mit einem Lese-, Schreib- oder Aktualisierungsvorgang der Speicherzellen einhergeht.
  • Um dies zu erreichen, beinhaltet der lineare Regler 350 einen Multiplexer 358 und einen Frequenzteiler 360. Der Multiplexer 358 beinhaltet einen ersten Eingang, der dazu eingerichtet ist, ein Taktsignal CLK zu empfangen, das dem Regler 350 zugeführt wird, und einen zweiten Eingang, der dazu eingerichtet ist, eine vorgegebene Teilung des Taktsignals zu empfangen, die durch den Frequenzteiler 360 erzeugt wird. Das Steuersignal SLEEP, das den Betriebsmodus des Reglers angibt, wird einem Steuereingang des Multiplexers 358 zugeführt. Der Multiplexer 358 ist in der Lage, ein Ausgangssignal, EN, das einem Steuereingang des Komparators 352 zugeführt wird, bei dem es sich entweder um das Taktsignal CLK oder um eine heruntergeteilte Variante des Taktsignals handelt, als Funktion des Signals SLEEP zu erzeugen. Da die Reglerschaltung 350 Strom vor allem dann verbraucht, wenn sie einen Vergleichsvorgang durchführt (d. h. wenn der Komparator 352 aktiviert ist), führt eine Frequenzteilung des Eingangstaktsignals CLK zu einer erheblichen Verringerung des Gesamtstromverbrauchs in dem Regler, indem der Vergleichsvorgang verlangsamt wird.
  • Der Regler 350 ermöglicht, dass die Bit-Leitungsspannung VBLH auf eine Spannung in einer Höhe etwa in der Mitte zwischen Masse und VBLH gesenkt wird (d. h. zwischen den beiden Spannungen – die eine logische „0” bzw. „1” darstellen – die bevorzugt in den Speicherzellen 102 der in 1 dargestellten beispielhaften Speicherschaltung 100 gespeichert werden). Es ist wichtig, dass bei einer veranschaulichenden eingebetteten DRAM(eDRAM)-Anwendung beachtet wird, dass es sich bei der Vorladespannung der Bit-Leitungen im Aktivmodus entweder um Masse oder um VBLH handelt, was sich von der Bit-Leitungsspannung während des Tiefschlafmodus (Modus VBLH_sleep) unterscheidet.
  • Wenn eine solche geregelte Spannung (z. B. in der Mitte zwischen Masse und VBLH) durch ein (nicht ausdrücklich dargestelltes) programmierbares Vorladenetzwerk oder eine alternative Anordnung während des Tiefschlafmodus den Bit-Leitungen 104 der Speicherschaltung 100 (1) zugeleitet werden kann, kann eine Drain-Source-Spannung über dem Zugriffstransistor 124 in jeder Speicherzelle 102 in vorteilhafter Weise für „0-” wie auch „1”-Zustände so weit wie möglich verringert werden. Auf diese Weise werden Kriechströme unterhalb des Schwellenwerts in der Speicherschaltung 100 so weit wie möglich verringert und dadurch Datenaufbewahrungszeiträume in der Speicherschaltung so weit wie möglich verlängert (d. h. ausgeweitet).
  • Es versteht sich, dass die in 3A bzw. 3B dargestellten PFETs 306 und 356 dazu verwendet werden können, zumindest einen Abschnitt des in 1 dargestellten Schalters 118 umzusetzen. Wenngleich beispielhafte Modifizierungen an den Bit-Pitch-Schaltungen 110 in 1 zum Umsetzen des Tiefschlafmodus in Zusammenhang mit 3A und 3B beschrieben worden sind, versteht es sich, dass auch Modifizierungen an den Wortleitungs-Treiberschaltungen (z. B. dem Wortleitungstreiber 108 in 1) zum Umsetzen des Tiefschlafmodus gemäß Aspekten der Erfindung vorgenommen werden können.
  • Die Wortleitungs-Treiberschaltung wird nun in Zusammenhang mit 4A, 4B und 5 erörtert. Im Besonderen ist 4A eine schematische Darstellung, die zumindest einen Abschnitt einer beispielhaften Wortleitungs-Treiberschaltung 400 gemäß einer Ausführungsform der Erfindung darstellt. Die Wortleitungs-Treiberschaltung 400 kann in dem Wortleitungstreiber 108 enthalten sein, der in der veranschaulichenden Speicherschaltung 100 von 1 dargestellt wird. Die Worteitungs-Treiberschaltung 400 ist in der Lage, ein Eingangssignal an einem Eingangsknoten 401 der Schaltung zu empfangen und ein Ausgangssignal zu erzeugen, um eine entsprechende Wortleitung 106 auf einen gewünschten Spannungspegel als Funktion des Eingangssignals zu treiben.
  • Unter Bezugnahme auf 4A weist die Wortleitungs-Treiberschaltung 400 einen ersten Spannungspegelumsetzer 402, bei dem es sich um einen VPP-Pegelumsetzer handeln kann, der einem Pull-up-Abschnitt der Schaltung zugehörig ist, und einen zweiten Spannungspegelumsetzer 404 auf, bei dem es sich um einen VWL-Pegelumsetzer handeln kann, der einem Pull-down-Abschnitt der Schaltung zugehörig ist. Der VPP-Pegelumsetzer 402 ist mit einer Pull-up-Einheit verbunden, bei der es sich bei dieser Ausführungsform um eine PFET-Einheit 406 handelt, und der VWL-Pegelumsetzer 404 ist mit einer Pull-down-Einheit verbunden, bei der es sich bei dieser Ausführungsform um eine NFET-Einheit 408 handelt. Eine Source der NFET-Einheit 408 ist für eine Verbindung mit VWL eingerichtet, ein Drain von 408 ist mit einer entsprechenden Wortleitung 106 verbunden, und ein Gate von 408 ist dazu eingerichtet, ein erstes Steuersignal zu empfangen, bei dem es sich um ein Pull-down(PD)-Steuersignal handeln kann, das durch den VWL-Pegelumsetzer 404 erzeugt wird. Eine Source der PFET-Einheit 406 ist für eine Verbindung mit VPP über ein erstes Schaltelement 410 eingerichtet, das bevorzugt mithilfe einer Transistoreinheit umgesetzt wird, ein Drain von 406 ist mit der entsprechenden Wortleitung 106 verbunden, und ein Gate von 406 ist dazu eingerichtet, ein zweites Steuersignal zu empfangen, bei dem es sich um ein Pull-up(PU)-Steuersignal handeln kann, das durch den VPP-Pegelumsetzer 402 erzeugt wird.
  • Der VPP-Pegelumsetzer 402 ist bevorzugt mit der VPP-Spannungsversorgung über das Schaltelement 410 verbunden und ist mit Masse (GND) als Versorgungsrückleitung verbunden. Der VWL-Pegelumsetzer 404 ist bevorzugt mit der VDD-Spannungsversorgung über ein zweites Schaltelement 416 verbunden, das bevorzugt mithilfe einer Transistoreinheit umgesetzt wird, und ist mit VWL als Versorgungsrückleitung verbunden. Bei dieser Gestaltung wandelt der VPP-Pegelumsetzer 402 ein GND-an-VDD-(oder VDD-an-GND-)Eingangssignal, das dem Eingangsknoten 401 zugeführt wird, in ein VPP-an-GND-(oder GND-an-VPP-)Ausgangsignal um, das an einem Ausgangsknoten 412 des VPP-Pegelumsetzers erzeugt wird. Gleichermaßen wandelt der VWL-Pegelumsetzer 404 bei dieser Ausführungsform das GND-an-VDD-(oder VDD-an-GND-)Eingangssignal, das dem Eingangsknoten 401 zugeführt wird, in ein VDD-an-VWL-(oder VWL-an-VDD-)Ausgangsignal um, das an einem Ausgangsknoten 414 des VWL-Pegelumsetzers erzeugt wird.
  • Während des Tiefschlafmodus werden die Schalter 410 und 416 geöffnet, wodurch die Stromversorgung des VPP-Pegelumsetzers 402, des VWL-Pegelumsetzers 404 und des Pull-up-PFET 406 wirksam unterbrochen wird. Wenn der PFET 406 von VPP getrennt ist, wird die Source von 406 gegen Masse abgeleitet (z. B. null Volt). Gleichermaßen werden, wenn der VPP-Pegelumsetzer 402 von VPP getrennt ist, sämtliche internen Schaltungsknoten in dem VPP-Pegelumsetzer gegen Masse abgeleitet, darunter das PU-Steuersignal am Knoten 412. Da sich sowohl die Source als auch das Gate des Pull-up-PFET 406 auf dem Massepotential befinden, beträgt die Gate-Source-Spannung des PFET 406 gleich null (d. h. VGS_406 = 0), und folglich wird der PFET 406 ausgeschaltet.
  • Was den Pull-down-Abschnitt der Wortleitungs-Treiberschaltung 400 betrifft, so beinhaltet der VWL-Pegelumsetzer 404 bevorzugt einen oder mehrere zusätzliche Transistoren, um sicherzustellen, dass das PD-Steuersignal während des Tiefschlafmodus gegen Masse getrieben wird (z. B. null Volt). Wenn das PD-Steuersignal gegen Masse getrieben worden ist, befindet sich das Gate des Pull-down-NFET 408 bei null, und die Source von 408 liegt bei VWL, die weniger als null beträgt (z. B. etwa –300 mV). Da die Gate-Source-Spannung des NFET 408 größer als null ist, wird der NFET 408 eingeschaltet. Wenn der PFET 406 ausgeschaltet ist und der NFET 408 eingeschaltet ist, wird die Wortleitung 106 auf VWL heruntergezogen. Wenngleich die Gate-Source-Spannung des NFET 408 (VGS_408) klein sein kann (z. B. 300 mV), ist sie in diesem Zusammenhang dennoch im Verhältnis zu derjenigen des PFET 406 (dessen Gate-Source-Spannung gleich null ist) hoch genug, um den NFET 408 leitfähiger als den PFET 406 zu machen und dadurch die Wortleitung 106 auf VWL herunterzuziehen.
  • Abhängig von der Konstruktion der Speicherzellen in der Speicherschaltung kann die Wortleitungs-Treiberschaltung 400 so modifiziert werden, dass sie die entsprechende Wortleitung auf einen geeigneten Spannungspegel treibt. Beispielsweise ist bei bestimmten Anwendungen jeder der Zugriffstransistoren (z. B. der Transistor 124 in 1) in den Speicherzellen (z. B. der Speicherzelle 102 in 1) so konstruiert, dass er eine Schwellenspannung, Vt, aufweist, die hoch genug ist, um sicherzustellen, dass der Kriechstrom unterhalb des Schwellenwerts, der den Speicherzellen zuzuschreiben ist, ausreichend gering ist, selbst wenn sich die Wortleitung während des Tiefschlafmodus auf dem Massepotential befindet, wodurch die Notwendigkeit beseitigt wird, die Wortleitung auf eine negative Spannung zu treiben. In diesem Szenario kann die Wortleitungs-Treiberschaltung 400 in vorteilhafter Weise so modifiziert werden, dass der VWL-Pegelumsetzer 404 und zugehörige Schaltungen beseitigt werden, wie im Folgenden im Zusammenhang mit 4B ausführlicher beschrieben wird.
  • Im Besonderen ist 4B eine schematische Darstellung, die zumindest einen Abschnitt einer beispielhaften Wortleitungs-Treiberschaltung 450 gemäß einer alternativen Ausführungsform der Erfindung darstellt. Bei der Wortleitungs-Treiberschaltung 450 handelt es sich im Wesentlichen um dieselbe wie die in 4A dargestellte Wortleitungs-Treiberschaltung 400, abgesehen davon, dass der VWL-Pegelumsetzer 404 und zugehörige Schaltungen (z. B. das Schaltelement 416) entfernt worden sind, wie zuvor angemerkt. Zudem ist der Pull-down-NFET 408 mit einer Source, die für eine Verbindung mit Masse eingerichtet ist, mit einem Drain, der für eine Verbindung mit der entsprechenden Wortleitung 106 eingerichtet ist, und mit einem Gate gestaltet, das dazu eingerichtet ist, das Eingangssignal am Knoten 401 direkt zu empfangen (d. h. ohne Spannungspegelverschiebung). Bei dieser Anwendung wird die Wortleitung 106 von Masse auf VPP getrieben (statt von VWL auf VPP, wie bei der in 4A dargestellten Wortleitungs-Treiberschaltung 400).
  • Weiterhin unter Bezugnahme auf 4B wird der Pull-up-PFET 406 während des Tiefschlafmodus ausgeschaltet, wie zuvor beschrieben. Ein Gesamtkriechstrom durch den Pegelumsetzer 402, den PFET 406 und den NFET 408 zieht die Wortleitung 106 gegen Masse. Wie zuvor erläutert, erfordert diese Anordnung eine Modifizierung der Speicherzellen in einer Weise, die die Schwellenspannung Vt der jeweiligen Zugriffstransistoren erhöht, um einen Kriechstrom unterhalb des Schwellenwerts in den Zellen zu verhindern, ohne das Gate jedes Zugriffstransistors unter das Massepotential treiben zu müssen.
  • Ein veranschaulichender Spannungspegelumsetzer, der zur Verwendung mit der in 4A dargestellten Wortleitungs-Treiberschaltung 400 geeignet ist, wird nun im Zusammenhang mit 5 beschrieben. Es versteht sich jedoch, dass es, wenngleich der Spannungspegelumsetzer im Besonderen zum Erzeugen eines Pull-down-Steuersignals konstruiert ist und daher zum Umsetzen des in 4A dargestellten beispielhaften VWL-Pegelumsetzers 404 geeignet ist, Fachleuten ersichtlich ist, dass angesichts der Lehren hierin grundlegende Modifizierungen an dem veranschaulichenden Spannungspegelumsetzer vorgenommen werden können, um in ähnlicher Weise ein Pull-up-Steuersignal zu erzeugen.
  • Lediglich als Beispiel und ohne Einschränkung der Allgemeinheit ist 5 eine schematische Darstellung, die zumindest einen Abschnitt einer beispielhaften Spannungspegel-Umsetzerschaltung 500 darstellt, die dazu verwendet werden kann, den in 4A dargestellten VWL-Pegelumsetzer gemäß einer Ausführungsform der Erfindung umzusetzen. Der Spannungspegelumsetzer 500 beinhaltet einen ersten NFET-Transistor 513 und einen zweiten NFET-Transistor 523, die in einer kreuzgekoppelten Anordnung verbunden sind. Die Sources der Transistoren 513 und 523 sind für eine Verbindung mit einer ersten Spannungsversorgung eingerichtet, bei der es sich bei dieser Ausführungsform um VWL handeln kann, ein Gate des Transistors 513 ist mit einem ersten Knoten N1 verbunden, der einen Ausgangsknoten 502C des Spannungspegelumsetzers 500 bildet, ein Gate des Transistors 523 ist mit einem zweiten Knoten N2 verbunden, der einen wahren Ausgang des Spannungspegelumsetzers bilden kann, ein Drain des Transistors 513 ist mit einem dritten Knoten N3 verbunden, und ein Drain des Transistors 523 ist mit einem vierten Knoten N4 verbunden.
  • Der Spannungspegelumsetzer 500 beinhaltet des Weiteren ein Paar Inverter, die funktionsmäßig mit dem ersten und dem zweiten NFET-Transistor 513 und 523 verbunden sind. Im Besonderen besteht ein erster Inverter aus einem dritten NFET-Transistor 512 und einem ersten PFET-Transistor 511, und ein zweiter Inverter besteht aus einem vierten NFET-Transistor 522 und einem zweiten PFET-Transistor 521. Eine Source des Transistors 512 ist mit dem Drain des Transistors 513 am Knoten N3 verbunden, ein Drain des Transistors 512 ist mit einem Drain des Transistors 511 und einem Gate des Transistors 523 am Knoten N2 verbunden, ein Gate des Transistors 512 ist mit einem Gate des Transistors 511 verbunden und bildet einen komplementären Eingangsknoten 501C, um ein komplementäres Eingangssignal zu empfangen, das dem Spannungspegelumsetzer 500 zugeführt wird, und eine Source des Transistors 511 ist für eine Verbindung mit einer zweiten Spannungsversorgung eingerichtet, bei der es sich um VDD handeln kann. Eine Source des Transistors 522 ist mit dem Drain des Transistors 523 am Knoten N4 verbunden, ein Drain des Transistors 522 ist mit einem Drain des Transistors 521 und dem Gate des Transistors 513 am Knoten N1 verbunden, ein Gate des Transistors 522 ist mit einem Gate des Transistors 521 verbunden und bildet einen wahren Eingangsknoten 501T, um ein wahres Eingangssignal zu empfangen, das dem Spannungspegelumsetzer 500 zugeführt wird, und eine Source des Transistors 521 ist für eine Verbindung mit VDD eingerichtet.
  • Der Spannungspegelumsetzer 500 empfängt wahre und komplementäre Eingangssignale am wahren Eingangsknoten 501T bzw. am komplementären Eingangsknoten 501C. Der Spannungspegelumsetzer 500 ist in der Lage, ein Ausgangssignal an dem Ausgangsknoten 502C zu erzeugen, das dieselbe Phase aufweist wie das komplementäre Eingangssignal, das dem Eingangsknoten 501C zugeführt wird, und eine Phase aufweist, die derjenigen des wahren Eingangssignals, das dem Eingangsknoten 501T zugeführt wird, entgegengesetzt ist. Folglich handelt es sich bei dem veranschaulichenden Spannungspegelumsetzer 500 um einen invertierenden Pegelumsetzer. Die Erfindung ist jedoch nicht auf einen invertierenden Spannungspegelumsetzer beschränkt. Beispielsweise würde eine Neuzuweisung der Eingänge, sodass der Eingangsknoten 501T dazu eingerichtet wird, das komplementäre Eingangssignal zu empfangen, und der Eingangsknoten 501C dazu eingerichtet wird, das wahre Eingangssignal zu empfangen, dazu führen, dass das an dem Ausgangsknoten 502C erzeugte Ausgangssignal dieselbe Phase wie das wahre Eingangssignal aufweist, und es würde daher als nichtinvertierend betrachtet.
  • Bei den wahren und komplementären Eingangssignalen, die den Eingangsknoten 501T bzw. 501C zugeführt werden, handelt es sich bevorzugt um Logikpegelsignale, die auf andere Spannungsversorgungen als die Versorgungen VWL und VDD bezogen sein können (z. B. GND- bis VDD-Spannungspegel). Der Ausgangsknoten 502C erzeugt ein Ausgangssignal daraus, das auf die Spannungsversorgungen VDD und VWL bezogen ist und daher einen anderen Bereich von Spannungspegeln aufweist als die Eingangssignale, die den Eingangsknoten 501T und 501C des Spannungspegelumsetzers 500 zugeführt werden. Bei der dargestellten Ausführungsform variieren die Spannungspegel des Ausgangssignals am Knoten 502C bevorzugt zwischen VDD (z. B. etwa 1,1 Volt) und VWL (z. B. etwa –300 mV) als Funktion des logischen Zustands der Eingangssignale. Wenn er in der Wortleitungs-Treiberschaltung 400 verwendet wird, ist der Ausgangsknoten 502C des Spannungspegelumsetzers 500 mit dem Gate des Transistors 408 am Knoten 414 verbunden, und daher dient das Ausgangssignal, das durch den Spannungspegelumsetzer 500 am Knoten 502C erzeugt wird, als PD-Steuersignal in der Wortleitungs-Treiberschaltung.
  • Im Hinblick auf den Betrieb befindet sich das Eingangssignal, das an den Eingang 501T angelegt wird und das ein Komplement des an den Knoten 501C angelegten Signals ist, auf einem niedrigen Logikpegel, bei dem es sich um Masse handeln kann (z. B. 0 Volt), wenn das Eingangssignal, das an den Eingangsknoten 501C angelegt wird, sich auf einem hohen Logikpegel befindet, der auf VDD bezogen ist (z. B. etwa 1,1 Volt). Dadurch, dass sich der Eingang 501T auf einem niedrigen Pegel befindet, wird die Leitfähigkeit des Transistors 522 erheblich verringert (und nachfolgend wird der 522 ausgeschaltet) und der Transistor 521 eingeschaltet, wodurch der Knoten N1 auf VDD heraufgezogen wird (z. B. etwa 1,1 Volt). Dadurch, dass sich der Knoten N1 auf einem hohen Pegel befindet, wird der Transistor 513 eingeschaltet, wodurch der Knoten N3 auf VWL heruntergezogen wird (z. B. etwa –300 mV). In ähnlicher Weise wird dadurch, dass sich der Eingang 501C auf einem hohen Pegel befindet, der Transistor 511 ausgeschaltet (wobei davon ausgegangen wird, dass die Spannungsdifferenz zwischen dem Gate und der Source des Transistors 511 geringer als eine Schwellenspannung des Transistors 511 ist) und der Transistor 512 eingeschaltet, wodurch der Knoten N2 heruntergezogen und der Transistor 523 ausgeschaltet wird. Auf diese Weise befindet sich das Ausgangssignal, das an dem Ausgangsknoten 502C erzeugt wird, auf einem hohen Logikpegel, der auf VDD bezogen ist.
  • Alternativ gilt, wenn das Eingangssignal, das an den Eingangsknoten 501C angelegt wird, sich auf einem niedrigen Logikpegel befindet (z. B. 0 Volt), befindet sich das Eingangssignal, das an den Eingang 501T angelegt wird und das ein Komplement des an den Knoten 501C angelegten Signals ist, auf einem hohen Logikpegel, der auf VDD bezogen ist. Dadurch, dass sich der Eingangsknoten 501C auf einem niedrigen Logikpegel befindet, wird die Leitfähigkeit des Transistors 512 erheblich verringert (und nachfolgend wird der 512 ausgeschaltet) und der Transistor 511 eingeschaltet, wodurch der Knoten N2 auf VDD heraufgezogen wird. Dadurch, dass sich der Knoten N2 auf einem hohen Pegel befindet, wird der Transistor 523 eingeschaltet, wodurch der Knoten N4 auf VWL heruntergezogen wird. In ähnlicher Weise wird dadurch, dass sich der Eingangsknoten 501T auf einem hohen Pegel befindet, der Transistor 521 ausgeschaltet und der Transistor 522 eingeschaltet, wodurch der Knoten N1 heruntergezogen wird. Auf diese Weise befindet sich das Ausgangssignal, das an dem Ausgangsknoten 502C erzeugt wird, auf einem niedrigen Logikpegel, der auf VWL statt auf Masse bezogen ist
  • Im Tiefschlafmodus wird VDD von dem Spannungspegelumsetzer 500 getrennt, und auf diese Weise werden alle Schaltungsknoten gegen das VWL-Potential abgeleitet. Um ein PD-Steuersignal am Ausgangsknoten 502C zu erzeugen, der sich im Tiefschlafmodus auf Massepotential befindet, wird ein dritter PFET 555 in den Spannungspegelumsetzer 500 aufgenommen. Eine Source des Transistors 555 ist für eine Verbindung mit Masse eingerichtet, ein Drain des Transistors 555 ist mit dem Ausgangsknoten 502C verbunden, und ein Gate des Transistors 555 ist dazu eingerichtet, ein Steuersignal, SLEEP_b, zu empfangen. Das Steuersignal SLEEP_b wird während des Schlafmodus bevorzugt gegen VWL getrieben und während des Aktivmodus gegen VDD getrieben. Folglich wird der Transistor 555 im Aktivmodus ausgeschaltet und während des Tiefschlafmodus leicht eingeschaltet. Im Tiefschlafmodus wird der Ausgangsknoten 502C (bei dem es sich um das in 4A dargestellte PD-Steuersignal handelt) bei ausgeschalteten Transistoren 521, 522 und 523 und eingeschaltetem Transistor 555 auf das Massepotential heraufgezogen. Während sich der Knoten 502C (das PD-Steuersignal) auf dem Massepotential befindet, wird der in 4A dargestellte NFET 408 im Verhältnis zu dem PFET 406 aufgrund seiner geringen Gate-Source-Spannung eingeschaltet, die jedoch nicht null beträgt (z. B. 300 mV). Folglich wird die entsprechende Wortleitung 106 durch den NFET 408 auf VWL heruntergezogen.
  • Gemäß einer weiteren Ausführungsform der Erfindung kann die veranschaulichende Methodik 200 zum Durchführen von regelmäßigen Aktivierungen und Aktualisierungen und zum Eintreten in den Datenaufbewahrungsmodus und zum Verlassen desselben in einer Speicherschaltung, die zuvor in Zusammenhang mit 2 beschrieben worden ist, mithilfe einer Fehlerkorrekturcodierung (error correction coding, ECC) modifiziert werden, wie in 6 dargestellt. Im Besonderen ist 6 ein Ablaufplan, der zumindest einen Abschnitt einer beispielhaften Methodik 600 zum erheblichen Ausdehnen der Dauer des Tiefschlafmodus in einer Speicherschaltung (z. B. der in 1 dargestellten Speicherschaltung 100) mithilfe einer ECC gemäß einer Ausführungsform der Erfindung veranschaulicht.
  • Unter Bezugnahme auf 6 beginnt ein Verfahren 600 in ähnlicher Weise wie das Verfahren 200. Im Gegensatz zu dem Verfahren 200 ermöglicht das Verfahren 600 jedoch wesentlich längere Tiefschlafzeiträume. Indem das Auftreten einer begrenzten Anzahl von Datenfehlern innerhalb der Speicherzellen 102 während des Tiefschlafmodus zugelassen wird, die während des Aktualisierungs-/Korrekturprozesses in Schritten 626 bis 634 korrigiert werden, wird der Tiefschlafzeitraum im Vergleich zu dem Verfahren 200 in vorteilhafter Weise deutlich über den Datenaufbewahrungszeitraum der Speicherzellen 102 ausgedehnt.
  • Im Besonderen geht das Verfahren 600 aus einem Aktivmodus in Schritt 602 in einen DRAM-Aufbewahrungsmodus über. Während sie sich im Datenaufbewahrungsmodus befinden, werden sämtliche Speicherzellen in der Speicherschaltung (z. B. dem DRAM-Makro) in Schritt 604 aktualisiert. Nachdem alle Speicherzellen aktualisiert worden sind, werden sämtliche Stromquellen, abgesehen von denjenigen, die für den Tiefschlafmodus entscheidend sind (z. B. VWL) von ihren jeweiligen Speicherschaltungen in Schritt 606 getrennt. Ein Zähler, bei dem es sich um einen Schlafzeitzähler handeln kann, oder ein alternatives Zeiterfassungsmittel wird in Schritt 608 initialisiert. Bei dieser Ausführungsform wird der Schlafzeitzähler bevorzugt zu Beginn auf null gesetzt, wenngleich die Erfindung nicht darauf beschränkt ist, die Zeit und/oder Prozesszyklen auf diese Weise zu erfassen. An diesem Punkt geht das Verfahren 600 in eine Tiefschlafschleife 610 über. Die Tiefschlafschleife 610 ist bevorzugt in einer Weise betriebsfähig, die mit derjenigen übereinstimmt, die im Zusammenhang mit der in 2 dargestellten und oben beschriebenen Tiefschlafschleife 210 beschrieben worden ist.
  • In der Tiefschlafschleife 610 wird der Schlafzeitzähler in Schritt 612 hochgezählt, bevorzugt um eins. Es ist zu erkennen, dass gemäß sonstigen Ausführungsformen der Schlafzeitzähler in Schritt 608 mit einem vorgegebenen Wert voreingestellt und dann in Schritt 612 für jedes Durchlaufen der Tiefschlafschleife herabgezählt werden kann (z. B. um eins oder um einen anderen Wert). Nach dem Hochzählen des Schlafzeitzählers wird in Schritt 614 eine Überprüfung durchgeführt, um zu ermitteln, ob eine Aktivierungsanforderung empfangen worden ist.
  • Wenn eine Aktivierungsanforderung empfangen wird, verlässt das Verfahren 600 die Tiefschlafschleife 610 und fährt mit Schritt 616 fort, in dem alle DRAM-Stromversorgungen in Vorbereitung auf ein Eintreten in einen Aktivbetriebsmodus der Speicherschaltung aktiviert werden. Als Nächstes werden sämtliche Speicherzellen in der Speicherschaltung in Schritt 618 aktualisiert, wonach das Verfahren 600 in Schritt 620 aus dem Tiefschlafmodus in den Aktivbetriebsmodus eintritt. Aus dem Aktivmodus kann das Verfahren 600 zu Schritt 602 zurückkehren, in dem die Speicherschaltung erneut in den Datenaufbewahrungsmodus übergeht.
  • Wenn keine Aktivierungsanforderung empfangen wird, wie in Schritt 614 ermittelt, fährt die Tiefschlafschleife 610 fort, indem sie in Schritt 622 den Schlafzeitzähler überprüft, um zu ermitteln, ob die Speicherzellen aktualisiert werden müssen. Dies kann zum Beispiel durch Vergleichen des Werts des Schlafzeitzählers mit einer vorgegebenen Zahl erreicht werden, die eine Höchstlänge eines Aktualisierungszyklus der Speicherschaltung angibt. Wenn der längste Aktualisierungszeitraum nicht erreicht ist, kehrt das Verfahren 600 zu Schritt 612 zurück, in dem der Schlafzeitzähler hochgezählt wird, und der nächste Durchlauf der Tiefschlafschleife 610 wird verarbeitet.
  • Wenn der längste Aktualisierungszeitraum erreicht worden ist, wie durch Überprüfen des Schlafzeitzählers 622 anhand eines vorgegebenen Schwellenwerts ermittelt wird, verlässt das Verfahren 600 die Tiefschlafschleife 610, und die Prozesssteuerung wird in Schritt 624 wieder aufgenommen, in dem die DRAM-Stromversorgungen, die ausschließlich zum Durchführen eines Speicheraktualisierungsvorgangs verwendet werden, aktiviert werden (z. B. VPP, VBLH und VDD, die einem Zeilenadresszähler in der Wortleitungs-Treiberschaltung zugehörig sind). Als Nächstes werden sämtliche Speicherzellen in der Speicherschaltung gelesen. Um dies zu erreichen, wird ein Adresszähler (d. h. ein Adresszeiger), X, in Schritt 626 initialisiert, wobei X eine Ganzzahl ist. Bei dieser Ausführungsform wird der Zähler auf null gesetzt und in nachfolgenden Schritten um eins hochgezählt. Es versteht sich jedoch, dass die Erfindung nicht auf dieses Verfahren zum Erfassen von Adressen beschränkt ist. Beispielsweise kann der Adresszähler mit einem höchsten Adresswert initialisiert und dann in nachfolgenden Verarbeitungsschritten (um eins oder einen anderen Wert) heruntergezählt werden.
  • Nachdem der Adresszähler in Schritt 626 initialisiert worden ist, wird der Adresszähler bevorzugt in Schritt 628 hochgezählt, beispielsweise durch Addieren von eins zu dem vorherigen Zählerwert (z. B. X = X + 1). Als Nächstes werden sämtliche Speicherzellen in der Speicherschaltung (z. B. dem DRAM-Makro) an der in dem Adresszähler gespeicherten Adresse <X> in Schritt 630 gelesen. Wenn ein Fehler in den in der Adresse <X> gespeicherten Daten erkannt wird (z. B. mithilfe eines Fehlererkennungsmittels, darunter Paritätsprüfung, Prüfsumme, zyklische Redundanzprüfung (cyclic redundancy check, CRC), kryptografische Hash-Funktionen usw., ohne auf diese beschränkt zu sein), wird ein solcher erkannter Fehler in Schritt 632 verarbeitet, bevorzugt durch Korrigieren des Fehlers mithilfe eines ECC (z. B. Hamming-Code, Faltungscode, Reed-Solomon-Code).
  • Die Adresse X wird in Schritt 634 überprüft, um zu ermitteln, ob sämtliche Adressen in der Speicherschaltung gelesen worden sind, zum Beispiel durch Vergleichen des Wertes X mit einer vorgegebenen höchsten Adresse N, wobei N eine Ganzzahl ist. Wenn ermittelt wird, dass nicht alle Adressen gelesen worden sind, kehrt das Verfahren 600 zu Schritt 628 zurück, um den Adresszähler hochzuzählen und zu beginnen, die nächste Adressposition in der Speicherschaltung zu lesen. Wenn ermittelt wird, dass alle Speicheradressen gelesen worden sind, endet das Verfahren 600, indem die Speicherschaltung aus dem DRAM-Aktualisierungsmodus in Schritt 636 in den Tiefschlafmodus zurückkehrt, woraufhin ein zweiter Abschnitt des Verfahrens 600 beginnt.
  • Es ist wichtig zu erkennen, dass der Prozess des Lesens sämtlicher Daten aus allen Speicherzellen 102 in den Schritten 626 bis 634 zum Überprüfen der Gültigkeit der Daten alle Speicherzellen 102 in dem Speicher aktualisiert, wodurch die Notwendigkeit eines getrennten Aktualisierungsvorgangs beseitigt wird. Grundlegend für einen DRAM-Lesezyklus ist, dass alle Speicherzellen 102, die durch eine aktive Wortleitung 106 ausgewählt worden sind, ihre Ladung mit den Bit-Leitungen 104 teilen. In der zweiten Hälfte des DRAM-Lesezyklus wird diese verlorene Ladung in den ausgewählten Speicherzellen 106 wiederhergestellt, zum Beispiel über Verriegelungsleseverstärker, die in den Bit-Pitch-Schaltungen 110 enthalten sind. Folglich wird der ausdrückliche Aktualisierungsschritt 226 von 2 in 6 durch die Fehlererkennungs- und -beseitigungsschleife umgesetzt – z. B. durch die Schritte 626 bis 634.
  • Der zweite Abschnitt des Verfahrens 600 beginnt durch das Zurückkehren in den Tiefschlafmodus aus dem DRAM-Aktualisierungsmodus in Schritt 636. Um in den Tiefschlafmodus zurückzukehren, werden bevorzugt sämtliche Stromquellen, abgesehen von denjenigen, die für den Tiefschlafmodus entscheidend sind (z. B. VWL) von ihren jeweiligen Speicherschaltungen in Schritt 606 getrennt. Wie aus 6 ersichtlich wird, ähnelt dieser zweite Abschnitt des Verfahrens 600 dem ersten Abschnitt mit der Ausnahme, dass der in Schritt 604 durchgeführte Aktualisierungsvorgang weggelassen wird. Anschließend fährt das Verfahren 600, wie zuvor beschrieben, durch Initialisieren des Schlafzeitzählers oder eines alternativen Zeiterfassungselements fort, indem der Schlafzeitzähler in Schritt 608 auf einen vorgegebenen Wert gesetzt wird; bei dieser Ausführungsform null, wenngleich die Erfindung nicht auf einen bestimmten Initialisierungswert beschränkt ist. Dann geht das Verfahren 600 in den Tiefschlafmodus 610 über, und der Prozess wird fortgesetzt, wie oben beschrieben.
  • Die in 6 dargestellte Ausführungsform erweitert den Datenaufbewahrungsmodus in vorteilhafter Weise so, dass während des Aktualisierungsprozesses Fehlererkennungs- und -korrekturcodes dazu verwendet werden, den Tiefschlafzeitraum wesentlich auszudehnen, indem der Möglichkeit Rechnung getragen wird, dass in einer geringen Menge von leckenden Speicherzellen Fehler auftreten. Wie für Fachleute angesichts der Lehren hierin ersichtlich ist, wird der verwendete Fehlererkennungs- und -korrekturcode bevorzugt auf der Grundlage der Höchstzahl der erwarteten Fehler ausgewählt, sodass solche Fehler korrigiert werden können; anderenfalls würde die Datenintegrität in unerwünschter Weise beeinträchtigt. Wenn also höchstens ein Fehler während eines beliebigen Lesevorgangs in der Speicherschaltung erwartet wird, reicht im Wesentlichen ein beliebiger Code für eine Doppelfehlererkennung/Einzelfehlerkorrektur aus.
  • Unter Bezugnahme auf 7 veranschaulicht nun ein Ablaufplan zumindest einen Abschnitt einer beispielhaften Methodik 700 zum erheblichen Ausdehnen der Dauer des Tiefschlafmodus in einer Speicherschaltung (z. B. der in 1 dargestellten Speicherschaltung 100) wie das Verfahren 600 mithilfe einer Fehlererkennung gemäß einer weiteren Ausführungsform der Erfindung. Im Gegensatz zum Verfahren 600, das einen ECC zum Korrigieren von Fehlern bei einer Erkennung während jedes Tiefschlafzyklus verwendet, lässt das Verfahren 700 zu, dass sich diese Fehler über eine Vielzahl von Tiefschlafzyklen ansammeln. Der Vorteil dieser Ausführungsform besteht darin, dass der Aktualisierungsschritt 734, der zwischen Tiefschlafzeiträumen erforderlich ist, wesentlich weniger Strom als die Aktualisierungs-/Fehlerkorrekturschritte 626 bis 634 verbraucht. Wie Fachleuten angesichts der Lehren hierin ersichtlich wird, weist das Verfahren 700 viele ähnliche Schritte auf, die durch die in 2 bzw. 6 dargestellten veranschaulichenden Verfahren 200 und 600 durchgeführt werden.
  • Im Besonderen geht das Verfahren 700 aus einem Aktivmodus in Schritt 702 in einen DRAM-Aufbewahrungsmodus über. Während sie sich im Datenaufbewahrungsmodus befinden, werden sämtliche Speicherzellen in der Speicherschaltung (z. B. dem DRAM-Makro) in Schritt 704 aktualisiert. Nachdem alle Speicherzellen aktualisiert worden sind, werden sämtliche Stromquellen, abgesehen von denjenigen, die für den Tiefschlafmodus entscheidend sind (z. B. VWL) von ihren jeweiligen Speicherschaltungen in Schritt 706 getrennt. Ein Zähler, bei dem es sich um einen Schlafzeitzähler handeln kann, oder ein alternatives Zeiterfassungsmittel wird in Schritt 708 initialisiert. Bei dieser Ausführungsform wird der Schlafzeitzähler bevorzugt zu Beginn auf null gesetzt, wenngleich die Erfindung nicht darauf beschränkt ist, die Zeit und/oder Prozesszyklen auf diese Weise zu erfassen. Anschließend geht das Verfahren 700 in eine Tiefschlafschleife 710 über, die im Folgenden ausführlicher beschrieben wird. Die Tiefschlafschleife 710 ist bevorzugt in einer Weise betriebsfähig, die mit der Tiefschlafschleife 210 übereinstimmt, die zuvor im Zusammenhang mit 2 beschrieben worden ist.
  • In der Tiefschlafschleife 710 wird der Schlafzeitzähler in Schritt 712 hochgezählt, bevorzugt um eins. Es ist zu erkennen, dass gemäß sonstigen Ausführungsformen der Schlafzeitzähler in Schritt 708 mit einem vorgegebenen Wert voreingestellt und dann in Schritt 712 für jedes Durchlaufen der Tiefschlafschleife herabgezählt werden kann (z. B. um eins oder um einen anderen Wert). Nach dem Hochzählen des Schlafzeitzählers wird in Schritt 714 eine Überprüfung durchgeführt, um zu ermitteln, ob eine Aktivierungsanforderung empfangen worden ist.
  • Wenn eine Aktivierungsanforderung empfangen wird, verlässt das Verfahren 700 die Tiefschlafschleife 710 und fährt mit Schritt 716 fort, in dem alle DRAM-Stromversorgungen in Vorbereitung auf ein Eintreten in einen Aktivbetriebsmodus der Speicherschaltung aktiviert werden. Als Nächstes werden sämtliche Speicherzellen in der Speicherschaltung gelesen. Um dies zu erreichen, wird ein Adresszähler (d. h. ein Adresszeiger), X, in Schritt 718 initialisiert, wobei X eine Ganzzahl ist. Bei dieser Ausführungsform wird der Zähler auf null gesetzt und in nachfolgenden Schritten um eins hochgezählt. Es versteht sich jedoch, dass die Erfindung nicht auf dieses Verfahren zum Erfassen von Adressen beschränkt ist. Beispielsweise kann der Adresszähler mit einem höchsten Adresswert initialisiert und dann in nachfolgenden Verarbeitungsschritten (um eins oder einen anderen Wert) heruntergezählt werden.
  • Nachdem der Adresszähler in Schritt 718 initialisiert worden ist, wird der Adresszähler bevorzugt in Schritt 720 hochgezählt, beispielsweise durch Addieren von eins zu dem vorherigen Zählerwert (z. B. X = X + 1). Als Nächstes werden sämtliche Speicherzellen in der Speicherschaltung (z. B. dem DRAM-Makro) an der in dem Adresszähler gespeicherten Adresse <X> in Schritt 722 gelesen. Wenn ein Fehler in den in der Adresse <X> gespeicherten Daten erkannt wird (z. B. mithilfe eines Fehlererkennungsmittels, darunter Paritätsprüfung, Prüfsumme, zyklische Redundanzprüfung (CRC), kryptografische Hash-Funktionen, Berger-Codes usw., ohne auf diese beschränkt zu sein), wird ein solcher erkannter Fehler in Schritt 724 verarbeitet, entweder durch Abrufen neuer Daten von einem weiteren Speicher im System oder mithilfe eines ECC. Die Prozeduren auf der Grundlage der Berger-Codes zum Verarbeiten von unidirektionalen Fehlern – der Art, deren Auftreten bei Bit-Leitungen erwartet wird, die auf Masse vorgeladen sind, der bevorzugten Ausführungsform – sind bereits ausführlich beschrieben worden, beispielsweise in der US-Patentschrift 7 290 203 mit dem Titel „Dynamic Memory Architecture Employing Passive Expiration of Data” von Emma et al., deren Offenbarung in jeder Hinsicht in vollen Umfang durch Bezugnahme hierin eingeschlossen ist.
  • Die Adresse X wird in Schritt 726 überprüft, um zu ermitteln, ob sämtliche Adressen in der Speicherschaltung gelesen worden sind, zum Beispiel durch Vergleichen des Wertes X mit einer vorgegebenen höchsten Adresse N, wobei N eine Ganzzahl ist. Wenn ermittelt wird, dass nicht alle Adressen gelesen worden sind, kehrt das Verfahren 700 zu Schritt 720 zurück, um den Adresszähler hochzuzählen und zu beginnen, die nächste Adressposition in der Speicherschaltung zu lesen. Wenn ermittelt wird, dass alle Speicheradressen gelesen worden sind, endet das Verfahren 700, indem es aus dem Tiefschlafmodus in Schritt 728 in den DRAM-Aktivmodus übergeht.
  • Wenn keine Aktivierungsanforderung empfangen wird, wie in Schritt 714 ermittelt, fährt die Tiefschlafschleife 710 fort, indem sie in Schritt 730 den Schlafzeitzähler überprüft, um zu ermitteln, ob die Speicherzellen aktualisiert werden müssen. Dies kann zum Beispiel durch Vergleichen des Werts des Schlafzeitzählers mit einer vorgegebenen Zahl erreicht werden, die eine Höchstlänge eines Aktualisierungszyklus der Speicherschaltung angibt. Wenn der längste Aktualisierungszeitraum nicht erreicht ist, kehrt das Verfahren 700 zu Schritt 712 zurück, in dem der Schlafzeitzähler hochgezählt wird, und der nächste Durchlauf der Tiefschlafschleife 710 wird verarbeitet.
  • Wenn der längste Aktualisierungszeitraum erreicht worden ist, wie durch Überprüfen des Schlafzeitzählers 730 anhand eines vorgegebenen Schwellenwerts ermittelt wird, verlässt das Verfahren 700 die Tiefschlafschleife 710, und die Prozesssteuerung wird in Schritt 732 wieder aufgenommen, in dem die DRAM-Stromversorgungen, die ausschließlich zum Durchführen eines Speicheraktualisierungsvorgangs verwendet werden, aktiviert werden (z. B. VPP, VBLH und VDD, die einem Zeilenadresszähler in der Wortleitungs-Treiberschaltung zugehörig sind).
  • Als Nächstes werden sämtliche Speicherzellen in der Speicherschaltung in Schritt 734 aktualisiert, woraufhin das Verfahren 700 aus dem Aktualisierungsmodus in Schritt 736 in den Tiefschlafmodus zurückkehrt, wodurch ein zweiter Abschnitt des Verfahrens 700 beginnt.
  • Der zweite Abschnitt des Verfahrens 700 beginnt durch das Zurückkehren in den Tiefschlafmodus aus dem DRAM-Aktualisierungsmodus in Schritt 736. Um in den Tiefschlafmodus zurückzukehren, werden bevorzugt sämtliche Stromquellen, abgesehen von denjenigen, die für den Tiefschlafmodus entscheidend sind (z. B. VWL) von ihren jeweiligen Speicherschaltungen in Schritt 706 getrennt. Wie aus 7 ersichtlich wird, ähnelt dieser zweite Abschnitt des Verfahrens 700 dem ersten Abschnitt mit der Ausnahme, dass der in Schritt 704 durchgeführte Aktualisierungsvorgang weggelassen wird. Anschließend fährt das Verfahren 700, wie zuvor beschrieben, durch Initialisieren des Schlafzeitzählers oder eines alternativen Zeiterfassungselements fort, indem der Schlafzeitzähler in Schritt 708 auf einen vorgegebenen Wert gesetzt wird (bei dieser Ausführungsform null, wenngleich die Erfindung nicht auf einen bestimmten Initialisierungswert beschränkt ist). Dann geht das Verfahren 700 in den Tiefschlafmodus 710 über, und der Prozess wird fortgesetzt, wie zuvor beschrieben.
  • Eine oder mehrere Ausführungsformen der Erfindung oder Elemente davon können in Form eines Herstellungsgegenstandes umgesetzt werden, der ein maschinenlesbares Medium beinhaltet, das ein oder mehrere Programme enthält, die, wenn sie ausgeführt werden, einen oder mehrere solcher Verfahrensschritte umsetzen; das heißt, ein Computerprogrammprodukt, das ein physisches, computerlesbares, beschreibbares Speichermedium (oder mehrere solcher Medien) beinhaltet, auf dem computerverwendbarer Programmcode nichttransitorisch gespeichert ist, um die angegebenen Verfahrensschritte durchzuführen. Ferner können eine oder mehrere Ausführungsformen der Erfindung oder Elemente davon in Form einer Vorrichtung umgesetzt werden, die einen Speicher und zumindest einen Prozessor (z. B. einen Vektorprozessor) beinhalten, der mit dem Speicher verbunden und in der Lage ist, beispielhafte Verfahrensschritte durchzuführen oder deren Durchführung zu vereinfachen.
  • Ausführungsformen der Erfindung können besonders gut für eine Verwendung in einer elektronischen Einheit oder einem alternativen System (z. B. einem Datenverarbeitungssystem, einem Datenübertragungssystem usw.) geeignet sein. Beispielsweise ist 8 ein Blockschaubild, das zumindest einen Abschnitt eines beispielhaften Verarbeitungssystems 800 veranschaulicht, das gemäß einem Aspekt der vorliegenden Erfindung ausgebildet ist. Das System 800, das zum Beispiel ein dynamisches Speichersystem oder einen Abschnitt davon darstellen kann, kann einen Prozessor 810, einen Speicher 820, der mit dem Prozessor verbunden ist (z. B. über einen Bus 850 oder ein alternatives Verbindungsmittel) wie auch Eingabe/Ausgabe(E/A)-Schaltungen 830 beinhalten, die in der Lage sind, eine Verbindung mit dem Prozessor herzustellen. Der Prozessor 810 kann so eingerichtet sein, dass er zumindest einen Teil der Funktionen der vorliegenden Erfindung durchführt (z. B. durch einen oder mehrere Prozesse 840, die in dem Speicher 820 gespeichert sein können), deren veranschaulichende Ausführungsformen in den vorhergehenden Figuren dargestellt worden sind und hierin oben beschrieben worden sind.
  • Es ist zu beachten, dass der Begriff „Prozessor” so, wie er hierin verwendet wird, eine beliebige Verarbeitungseinheit beinhalten soll, wie zum Beispiel eine, die eine CPU und/oder eine sonstige Verarbeitungsschaltung (z. B. einen digitalen Signalprozessor (DSP), einen Netzwerkprozessor, einen Mikroprozessor usw.) beinhaltet. Es versteht sich außerdem, dass sich ein Prozessor auf mehr als eine Verarbeitungseinheit beziehen kann und dass verschiedene einer Verarbeitungseinheit zugehörige Elemente auch von sonstigen Verarbeitungseinheiten genutzt werden können. So, wie der Begriff „Speicher” hierin verwendet wird, soll er einen Speicher und sonstige computerlesbare Medien beinhalten, die einem Prozessor oder einer CPU zugehörig sind, wie zum Beispiel einen DRAM, einen Direktzugriffsspeicher (RAM), einen Festwertspeicher (read only memory, ROM), eine feste Speichereinheit (z. B. eine Festplatte), eine Wechselspeichereinheit (z. B. eine Diskette), einen Flash-Speicher usw. Ferner soll der Begriff „E/A-Schaltung” so, wie er hierin verwendet wird, zum Beispiel eine oder mehrere Eingabeeinheiten (z. B. Tastatur, Maus usw.) zum Eingeben von Daten in den Prozessor und/oder eine oder mehrere Ausgabeeinheiten (z. B. einen Bildschirm usw.) zum Darstellen der Ergebnisse beinhalten, die dem Prozessor zugehörig sind.
  • Dementsprechend kann ein Anwendungsprogramm oder Software-Komponenten davon, die Befehle oder Code zum Durchführen der Methoden der Erfindung beinhalten, wie sie hierin beschrieben werden, nichttransitorisch in einer oder mehreren der zugehörigen Speichermedien (z. B. einem ROM, einem festen oder einem Wechselspeicher) gespeichert werden und, wenn sie zur Nutzung bereit sind, vollständig oder teilweise geladen werden (z. B. in einen RAM) und durch den Prozessor ausgeführt werden. In jedem Fall ist ersichtlich, dass zumindest ein Teil der in den vorhergehenden Figuren dargestellten Komponenten in verschiedenen Formen von Hardware, Software oder Kombinationen davon umgesetzt werden kann (z. B. in einem oder mehreren DSPs mit zugehörigem Speicher, einem oder mehreren anwendungsspezifischen integrierten Schaltkreisen (application-specific integrated circuit(s), ASICs), Funktionsschaltungen, einem oder mehreren funktionsmäßig programmierten digitalen Universalcomputern mit zugehörigem Speicher usw.). Angesichts der hierin bereitgestellten Lehren der Erfindung ist ein Fachmann in der Lage, sonstige Umsetzungen der Komponenten der Erfindung in Betracht zu ziehen.
  • Zumindest ein Teil der Techniken der vorliegenden Erfindung kann in einer integrierten Schaltung umgesetzt werden. Beim Ausbilden von integrierten Schaltungen werden identische Chips üblicherweise mit einem wiederholten Muster auf einer Fläche eines Halbleiter-Wafers gefertigt. Jeder Chip beinhaltet eine hierin beschriebene Einheit und kann sonstige Strukturen und/oder Schaltungen beinhalten. Die einzelnen Chips werden aus dem Wafer geschnitten oder zerteilt und anschließend als integrierte Schaltung verkapselt. Einem Fachmann wäre bekannt, wie Wafer zerteilt und Chips verkapselt werden, um integrierte Schaltungen herzustellen. Auf diese Weise gefertigte integrierte Schaltungen werden als Teil dieser Erfindung betrachtet.
  • Eine integrierte Schaltung gemäß der vorliegenden Erfindung kann im Wesentlichen in jeder beliebigen Anwendung und/oder jedem beliebigen elektronischen System eingesetzt werden, in dem dynamische Speichersysteme eingesetzt werden können. Geeignete Systeme zum Umsetzen von Techniken der Erfindung können Personal-Computer, Mobiltelefone, Datenübertragungs-Netzwerke usw. beinhalten, ohne auf diese beschränkt zu sein. Systeme, die solche integrierten Schaltungen enthalten, werden als Teil dieser Erfindung betrachtet. Angesichts der hierin bereitgestellten Lehren der Erfindung ist ein Fachmann in der Lage, sonstige Umsetzungen und Anwendungen der Techniken der Erfindung in Betracht zu ziehen.

Claims (25)

  1. Speichereinheit, die aufweist: – eine Vielzahl von dynamischen Speicherzellen, wobei jede der Speicherzellen eine entsprechende Bit-Leitung und eine entsprechende Wortleitung aufweist, die damit verbunden sind, um individuell auf die Speicherzellen zuzugreifen; – eine Wortleitungsschaltung, die mit zumindest einer Wortleitung verbunden ist; – eine Bit-Leitungsschaltung, die mit zumindest einer Bit-Leitung verbunden ist; – zumindest eine Steuerschaltung, die mit der Bit- und Wortleitungsschaltung verbunden ist, zum Speichern über die Bit-Leitungsschaltung, die Wortleitungsschaltung und die Bit- und Wortleitung von Zustandsinformationen in den Speicherzellen; und – zumindest ein Schaltelement zum Verbinden der Speicherzellen, der Bit- und Wortleitungsschaltung und der Steuerschaltung selektiv mit zumindest einer Stromversorgung als Funktion zumindest eines Steuersignals; – wobei das zumindest eine Steuersignal zum Trennen von der Wortleitungs- und Bit-Leitungsschaltung von der Stromversorgung, während gleichzeitig Zustandsinformationen in den Speicherzellen aufbewahrt werden, und zum Wiederherstellen der Stromversorgung ausschließlich für die Wortleitungs- und Bit-Leitungsschaltung, die zum Durchführen einer Aktualisierung der Speicherzellen verwendet werden, dient, – wobei die Wortleitung in Abhängigkeit von einem PD-Steuersignal mit einer Versorgungsspannung (VWL) verbunden wird und sich das PD-Steuersignal – in einem Tiefschlafmodus auf einem Massepotential befindet und – im Betrieb auf einem hohen Logikpegel (VDD) oder alternativ auf einem niedrigen Logikpegel (VWL) befindet.
  2. Speichereinheit nach Anspruch 1, wobei die Wortleitungsschaltung zumindest einen Wortleitungstreiber aufweist, der mit einer entsprechenden Wortleitung verbunden ist.
  3. Speichereinheit nach Anspruch 2, wobei der Wortleitungstreiber in der Lage ist, eine negative Wortleitungsspannung zu erzeugen, die in der entsprechenden Wortleitung aufrechterhalten wird, während die Stromversorgung von der Wortleitungsschaltung getrennt ist.
  4. Speichereinheit nach Anspruch 1, wobei die Bit-Leitungsschaltung zumindest eine Bit-Leitungsvorladeschaltung und einen Leseverstärker aufweist, die mit einer entsprechenden Bit-Leitung verbunden sind.
  5. Speichereinheit nach Anspruch 4, wobei eine Bit-Leitungsspannung, die durch die Bit-Leitungsvorladeschaltung erzeugt wird, auf einem vorgegebenen Spannungspegel gehalten wird, während die Stromversorgung von der Bit-Leitungsschaltung getrennt ist.
  6. Speichereinheit nach einem der vorhergehenden Ansprüche, wobei das zumindest eine Schaltelement zumindest einen Transistor aufweist, der einen ersten Source/Drain-Bereich, der mit einem ersten Schaltungsknoten in der Speichereinheit verbunden ist, einen zweiten Source/Drain-Bereich, der mit einem zweiten Schaltungsknoten in der Speichereinheit verbunden ist, und ein Gate aufweist, das dazu eingerichtet ist, das Steuersignal zu empfangen, wobei der Transistor in der Lage ist, den ersten und den zweiten Schaltungsknoten als Funktion des Steuersignals elektrisch zu verbinden.
  7. Speichereinheit nach Anspruch 1, wobei die Steuerschaltung in der Lage ist, während eines Datenaufbewahrungszeitraums zumindest zwischen einem ersten und einem zweiten Betriebsmodus zu wechseln, wobei in dem ersten Modus in den Speicherzellen gespeicherte Daten aktualisiert werden und in dem zweiten Modus Zustandsinformationen in den Speicherzellen aufbewahrt werden, während die Stromversorgung zumindest von der Bit-Leitungsschaltung getrennt ist.
  8. Speichereinheit nach Anspruch 7, wobei es sich bei dem zweiten Modus um einen Tiefschlafmodus handelt und es sich bei dem ersten Modus um einen Aktualisierungsmodus handelt und wobei dem ersten Modus eine erste Dauer zugehörig ist, die wesentlich kürzer als eine zweite Dauer ist, die dem zweiten Modus zugehörig ist.
  9. Speichereinheit nach Anspruch 8, wobei die zweite Dauer zumindest 10-mal länger als die erste Dauer ist.
  10. Speichereinheit nach Anspruch 1, wobei die Steuerschaltung in der Lage ist, eine Fehlerkorrekturcodierung einzusetzen, um einen Datenaufbewahrungszeitraum der Speichereinheit auszudehnen.
  11. Speichereinheit nach Anspruch 1, wobei die Bit-Leitungsschaltung aufweist: – einen Transistor, der für eine Verbindung zwischen der zumindest einen Stromversorgung und einer entsprechenden Bit-Leitung eingerichtet ist, wobei der Transistor in der Lage ist, ein erstes Steuersignal zu empfangen und die entsprechende Bit-Leitung selektiv mit der zumindest einen Stromversorgung als Funktion des ersten Steuersignals zu verbinden; – einen Komparator, der einen ersten Eingang, der mit der entsprechenden Bit-Leitung verbunden ist, und einen zweiten Eingang aufweist, der dazu eingerichtet ist, eine Bezugsspannung zu empfangen, wobei der Komparator in der Lage ist, ein zweites Steuersignal zu erzeugen, das eine Differenz zwischen einer Spannung der entsprechenden Bit-Leitung und der Bezugsspannung angibt; und – eine Steuereinheit, die in der Lage ist, das zweite Steuersignal zu empfangen und das erste Steuersignal zu erzeugen, sodass die Spannung an der entsprechenden Bit-Leitung etwa in Höhe der Bezugsspannung aufrechterhalten wird.
  12. Speichereinheit nach Anspruch 11, wobei die Bit-Leitungsschaltung in der Lage ist, ein drittes Steuersignal zu empfangen, das einen Betriebsmodus der Speichereinheit angibt, wobei der Transistor ausgeschaltet ist, wodurch die entsprechende Bit-Leitung als Funktion des dritten Steuersignals von der Stromversorgung getrennt wird.
  13. Speichereinheit nach Anspruch 12, wobei die Bit-Leitungsschaltung des Weiteren aufweist: – einen Frequenzteiler, der dazu eingerichtet ist, ein Eingangstaktsignal zu empfangen, das der Bit-Leitungsschaltung zugeführt wird, und ein Ausgangstaktsignal zu erzeugen, das eine Frequenz aufweist, bei der es sich um eine vorgegebene Teilung einer Frequenz des Eingangstaktsignals handelt; und – einen Multiplexer, der einen ersten Eingang, der dazu eingerichtet ist, das Eingangstaktsignal zu empfangen, einen zweiten Eingang, der dazu eingerichtet ist, das Ausgangstaktsignal zu empfangen, und einen Steuereingang aufweist, der dazu eingerichtet ist, das dritte Steuersignal zu empfangen, wobei der Multiplexer in der Lage ist, als Funktion des dritten Steuersignals ein viertes Steuersignal zu erzeugen, das entweder das Eingangstaktsignal oder das Ausgangstaktsignal angibt.
  14. Speichereinheit nach Anspruch 1, wobei die Wortleitungsschaltung zumindest einen Wortleitungstreiber beinhaltet, wobei der zumindest eine Wortleitungstreiber aufweist: – einen Pull-up-Transistor, der einen ersten Source/Drain-Bereich, der für eine Verbindung mit einer ersten Spannungsversorgung über ein erstes Schaltelement eingerichtet ist, einen zweiten Source/Drain-Bereich, der mit einer entsprechenden Wortleitung verbunden ist, und ein Gate aufweist, das dazu eingerichtet ist, ein erstes Steuersignal zu empfangen; – einen Pull-down-Transistor, der einen ersten Source/Drain-Bereich, der für eine Verbindung mit einer zweiten Spannungsversorgung eingerichtet ist, einen zweiten Source/Drain-Bereich, der mit der entsprechenden Wortleitung verbunden ist, und ein Gate aufweist, das dazu eingerichtet ist, ein zweites Steuersignal zu empfangen; – einen ersten Spannungspegelumsetzer, der in der Lage ist, ein Eingangssignal zu empfangen, das auf einen ersten Satz von Spannungen bezogen ist, und das erste Steuersignal zu erzeugen, das auf einen zweiten Satz von Spannungen bezogen ist; und – einen zweiten Spannungspegelumsetzer, der in der Lage ist, das Eingangssignal zu empfangen und das zweite Steuersignal zu erzeugen, das auf einen dritten Satz von Spannungen bezogen ist.
  15. Speichereinheit nach Anspruch 14, wobei der Wortleitungstreiber in einem ersten Modus in der Lage ist, die entsprechende Wortleitung zwischen der ersten und der zweiten Spannungsversorgung als Funktion des Eingangssignals zu treiben, und in einem zweiten Modus in der Lage ist, die Stromversorgung zu dem ersten und dem zweiten Spannungspegelumsetzer zu trennen und die entsprechende Wortleitung auf die zweite Spannungsversorgung zu treiben.
  16. Verfahren zum Vereinfachen eines Datenaufbewahrungsmodus in einer Speichereinheit nach einem der Ansprüche 1 bis 15, die eine Vielzahl von dynamischen Speicherzellen und Bit- und Wortleitungen beinhaltet, die mit den Speicherzellen verbunden sind, wobei jede der Speicherzellen zum individuellen Zugreifen auf die Speicherzellen ein einzigartiges Paar einer entsprechenden Bit-Leitung und einer entsprechenden Wortleitung aufweist, das dieser zugehörig ist, wobei das Verfahren den Schritt aufweist: – Verzahnen von langen Zeiträumen eines Betriebs der Speichereinheit in einem ersten Modus beim Empfangen einer Anforderung, in den Datenaufbewahrungsmodus einzutreten, wobei die Stromversorgung zumindest für Schaltungen, die die Bit-Leitungen treiben, getrennt wird und die Speicherzellen ihre jeweiligen darin gespeicherten Zustandsinformationen aufbewahren, mit kurzem Stoßbetrieb der Speichereinheit in einem zweiten Modus, wobei die Stromversorgung ausschließlich für Schaltungen wiederhergestellt wird, die zum Durchführen einer Aktualisierung der Speicherzellen verwendet werden, und die Speicherzellen aktualisiert werden.
  17. Verfahren nach Anspruch 16, wobei es sich bei dem ersten Modus um einen Tiefschlafmodus handelt und es sich bei dem zweiten Modus um einen Aktualisierungsmodus handelt.
  18. Verfahren nach Anspruch 16 oder 17, das des Weiteren aufweist: Erfassen einer Dauer der Zeit, in der die Speichereinheit in dem ersten Modus arbeitet; und – wenn die Dauer der Zeit, in der die Speichereinheit in dem ersten Modus arbeitet, einen vorgegebenen Datenaufbewahrungszeitraum erreicht, Umschalten des Betriebs der Speichereinheit zu dem zweiten Modus, um eine Aktualisierung der Speicherzellen zu initiieren.
  19. Verfahren nach Anspruch 18, wobei der Schritt des Erfassens der Dauer der Zeit, in der die Speichereinheit in dem ersten Modus arbeitet, aufweist: – Setzen eines ersten Zählers auf einen vorgegebenen Wert; – Ermitteln, ob der vorgegebene Datenaufbewahrungszeitraum erreicht worden ist, durch Durchführen entweder (i) eines Hochzählens des ersten Zählers und Ermittelns, ob der erste Zähler einen vorgegebenen Höchstwert erreicht hat, oder (ii) eines Herunterzählens des ersten Zählers und Ermittelns, ob der erste Zähler gleich null ist; und – wenn der vorgegebene Datenaufbewahrungszeitraum erreicht worden ist, Wiederherstellen der Stromversorgung ausschließlich für Schaltungen, die zum Durchführen der Aktualisierung der Speicherzellen verwendet werden, und Umschalten der Speichereinheit zu dem zweiten Modus.
  20. Verfahren nach einem der Ansprüche 16 bis 19, das des Weiteren ein Verlassen des ersten Betriebsmodus aufweist, wenn eine Anforderung zum Eintreten in einen Aktivbetriebsmodus der Speichereinheit empfangen wird.
  21. Verfahren nach einem der Ansprüche 16 bis 20, das des Weiteren ein Durchführen einer Fehlerkorrektur aufweist, um dadurch den Datenaufbewahrungszeitraum der Speichereinheit auszudehnen.
  22. Verfahren nach Anspruch 21, wobei der Schritt des Durchführens der Fehlerkorrektur während jedes Betriebszyklus der Speichereinheit in dem zweiten Modus aufweist: – Lesen von Daten, die an einer jeweiligen der Speicheradresspositionen gespeichert sind für alle Adresspositionen in der Speicherschaltung; – Erkennen, ob zumindest ein Fehler in den Daten vorhanden ist, entsprechend der jeweiligen Adressposition; – Verarbeiten des zumindest einen Fehlers in den Daten entsprechend der jeweiligen Adressposition; und – Zurückkehren zu dem ersten Betriebsmodus der Speichereinheit.
  23. Verfahren nach Anspruch 22, wobei der Schritt des Durchführens der Fehlerkorrektur aufweist: – Setzen eines zweiten Zählers auf einen vorgegebenen Wert; – Durchführen entweder (i) eines Hochzählens des zweiten Zählers und Ermittelns, ob der zweite Zähler einen Wert erreicht hat, der eine Höchstzahl von Adresspositionen der Speichereinheit angibt, oder (ii) eines Herunterzählens des zweiten Zählers und Ermittelns, ob der zweite Zähler gleich null ist; und – Durchführen einer Fehlerkorrektur, um die Daten zu korrigieren, die an einer Adressposition gespeichert sind, entsprechend dem Wert des zweiten Zählers.
  24. Verfahren nach Anspruch 21, wobei der Schritt des Durchführens der Fehlerkorrektur aufweist: – Ansammeln von Fehlern über eine Vielzahl von Betriebszyklen der Speichereinheit in dem zweiten Modus; und – Verarbeiten der Fehler beim Empfangen einer Anforderung, in einen Aktivbetriebsmodus der Speichereinheit einzutreten.
  25. Verfahren nach Anspruch 24, wobei der Schritt des Verarbeitens der Fehler mithilfe eines Berger-Codes durchgeführt wird.
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