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Die
vorliegende Erfindung betrifft allgemein ein System und ein Verfahren
zum Regeln einer Stromversorgung und insbesondere ein System und ein
Verfahren zur Steuerung einer Ladungspumpen-Stromversorgung.
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Nichtflüchtige Halbleiterspeicher,
wie zum Beispiel EEPROM, und Flash-Speicher sind in vielen Elektronikanwendungen,
darunter Flash-Laufwerke, Smart Cards und eingebettete Systeme,
immer häufiger
anzutreffen. Damit solche nichtflüchtigen Speicher Daten speichern,
sind jedoch hohe Spannungen zum Schreiben von Daten notwendig. Im
Allgemeinen werden diese hohen Spannungen durch Stromversorgungen
auf Ladungspumpenbasis auf derselben integrierten Schaltung wie
die Speichermatrix erzeugt. Ladungspumpen-Stromversorgungen verwenden
typischerweise kapazitive Boost-Techniken zum Erzeugen von On-Chip-Programmierspannungen über der
extern angelegten Stromversorgungsspannung.
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In
einem typischen nichtflüchtigen
Speichersystem wird dieselbe Stromversorgung auf Ladungspumpenbasis
verwendet, um die zum Schreiben und zum Löschen der Speichermatrix erforderlichen
hohen Spannungen und die zum Lesen der Speichermatrix benötigten niedrigeren
Spannungen zu erzeugen. Da schrumpfende Halbleitergeometrien eine entsprechende
Abnahme der Spannung, die ein Standard-Halbleiterbauelement tolerieren
kann, bevor es durchschlägt
oder zerstört
wird, erzeugt haben, sind immer dann, wenn hohe On-Chip-Spannungen
verwendet werden, speziell konstruierte Hochspannungsbauelemente
erforderlich. Diese Hochspannungsbauelemente sind im Allgemeinen größer, langsamer
und weniger flächeneffizient
als Minimalgeometriebauelemente niedrigerer Spannung, so dass flächeneffiziente
Entwürfe
die Verwendung solcher Hochspannungsbauelemente minimieren. Dementsprechend
verwenden die Leseschaltungen für
nichtflüchtigen
Speicher typischerweise Niederspannungsbauelemente, die hohen Programmierspannungen
nicht standhalten können.
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Um
Beschädigung
und Durchschlag von Niederspannungsbauelementen nach dem Ausführen eines
Lese- oder Löschzyklus
zu verhindern, entladen herkömmliche
nichtflüchtige
Speichersysteme typischerweise den Ausgang der Ladungspumpe von seinem
Hochspannungszustand auf eine Standby-Spannung, bevor eine niedrigere
Spannung erzeugt wird. Das Wiederaufladen des Ausgangs der Ladungspumpen-Stromversorgung nimmt
jedoch Zeit in Anspruch, typischerweise in einem Bereich von 10 μs bis 30 μs. Bei Anwendungen,
die hohe Geschwindigkeit erfordern, kann diese Zeitverzögerung die
Systemleistungsfähigkeit
verlangsamen. Das Entladen und Wiederaufladen einer Ladungspumpe setzt
ferner überschüssige Leistung
und Energie um, was bei Low-Power-Anwendungen nachteilig sein kann.
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Es
werden schnelle und leistungseffiziente Schaltungen und Verfahren
benötigt,
um Systeme mit mehreren Spannungen über der Versorgungsspannung
mit Strom zu versorgen.
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In
einer Ausführungsform
wird ein Verfahren zum Steuern einer Ausgangsspannung eines Stromversorgungssystems
offenbart. Das Verfahren weist auf das Regeln der Stromversorgung
auf eine erste Spannung. Nach dem Regeln der Stromversorgung auf
eine erste Spannung wird die Stromversorgung auf eine zweite Spannung
geregelt, wobei ein Eingangssignal des Stromversorgungssystems geändert und
die Ladung am Ausgang des Stromversorgungssystems verändert wird,
bis die Ausgangsspannung die zweite Ausgangsspannung erreicht.
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Im
Obigen wurden Merkmale der vorliegenden Erfindung relativ grob skizziert.
Im Folgenden werden zusätzliche
Merkmale der Erfindung beschrieben, die den Gegenstand der Ansprüche der Erfindung
bilden. Für
Fachleute ist erkennbar, dass die Konzeption und die spezifische
offenbarte Ausführungsform
ohne weiteres als Grundlage zum Modifizieren oder Entwerfen anderer
Strukturen oder Prozesse zum Ausführen derselben Zwecke der vorliegenden
Erfindung benutzt werden können.
Außerdem
ist für
Fachleute erkennbar, dass solche äquivalenten Konstruktionen
nicht von dem in den angefügten
Ansprüchen
dargelegten Gedanken und Schutzumfang der Erfindung abweichen.
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Für ein vollständigeres
Verständnis
der vorliegenden Erfindung und ihrer Vorteile wird nun auf die folgenden
Beschreibungen in Verbindung mit den beigefügten Zeichnungen verwiesen.
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Es
zeigen:
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1 eine
Ausführungsform
eines Ladungspumpen-Stromversorgungssystems;
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2 ein
Impulsdiagramm einer Ausführungsform
eines Ladungspumpen-Stromversorgungssystems;
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3 eine
Ausführungsform
eines programmierbaren Spannungsteilers; und
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4 eine
alternative Ausführungsform
eines Ladungspumpen-Stromversorgungssystems.
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Die
Herstellung und Verwendung der Ausführungsformen der vorliegenden
Erfindung werden nachfolgend ausführliche besprochen. Es versteht sich
jedoch, dass die vorliegende Erfindung viele anwendbare erfindungsgemäße Konzepte
bereitstellt, die in vielfältigen
spezifischen Kontexten realisiert werden können. Die spezifischen besprochenen Ausführungsformen
veranschaulichen lediglich spezifische Weisen der Herstellung und
Verwendung der Erfindung und begrenzen nicht den Schutzumfang der
Erfindung.
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Die
vorliegende Erfindung wird mit Bezug auf Ausführungsformen in einem spezifischen
Kontext beschrieben, nämlich
einem Ladungspumpen-Stromversorgungssystem für einen nichtflüchtigen
Speicher. Die Erfindung kann auch in anderen Kontexten angewandt
werden, wie zum Beispiel in allgemeinen Stromversorgungssystemen.
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1 zeigt
eine Ausführungsform
eines Stromversorgungssystems 100, das der Lastschaltung 110 die
geboostete Spannung VBOOST zuführt. Das
Stromversorgungssystems 100 weist vorzugsweise eine Ladungspumpe 102 auf,
einen programmierbaren Spannungsteiler 108, einen Komparator 114,
ein Latch 112 und eine Steuerung 118. Die Kapazität Cload repräsentiert
die Gesamtausgangskapazität
bei VBOOST. Bei bevorzugten Ausführungsformen
besteht die Ladungspumpe 102 aus einem Taktgenerator 104 und
einer Boostschaltung 106. Der Taktgenerator 104 erzeugt
Takte P1 und P2 aus dem Signal CLK des Eingangs CLK. Diese Takte
P1 und P2 werden von der Boostschaltung 106 verwendet, um
sukzessive Stufen eines Dioden- und Kondensatorarrays, das die Ausgangsspannung
VBOOST erzeugt, zu takten. Die Frequenz des Signals CLK liegt vorzugsweise
zwischen etwa 50 MHz und etwa 200 MHz, obwohl bei alternativen Ausführungsformen auch
Frequenzen außerhalb
dieses Bereichs verwendet werden können. Die Ladungspumpe 102,
die gemäß herkömmlichen
in der Technik bekannten Verfahren implementiert wird, ist dafür ausgelegt, Ausgangsspannungen
zwischen etwa 3 V und etwa 20 V bereitzustellen. Bei alternativen
Ausführungsformen
der vorliegenden Erfindung können
andere Ladungspumpen- oder Spannungsboostarchitekturen verwendet
werden und andere Ausgangsspannungsbereiche gewährleistet werden. Zum Beispiel kann
anstelle einer Ladungspumpe eine Schaltstromversorgung. verwendet
werden.
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Die
Ladungspumpe 102 wird durch das Signal DISABLE_CP aktiviert,
das vorzugsweise die Boostschaltung 102 durch Torschalten
des Taktsignals CLK freigibt und sperrt. Bei einer bevorzugten Ausführungsform
sind die Phasen P1 und P2 aktiv, wenn DISABLE_CP niedrig ist, und
inaktiv, wenn DISABLE_CP hoch ist. Bei alternativen Ausführungsformen
kann diese Polarität
umgekehrt werden.
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Während des
Betriebs des Ladungspumpen-Stromversorgungssystems 100 wird
der Ausgang VBOOST durch die Rückkopplungswirkung
einer Regelschleife mit dem programmierbaren Spannungsteiler 108 und
dem Komparator 114 geregelt. Im Prinzip aktiviert die Regelschleife
die Ladungspumpe 102, wenn VBOOST unter einer Zielspannung
liegt, und deaktiviert die Ladungspumpe 102, wenn VBOOST
eine Zielspannung übersteigt.
Bei bevorzugten Ausführungsformen
der vorliegenden Erfindung hängt
die Zielausgangsspannung von der konkreten Betriebsart ab, in der
die Speicherschaltung 110 betrieben wird. Bei Ausführungsformen,
die nichtflüchtige
Speicher, wie zum Beispiel EEPROM und Flash, verwenden, arbeitet
die Speicherschaltung 110 in einem Lesemodus, einem Schreibmodus und
einem Löschmodus.
Im Lesemodus liegt die Zielausgangsspannung zwischen etwa 3 V und
etwa 10 V. Im Schreib- und Löschmodus
liegt die Zielausgangsspannung zwischen etwa 12 V und etwa 20 V. Bei
alternativen Ausführungsformen
der vorliegenden Erfindung können
andere Ausgangsspannungsbereiche verwendet werden.
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Bei
bevorzugten Ausführungsformen
der vorliegenden Erfindung wird VBOOST auf eine Zielausgangsspannung
geregelt, indem VBOOST auf eine Spannung in dem Compliance-Bereich
von durch die normale nicht geboostete Versorgung versorgten Schaltungen
heruntergeteilt wird. Die geteilte Spannung wird mit einer Referenzspannung
verglichen und es erfolgt eine Bestimmung, ob die Ladungspumpe aktiviert
werden soll oder nicht. Bei Ausführungsformen
der vorliegenden Erfindung wird VBOOST unter Verwendung eines programmierbaren
Spannungsteilers 108 geteilt, um die Spannung VDIV gemäß einem
Spannungsteilerverhältnis
zu produzieren, das durch das Signal LEVEL gesteuert wird. Das Signal
LEVEL ist vorzugsweise ein 4-Bit-Digitalsignal, das das Spannungsteilerverhältnis des
Spannungsteilers 108 einstellt. Bei alternativen Ausführungsformen
der vorliegenden Erfindung kann das Signal LEVEL andere Auflösungen als
4 Bit aufweisen und VDIV kann andere Beziehungen zu VBOOST neben
einem einfachen Verhältnis
aufweisen. Zum Beispiel kann VDIV durch ein Teilerverhältnis plus
einer Konstante mit VBOOST in Beziehung stehen. Der programmierbare
Spannungsteiler 108 kann bei Ausführungsformen der vorliegenden
Erfindung unter Verwendung von herkömmlichen Techniken und Architekturen
implementiert werden.
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Bei
bevorzugten Ausführungsformen
wird die geteilte Ausgabe VDIV durch den Komparator 114,
der gemäß in der
Technik bekannten Techniken konstruiert ist, mit der Referenzspannung
VREF verglichen. Die Ausgabe des Komparators 114. ist das Signal
DISABLE_CP, das den Betrieb der Ladungspumpe 102 steuert.
Bei der dargestellten Ausführungsform
ist, wenn VDIV größer als
VREF ist, das Signal DISABLE_CP hoch und sperrt dadurch die Ladungspumpe 102.
Wenn VDIV kleiner als VREF ist, ist DISABLE_CP jedoch niedrig und
die Ladungspumpe 102 wird aktiviert. Es ist zu sehen, dass
bei alternativen Ausführungsformen
der vorliegenden Erfindung DISABLE_CP und/oder der Freigabeeingang des
Taktgenerators 104 eine andere Polarität aufweisen können.
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Wenn
ein Betriebsartenwechsel vorliegt, der eine Ausgangsspannungsänderung
von einer höheren
Ausgangsspannung zu einer niedrigeren Ausgangsspannung, zum Beispiel
von einer Schreibspannung von 12 V zu einer Lesespannung von 5 V erfordert,
entlädt
das Stromversorgungssystem 100 die durch Cload repräsentierte
Ausgangskapazität,
bis die Spannung an VBOOST die niedrigere Lesespannung erreicht.
Bei bevorzugten Ausführungsformen der
vorliegenden Erfindung wird Cload durch
den NMOS-Transistor MD entladen, dessen
Gate durch das Latch 112 gesteuert wird.
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Bei
bevorzugten Ausführungsformen
wird eine Änderung
der Ausgangsspannung bewirkt, indem der Wert des Signals LEVEL geändert wird,
das in den programmierbaren Spannungsteiler 108 eingegeben
wird, der das Teilerverhältnis
des Teilers 108 ändert.
Um die geregelte Spannung von VBOOST zu verringern, wird das Teilerverhältnis des programmierbaren
Spannungsteilers von einem höheren
Teilerverhältnis
in ein niedrigeres Teilerverhältnis
umgeändert.
Wenn zum Beispiel das Spannungsteilerverhältnis des programmierbaren
Teilers anfänglich
1/12 und VREF auf 1 V gesetzt ist, wird der Ausgang bei VBOOST auf
etwa 12 V geregelt. Wenn das Spannungsteilerverhältnis jedoch von 1/12 in 1/5 umgeändert wird,
wird VBOOST letztendlich auf etwa 5 V gesteuert.
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Es
ist jedoch ersichtlich, dass, damit VBOOST von einer höheren Spannung
zu einer niedrigeren Spannung übergeht,
die Ausgangskapazität Cload entladen werden muss. Bei Ausführungsformen der
vorliegenden Erfindung liegt Cload vorzugsweise
in der Größenordnung
von etwa 100 pF, um sicherzustellen, dass der Speicherschaltung 110 während einer
Schreib- oder Löschoperation
genug Ladung zur Verfügung
steht, ohne VBOOST zu sehr herunterzuziehen. Bei anderen Ausführungsformen
kann Cload andere Werte annehmen, zum Beispiel
zwischen 5 pF und etwa 100 pF abhängig von der Anwendung. Als
Alternative kann Cload über 100 pF oder unter 5 pF betragen.
Das Entladen von Cload durch parasitäre Entladungswege
in der Speicherschaltung 110 und/oder den programmierbaren
Spannungsteiler 108 kann folglich eine beträchtliche
Zeit in Anspruch nehmen, zum Beispiel bis zu etwa 1 ms. Es Cload zu erlauben, sich durch den Betrieb
der Speicherschaltung 110 zu entladen, ist des Weiteren
problematisch, weil die Schaltkreise in der Speicherschaltung 110 möglicherweise
den hohen Schreib- und Löschspannungen
bei VBOOST nicht standhalten können. Ladungspumpen
der herkömmlichen
Technik haben diese Situation behoben, indem Cload nach
einer Schreib- oder Löschoperation
vor der nächsten
Operation vollständig
entladen wird. Wie bereits erläutert wurde,
setzt das Entladen solch einer großen Kapazität Leistung um und die Anspruch
genommene Zeit zum Laden von VBOOST von Masse auf eine Lesespannung
(d. h. etwa 10 μs
bis 30 μs)
verlangsamt den Betrieb des Speichersystems.
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Bei
bevorzugten Ausführungsformen
der vorliegenden Erfindung wird, wenn der Ausgang der Ladungspumpe 102 von
einer höheren
Spannung zu einer niedrigeren Spannung übergeht, Cload durch
MD entladen, bis die neue Zielspannung erreicht
ist. Um VBOOST auf diese Weise von einer höheren Spannung auf eine niedrigere
Spannung herabzusetzen, wird das Signal LEVEL_CHANGED gesetzt, wenn über das
Signal LEVEL ein niedrigeres Spannungsteilerverhältnis ausgewählt wird.
Wenn LEVEL_CHANGED gesetzt ist, ist das Latch 112 gesetzt,
wodurch der Transistor MD eingeschaltet
wird, so dass sich Cload entlädt. Sobald
die Spannung VDIV unter VREF abfällt, ändert der
Komparator 114 seinen Zustand und das Signal DISABLE_CP
wird niedrig und setzt durch den Inverter 116 das Latch 112 zurück. Nachdem
das Latch 112 zurückgesetzt
ist, wird das Gate des Transistors MD auf
niedrig gebracht, so dass Cload aufhört, sich
durch MD zu entladen. Bei bevorzugten Ausführungsformen
der vorliegenden Erfindung wird LEVEL_CHANGED für einen kurzen Zeitraum gesetzt,
wie zum Beispiel für
zwei Taktzyklen, um sicherzustellen, dass das Latch 112 zurückgesetzt
werden kann, wenn DISABLE_CP niedrig wird. Die Steuerung des Timings
der Signale LEVEL und LEVEL_CHANGED wird durch die Steuerung 118 gesteuert.
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Es
ist erkennbar, dass bei alternativen Ausführungsformen der vorliegenden
Erfindung die Ladungspumpe 102 die Ausgabe VBOOST auf eine
negative Versorgung boosten kann. In diesem Fall wird das Entladungsbauelement
MD als ein PMOS-Bauelement implementiert
und die Polarität
des Komparators 114 umgekehrt, so dass die Ladungspumpe 102 aktiviert
wird, wenn VDIV VREF übersteigt.
Bei Ausführungsformen
mit negativen Versorgungen kann der Komparator 114 so vorgespannt
werden, dass er mit negativen Versorgungsspannungen operiert, und/oder
der programmierbare Widerstandsteiler 108 kann vorgespannt
werden, um VDIV in dem Spannungs-Compliance-Bereich des Komparators 114 und
des Rests der Schaltungen des Stromversorgungssystems 100 zu
produzieren. Zum Beispiel kann der Referenzknoten VSS auf eine Spannung von
mehr als Masse vorgespannt werden, so dass VDIV (und folglich VREF)
positive Spannungswerte aufweisen. Bei bevorzugten Ausführungsformen
der vorliegenden Erfindung, die negative Spannungsversorgungen produzieren,
liegen Zielausgangsspannungen vorzugsweise zwischen etwa –4 V und
etwa –12
V. Als Alternative können
abhängig
von der konkreten Anwendung und ihren Spezifikationen andere Ausgangsspannungsbereiche
verwendet werden.
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Nunmehr
mit Bezug auf 2 ist ein beispielhaftes Diagramm
einer Signalform 200 einer Ausführungsform der vorliegenden
Erfindung gezeigt, das einen Übergang
von einer höheren
Spannung zu einer niedrigeren Spannung bei VBOOST darstellt. VBOOST
beginnt anfänglich
bei V1. An der Flanke 202 geht das Signal LEVEL von einem
hohen Teilerverhältnis
und einem niedrigen Teilerverhältnis über und
das Signal LEVEL_CHANGED wird gesetzt. Die geteilte Spannung VDIV
wird dann aufgrund der Änderung
des Spannungsteilerverhältnisses
höher als
VREF gesteuert. Eine kurze Zeit später (zum Zeitpunkt 204) ändert sich
der Zustand des Komparators und VBOOST beginnt, sich zu entladen.
Das Signal DISABLE_CP wird auch gesetzt, wodurch die Ladungspumpe 102 ausgeschaltet
wird. Zum Beispiel wird zwei Taktzyklen später an der Flanke 206 das
Signal LEVEL_CHANGED zurückgesetzt,
um sicherzustellen, dass sich das Latch 112 (1)
ordnungsgemäß rücksetzt.
Nachdem VDIV unter VREF geht, wodurch angezeigt wird, dass VBOOST
im Wesentlichen seinen neuen Zielwert von V2 erreicht hat, ändert sich
der Zustand des Komparators nochmals und DISABLE_CP wird zurückgesetzt.
Wenn DISABLE_CP niedrig wird, wird das Latch 112 (1)
rückgesetzt,
der Transistor MD ausgeschaltet und VBOOST hört auf, sich zu entladen. Bei
bevorzugten Ausführungsformen
wartet das System eine definierte Anzahl von Taktzyklen, um es VBOOST
zu erlauben, sich auf seinen neuen Wert zu entladen. Zum Beispiel
wartet bei einer Ausführungsform
das System 300 Taktzyklen lang, bis VBOOST seinen Endwert
erreicht. Bei alternativen Ausführungsformen
kann der Automat bzw. die CPU, der bzw. die das Timing steuert,
interaktiv auf das Erreichen eines neuen Werts durch die Ladungspumpe reagieren.
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Nunmehr
mit Bezug auf 3 ist eine Ausführungsform
eines programmierbaren Spannungsteilers 300 dargestellt.
Der programmierbare Spannungsteiler 300 weist ein Widerstandsnetzwerk 302 auf,
das aus Reihenwiderständen
R0 bis Rn besteht. Zwischen
Knoten in dem Widerstandsnetzwerk 302 und dem geteilten
Ausgangsspannungsknoten VDIV sind Transmissionsgatter TG0 bis TG(n – 1) geschaltet.
Bei bevorzugten Ausführungsformen
werden die Transmissionsgatter TG0 bis TG(n – 1) mit CMOS-Transmissionsgattern
implementiert. Bei alternativen Ausführungsformen können andere Schaltverfahren
verwendet werden. Der Decoder 304 dekodiert das m-Bit-Teilerverhältnissignal
LEVEL zu Signalen S0 bis S(n – 1)
zur Steuerung der Transmissionsgatter TG0 bis TG(n – 1). Bei
bevorzugten Ausführungsformen
ist das Signal LEVEL ein 4-Bit-Binärwort, das
zu 16 Schaltsignalen dekodiert wird. Bei alternativen Ausführungsformen
können
andere logische Schemata verwendet werden, um die Schaltsignale
S0 bis S(n – 1)
zu erzeugen, zum Beispiel können
diese Signale direkt durch die Steuerung 118 (1)
erzeugt werden.
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In
alternativen Ausführungsformen
können andere
Spannungsteilerstrukturen und -techniken zur Erzeugung der geteilten
Spannung VDIV verwendet werden. Zum Beispiel können Netzwerke anderer Schaltungskomponenten,
wie zum Beispiel Kondensatoren, Dioden und Transistoren, anstelle
des Widerstandsnetzwerks 302 verwendet werden. Ein solches
Alternativverfahren verwendet in Reihe geschaltete MOSFETs und wird
in der US-Patentanmeldung Nr. 10/970,363, eingereicht am 24.10.2004
mit dem Titel „Circuit
Arrangement for Voltage Regulation” beschrieben, wobei auf diese
Anmeldung hiermit ausdrücklich
Bezug genommen wird.
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Nunmehr
mit Bezug auf 4 ist eine weitere Ausführungsform
eines Ladungspumpen-Stromversorgungssystems 400 dargestellt.
Das Stromversorgungssystem 400 weist eine Ladungspumpe 402 auf,
die durch eine Rückkopplungsschleife
gesteuert wird, die aus einem programmierbaren Widerstandsteiler 412 und
einem Komparator 414 besteht. Im Gegensatz zu der Ausführungsform
von 1 wird der Ausgang des Komparators 414 durch
Inverter 416 und 418 gepuffert und durch das Flipflop 420 registriert,
das mit dem Takt CLK läuft
und mit der Ladungspumpe 402 synchron ist. Das Takten des
Komparators von 414 stellt sicher, dass alle Zustandsübergänge an einer
Taktflanke auftreten und dass ein langsamer und/oder metastabiler
Zustand am Ausgang des Komparators 414 nicht bewirkt, dass
sich die Schaltung unvorhersehbar verhält. Außerdem befindet sich in der
Rückkopplungsschleife
ein Inverter 422 und ein NAND-Gatter 424. Das
Signal EN fährt die
Ladungspumpe 402 herunter, wenn es gesetzt ist.
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Wenn
VBOOST bezüglich
Spannung reduziert wird, wird VBOOST durch den Transistor M8, der
durch den Ausgang des OR-Gatters 410 gesteuert wird, entladen.
Der Kaskodetransistor M6 ist vorzugsweise ein Hochspannungsbauelement
und ist vorgesehen, um den Transistor M8 vor Durchschlag und Beschädigung zu
schützen.
Als Alternative kann M6 abhängig
von dem konkreten System und seinen Spezifikationen ein Mittelspannungs-
oder Niederspannungsbauelement sein. Die Spannung VCAS wird vorzugsweise
so gewählt,
dass verhindert wird, dass M8 durchschlägt.
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Bei
einer Ausführungsform
der vorliegenden Erfindung wird das Signal DISCHARGE vorgesehen, um
den Ausgang des Latch 409 zu übersteuern und den Ausgang
der Ladungspumpe 402 extern zu entladen. Wenn DISCHARGE
hoch wird, wird das Gate von M8 über
das OR-Gatter 410 hoch. Der zusätzliche mit dem Kaskodetransistor
M5 in Reihe geschaltete Entladungstransistor M7 ist vorgesehen,
um den Ausgang der Ladungspumpe 402 schneller zu entladen.
M10, die auch mit dem Signal DISCHARGE gekoppelt ist, ist vorgesehen,
um den positiven Eingang des Komparators 414 mit Masse
zu verbinden. Bei Ausführungsformen
der vorliegenden Erfindung wird das Signal DISCHARGE gesetzt, um
die Ladungspumpe in einen Niedrig-Energie(Low-Power)- und/oder Schlaf(Sleep)-Modus
zu versetzen.
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Bei
bevorzugten Ausführungsformen
der vorliegenden Erfindung hat VREF einen Wert von zwischen etwa
0,4 V und etwa 1 V, vorzugsweise etwa 0,6 V, und wird aus einer
Bandabstandreferenz abgeleitet. Als Alternative können ein
anderer Spannungspegel und andere Spannungsreferenz-Erzeugungstechniken
verwendet werden. Das Signal VSS_REF ist vorzugsweise mit einer
selben ruhigen Niederstrom-Referenzmasse
gekoppelt, die zur Erzeugung von VREF verwendet wird. Wenn der Ausgang
der Ladungspumpe 402 jedoch entladen wird, wird der Transistor
M9 eingeschaltet und ein bestimmter Strom durch den Spannungsteiler
wird zu der Hochstrommasse VSS_HC abgezweigt, um Transienten auf
der ruhigen Masse VSS_REF zu verringern.
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Das
Latch 404 besteht aus Transistoren M1, M2, M3 und M4 und
hintereinander angeordneten Invertern 406 und 408.
Die Transistoren M1 und M3 sind mit dem Eingang des Inverters 406 in
Reihe geschaltet und die Transistoren M2 und M4 sind mit dem Eingang
des Inverters 408 in Reihe geschaltet. Das Signal LEVEL_CHANGED
ist mit dem Gate von M2 gekoppelt, während dem Gate von M3 über den Inverter 426 eine
invertierte Version von LEVEL_CHANGED zugeführt wird. Ähnlich ist das Signal DISABLE_CP
mit dem Gate von M4 gekoppelt und eine invertierte Version von DISABLE_CP
wird über
den Inverter 422 dem Gate von M1 zugeführt. Es ist ersichtlich, dass
der Ausgang LOUT des Latch 404 gesetzt ist, wenn LEVEL_CHANGED
von niedrig zu hoch übergeht,
und dass LOUT niedrig wird, wenn DISABLE_CP hoch wird. Zwei Zweige
aus Transistoren, einer mit M1 und M3 und der andere mit M2 und M4,
werden mit invertierten Signalen verwendet, um einen merklichen
DC Gleichstromfluss zu verhindern. Bei alternativen Ausführungsformen
der vorliegenden Erfindung können
andere Latchtopologien verwendet werden.
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Obwohl
die vorliegende Erfindung und ihre Vorteile ausführlich beschrieben wurden,
versteht sich, dass verschiedene Änderungen, Substitutionen und
Modifikationen daran vorgenommen werden können, ohne von dem durch die
angefügten
Ansprüche
definierten Gedanken und Schutzumfang der Erfindung abzuweichen.
Darüber
hinaus soll der Schutzumfang der vorliegenden Anmeldung nicht auf
die konkreten in der Beschreibung beschriebenen Ausführungsformen
von Prozess, Maschine, Herstellung, Materialzusammensetzung, Mitteln,
Verfahren und Schritten beschränkt
werden. Für
Durchschnittsfachleute wird aus der Offenbarung der vorliegenden
Erfindung ohne weiteres erkennbar, dass Prozesse, Maschinen, Herstellung,
Materialzusammensetzungen, Mittel, Verfahren oder Schritte, die
zur Zeit existieren oder später
zu entwickeln sind, die im Wesentlichen dieselbe Funktion wie entsprechende
hier beschriebene Ausführungsformen
ausführen
oder im Wesentlichen dasselbe Ergebnis erzielen, gemäß der vorliegenden
Erfindung benutzt werden können. Dementsprechend
sollen die angefügten
Ansprüche in
ihrem Schutzumfang solche Prozesse, Maschinen, Herstellung, Materialzusammensetzungen,
Mittel, Verfahren oder Schritte umfassen.