KR100605076B1

KR100605076B1 - 반도체 집적 회로 장치

Info

Publication number: KR100605076B1
Application number: KR1020017014433A
Authority: KR
Inventors: 히로유끼 미즈노
Original assignee: 가부시키가이샤 히타치세이사쿠쇼
Priority date: 1999-05-14
Filing date: 1999-05-14
Publication date: 2006-07-26
Also published as: US6560154B1; WO2000070621A1; TW465074B; KR20020002443A

Abstract

본원 발명의 반도체 집적 회로 장치는 복수의 메모리 셀과 복수의 회로 블록으로 구성되는 메모리와, 전원 스위치 수단과, 리프레시 제어기를 포함하고, 제1과 제2 동작 상태를 가지며, 제1 동작 상태에서 상기 리프레시 제어기는 상기 전원 스위치 수단을 이용하여 상기 메모리에 급전하여 상기 메모리 셀을 리프레시하고, 제2 동작 상태에서 상기 리프레시 제어기는 상기 전원 스위치 수단을 이용하여 상기 메모리 중 적어도 하나의 회로 블록에의 급전을 차단하며, 복수회의 상기 제1 동작 상태와 제2 동작 상태의 왕복 천이를 반복하는 동작 상태를 갖게 하는 것이다. 본원 발명은 리프레시 주기가 긴 메모리 소자를 이용한 반도체 집적 회로 장치의 대기 시 전력을 삭감하고, 해당 반도체 장치의 총 전력을 저하시킬 수 있다.

캐리어, 급전, 타이머, 리프레시, 메모리 셀

Description

반도체 집적 회로 장치{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}

본원 발명은 반도체 집적 회로 장치에 관한 것이다. 특히 본원 발명은 저전력성을 겸비한 반도체 집적 회로 장치에 관한 것이다.

일반적으로 컨덴서에 저장된 전하에 의해 정보를 기억하는 다이내믹 메모리는 그 메모리 내의 정보를 유지하기 위해서는 메모리에 전원이 공급되고, 또한 64㎳ 정도의 간격으로 메모리 내의 데이터를 판독하여 재기입하는 리프레시 동작이 행해질 필요가 있다. 도 3에 전원 투입의 시간적 관계를 나타낸다. 횡축은 시간을 나타내며, tREF는 리프레시 동작을 하고 있는 기간, tNOM은 리프레시를 하지 않는 기간, PWRPM은 전원이 투입되어 있는 기간을 나타내고 있다. 이러한 예는 예를 들면, 가부시키가이샤 히타치세이사쿠쇼의 「히타치 IC 메모리 데이터 북 2」, 1997년 9월, 239 페이지에서 볼 수 있다.

한편, 일반적으로 부유 게이트에 저장된 전자에 의해 정보를 기억하는 EEPROM이나 플래시 메모리는 그 메모리에 전원이 공급되어 있어도, 공급되어 있지 않아도, 약 10년 동안은 그 메모리 내의 정보가 유지된다. 이러한 예는 예를 들면, 가부시키가이샤 히타치세이사쿠쇼의 「히타치 IC 메모리 데이터 북 3」, 1996년 9월, 147 페이지에서 볼 수 있다.

〈발명의 개시〉

현재, 다이내믹 메모리(DRAM: Dynamic Random Access Memory)의 데이터 기억 개념을 이용한 메모리 셀의 연구는 널리 행해지고 있다. 리프레시 주기가 현재의 64㎳ 정도의 리프레시 간격보다 대폭 긴 주기(예를 들면, 10초)라도 정보를 기억할 수 있는 메모리 셀도 개발될 가능성은 높다.

이러한 경우, 특히, DRAM에서는 대기 시의 소비 전력에 난점이 있다.

도 3 내지 도 5는 각종 메모리 소자를 이용한 경우의 리프레시와 전원 제어의 관계를 나타내는 도면이다. 도 3은 지금까지의 DRAM에서의 관계를 나타내고, 도 4는 리프레시 주기가 현재의 64㎳ 정도의 리프레시 간격보다 긴 주기의 메모리 소자를 이용한 경우의 관계를 나타내고, 도 5는 본원 발명에서의 관계를 나타내는 것이다. 또, 이들 도면에 있어서, tREF는 메모리의 리프레시 기간, tNOM은 대기 기간, 및 PWRON은 전원의 투입 기간을 나타내고 있다.

즉, 예를 들면 리프레시 주기가 10초인 다이내믹 메모리를 실현할 수 있었던 경우, 다이내믹 메모리에 저장된 정보를 유지하기 위해서는 현재의 방법의 연장으로서는, 다이내믹 메모리에 전원을 공급하여, 10초에 1회 리프레시 동작을 행하게 된다. 도 4에 본 예의 전원 투입의 시간적 관계를 나타낸다. 횡축은 시간이고, 도 4의 표시는 도 3과 마찬가지이다. 리프레시 동작에는 많은 전력(이하, 리프레시 전력이라 함)이 필요하지만, 서브 임계 누설 전류나, 정전류원 회로에 흐르는 전류 등에 의해 회로에 전원이 공급되어 있는 것만으로도 소량의 전력(이하, 대기 시 전력이라 함)을 소비한다.

도 3에 특성을 예시한 DRAM에서는 tREF의 기간의 비율이 tNOM의 기간의 1/ 6400이기 때문에, 상술한 대기 시 전력은 거의 눈에 띄지 않는다. 그러나, 한편, 도 4의 방법에서는 tREF의 기간의 비율이 tNOM의 비율의 1/1000000이기 때문에, 대기 시 전력이 가령, 리프레시 전력의 1/1000000이라도, 대기 시 전력은 총 리프레시 전력과 동일한 정도의 전력을 소비하게 된다.

또한, 플래시 메모리에 있어서도, 제조 프로세스의 미세화 등을 촉진함으로써, 부유 게이트를 둘러싸는 산화막의 막 두께가 얇아지고, 데이터 보유 시간이 짧아진다. 예를 들면, 데이터 보유 시간이 1년이 되었다고 하면, 현재의 방법의 연장으로서는, 그 프레시 메모리의 데이터 보유 시간은 1년으로 하여 사용하게 되어, 제품 수명의 열화로 이어진다.

상기 과제를 해결하기 위해서 이용한 수단의 주된 것은 다음과 같다.

본원 발명은 복수의 메모리 셀과 복수의 회로 블록으로 구성되는 메모리와, 전원 스위치 수단과, 리프레시 제어기로 구성되는 반도체 집적 회로 장치에 있어서, 상기 반도체 집적 회로 장치는 제1과 제2 동작 상태를 구비하고, 제1 동작 상태에서 상기 리프레시 제어기는 상기 전원 스위치 수단을 이용하여 상기 메모리에 급전(給電)하여 상기 메모리 셀을 리프레시하고, 제2 동작 상태에서 상기 리프레시 제어기는 상기 전원 스위치 수단을 이용하여 상기 메모리 중 적어도 하나의 회로 블록에의 급전을 차단하고, 복수회의 상기 제1 동작 상태와 제2 동작 상태의 왕복 천이를 반복하는 동작 상태를 갖게 한다.

상기 제2 동작 상태에서 상기 메모리 중 적어도 하나의 회로 블록으로의 급 전을 차단하는 것이 본원 발명에서는 중요하다.

또한, 상기 제1 동작 상태와 제2 동작 상태의 왕복 천이는 복수회 이루어지는데, 현실적으로는 5회 이상으로 생각된다.

또, 본원 발명의 메모리 셀은, 소위 DRAM, 플래시 메모리, 또는 그 밖의 기억 소자를 이용할 수 있는 것은 물론이다. 본원 발명의 발명 사상의 골자는 메모리 소자의 대기 시의 소비 전력의 대폭 삭감에 있다. 따라서, 상술한 바와 같이 메모리 셀의 리프레시 주기가 리프레시 간격보다 대폭 긴 주기, 예를 들면 1초 이상인 특성의 메모리 셀을 이용하는 경우에, 본원 발명은 매우 유용하다. 이러한 프레시 주기가 또한 예를 들면, 10초 이상인 특성의 메모리 셀을 이용한 경우에 그 효과가 더욱 현저하다.

즉, 본원 발명은 메모리 셀의 제1 기억 보유 동작과 제2 기억 보유 동작과의 간격이 1초 이상인 특성의 메모리 셀을 이용하는 경우에 유용하다. 또한, 본원 발명은 메모리 셀의 제1 기억 보유 동작과 제2 기억 보유 동작과의 간격이 10초 이상인 특성의 메모리 셀을 이용하는 경우에 유용하다.

또, 본 발명은 기본적으로 데이터 보유만을 하고 있는 기간에 적용되는 것이다. 즉, 메모리의 리드나 라이트 등의 동작 시는 당연히 전원을 차단하지 않는다. 이는 본원의 대기 시의 소비 전력의 삭감이라는 취지로부터 이해되는 것이다.

상기 대기 시의 소비 전력의 삭감을 위해서, 원하는 소자의 전원을 차단하는 데에는 복수의 방법이 있다. 이들 여러 방법의 구체적인 예는 후술된다.

도 1은 본원 발명의 기본적인 구성을 나타내는 실시예를 나타내는 도면.

도 2는 본원 발명의 다른 실시예를 나타내는 도면.

도 3은 종래 장치의 리프레시와 전원 제어의 관계를 나타내는 도면.

도 4는 종래 장치의 리프레시 주기가 긴 경우, 예상되는 리프레시와 전원 제어의 관계를 나타내는 도면.

도 5는 본원 발명의 간헐적 전원 제어형 리프레시를 나타내는 도면.

도 6은 본원 발명의 다른 실시예를 나타내는 구성도.

도 7은 도 6의 실시예에 있어서의 타임차트의 예.

도 8은 도 1의 메모리 어레이를 구성하는 메모리 셀의 예를 나타내는 단면도.

도 9는 도 8의 메모리 셀의 예를 나타내는 회로도.

〈발명을 실시하기 위한 최량의 형태〉

발명의 실시의 여러가지 형태를 구체적으로 설명하기에 앞서, 본원 발명의 주된 실시예를 열거하면, 다음과 같다.

제1 형태는 상기 메모리는 상기 메모리 셀의 판독 또는 기입 시에 필요한 전원을 발생하는 전원 회로를 포함하고, 상기 제2 동작 상태 시에, 상기 메모리 내의 회로에서 전원 스위치 수단에 의해 전원이 차단되는 회로 블록은 상기 전원 회로인 것을 특징으로 하는 상기 본원 발명의 반도체 집적 회로 장치이다.

제2 형태는 상기 리프레시 제어기는 타이머를 구비하고 있으며, 상기 제2 동작 상태에서는 상기 타이머 이외의 상기 리프레시 제어기의 회로 중 일부의 전원도 차단되는 것을 특징으로 하는 상기 본원 발명의 반도체 집적 회로 장치이다.

제3 형태는 상기 메모리 셀은 캐패시터에 저장된 전하에 의해 정보를 기억하는 다이내믹형 메모리 셀로서, 상기 메모리 셀의 리프레시 주기는 1초 이상인 것을 특징으로 하는 상기 본원 발명의 반도체 집적 회로 장치이다.

제4 형태는 상기 메모리 셀은 제1 전하 캐리어를 위한 경로와, 상기 경로의 전도성을 변화시키는 전계를 생성하는 전하를 축적하기 위한 노드와, 주어진 전압에 응답하여 제2 전하 캐리어가 상기 노드에 저장되도록 하기 위해 상기 제2 전하 캐리어가 통과하는 장벽 구조를 구비하고, 상기 장벽 구조는 제1 장벽 높이를 갖고 제1 폭을 갖는 제1 장벽 성분과, 상기 제1 장벽 높이보다 높은 제2 장벽 높이를 갖고 상기 제1 폭보다 좁은 제2 폭을 갖는 제2 장벽 성분을 갖는 에너지 대역 프로파일을 나타내는 것을 특징으로 하는 상기 제3 형태에 기재된 반도체 집적 회로 장치이다.

본 형태에서는, 본 형태에 이용되는 메모리 소자는, 소위 DRAM 정도의 고속성과 플래시 메모리 정도의 메모리 불휘발성이라는 이점을 갖는다. 또한, 본 발명의 저소비 전력의 반도체 집적 회로 장치를 실현할 수 있다.

제5 형태는 상기 메모리 셀은 부유 게이트에 저장된 전자에 정보를 기억하는 플래시 메모리 셀인 것을 특징으로 하는 상기 제3 형태에 기재된 반도체 집적 회로 장치이다.

본 형태에서는 저소비 전력 및 긴 수명의 반도체 기억 장치를 제공할 수 있다.

제6 형태는 상기 메모리 셀은 메모리 셀의 리프레시 주기가 리프레시 간격보다 길고, 또한 1초 이상인 특성의 메모리 셀인 것을 특징으로 하는 상기 제1 형태에 기재된 반도체 집적 회로 장치이다.

다음으로, 본원 발명의 실시예를 구체적으로 예시한다.

도 1은 본원 발명의 반도체 집적 회로 장치의 예를 나타내는 구성도이다. 본 예는 다음의 구성 요소를 갖고 있다. 즉, REFC는 리프레시 제어 회로(1), TIM은 그 리프레시 주기의 계측에 이용하는 타이머(2), PWRSW는 전원 스위치 수단(3), MEM은 현재의 DRAM의 리프레시 주기보다 충분히 긴 리프레시 주기를 갖는 메모리 회로(4), PWR은 전원선(5)을 나타내고 있다. 여기서는 리프레시의 주기의 예로서 10초로 한다. 메모리 회로(4)의 구체적 구성은 다수의 메모리 셀로 구성되는 메모리 셀 어레이 MARY(7)와, 다수의 메모리 셀에서 일부의 메모리 셀을 선택하는 디코더 DEC(8)와, 메모리 셀의 정보를 증폭하는 감지 증폭기 SA(9)와, 메모리 회로 MEM(10)과 외부와의 인터페이스 BUF(11)와, 전원 회로 GEN(12)을 갖고 있다. 또, 이 메모리 회로(4)의 구체적 구성은 일반적인 부재를 이용하는 것으로 충분하다.

리프레시 제어 회로(1)는 타이머(2)에 의해 계측된 시간에 따라 메모리 회로 (4)의 리프레시를 행한다. 구체적으로는 리프레시를 행하기 위한 시간이 되면, 우선, 전원 스위치 수단(3)을 이용하여 메모리 회로(4)에 전원을 공급한다. 그 후, 메모리 회로(4)의 리프레시를 행하고, 마지막으로 다시 전원 스위치 수단(3)을 이용하여 메모리 회로(4) 내의 각 전원을 차단한다. 또, 도 1에서는 전원 스위치 수단(3)으로부터 메모리 회로(4)로의 전원의 접속만 나타내고 있지만, 이 전원 스위치 수단(3)으로부터는 메모리 회로(4) 내에 포함되는 메모리 셀 어레이(7), 디코더(8), 감지 증폭기(9), 인터페이스(11), 전원 회로 GEN(12) 등의 각 요소 영역의 각각에 전원이 공급되도록 접속되어 있다. 도 1에서는 이 점이 생략되어 도시되어 있다.

도 5에 전원 투입의 시간적 관계를 나타낸다. 도 5는 도 3 및 도 4와 유사한 시간 관계를 나타내고 있다. 이와 같이 하여, 본 예에서는 tNOM의 기간에 회로의 전력을 차단함으로써, 모든 소비 전력 중에서의 대기 시 전력의 비율을 거의 제로로 할 수 있다.

도 2에 본원 발명의 제2 실시예를 나타낸다. 메모리 회로 전체에 대하여 전원을 완전히 차단했을 때, 메모리 셀에 기억한 내용을 보유하는 것이 어려운 메모리 셀을 이용한 경우, 디코더나 감지 증폭기에는 전원을 공급할 필요가 있다. 제2 실시예는 이러한 경우에 대처할 수 있는 예이다.

도 1의 예와의 차이는 전원 스위치 수단(3)에 의해 제어되는 전원을 메모리 회로(4) 내의 전원 회로(12)에 한하고 있다는 점이다.

대기 시 전력을 가장 많이 소비하는 회로는 정전류원 회로 등의, 소위 아날로그 회로를 포함하는 전원 회로(12)인 경우가 많다. 그 전원 회로(12: GEN)의 전원을 차단하면 대기 시 전력을 효율적으로 저감할 수 있고, 도 1의 예와 동일한 정도의 효과를 얻을 수 있다.

본원 발명에 있어서, 대기 시의 소비 전력의 삭감을 위해 반드시 전원을 차단하는 회로를 전원 회로에 한정할 필요는 없고, 다른 회로 부분의 전원을 차단해도 이 부분에서의 소비 전력을 삭감할 수 있다. 그러나, 본원 발명의 기본적 사고에 더한다면, 전원을 차단함으로써 대기 시 전력을 보다 많이 삭감할 수 있는 회로로 한정하는 편이 효율적이다. 이러한 의미에서, 상술한 바와 같이 메모리 회로(4) 내의 전원 회로(12)의 전원을 차단하는 것이 보다 효과적이다.

또한, 도 1에서는 리프레시 제어 회로(1)에는 항상 전원이 공급되지만, 본원 발명의 골자와 특별히 관계는 없다. 다른 구성을 임의로 이용할 수 있다. 예를 들면, 타이머(2)에만 전원을 공급하고, 타이머(2)의 지정에 의해 리프레시 제어 회로(1)의 전원을 공급하는 방법도 있다. 요점은 리프레시 기간 이외의 기간에는 타이머(2) 등의 전원 차단을 할 수 없는 회로에만 전원을 공급하고, 그 밖의 회로의 전원은 가능한 한 차단하도록 제어하면 된다.

상술한 설명에서는 리드나 라이트 등의 통상의 메모리 동작에 대해서는 언급하고 있지 않지만, 그 동안의 문제는 통례의 반도체 기억 장치의 동작이다. tREF는 리프레시 동작을 하고 있는 기간, tNOM은 리프레시를 하지 않는 기간이라는 상술한 정의에서는 tNOM에는 리드나 라이트 등의 동작 기간도 포함되지만, 기본적으로 데이터 보유만을 하고 있는 기간에 대하여 적용한다. 상술한 바와 같이 당연히 본 발명은 리드나 라이트 등의 동작 시에 전원을 차단하지 않는다. 상기한 기본적으로 데이터 보유만을 하고 있는 기간이란 예를 들면, 스탠바이(standby) 상태나 슬립(sleep) 상태 또는 하이버네이션(hibernation) 상태라 불리는 기간을 나타낸다.

또한, 도 5의 동작을 하게 됨으로써, tNOM에서 tREF로 천이하는 과정에 있어서의 전원 투입 순서에 대해서는 특별히 한정되지 않는다. 본원 발명에서는 정상(正常)적으로 리프레시 동작을 할 수 있도록 전원 투입을 제어할 수 있으면 된다.

도 6의 예는 도 2의 예의 사용 방법을 보다 구체적으로 나타낸 실시예이다. 전원선(PWR: 20)에, 메모리 회로(4)의 리드나 라이트를 행하는 통상 동작 시에는 항상 급전되어 있다. 참조 번호 21은 전원 셀렉터(PEX), 22는 전지(BAT), 23은 전압 검출 회로(SENS), 202는 제2 전원선이다.

전원선(20)에 전원이 급전되어 있으면, 전원선(202)으로는 전원선(20)으로부터 전원이 공급된다. 또한, 전원선으로부터의 전원 공급이 차단되면, 전원선(202)으로는 전지(22)로부터 전원이 급전된다.

한편, 전압 검출 회로(23)는 전원선(20)의 전위를 모니터하고, 전원선(20)의 급전이 차단된 것을 검출하여, 리프레시 제어 회로(1)에 정기적인 리프레시 동작을 하도록 지시한다. 이 때의 리프레시 동작은 도 5에 도시한 바와 같다.

도 7은 도 6의 실시예의 구체적인 동작 파형의 예를 나타내고 있다. 여기서는 전원선의 전원 전압을 3.3V, 전지(22)의 전압을 3V로 가정했다. V(GEN)는 전원 회로에 급전되어 있는 전원의 전압, V(MISC)는 전원 회로 이외의 메모리 회로(4) 내의 회로에 급전되어 있는 전원의 전압, V(TIM)는 타이머(2)에 급전되어 있는 전원의 전압을 나타내고 있다. 그 밖의 PWR, PWR2는 각각의 전원선에서의 전압을 나타내고 있다.

A점에서 전원선(20)의 급전이 차단되면, 전원선(202)에의 급전은 전원 셀렉터(21: PEX)에 의해 그 급전처가 전환되고, 전지(22: BAT)에서 전원선(202)으로 급전된다. 따라서, 전원선(202)의 전위는 3.3V에서 3V로 변화한다. 이 전원선의 전원 차단은 전압 검출 회로(23)에 의해 검출되고, 리프레시 제어 회로(1)에 그 결과가 통지된다. 리프레시 제어 회로(1)는 그것을 받아 전원 스위치 수단(3: SW)을 이용하여 전원 회로의 급전을 차단하고, 도 5와 같은 리프레시 사이클을 개시한다. 즉, 도 7의 B점과 같이 리프레시 동작이 개시하면, 전원 회로에의 급전이 재개되고, 리프레시를 행한다. 그 후, 리프레시 동작이 종료하면, 다시 전원 회로에의 급전이 차단된다(도 7의 C점).

이러한 동작에 의해 스탠바이 상태나 하이버네이션 상태 등에서 전원선의 전원 급전이 차단되어도, 메모리 회로(4) 중의 데이터는 유지된다. 또한, 이 상태에서의 전력 소비는 리프레시 제어 회로(1)나 전원 스위치 수단(3) 등에 의한 간헐적 전원 제어에 의해, 데이터의 유지에 요구되는 최소한의 것으로 억제할 수 있다.

본 발명의 메모리 회로 및 그 제어 방법을 소형 퍼스널 컴퓨터에 이용하면, 스탠바이나 하이버네이션 상태에서의 전력 소비를 작게 할 수 있다. 따라서, 그 퍼스널 컴퓨터의 전지 수명을 길게 할 수 있다. 또한, 스탠바이 상태나 하이버네이션 상태 등이라도 메모리 회로 중의 데이터가 유지되어 있기 때문에, 이들 상태로부터 동작 상태로의 복귀 시간을 짧게 할 수 있다.

또한, 퍼스널 컴퓨터와 같은, 별도로 하드 디스크 등의 백업 매체가 구비되어 있는 기기에의 응용에 있어서는 긴 시간(예를 들면, 5시간), 도 5와 같은 본 발명의 리프레시 기간이 계속되면, 메모리 회로(4)의 정보를 하드 디스크에 대기시킨 후, 도 5의 리프레시 동작도 정지시켜도 된다. 이 경우, 메모리 회로(4) 중의 데이터가 소거되기 때문에, 동작 상태로의 복귀 시에는 하드 디스크의 데이터를 메모리 회로(4)에 재판독할 필요가 있어서, 복귀하는 데 시간이 걸린다. 그러나, 예를 들면 5시간의 긴 시간 동안 사용하지 않는 것이면, 그 복귀 시간은 그다지 문제되지 않는 경우가 많다. 이 제어에 의해 리프레시에 필요한 전력 소비를 삭감할 수 있는 이점이 있다.

또한, 하드 디스크 등의 백업 매체를 갖고 있으면, 본 발명의 간헐적 전원 제어에 의한 리프레시 동작을 지속하기 위한 전력이 없어진 경우, 메모리 회로(4) 중의 데이터를 하드 디스크에 대기시킬 수 있다. 예를 들면, 간헐적 전원 제어에 의한 리프레시 동작 시에, 리프레시 동작을 행할 때마다 전지 수명을 체크한다. 그 때, 메모리 회로(4) 중의 데이터를 하드 디스크에 대기하는 데 필요한 전력 정도의 전력밖에 전지에 남아 있지 않다고 판단한 경우, 간헐적 전원 제어에 의한 리프레시 동작을 정지하고, 메모리 회로(4) 중의 데이터를 하드 디스크에 대기시킨다. 이 제어 방법에 의해 메모리 회로(4) 중의 데이터가 소거되는 것을 완전하게 방지할 수 있다.

상기 실시예에 있어서, 하드 디스크는 전원의 공급이 없어도 그 중에 저장된 데이터가 유지되는 매체이면 특별히 하드 디스크에 한정하지 않는다. 예를 들면 플래시 메모리라도 무방하다.

또한, 상기한 실시예에서는 타이머(2)를 이용하여 리프레시 주기를 계측하고 있지만, 특별히 그 방법에 한정하지 않는다. 타이머(2) 대신에 메모리 회로(4) 중 의 메모리 셀의 특성을 모니터할 수 있는 회로를 포함하고, 메모리 셀에 저장된 데이터가 소거되는 것을 검출하여 상기 리프레시 주기를 결정해도 무방하다. 이러한 적응형 리프레시 회로를 이용함으로써, 리프레시 주기를 최적화할 수 있기 때문에 간헐적 전원 제어에 의한 리프레시 전력을 더욱 저감시킬 수 있다.

일반적으로 다이내믹 메모리의 리프레시 방법은 2종류 있다. 하나는 일회의 리프레시로, 하나의 로우 어드레스만을 리프레시하고, 결정된 리프레시 주기 내에 모든 로우 어드레스를 리프레시하는 분산 리프레시 방식이다. 다른 하나의 방법은 임의의 시간에 연속하여 모든 로우 어드레스의 리프레시를 행하고, 그것을 결정된 리프레시 주기로 행하는 집중 리프레시 방식이다.

한편, 전원의 공급·차단에는 전원 용량의 충방전이 필요하기 때문에, 비교적 큰 전력이 소비된다. 따라서, 전원의 공급·차단은 가능한 한 억제하는 것이 전력 소비를 작게 할 수 있다.

이러한 사실에 따르면, 상기한 실시예에 있어서, 집중 리프레시 방식을 채용하는 것이 전원의 공급·차단 횟수를 적게 할 수 있기 때문에, 본 발명의 간헐적 전원 제어에 의한 리프레시 전력을 작게 할 수 있다.

상기한 메모리 회로(4)는 다이내믹 메모리에 한정되지 않는다. 상술한 바와 같이 어느 정도 긴 리프레시 주기를 갖는 메모리이면 무방하다. 그 메모리 셀의 구성 자체를 문제시 하는 것은 아니다. 메모리 회로(4)의 구성은 예를 들면, 상기한 1년 정도의 데이터 보유 시간밖에 갖지 않는 플래시 메모리라도 무방하다. 이러한 데이터 보유 시간이 짧은 플래시 메모리라도, 예를 들면 도 6의 본 발명의 기 본 구성을 이용하는 것으로, 소용량의 내부 전원, 즉 전지(BAT)를 구비하는 것만으로 10년간의 데이터 보유 시간을 갖는 플래시 메모리 시스템을 구축할 수 있다. 이와 같이 본원 발명에 따르면, 데이터 보유 시간이 길고, 소비 전력이 작은 반도체 기억 장치를 제공할 수 있다.

도 8, 도 9에는 메모리 셀로서 다른 예를 이용한 메모리 회로(4)의 예를 나타낸다. 본 예는 소위 PLED(Planar Localized Electron Device) 소자라고 약칭되는 반도체 장치를 이용하여 상술한 메모리 회로(4)를 구성한 예이다. 이러한 회로는 PLED 메모리라 불린다.

이 PLED 소자는 기억 정보가 저 누설이 되는, 즉 기억 노드에 축적되는 전하가 저 누설이 되는 반도체 소자이다. 그리고, 그것은 절연막과 반도체막과의 적층 구조를 갖고, 그 적층 구조가 전극 구조와 전하 축적 노드와의 사이에 배치되어 있으며, 또한 그 적층 구조가 갖는 캐리어에 대한 장벽 높이의 제어에 의해 상기 전극 구조와 상기 전하 축적 노드와의 사이를 흐르는 전류가 제어되는 반도체 소자라 할 수 있다. 그 적층 구조는 캐리어에 대한 높은 장벽 높이의 동작 모드와 이에 비하여 낮은 장벽 높이의 동작 모드로 전환 가능하고, 이 전환을 갖는 것에 의해 전극 구조와 전하 축적 노드와의 사이에 흐르는 전류가 제어된다고 생각된다. 또, 이 PLED 자체는 예를 들면, 일본특허공개공보 특개평10-200001호 또는 "PLED-Planar Localized Electron Devices", IEDM Tech. Dig., pp. 179-182, 1997 등에서 볼 수 있다.

본 형태에서는 본 형태에 이용되는 메모리 소자가, 소위 DRAM 정도의 고속성과 플래시 메모리 정도의 메모리의 불휘발성이라는 이점을 갖는다. 기억 보유를 위해서 항상 전원을 넣어 둘 필요는 없다. 또한, 메모리의 리프레시는 필요하다고는 해도, 예를 들면 1회/일 또는 1회/주 정도로 실용적으로 제공된다. 이 때문에, 예를 들면, 반도체 집적 회로 장치의 타이머에만 항상 전원을 넣어 두고, 메모리의 전원은 리프레시를 걸을 시에 넣고, 그 밖의 시간은 전원을 꺼 놓을 수 있다. 이렇게 해서, 반도체 장치의 소비 전력을 지금까지의 반도체 집적 회로 장치 또는 지금까지의 구동 방법에 비해 보다 매우 낮은 것으로 할 수 있다.

도 8은 이러한 메모리 셀의 예의 단면도를 나타낸다. 도 9는 메모리 셀의 회로도를 나타내고 있다. 도 8에 있어서, 참조 번호 40은 반도체 기판, 30은 비트선, 31은 절연성 장벽막, 32는 진성 폴리실리콘, 33은 전하 축적 노드, 34는 산화막, 35는 워드선, 36은 감지선, 37은 접지 전극이다. 이 감지선(36) 및 접지선(37)은 반도체 기판(40)에 형성한 불순물 영역에 의한다. 이들은 통례의 절연 게이트형 전계 효과형 반도체 장치에서의 소스, 드레인에 상당하는 것으로서, 마찬가지의 제법에 의해서도 충분하다. 또, 도 8은 이 반도체 기억 장치의 개요의 이해를 쉽게 하기 위해서, 반도체 기판(50)의 부분과 이에 적층된 적층 영역의 방향이 교차하여 도시되어 있다. 즉, 실제 구성에 있어서는 감지선(36)과 접지선(37)을 연결하는 방향은 워드선(35)이 연장하는 방향과는 교차한다.

소스, 드레인, 게이트가 각각 상술한 접지 전극(37), 감지선(36), 전하 축적 노드(33)에 상당하는 절연 게이트형 전계 효과형 트랜지스터(MOS 트랜지스터로 대 표됨) 구조의, 게이트에 상당하는 전하 축적 노드(33)의 상면에 전하 축적 노드 (33), 터널막(30), 진성 폴리실리콘, 비트선으로 구성되는 적층 구조의 PLED 소자가 형성되어 있으며, PLED 소자의 양단의 단자 BIT 및 전하 축적 노드(33)에 흐르는 전류를 제어하는 워드선(35)이 또한 그 PLED 소자를 덮도록 형성되어 있다.

이 PLED 소자를 이용하여 메모리 소자를 구성하면, 다음과 같은 예가 제안된다. 즉, 제1 전하 캐리어를 위한 경로와, 상기 경로의 전도성을 변화시키는 전계를 생성하는 전하를 축적하기 위한 노드와, 주어진 전압에 응답하여 제2 전하 캐리어가 상기 노드에 저장되도록 이동하는 장벽 구조를 갖추며, 상기 장벽 구조는 제1 장벽 높이를 갖고, 제1 폭을 갖는 제1 장벽 성분과, 상기 제1 장벽 높이보다 높은 제2 장벽 높이를 갖고, 상기 제1 폭보다 좁은 제2 폭을 갖는 제2 장벽 성분을 갖는 에너지 대역 프로파일을 갖는 반도체 기억 장치이다.

도 9는 도 8의 메모리 셀의 회로도를 나타내고 있다. 도 9의 점선으로 둘러싸인 부분(43)은 메모리 셀을 나타내고 있다. 메모리 셀 어레이부는 이러한 메모리 셀이 예를 들면 매트릭스 형상으로 다수 배열된다. 도 8에 있어서, 참조 번호 40은 상기 PLED 소자를 모식적으로 나타내고 있다. 이 소자의 구체적 구조는 도 8에 도시한다. 참조 번호 41은 도 8의 전하 축적 노드(33)와 워드선(35) 사이의 기생 오버랩 용량이고, 그 용량에 데이터로서의 전하를 저장한다. 이 메모리의 기입은 워드선(35)에 고전위를 인가하고, 비트선(30)에 기입하는 데이터에 대응한 전위를 인가한다. 이에 따라, 상기 PLED 소자(40)가 온 상태가 되고, 비트선(30)으로부터 전하 축적 노드(33)에 전하가 전송된다.

판독 시에는 워드선(35)에 전위를 인가하고, 캐패시터(CAP: 41)에 저장된 전하에 따라 참조 번호 42(MOS1)로 나타낸 절연 게이트형 전계 효과형 트랜지스터(M0S 트랜지스터가 그 대표예임)가 온 또는 오프하여, 감지선(36)을 통해 데이터를 판독한다. 또, 절연 게이트형 전계 효과형 트랜지스터(42)와, 소위 PLED 소자는 노드(44)로 접속되어 있다.

또, 이 PLED 소자를 이용한 예는 상술한 도 1, 도 2 또는 도 6에 예시한 각종 구성을 이용할 수 있는 것은 물론이다.

이와 같이 본원 발명에 따르면, 소비 전력이 작은 반도체 집적 회로 장치를 제공할 수 있다.

이상과 같이 본원 발명은 소비 전력이 작은 반도체 집적 회로 장치를 제공할 수 있다. 또한, 본원 발명은 소비 전력이 작은 반도체 기억 장치를 제공할 수 있다.

Claims

반도체 집적 회로 장치에 있어서,

복수의 메모리 셀과 복수의 회로 블록을 포함하는 메모리;

전원 스위치; 및

타이머를 구비하는 리프레시 제어기

를 포함하고,

제1 동작 상태와 제2 동작 상태를 가지며,

제1 동작 상태에서는, 상기 리프레시 제어기는 상기 메모리 셀을 리프레시하고,

제2 동작 상태에서는, 상기 리프레시 제어기는 상기 전원 스위치를 이용하여 상기 메모리 중 적어도 하나의 회로 블록에의 급전(給電)을 차단하며,

상기 제1 동작 상태와 제2 동작 상태의 왕복 천이를 복수회 반복하는 동작 상태를 갖고,

상기 메모리 셀은 메모리 셀의 리프레시 주기가 1초 이상인 특성의 메모리 셀인 반도체 집적 회로 장치.
제1항에 있어서,

상기 메모리는 상기 메모리 셀의 판독 또는 기입 시에 필요한 전원을 발생하는 전원 회로를 포함하고,

상기 제2 동작 상태 시에, 상기 메모리 내의 회로에서 전원 스위치에 의해 전원이 차단되는 회로 블록은 상기 전원 회로인 반도체 집적 회로 장치.
제1항에 있어서,

상기 제2 동작 상태에서는 상기 타이머 이외의 상기 리프레시 제어기의 회로 중 일부의 전원도 차단되는 반도체 집적 회로 장치.
제1항에 있어서,

상기 메모리 셀은 캐패시터에 저장된 전하에 의해 정보를 기억하는 다이내믹형 메모리 셀로서, 상기 메모리 셀의 리프레시 주기는 1초 이상인 반도체 집적 회로 장치.
제4항에 있어서,

상기 메모리 셀은, 제1 전하 캐리어를 위한 경로와, 상기 경로의 전도성을 변화시키는 전계를 생성하는 전하를 축적하기 위한 노드와, 주어진 전압에 응답하여 제2 전하 캐리어가 상기 노드에 저장되도록 하기 위해 상기 제2 전하 캐리어가 통과하는 터널 장벽 구조를 포함하고,

상기 터널 장벽 구조는, 제1 장벽 높이를 갖고 제1 폭을 갖는 제1 장벽 성분과, 상기 제1 장벽 높이보다 높은 제2 장벽 높이를 갖고 상기 제1 폭보다 좁은 제2 폭을 갖는 제2 장벽 성분을 갖는 에너지 대역 프로파일을 나타내는 반도체 집적 회로 장치.
제4항에 있어서,

상기 메모리 셀은, 절연막과 반도체막과의 적층 구조를 갖고, 그 적층 구조가 전극 구조와 전하 축적 노드와의 사이에 배치되어 있으며, 그 적층 구조는 캐리어에 대한 장벽 높이의 제어를 갖고, 전극 구조와 전하 축적 노드와의 사이에 흐르는 전류가 제어되는 반도체 기억 소자인 반도체 집적 회로 장치.
제1항에 있어서,

상기 메모리 셀은, 부유 게이트에 저장된 전자에 정보를 기억하는 플래시 메모리 셀인 반도체 집적 회로 장치.
제1항에 있어서,

상기 메모리 셀은, 메모리 셀의 리프레시 주기가 10초 이상인 특성의 메모리 셀인 반도체 집적 회로 장치.
반도체 집적 회로 장치에 있어서,

복수의 메모리 셀과 복수의 회로 블록을 구비하는 메모리;

전원 스위치; 및

타이머를 구비하는 리프레시 제어기

를 포함하고,

제1 동작 상태와 제2 동작 상태를 가지며,

상기 제1 동작 상태에서, 상기 리프레시 제어기는 상기 복수의 메모리 셀을 리프레시하고,

상기 제2 동작 상태에서, 상기 전원 스위치에 의해, 상기 복수의 회로 블록 중 일부는 전원 공급이 정지되며, 상기 리프레시 제어기로의 전원 공급은 상기 타이머를 제외하고는 정지되고,

상기 제1 동작 상태와 상기 제2 동작 상태의 왕복 천이를 반복하는 반도체 집적 회로 장치.
제9항에 있어서,

상기 복수의 회로 블록은, 상기 메모리 셀로부터의 판독 또는 상기 메모리 셀로의 기입에 사용되는 전압을 발생하기 위한 전원 공급 회로를 포함하고,

상기 전원 공급 회로로부터의 전원 공급은, 상기 제2 동작 상태에서, 상기 전원 스위치에 의해 정지되는 반도체 집적 회로 장치.
반도체 집적 회로 장치에 있어서,

복수의 메모리 셀과 복수의 회로 블록을 구비하는 메모리;

제1 전원선;

제2 전원선;

상기 메모리와 상기 제1 전원선 사이에 접속되는 전원 스위치; 및

타이머를 구비하는 리프레시 제어기

를 포함하고,

통상 상태와, 제1 동작 상태 및 제2 동작 상태를 포함하는 대기 상태를 가지며,

상기 통상 상태에서, 상기 제1 전원선에는 제1 전압이 공급되고,

상기 대기 상태에서, 상기 제2 전원선에는 전지로부터 제2 전압이 공급되며,

상기 제1 동작 상태에서, 상기 리프레시 제어기는 상기 복수의 메모리 셀을 리프레시하고,

상기 제2 동작 상태에서, 상기 전원 스위치에 의해, 상기 복수의 회로 블록 중 일부는 전원 공급이 정지되며,

상기 리프레시 제어기는, 상기 제1 동작 상태와 상기 제2 동작 상태의 왕복 천이를 반복하는 리프레시 동작을 실행하는 반도체 집적 회로 장치.
제11항에 있어서,

상기 제1 전압은 상기 제2 전압보다 큰 반도체 집적 회로 장치.
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