WO2000070621A1

WO2000070621A1 - Dispositif a circuit integre a semi-conducteurs

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Publication number: WO2000070621A1
Application number: PCT/JP1999/002504
Authority: WO
Inventors: Hiroyuki Mizuno
Original assignee: Hitachi, Ltd.
Priority date: 1999-05-14
Filing date: 1999-05-14
Publication date: 2000-11-23
Also published as: US6560154B1; KR20020002443A; TW465074B; KR100605076B1

Description

明細

技術分野

本願発明は半導体集積回路装置に関するものである。特に本願発明は低電力性を兼ね備えた半導体集積回路装置に関するものである。背景技術

—般にコンデンサに蓄えられた電荷によって情報を記憶するダイナミックメモリは、そのメモリ内の情報を保持するためには、メモリに電源が供給され、かつ、 64ms程度の間隔でメモリ内のデータを読み出して再度書き込むというリフレッシュ動作が行われている必要がある。第 3図に電源投入の時間的関係を示す。横軸は時間を示し、 tREFはリフレッシュ動作をしている期間、 tNOMはリフレッシュをしていない期間、 PWRPMは電源が投入されている期間を示している。こうした例は、例えば、（株）日立製作所「日立 I Cメモリデ一夕ブック 2」、 1997年 9月、 239ページに見られる。

一方、一般にフローテイングゲ一トに蓄えられた電子によつて情報を記憶する EE PROMやフラッシュメモリは、そのメモリに電源が供給されていてもされていなくても、約 10年間はそのメモリ内の情報が保持される。こうした例は、例えば、（株）日立製作所「日立 I Cメモリデータブック 3」、 1996年 9月、 147ページに見られる。発明の開示

現在、ダイナミックメモリ（DRAM： Dynami c Randum Ac c s e s Memo ry) のデ一夕記憶概念を用いたメモリセルの研究は広く行われている。リフレツシュ周期が現在の 64 m s程度のリフレッシュ間隔よりも大幅に長い周期 (例えば、 10秒)でも情報の記憶ができるようなメモリセルも開発される可能性は高い。こうした場合、特に、 DRAMでは待機時の消費電力に難点がある。

第 3図より第 5図は各種メモリ素子を用いた場合のリフレッシュと電源制御の関係を示す図である。第 3図はこれまでの DRAMにおける関係、第 4図はリフレッシュ周期が現在の 64ms程度のリフレッシュ間隔よりも長い周期のメモリ素子を用いた場合の関係、第 5図は本願発明での関係を示すものである。尚、これらの図面において、 tREFはメモリのリフレッシュに期間、 tNOMは待機の期間、および PWR ONは電源の投入の期間を示している。

即ち、例えばリフレッシュの周期が 10秒のダイナミックメモリが実現できた場合、ダイナミックメモリに蓄えられた情報を保持するためには、現在の手法の延長では、ダイナミックメモリに電源を供給して、 10秒に 1回リフレッシュ動作を行うことになる。第 4図にこの例の電源投入の時間的関係を示す。横軸は時間であり、第 4図の表示は第 3図と同様である。リフレッシュ動作には多くの電力（以下、リフレッシュ電力と呼ぶ）が必要であるが、サブスレツショルドリーク電流や、定電流源回路に流れる電流等により、回路に電源が供給されているだけでも少量の電力（以下、待機時電力と呼ぶ）を消費する。

第 3図に特性を例示した DRAMでは、 t REFの期間の割合が t NOMの期間の 1Z6400であるため、前述した待機時電力はほとんど目立たない。しかし、一方、第 4図の方法では tREFの期間の割合が tNOMの割合の 1Z10 00000であるため、待機時電力が例えリフレツシュ電力の 1/100000 0でも、待機時電力はトータルとしてリフレッシュ電力と同じ程度の電力を消費してしまうことになる。

一また、フラッシュメモリにおいても、製造プロセスの微細化等を促進することによって、フローティングゲートを囲む酸化膜の膜厚が薄くなり、デ一夕保持時間が短くなる。例えばデータ保持時間が 1年になったとすると、現在の手法の延長では、そのフラッシュメモリのデ一夕保持時間は 1年であるとして使用することになり、製品寿命の劣化につながってしまう。

上記課題を解決するために用いた手段の主なものは以下のようなものである。本願発明は、複数のメモリセルと複数の回路ブロックからなるメモリと、電源スィッチ手段と、リフレッシュ制御器からなる半導体集積回路装置において、前記半導体集積回路装置は第 1と第 2の動作状態を具備し、第 1の動作状態では、前記リフレツシュ制御器は前記電源スィツチ手段を用いて前記メモリに給電して前記メモリセルをリフレッシュし、第 2の動作状態では、前記リフレッシュ制御器は前記電源スィツチ手段を用いて前記メモリの少なくとも一つの回路プロックへの給電を遮断し、複数回の前記第 1の動作状態と第 2の動作状態の往復遷移を繰り返す動作状態を持たせる。

前記第 2の動作状態で、前記メモリの少なくとも一つの回路ブロックへの給電を遮断することが本願発明では肝要である。

また、前記第 1の動作状態と第 2の動作状態の往復遷移は複数回なされるが、現実的には 5回以上と目される。

尚、本願発明のメモリセルは、いわゆる D R AM, フラッシュメモリ、あるいはその他の記憶素子を用いることが出来ることは言うまでもない。本願発明の発明思想の骨子はメモリ素子の待機時の消費電力の大幅削減にある。従って、前述したように、メモリセルのリフレツシュ周期がリフレツシュ間隔よりも大幅に長い周期、例えば 1秒以上なる特性のメモリセルを用いる場合に、本願発明は極めて有用である。こうしたリフレッシュ周期が更に例えば、 1 0秒以上なる特性のメモリセルを用いた場合に更に効果が顕著になる。

即ち、本願発明は、メモリセルの第 1の記憶保持動作と第 2の言己憶保持動作との間隔が 1秒以上なる特性のメモリセルを用いて有用である。更には、本願発明は、メモリセルの第 1の記憶保持動作と第 2の記憶保持動作との間隔が 1 0秒以上なる特性のメモリセルを用いて有用である。

~ 尚、本発明は基本的にデータ保持だけをしている期間に適用されるものである。即ち、メモリのリードやライト等の動作時は、当然電源を遮断することはない。このことは、本願の待機時の消費電力の削減という趣旨からして理解されることである。

前記待機時の消費電力の削減の為、所望素子の電源を遮断するに、複数の方法がある。これらの諸方法の具体例は後述される。図面の簡単な説明第 1図は本願発明の基本的な構成を示す実施の形態を示す図である。第 2図は本願発明の別の実施例を示す図である。第 3図は従来装置のリフレッシュと電源制御の関係を示す図である。第 4図は従来装置のリフレツシュ周期が長い場合、予想されるリフレッシュと電源制御の関係を示す図である。第 5図は本願発明の間欠電源制御型のリフレッシュを示す図である。第 6図は本願発明の別な実施例を示す構成図である。第 7図は第 6図の実施例におけるタイムチャートの例である。第 8図は第 1図のメモリアレーを構成するメモリセルの例を示す断面図である。第 9図は第 8図のメモリセルの例を示す回路図である。発明を実施するための最良の形態

発明の実施の諸形態を具体的に説明するに先立って、本願発明の主な実施の形態を列挙すれば、次の通りである。

第 1は、前記メモリは前記メモリセルの読み出しあるいは書き込み時に必要な電源を発生する電源回路を具備し、前記第 2の動作状態時に、前記メモリ内の回路で電源スィッチ手段によって電源が遮断される回路ブロックは、前記電源回路であることを特徴とする前記本願発明の半導体集積回路装置である。

第 2は、前記リフレッシュ制御器は、夕イマを具備しており、前記第 2の動作状態では、前記夕ィマ以外の前記リフレツシュ制御器の回路の一部の電源も遮断されることを特徴とする前記本願発明の半導体集積回路装置である。

第 3は、前記メモリセルはキャパシ夕に蓄えられた電荷によって情報を記憶するダイナミック型メモリセルであって、前記メモリセルのリフレッシュ周期は 1 以上であることを特徴とする前記本願発明の半導体集積回路装置である。

第 4は、前記メモリセルは、第 1の電荷キャリアのための経路と、前記経路の伝導性を変化させる電界を生成する電荷を蓄積するためのノードと、与えられた電圧に応答して第 2の電荷キヤリアが前記ノードに蓄えられるように通り抜ける障壁構造とを備え、前記障壁構造は、第 1の障壁高さを有し、第 1の幅を有する第 1の障壁成分と、上記第 1の障壁高さよりも高い第 2の障壁高さを有し、上記第 1の幅よりも狭い第 2の幅を有する第 2の障壁成分とを有するエネルギーパンドプロフアイルを呈することを特徴とする前記第 3に記載の半導体集積回路装置である。

本形態では、本形態に用いるメモリ素子はいわゆる D R A M並みの高速性とフラッシュメモリ並みのメモリの不揮発性と言う利点を有する。更に、加えて本発明の低消費電力の半導体集積回路装置を実現することが出来る。

第 5は、前記メモリセルはフローティングゲートに蓄えられた電子に情報を記憶するフラッシュメモリセルであることを特徴とする前記第 3に記載の半導体集積回路装置である。

本形態では低消費電力且つ長寿命の半導体記憶装置を提供することが出来る。第 6は、前記メモリセルはメモリセルのリフレツシュ周期がリフレッシュ間隔よりも長く且つ 1秒以上なる特性のメモリセルであることを特徴とする前記第 1 に記載の半導体集積回路装置である。

次に、本願発明の実施の諸形態を具体的に例示する。

第 1図は本願発明の半導体集積回路装置の例を示す構成図である。この例は次の構成要素を有している。即ち、 REFCはリフレッシュ制御回路（1)、 TI Mはそのリフレッシュ周期の計測に用いる夕イマ（2)、 PWRSWは電源スィツチ手段（3)、 MEMは現在の DRAMのリフレッシュ周期よりも十分に長いリフレッシュ周期を持つメモリ回路（4)、 PWRは電源線（5)を示している。ここではリフレッシュの周期の例として 10秒とする。当該メモリ回路 (4) の具体的構成は多数のメモリセルからなるメモリセルアレイ MARY (7) と、多数のメモリセルから一部のメモリセルを選択するデコーダ DE C (8) と、メモリセルの情報を増幅するセンスアンプ S A (9) と、メモリ回路 MEM (10) 外部とのインターフェース BUF (11) と、電源回路 GEN (12) を有している。尚、このメモリ回路（4) の具体的構成は一般的な部材を用いることで十分である。

リフレヅシュ制御回路 1は夕イマ 2によつて計測された時間に応じてメモリ回路 4のリフレッシュを行う。具体的には、リフレッシュを行う必要な時間になれば、まず、電源スィッチ手段 3を用いてメモリ回路 4に電源を供給する。その後、メモリ回路 4のリフレッシュを行い、最後に再び電源スィツチ手段 3を用いてメモリ回路 4内の各電源を遮断する。尚、第 1図では電源スィッチ手段 3からメモリ回路 4に電源の接続が示されているのみであるが、これは電源スィツチ手段 3 からは、メモリ回路 4内に含まれるメモリセルアレイ（7 ) デコーダ（8 ) 、センスアンプ（9 ) 、ィン夕一フェース（ 1 1 ) 、電源回路 G E N ( 1 2 ) などの各要素領域の各々に電源が供給されるように接続されている。第 1図ではこの点が省略されて示されている。

第 5図に電源投入の時間的関係を示す。第 5図は第 3図および第 4図と同様の時間関係を示している。このようにして、本例では t N O Mの期間に回路の電力を遮断することにより、全消費電力の中での待機時電力の割合をほとんどゼ口にすることができる。

第 2図に本願発明の第 2の実施例を示す。メモリ回路全体に対して完全に電源を遮断した時、メモリセルに記憶した内容を保持することが難しくなるメモリセルを用いた場合、デコーダやセンスアンプには電源を供給する必要がある。第 2 の実施例はこのような場合に対処できる例である。

第 1図の例との違いは電源スィツチ手段 3によって制御される電源をメモリ回路 4内の電源回路 1 2に限っている点である。

待機時電力を一番多く消費する回路は、定電流源回路等のいわゆるアナ口グ回路を含む電源回路 3であることが多い。その電源回路 1 2 ( G E N) の電源を遮断すれば待機時電力を効率的に低減でき、第 1図の例と同程度の効果を得ることができる。

本願発明において、待機時の消費電力の削減の為、電源を遮断する回路を電源回路に限定する必要は必ずしもなく、他の回路部分の電源を遮断してもこの部分 iこおける消費電力を削減するこが出来る。しかし、本願発明の基本的考え方に添えば、電源を遮断することをによつて待機時電力がより多く削減できる回路に限つた方が効率的である。この意味で、前述のごとくメモリ回路 4内の電源回路 1 2の電源を遮断するのがより効果的である。

また、第 1図では、リフレツシュ制御回路 1には常時電源が供給されているが、本願発明の骨子と特に関係はない。他の構成の任意に取り得ると言うことである。例えば、夕イマ 2にのみ電源を供給し、夕イマ 2の指定によりリフレッシュ制御回路 1の電源を供給する方法もある。要はリフレッシュ期間以外の期間は、タイマ 2等の電源遮断ができない回路のみ電源を供給し、その他の回路の電源はなるベく遮断するように制御すればよい。

上述の説明では、リードやライト等の通常のメモリ動作については言及していないが、この間の問題は通例の半導体記憶装置の動作である。 t R E Fはリフレッシュ動作をしている期間、 t NOMはリフレッシュをしていない期間という上述の定義では、 tNOMにはリードやライト等の動作期間も含まれてしまうが、基本的にデータ保持だけをしている期間について適用する。前述したように、当然、本発明はリードやライト等の動作時に電源を遮断しない。前記の基本的にデ —夕保持だけをしている期間とは、例えば、スタンパイ状態やスリープ状態あるいは、ノ、ィバネ一シヨン状態と呼ばれている期間を示す。

また、第 5図の動作をせしむるにあたって、 tNOMからtREFに遷移する仮定における電源投入手順については特に限定されない。本願発明では、正常にリフレツシュ動作ができるように電源投入を制御できればよい。

第 6図の例は第 2図の例をより具体的に使用方法を示した実施例である。電源線（PWR : 20)で、メモリ回路 4のリードやライトを行う通常動作時には、常に給電されている。符号 21は電源セレクタ（PEX)、 22は電池（BAT： 22) 、 23は電圧検出回路（SENS)、 202は第 2の電源線である。電源線 20に電源が給電されていれば、電源線 202へは電源線 20から電源が供給される。また、電源線からの電源供給が遮断されると、電源線 2へは電池 22から電源が給電される。

一方、電圧検出回路 23は電源線 20の電位をモニタし、電源線 20の給電が遮断されたことを検出して、リフレツシュ制御回路 1に定期的なリフレッシュ動作をするように指示する。この時のリフレッシュ動作は第 5図に示すごときものである。

第 7図は第 6図の実施例の具体的な動作波形の例を示している。ここでは、電源線の電源電圧を 3. 3V、電池 22の電圧を 3 Vと仮定した。 V (GEN) は電源回路に給電されている電源の電圧、 V (MISC) は電源回路以外のメモリ回路 4中の回路に給電されている電源の電圧、 V(T I M)は夕イマ 2に給電されている電源の電圧を示している。その他 PWR, PWR 2はそれぞれの電源線での電圧を示している。

A点で電源線 2 0の給電が遮断されると、電源線 2への給電は電源セレク夕（ 2 1 ) P E Xによってその給電先が切り替わり、電池 2 2 B A Tから電源線 2へ給電されるようになる。したがって、電源線 2の電位は 3 . 3 Vから 3 Vに変化する。この電源線の電源遮断は電圧検出回路 2 3によって検出され、リフレッシュ制御回路 1にその結果が通知される。リフレツシュ制御回路 1はそれを受けて電源スィッチ手段 3 ( S W) を用いて電源回路の給電を遮断し、第 5図のようなリフレッシュサイクルを開始する。すなわち、第 7図の B点のようにリフレッシュ動作が開始すると、電源回路への給電が再開され、リフレツシュを行う。その後、リフレッシュ動作が終了すると、再び電源回路への給電が遮断される（第 7図の C 点)。

こうした動作によって、スタンバイ状態やハイバネーシヨン状態等で電源線の電源給電が遮断されても、メモリ回路 4中のデータは保持される。また、この状態での電力消費は、リフレッシュ制御回路 1や電源スィツチ手段 3等による間欠電源制御により、デ一夕の保持に最小限必要なものだけに抑えることができる。本発明のメモリ回路およびその制御方法を、小型パーソナルコンピュー夕に用いれば、スタンバイやハイバネーシヨン状態での電力消費を小さくできる。従つて、そのパーソナルコンピュータの電池寿命を長くすることができる。また、スタンバイ状態やハイパネ一シヨン状態等でもメモリ回路中のデータが保持されているため、それらの状態から動作状態への復帰時間を短くすることができる。さらに、パーソナルコンピュータのような、別にハードディスク等のバックァ _ップ媒体が備わっている機器への応用においては、長い時間 (例えば、 5時間）、第 5図のような本発明のリフレツシュ期間が続けば、メモリ回路 4の情報をハードディスクに待機させた後、第 5図のリフレッシュ動作も停止させればよい。この場合、メモリ回路 4中のデータが消去されるため、動作状態への復帰の際にはハードディスクのデータをメモリ回路 4に読み込み直す必要があり、復帰に時間がかかる。しかし、例えば 5時間もの時間使用していなかつたのであれば、特にその復帰時間は特に問題ならないことが多い。この制御によってリフレッシュに要する電力消費を削減できるという利点がある。更にまた、ハードディスク等のバックアップ媒体をもっていれば、本発明の間欠電源制御によるリフレッシュ動作を持続するための電力がなくなった場合に、メモリ回路 4中のデ一夕をハードディスクに待機することができる。たとえば、間欠電源制御によるリフレッシュ動作時に、リフレッシュ動作の度に電池寿命をチェックする。その際、メモリ回路 4中のデ一夕をハードディスクに待機するのに必要な電力程度の電力しか電池に残っていないと判断した場合、間欠電源制御によるリフレッシュ動作を停止し、メモリ回路 4中のデータをハードディスクに待機させる。この制御方法によって、メモリ回路 4中のデ一夕が消去されてしまうことを完全に防ぐことができる。

上記実施例において、ハードディスクは電源の供給がなくてもその中に蓄えられたデ一夕が保持される媒体であれば特にハードディスクに限定しない。例えばフラッシュメモリでもよい。

さらに、上記した実施例では、夕イマ 2を用いてリフレッシュ周期を計っているが、特にその方法に限定しない。夕イマ 2の代わりにメモリ回路 4中のメモリセルの特性をモニタできる回路を装備し、メモリセルに蓄えられたデータが消去されそうになることを検出して上記リフレッシュ周期を決定してもよい。このような適応型のリフレッシュ回路を用いることで、リフレッシュ周期を最適化できるために、間欠電源制御によるリフレッシュ電力をさらに低減できる。

一般にダイナミックメモリのリフレッシュ方法は 2種類ある。一つは一回のリフレッシュで、一つの口一アドレスだけをリフレッシュし、決められたリフレツシュ周期内に全ての口一ァドレスをリフレツシュする分散リフレツシュ方式である。もう一方の方法は、ある時間に連続して全ての口一アドレスのリフレッシュを行い、それを決められたリフレツシュ周期で行う集中リフレツシュ方式である。一方、電源の供給 ·切断には電源容量の充放電が必要となるために、比較的大きな電力が消費される。したがって、電源の供給 ·切断はなるべく控えた方が電力消費を小さくできる。

これらの事実によれば、上記した実施例において、集中リフレッシュ方式を採用した方が電源の供給 ·切断回数を少なくできるために、本発明の間欠電源制御によるリフレツシュ電力を小さくできる。上記したメモリ回路 4はダイナミックメモリに限定されなレ、。前述したように、ある程度長いリフレツシュ周期を持つメモリであればよい。そのメモリセルの構成自体を問うものではない。メモリ回路 4の構成は、例えば、上記した 1年程度のデータ保持時間しか持たないフラッシュメモリでもよい。このようなデータ保持時間の短いフラッシュメモリでも、例えば第 6図の本発明の基本構成を用いることで、小容量の内部電源、即ち電池（BAT) を具備するだけで 10年間のデ一夕保持時間を持つフラッシュメモリシステムを構築することができる。このように、本願発明によれば、デ一夕保持時間が長く、消費電力の小さな半導体記憶装置を提供することが出来る。

第 8図、第 9図には、メモリセルとして別な例を用いたメモリ回路 4の例を示す。この例はいわゆる PLED (P 1 anar Lo c a l i s e d E 1 e c t o rn Dev i c e) 素子と略称される半導体装置を用いて前述のメモリ回路 4を構成した例である。こうした回路は PLEDメモリと称される。

この PLED素子は、記憶情報が低リークとなる、即ち、記憶ノードに蓄積される電荷が低リークとなる半導体素子である。そして、それは、絶縁膜と半導体膜との積層構造を有し、その積層構造が電極構造と電荷蓄積ノードとの間に配置されており且つその積層構造の有するキヤリアに対するバリアハイ卜の制御によつて上記電極構造と上記電荷蓄積ノードとの間を流れる電流が制御される半導体素子と言うことが出来る。その積層構造は、キャリアに対する高いバリアハイトの動作モードとこれに比較して低いバリアハイトの動作モ一ドとに切り替え可能であり、この切り替えを有することによって、電極構造と電荷蓄積ノードとの間 tこ流れる電流が制御されると目される。尚、この PLED自体は、例えば、日本国特許公開公報、特開平 10— 20000 1号あるいは "PLED— PLane r Lo c a l i s e d E l e c t r on Dev i c e s" , I EDM T e c h. D i . 、 pp。 179— 182、 1997などに見られる。

本形態では、本形態に用いるメモリ素子が、いわゆる DRAM並みの高速性とフラッシュメモリ並みのメモリの不揮発性と言う利点を有する。記憶保持の為に常時、電源を入れておく必要はない。また、メモリのリフレッシュは必要とはいえ、例えば 1回/日あるいは 1回/週程度で実用に供される。この為、例えば、半導体集積回路装置のタイマにのみ常時電源を入れておき、メモリの電源はリフレッシュをかける時に入れ、その他の時間は電源を切っておくことが出来る。こうして、当該半導体装置の消費電力を、これまでの半導体集積回路装置あるいはこれまでの駆動方法によるよりも極めて低いものになし得る。

第 8図はこうしたメモリセルの例の断面図を示す。第 9図はメモリセルの回路図を示している。第 8図において、符号 4 0は半導体基板、 3 0はビット線、 3 1は絶縁性障壁膜、 3 2はイントリンシックなポリシリコン、 3 3は電荷蓄積ノード、 3 4は酸化膜、 3 5はワード線 3 5、 3 6はセンス線、 3 7は接地電極である。このセンス線 3 6および接地線 3 7は半導体基板 4 0に形成した不純物領域による。これらは、通例の絶縁ゲート型電界効果型半導体装置におけるソース、ドレインに相当するもので、同様の製法によって十分である。尚、第 8図はこの半導体記憶装置の概要の理解を容易にするため、半導体基板 5 0の部分とこれに積層された積層領域の向きが交差して図示されている。即ち、実際の構成においては、センス線 3 6と接地線 3 7とを結ぶ方向はワード線 3 5の延在する方向とは交差する。

ソース、ドレイン、ゲートがそれぞれ前述の接地電極 3 7、センス線 3 6、電荷蓄積ノード 3 3に相当する絶縁ゲート型電界効果型トランジスタ（M O Sトランジス夕に代表される）構造の、ゲートに相当する電荷蓄積ノード 3 3の上面に電荷蓄積ノード 3 3、トンネル膜 3 0、イントリンシヅクなポリシリコン、ビット線からなる積層構造の P L E D素子が形成されており、 P L E D素子の両端の端子 B I Tおよび電荷蓄積ノード 3 3に流れる電流を制御するヮード線 3 5がさらにその P L E D素子を覆うように形成されている。

この P L E D素子を用いて、メモリ素子を構成すると次のごとき例が提案される。即ち、第 1の電荷キャリアのための経路と、前記経路の伝導性を変化させる電界を生成する電荷を蓄積するためのノードと、与えられた電圧に応答して第 2 の電荷キヤリアが前記ノードに蓄えられるように移動する障壁構造とを備え、前記障壁構造は、第 1の障壁高さを有し、第 1の幅を有する第 1の障壁成分と、上記第 1の障壁高さよりも高い第 2の障壁高さを有し、上記第 1の幅よりも狭い第 2の幅を有する第 2の障壁成分とを有するエネルギーバンドプロファイルを有する半導体記憶装置である。

第 9図は第 8図のメモリセルの回路図を示している。第 9図の点線で囲まれた 43の部分はメモリセルを示している。メモリセルアレー部はこうしたメモリセルが、例えばマトリクス状に多数配列される。第 8図において、符号 40は上記 PLED素子を模式的に示している。この素子の具体的構造は第 8図に示される。符号 41は第 8図の電荷蓄積ノード 33とワード線 35間の寄生オーバラップ容量であり、その容量にデータとしての電荷を蓄える。このメモリの書き込みはヮード線 35に高電位を印加し、ビット線 30に書き込むデ一夕に応じた電位を印加する。これによつて前記 PLED素子 40がオン状態となり、ビヅト線 30から電荷蓄積ノード 33に電荷が転送される。

読み出し時には、ワード線 35に電位を印加して、キャパシ夕（CAP) 41 に蓄えられた電荷に応じて符号 42 (MOS 1) で示された絶縁ゲート型電界効果型トランジスタ 42 (MO Sトランジズ夕がその代表例である）がオンあるいはオフして、センス線 36を通してデータを読み出す。尚、絶縁ゲート型電界効果型トランジスタ 42といわゆる PLED素子とはノード 44で接続されている。尚、この PLED素子を用いた例は、前述の第 1図、第 2図あるいは第 6図に例示した各種構成を取り得ることは言うまでもない。

このように、本願発明によれば、消費電力の小さな半導体集積回路装置を提供できる。産業上の利用可能性

—以上のように、本願発明は消費電力の小さな半導体集積回路装置を提供できる。更には、本願発明は消費電力の小さな半導体記憶装置を提供できる。

Claims

請求の範囲

1 . 複数のメモリセルと複数の回路ブロックからなるメモリと、電源スィツチ手段と、リフレッシュ制御器を有し、当該半導体集積回路装置は第 1と第 2の動作状態を具備し、第 1の動作状態では、前記リフレツシュ制御器は前記電源スィッチ手段を用いて前記メモリに給電して前記メモリセルをリフレッシュし、第 2の動作状態では、前記リフレッシュ制御器は前記電源スィツチ手段を用いて前記メモリの少なくとも一つの回路ブロックへの給電を遮断し、複数回の前記第 1の動作状態と第 2の動作状態の往復遷移を繰り返す動作状態を有することを特徴とする半導体集積回路装置。

2 . 前記メモリは前記メモリセルの読み出しあるいは書き込み時に必要な電源を発生する電源回路を具備し、前記第 2の動作状態時に、前記メモリ内の回路で電源スィツチ手段によって電源が遮断される回路ブロックは、前記電源回路であることを特徴とする請求の範囲第 1項に記載の半導体集積回路装置。

3 . 前記リフレッシュ制御器は、夕イマを具備しており、前記第 2の動作状態では、前記夕イマ以外の前記リフレツシュ制御器の回路の一部の電源も遮断されることを特徴とする請求の範囲第 1項に記載の半導体集積回路装置。

4 . 前記メモリセルはキャパシ夕に蓄えられた電荷によって情報を記憶するダイナミツク型メモリセルであって、前記メモリセルのリフレツシュ周期は 1秒以上であることを特徴とする請求の範囲第 1項に記載の半導体集積回路装置。

5 . 前記メモリセルは、第 1の電荷キャリアのための経路と、前記経路の伝導性を変化させる電界を生成する電荷を蓄積するためのノードと、与えられた電圧に応答して第 2の電荷キヤリアが前記ノードに蓄えられるように通り抜けるトンネル障壁構造とを備え、前記トンネル障壁構造は、第 1の障壁高さを有し、第 1の幅を有する第 1の障壁成分と、上記第 1の障壁高さよりも高い第 2の障壁高さを有し、上記第 1の幅よりも狭い第 2の幅を有する第 2の障壁成分とを有するエネルギ一バンドプロファイルを呈することを特徴とする請求の範囲第 4項に記載の半導体集積回路装置。

6 . 前記メモリセルは、絶縁膜と半導体膜との積層構造を有し、その積層構造が電極構造と電荷蓄積ノードとの間に配置されており、その積層構造はキヤリアに対するバリアハイトの制御を有して、電極構造と電荷蓄積ノードとの間に流れる電流が制御される半導体記憶素子であることを特徴とする請求の範囲第 4項に記載の半導体集積回路装置。

7 . 前記メモリセルはフローティングゲートに蓄えられた電子に情報を記憶するフラッシュメモリセルであることを特徴とする請求の範囲第 1項に記載の半導体

8. 前記メモリセルはメモリセルの第 1の記憶保持動作と第 2の記憶保持動作との間隔が 1秒以上なる特性のメモリセルであることを特徴とする請求の範囲第 1 項に記載の半導体集積回路装置。