CN117476058A - 存储装置及显示器 - Google Patents

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白亚梅
王添鸿
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Abstract

本申请实施例公开了一种存储装置及显示器。存储装置包括信号输入端、信号输出端、锁存单元和控制单元，锁存单元连接在信号输入端与信号输出端之间，控制单元连接在信号输入端与锁存单元之间，控制单元包括第一晶体管、第二晶体管以及控制开关组件，控制开关组件用于与第一晶体管和第二晶体管电连接，以控制第一晶体管和第二晶体管导通或断开，其中，第一晶体管的漏电流小于第二晶体管的漏电流，第二晶体管的迁移率大于第一晶体管的迁移率。本申请通过控制开关组件控制第一晶体管和第二晶体管导通或断开，使得在写入时能够利用第二晶体管的高迁移率实现存储装置的快速写入，在存储时则能够利用第一晶体管的低漏电流实现存储装置的存储时间长。

Description

存储装置及显示器
技术领域
本申请涉及显示领域，具体涉及一种存储装置及显示器。
背景技术
现有的半导体元件存储装置大致可以分为两类，易失性设备和非易失性设备，易失性设备在断电时会丢失存储数据，非易失性设备在断电时仍会保持存储数据。易失性设备分为动态易失性存储设备和静态易失存储设备。动态易失性存储设备读取数据时，电容器中的电荷会丢失，所以每次读取数据时都需要进行另一次写入操作；而且，当晶体管处于截止状态时，由于漏电流(截止电流)在存储元件中晶体管的源极和漏极之间流动，即使没有导通晶体管，电荷也会流入或流出，从而使得数据保存期很短，故需要定期间隔进行下一次写入操作(刷新操作)。此外，在断电时存储的数据会丢失，因此需要使用磁性材料或光学材料的附加存储设备以长时间保持数据。
非易失性存储设备是通过晶体管中的栅电极和沟道形成区之间的浮栅保持电荷来实现存储数据，数据可以保持时间较长，即使在不供电情况下也能保持所存数据。但是，晶体管中的栅绝缘层由于在写入时产生的隧穿电流而劣化，使得存储元件在一定写出操作次数之后，失去功能。为了减少此类问题，采用复杂的外围电流来均等写入操作次数的方法来改善，这种方法不能根本解决寿命衰减的问题。此外，向浮栅注入电荷和去除电荷需要高压，且时间较长，故写入和擦除数据速度较慢。也就是说，现有的存储装置无法在实现快速写入的同时保证较长时间的存储。
发明内容
本申请实施例提供一种存储装置及显示器，可以解决现有存储装置无法在实现快速写入的同时保证存储时间长的问题。
本申请实施例提供一种存储装置，包括：
信号输入端和信号输出端；
锁存单元，连接在所述信号输入端与所述信号输出端之间，所述锁存单元用于写入及存储数据；
控制单元，连接在所述信号输入端与所述锁存单元之间，所述控制单元包括第一晶体管、第二晶体管以及控制开关组件，所述第一晶体管和所述第二晶体管用于与所述锁存单元电连接，所述控制开关组件用于与所述第一晶体管和所述第二晶体管电连接，以控制所述第一晶体管和所述第二晶体管导通或断开；其中，所述第一晶体管的漏电流小于所述第二晶体管的漏电流，所述第二晶体管的迁移率大于所述第一晶体管的迁移率。
可选的，在本申请的一些实施例中，所述第一晶体管和所述第二晶体管串联连接在所述信号输入端与所述锁存单元之间，所述控制开关组件包括第一控制开关，所述第一控制开关的输入端与所述第一晶体管的输入端电连接，所述第一控制开关的输出端与所述第一晶体管的输出端电连接。
可选的，在本申请的一些实施例中，所述控制开关组件还包括第二控制开关，所述第二控制开关的输入端与所述第二晶体管的输入端电连接，所述第二控制开关的输出端与所述第二晶体管的输出端电连接。
可选的，在本申请的一些实施例中，所述第一晶体管和所述第二晶体管并联连接在所述信号输入端与所述锁存单元之间，所述控制开关组件包括第三控制开关，所述第三控制开关的输入端与所述信号输入端电连接，所述第三控制开关的输出端与所述第一晶体管的输入端或者所述第二晶体管的输入端电连接，以控制所述第一晶体管和所述第二晶体管导通或断开。
可选的，在本申请的一些实施例中，所述第一晶体管和所述第二晶体管并联连接在所述信号输入端与所述锁存单元之间，所述控制开关组件包括第三控制开关，所述第三控制开关的输出端与所述锁存单元电连接，所述第三控制开关的输入端与所述第一晶体管的输出端或者所述第二晶体管的输出端电连接，以控制所述第一晶体管和所述第二晶体管导通或断开。
可选的，在本申请的一些实施例中，所述第一晶体管和所述第二晶体管并联连接在所述信号输入端与所述锁存单元之间，所述控制开关组件包括第四控制开关和第五控制开关，所述第四控制开关与所述第一晶体管串联连接在所述信号输入端与所述锁存单元之间，所述第五控制开关与所述第二晶体管串联连接在所述信号输入端与所述锁存单元之间。
可选的，在本申请的一些实施例中，所述第一晶体管为氧化物晶体管；所述第二晶体管为单晶硅晶体管或者多晶硅晶体管。
可选的，在本申请的一些实施例中，所述第一晶体管的漏电流小于或者等于1*10-12A。
可选的，在本申请的一些实施例中，所述第二晶体管的迁移率大于或者等于10cm2/V·s。
相应的，本申请实施例还提供一种显示器，所述显示器包括上述任一项所述的存储装置。
本申请实施例中存储装置包括信号输入端、信号输出端、锁存单元和控制单元，锁存单元连接在信号输入端与信号输出端之间，锁存单元用于写入及存储数据，控制单元连接在信号输入端与锁存单元之间，控制单元包括第一晶体管、第二晶体管以及控制开关组件，第一晶体管和第二晶体管用于与锁存单元电连接，控制开关组件用于与第一晶体管和第二晶体管电连接，以控制第一晶体管和第二晶体管导通或断开，其中，第一晶体管的漏电流小于第二晶体管的漏电流，第二晶体管的迁移率大于第一晶体管的迁移率。本申请通过在控制单元中同时设置第一晶体管和第二晶体管，并利用控制开关组件控制第一晶体管和第二晶体管导通或断开，使得在写入时能够利用第二晶体管的高迁移率实现存储装置的快速写入，在存储时则能够利用第一晶体管的低漏电流实现存储装置的存储时间长，从而使得存储装置在实现快速写入的同时能够保证存储时间长。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请实施例提供的一种存储装置的电路结构示意图；
图2是本申请实施例提供的另一种存储装置的电路结构示意图；
图3是本申请实施例提供的另一种存储装置的电路结构示意图；
图4是本申请实施例提供的另一种存储装置的电路结构示意图；
图5是本申请实施例提供的另一种存储装置的电路结构示意图；
图6是本申请实施例提供的一种显示器的结构示意图。
附图标记说明：
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。此外，应当理解的是，此处所描述的具体实施方式仅用于说明和解释本申请，并不用于限制本申请。在本申请中，在未作相反说明的情况下，使用的方位词如“上”和“下”通常是指装置实际使用或工作状态下的上和下，具体为附图中的图面方向；而“内”和“外”则是针对装置的轮廓而言的。
本申请实施例提供一种存储装置及显示器，以下进行详细说明。需要说明的是，以下实施例的描述顺序不作为对实施例优选顺序的限定。
首先，本申请实施例提供一种存储装置，如图1所示，存储装置100包括信号输入端110和信号输出端120，通过从信号输入端110输入控制信号以及对信号输入端110与信号输出端120之间电路的设计，能够实现存储装置100写入、擦除以及存储的功能。
存储装置100包括锁存单元130，锁存单元130连接在信号输入端110与信号输出端120之间，锁存单元130用于写入及存储数据，即锁存单元130作为存储装置100的存储部分，用于实时存储写入存储装置100中的数据。其中，锁存单元130设置有锁存电路131，锁存电路131用于循环进行数据的写入、存储以及擦除，通过对锁存电路131的设计，能够满足存储装置100不同的使用需求。锁存电路131的具体结构也能够根据存储装置100的实际使用需求进行设计调整，此处并不做特殊限制。
存储装置100包括控制单元140，控制单元140连接在信号输入端110与锁存单元130之间，即控制信号从信号输入端110输入后，需要先经过控制单元140，然后传输至锁存单元130，以实现控制单元140对锁存单元130的控制。
控制单元140包括第一晶体管141、第二晶体管142以及控制开关组件143，第一晶体管141和第二晶体管142用于与锁存单元130电连接，控制开关组件143用于与第一晶体管141和第二晶体管142电连接，以控制第一晶体管141和第二晶体管142导通或断开。其中，第一晶体管141的漏电流小于第二晶体管142的漏电流，第二晶体管142的迁移率大于第一晶体管141的迁移率，即第一晶体管141为低漏电流类型的晶体管，第二晶体管142为高迁移率类型的晶体管。
在存储装置100使用过程中，当需要写入或擦除数据时，通过控制开关组件143控制第一晶体管141断开且第二晶体管142导通，使得在写入和擦除阶段能够利用高迁移率的第二晶体管142实现存储装置100的快速写入和擦除；当需要对数据进行存储时，通过控制开关组件143控制第一晶体管141导通，使第一晶体管141接入电路，并将第一晶体管141设置为截止状态，由于第一晶体管141为低漏电流类型的晶体管，使得存储过程中即使漏电流在第一晶体管141的源极和漏极之间流动，其流动的电流也极小，从而有助于提高存储装置100的存储时间。
也就是说，通过控制开关组件143对第一晶体管141和第二晶体管142导通或断开的调控，使得在写入和擦除阶段时能够利用第二晶体管142的高迁移率实现存储装置100的快速写入与擦除，在存储阶段时则能够利用第一晶体管141的低漏电流实现存储装置100的存储时间长，从而使得存储装置100在实现快速写入与擦除的同时能够保证存储时间长的优势。
本申请实施例中存储装置100包括信号输入端110、信号输出端120、锁存单元130和控制单元140，锁存单元130连接在信号输入端110与信号输出端120之间，锁存单元130用于写入及存储数据，控制单元140连接在信号输入端110与锁存单元130之间，控制单元140包括第一晶体管141、第二晶体管142以及控制开关组件143，控制开关组件143用于与第一晶体管141和第二晶体管142电连接，以控制第一晶体管141和第二晶体管142导通或断开，其中，第一晶体管141的漏电流小于第二晶体管142的漏电流，第二晶体管142的迁移率大于第一晶体管141的迁移率。本申请通过在控制单元140中同时设置第一晶体管141和第二晶体管142，并利用控制开关组件143控制第一晶体管141和第二晶体管142导通或断开，使得在写入时能够利用第二晶体管142的高迁移率实现存储装置100的快速写入，在存储时则能够利用第一晶体管141的低漏电流实现存储装置100的存储时间长，从而使得存储装置100在实现快速写入的同时能够保证存储时间长。
可选的，如图1和图2所示，第一晶体管141和第二晶体管142串联连接在信号输入端110与锁存单元130之间，第一晶体管141和第二晶体管142在信号输入端110与锁存单元130之间的连接顺序能够根据控制单元140的设计需求进行调整。控制开关组件143包括第一控制开关1431，第一控制开关1431的输入端与第一晶体管141的输入端电连接，第一控制开关1431的输出端与第一晶体管141的输出端电连接，即第一控制开关1431与第一晶体管141并联连接，以实现对第一晶体管141导通或断开的调控。
具体的，如图1所示，在存储装置100的写入和擦除阶段，将第一控制开关1431闭合，此时第一晶体管141的输入端和输出端之间发生短路，控制信号通过信号输入端110从第一控制开关1431传输至第二晶体管142，然后传输至锁存单元130，使得存储装置100能够利用第二晶体管142的高迁移率实现快速写入与擦除。
在存储装置100的存储阶段，将第一控制开关1431断开，此时第一晶体管141和第二晶体管142串联连接，且第一晶体管141和第二晶体管142处于截止状态，当锁存单元130中的数据以电荷的形式进行流动时，即使电荷能够在第二晶体管142的源极和漏极之间迅速流动，由于第一晶体管141的漏电流较小，当电荷经过第一晶体管141时，其在第一晶体管141的源极和漏极之间的流动也极小，使得存储装置100能够利用第一晶体管141的低漏电流实现长时间的存储。
在一些实施例中，如图2所示，控制开关组件143还包括第二控制开关1432，第二控制开关1432的输入端与第二晶体管142的输入端电连接，第二控制开关1432的输出端与第二晶体管142的输出端电连接，即第二控制开关1432与第二晶体管142并联连接，以实现对第二晶体管142导通或断开的调控。
具体的，在存储装置100的写入和擦除阶段，将第一控制开关1431闭合，将第二控制开关1432断开，此时第一晶体管141的输入端和输出端之间发生短路，第二晶体管142能够顺利接入电路，控制信号通过信号输入端110从第一控制开关1431传输至第二晶体管142，然后传输至锁存单元130，使得存储装置100能够利用第二晶体管142的高迁移率实现快速写入与擦除。
在存储装置100的存储阶段，将第一控制开关1431断开，第二控制开关1432能够选择为断开或者闭合。若将第二控制开关1432断开，则第一晶体管141和第二晶体管142串联连接，其工作原理与上述实施例中的一致，此处不再一一赘述；若将第二控制开关1432闭合，此时第二晶体管142的输入端和输出端之间发生短路，仅有第一晶体管141接入电路，当锁存单元130中的数据以电荷的形式进行流动时，其在第一晶体管141的源极和漏极之间的流动极小，使得存储装置100能够利用第一晶体管141的低漏电流实现长时间的存储。
可选的，如图3所示，第一晶体管141和第二晶体管142并联连接在信号输入端110与锁存单元130之间，控制开关组件143包括第三控制开关1433，第三控制开关1433的输入端与信号输入端110电连接，第三控制开关1433的输出端与第一晶体管141的输入端或者第二晶体管142的输入端电连接，以控制第一晶体管141和第二晶体管142导通或断开。即第三控制开关1433的输出端能够选择与第一晶体管141的输入端或者第二晶体管142的输入端电连接，以对应将第一晶体管141或者第二晶体管142接入电路。
具体的，在存储装置100的写入和擦除阶段，将第三控制开关1433的输出端与第二晶体管142的输入端电连接，使第二晶体管142能够顺利接入电路，控制信号通过信号输入端110从第三控制开关1433传输至第二晶体管142，然后传输至锁存单元130，使得存储装置100能够利用第二晶体管142的高迁移率实现快速写入与擦除。
在存储装置100的存储阶段，将第三控制开关1433的输出端与第一晶体管141的输入端电连接，使第一晶体管141能够顺利接入电路，且第一晶体管141处于截止状态，当锁存单元130的数据以电荷的形式进行流动时，其在第一晶体管141的源极和漏极之间的流动极小，使得存储装置100能够利用第一晶体管141的低漏电流实现长时间的存储。
在一些实施例中，如图4所示，第一晶体管141和第二晶体管142并联连接在信号输入端110与锁存单元130之间，控制开关组件143包括第三控制开关1433，第三控制开关1433的输出端与锁存单元130电连接，第三控制开关1433的输入端与第一晶体管141的输出端或者所述第二晶体管142的输出端电连接，以控制第一晶体管141和第二晶体管142导通或断开。即第三控制开关1433的输入端能够选择与第一晶体管141的输出端或者第二晶体管142的输出端电连接，以对应将第一晶体管141或者第二晶体管142接入电路。
具体的，在存储装置100的写入和擦除阶段，将第三控制开关1433的输入端与第二晶体管142的输出端电连接，使第二晶体管142能够顺利接入电路，控制信号通过信号输入端110传输至第二晶体管142，然后通过第三控制开关1433传输至锁存单元130，使得存储装置100能够利用第二晶体管142的高迁移率实现快速写入与擦除。
在存储装置100的存储阶段，将第三控制开关1433的输入端与第一晶体管141的输出端电连接，使第一晶体管141能够顺利接入电路，且第一晶体管141处于截止状态，当锁存单元130中的数据以电荷的形式进行流动时，其在第一晶体管141的源极和漏极之间的流动极小，使得存储装置100能够利用第一晶体管141的低漏电流实现长时间的存储。
在另一些实施例中，如图5所示，第一晶体管141和第二晶体管142并联连接在信号输入端110与锁存单元130之间，控制开关组件143包括第四控制开关1434和第五控制开关1435，第四控制开关1434与第一晶体管141串联连接在信号输入端110与锁存单元130之间，第五控制开关1435与第二晶体管142串联连接在信号输入端110与锁存单元130之间，通过第四控制开关1434和第五控制开关1435的闭合与断开即可对应控制第一晶体管141和第二晶体管142的导通与断开，以满足存储装置100不同的使用场景。
具体的，在存储装置100的写入和擦除阶段，将第五控制开关1435闭合，将第四控制开关1434断开，使第二晶体管142顺利接入电路，控制信号通过信号输入端110从第五控制开关1435传输至第二晶体管142，然后传输至锁存单元130，使得存储装置100能够利用第二晶体管142的高迁移率实现快速写入与擦除。
在存储装置100的存储阶段，将第四控制开关1434闭合，将第五控制开关1435断开，使第一晶体管141顺利接入电路，且第一晶体管141处于截止状态，当锁存单元130中的数据以电荷的形式进行流动时，其在第一晶体管141的源极和漏极之间的流动极小，使得存储装置100能够利用第一晶体管141的低漏电流实现长时间的存储。
可选的，本申请实施例中第一晶体管141能够为氧化物晶体管，即第一晶体管141的有源层为氧化物半导体材料，以实现第一晶体管141的低漏电流。第二晶体管142能够为单晶硅晶体管或者多晶硅晶体管，即第二晶体管142的有源层为单晶硅或者多晶硅材料，以实现第二晶体管142的高迁移率。
其中，第一晶体管141的漏电流小于或者等于1*10-12A，以使存储装置100在存储阶段时，若锁存单元130中的数据以电荷的形式进行流动，其在第一晶体管141的源极和漏极之间的流动也极小，从而实现存储装置100的长时间存储。
具体的，在实际制作过程中，能够将第一晶体管141的漏电流设计为1*10-12A、8*10-13A、5*10-13A、2*10-13A或者1*10-13A等，其具体值能够根据存储装置100的实际使用需求进行相应调整，只需保证存储装置100能够利用第一晶体管141的低漏电流实现长时间的存储即可，此处并不做特殊限制。
其中，第二晶体管142的迁移率大于或者等于10cm2/V·s，以使存储装置100在写入和擦除阶段时，能够利用第二晶体管142的高迁移率实现存储装置100的快速写入与擦除。在实际制作过程中，能够将第二晶体管142的迁移率设计为10cm2/V·s、12cm2/V·s、15cm2/V·s、18cm2/V·s或者20cm2/V·s等，其具体值能够根据存储装置100的实际使用需求进行相应调整，只需保证存储装置100能够利用第二晶体管142的高迁移率实现快速写入与擦除即可，此处并不做特殊限制。
其次，本申请实施例还提供一种显示器，该显示器包括存储装置，该存储装置的具体结构参照上述实施例，由于本显示器采用了上述所有实施例的全部技术方案，因此至少具有上述实施例的技术方案所带来的所有有益效果，在此不再一一赘述。
如图6所示，该显示器10可以包括一个或者一个以上处理核心的处理器200、一个或一个以上存储装置100、电源300和输入单元400等部件。本领域技术人员可以理解，图6中示出的显示器10结构并不构成对显示器10的限定，可以包括比图示更多或更少的部件，或者组合某些部件，或者不同的部件布置。
其中，处理器200是该显示器10的控制中心，利用各种接口和线路连接整个显示器10的各个部分，通过运行或执行存储在存储装置100内的软件程序和/或模块，以及调用存储在存储装置100内的数据，执行显示器10的各种功能和处理数据，从而实现对显示器10显示方式的调控。
存储装置100主要包括控制单元140和锁存单元130，其中，锁存单元130作为存储装置100的存储部分，用于实时存储写入存储装置100中的数据等，控制单元140则用于调控存储装置100处于写入与擦除阶段或者存储阶段时对应的控制电路组成，以实现锁存单元130不同的使用功能。此外，存储装置100可以包括高速随机存取存储器，还可以包括非易失性存储器，例如至少一个磁盘存储器件、闪存器件、或其他易失性固态存储器件。
显示器10还包括给各个部件供电的电源300，其中，电源300可以通过电源300管理系统与处理器200逻辑相连，从而通过电源300管理系统实现管理充电、放电、以及功耗管理等功能。电源300还可以包括一个或一个以上的直流或交流电源300、再充电系统、电源300故障检测电路、电源300转换器或者逆变器、电源300状态指示器等任意组件。
该显示器10还可包括输入单元400，该输入单元400可用于接收输入的数字或字符信息，以及产生与用户设置以及功能控制有关的键盘、鼠标、操作杆、光学或者轨迹球信号输入。尽管未示出，显示器10还可以包括显示单元等，在此不再赘述。
以上对本申请实施例所提供的一种存储装置及显示器进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。

Claims (10)

1.一种存储装置，其特征在于，包括：
信号输入端和信号输出端；
锁存单元，连接在所述信号输入端与所述信号输出端之间，所述锁存单元用于写入及存储数据；
控制单元，连接在所述信号输入端与所述锁存单元之间，所述控制单元包括第一晶体管、第二晶体管以及控制开关组件，所述第一晶体管和所述第二晶体管用于与所述锁存单元电连接，所述控制开关组件用于与所述第一晶体管和所述第二晶体管电连接，以控制所述第一晶体管和所述第二晶体管导通或断开；其中，所述第一晶体管的漏电流小于所述第二晶体管的漏电流，所述第二晶体管的迁移率大于所述第一晶体管的迁移率。
2.根据权利要求1所述的存储装置，其特征在于，所述第一晶体管和所述第二晶体管串联连接在所述信号输入端与所述锁存单元之间，所述控制开关组件包括第一控制开关，所述第一控制开关的输入端与所述第一晶体管的输入端电连接，所述第一控制开关的输出端与所述第一晶体管的输出端电连接。
3.根据权利要求2所述的存储装置，其特征在于，所述控制开关组件还包括第二控制开关，所述第二控制开关的输入端与所述第二晶体管的输入端电连接，所述第二控制开关的输出端与所述第二晶体管的输出端电连接。
4.根据权利要求1所述的存储装置，其特征在于，所述第一晶体管和所述第二晶体管并联连接在所述信号输入端与所述锁存单元之间，所述控制开关组件包括第三控制开关，所述第三控制开关的输入端与所述信号输入端电连接，所述第三控制开关的输出端与所述第一晶体管的输入端或者所述第二晶体管的输入端电连接，以控制所述第一晶体管和所述第二晶体管导通或断开。
5.根据权利要求1所述的存储装置，其特征在于，所述第一晶体管和所述第二晶体管并联连接在所述信号输入端与所述锁存单元之间，所述控制开关组件包括第三控制开关，所述第三控制开关的输出端与所述锁存单元电连接，所述第三控制开关的输入端与所述第一晶体管的输出端或者所述第二晶体管的输出端电连接，以控制所述第一晶体管和所述第二晶体管导通或断开。
6.根据权利要求1所述的存储装置，其特征在于，所述第一晶体管和所述第二晶体管并联连接在所述信号输入端与所述锁存单元之间，所述控制开关组件包括第四控制开关和第五控制开关，所述第四控制开关与所述第一晶体管串联连接在所述信号输入端与所述锁存单元之间，所述第五控制开关与所述第二晶体管串联连接在所述信号输入端与所述锁存单元之间。
7.根据权利要求1至6任一项所述的存储装置，其特征在于，所述第一晶体管为氧化物晶体管；所述第二晶体管为单晶硅晶体管或者多晶硅晶体管。
8.根据权利要求1至6任一项所述的存储装置，其特征在于，所述第一晶体管的漏电流小于或者等于1*10-12A。
9.根据权利要求1至6任一项所述的存储装置，其特征在于，所述第二晶体管的迁移率大于或者等于10cm2/V·s。
10.一种显示器，其特征在于，所述显示器包括权利要求1至9任一项所述的存储装置。
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