JP2014029680A

JP2014029680A - 信号処理回路

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Publication number: JP2014029680A
Application number: JP2013132268A
Authority: JP
Inventors: Seiichi Yoneda; 誠一米田; Atsuo Isobe; 敦生磯部; Yuji Iwaki; 裕司岩城; Koichiro Kamata; 康一郎鎌田; Yasuyuki Takahashi; 康之高橋; Masumi Nomura; 真澄野村
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2012-06-29
Filing date: 2013-06-25
Publication date: 2014-02-13
Anticipated expiration: 2033-06-25
Also published as: JP6122709B2; US20140003146A1; US8873308B2

Abstract

【課題】短時間の電源の供給停止により消費電力を抑えることができる信号処理回路を提供する。
【解決手段】記憶素子は、電源供給停止前に、第１の記憶回路から第２の記憶回路にデータを退避するとともに、第２の記憶回路からデータを読み出し、ベリファイ回路において第２の記憶回路に保持されたデータが、第１の記憶回路に保持されているデータと一致するか、否かを判定することができる。また、電源供給再開後に、第２の記憶回路から第１の記憶回路にデータを復元するとともに、ベリファイ回路において、第２の記憶回路に保持されていたデータが、第１の記憶回路に復元されたデータと一致するか、否かを判定することができる。これにより、ベリファイのための時間を別途設けることなく、ベリファイを行うことができる。
【選択図】図１

Description

本発明は、短時間の電源の供給停止により消費電力を抑えることができる記憶装置、及びそれを用いた信号処理回路に関する。また、当該記憶装置及び当該信号処理回路の駆動方法に関する。更に当該信号処理回路を用いた電子機器に関する。

近年、半導体集積回路の高集積化及び大規模化に伴い、回路動作が複雑になっている。また、半導体集積回路のプロセスの微細化に伴い、トランジスタのリーク電流が増加し、半導体集積回路が動作していないときも、リーク電流により、余分な電力を消費してしまうことが問題となっている。

そこで、半導体集積回路が動作していない期間において、半導体集積回路への電源の供給を一時的に停止するという方法が提案されている。例えば、特許文献１には、レジスタ、キャッシュメモリ等の揮発性の記憶装置の周辺に、不揮発性の記憶装置を配置し、レジスタ、キャッシュメモリ等のデータを、不揮発性の記憶装置に一時記憶させる方法が開示されている。

また、上記の方法において、長時間の電源の供給停止を行う際には、電源の供給停止の前に、揮発性の記憶装置内のデータを、ハードディスク、フラッシュメモリ等の外部記憶装置に移すことで、データの消失を防ぐこともできる。

特開平７−１４１０７４号公報

しかしながら、電源の供給を停止する間、外部記憶装置に揮発性の記憶装置のデータを記憶させる方法では、外部記憶装置から揮発性の記憶装置にデータを戻すのに時間を要する。よって、外部記憶装置によるデータのバックアップは、消費電力の低減を目的とした短時間の電源停止には適さない。

また、揮発性の記憶装置の周辺に配置された不揮発性の記憶装置は、主に磁気素子や強誘電体素子が用いられているため、信号処理回路の作製工程が複雑である。例えば、磁気素子では、希土類元素を使用するため、金属汚染を嫌うシリコン半導体のプロセスに組み入れるには、相当の注意を要する。

上述の課題に鑑み、本発明の一態様は、短時間の電源の供給停止により消費電力を抑えることができる信号処理回路を提供することを目的の一つとする。また、複雑な作製工程を必要とせず、消費電力を抑えることができる信号処理回路を提供することを目的の一とする。

本発明の一態様に係る信号処理回路は、レジスタやキャッシュメモリなどの記憶装置に、電源の供給を停止する前に、第１の記憶回路から第２の記憶回路へデータの書き込みを行うとともに、ベリファイ回路において、第１の記憶回路に保持されたデータと、第２の記憶回路から読み出されたデータとが一致するか否かを判定することができる記憶素子を用いる。また、当該記憶素子は、電源の供給が再開されると、第２の記憶回路から第１の記憶回路にデータが再び保持させるとともに、ベリファイ回路において、第２の記憶回路から読み出されたデータと、第１の記憶回路に再び保持されたデータと、が一致するか否かを判定する。

本発明の一態様に係る信号処理回路は、第１の記憶回路と、第２の記憶回路と、ベリファイ回路と、第１及び第２のスイッチと、インバータと、低電位側の第１の電源線と、高電位側の第２の電源線と、を有し、第１の記憶回路は、電源が供給されている期間のみ第１のデータを保持するとともに、データ信号を出力し、第２の記憶回路は、第１の制御信号に基づいて、第１のデータに対応する第２のデータを保持し、第１のスイッチ及び第２のスイッチは、第２の制御信号に基づいて、第２の記憶回路を介して第１の電源線と、インバータの入力端子と、を電気的に接続、又は第２の電源線と、インバータの入力端子と、を電気的に接続し、インバータは、出力端子から第２の記憶回路に保持された第２のデータを出力し、ベリファイ回路は、第１のデータと、第２のデータと、が一致するか否かを判定し、一致すると判定する場合には、第１の記憶回路に対して電源の供給を停止する。

上記構成において、第１の記憶回路に対して電源の供給が再開された場合に、第１のスイッチ及び第２のスイッチは、第２の制御信号に基づいて、第２の記憶回路を介して第１の電源線と、インバータの入力端子と、を電気的に接続、又は第２の電源線と、インバータの入力端子と、を電気的に接続し、インバータの出力端子から、第２の記憶回路に保持された第２のデータを出力し、第２のデータは、第１の記憶回路に第１のデータとして再び保持され、ベリファイ回路は、第１のデータと、第２のデータと、が一致するか否かが判定する。

上記構成において、ベリファイ回路は、選択回路と、インバータと、を有する、信号処理回路である。

上記構成において、第２の記憶回路は、第１のトランジスタ、第２のトランジスタ、及び容量素子を有し、第１のトランジスタは、酸化物半導体層にチャネルが形成される、信号処理回路である。また、第１のトランジスタは、第２のトランジスタが形成された層の上に形成されている。

酸化物半導体層にチャネルが形成されるトランジスタは、チャネルが形成される領域が金属酸化物でなること以外は、素子構造や動作原理は、シリコンを用いたトランジスタと同様である。よって、シリコンを用いた集積回路と、非常に整合性がよいといえる。

本発明の一態様によれば、短時間の電源の供給停止により消費電力を抑えることができる信号処理回路を提供することができる。また、複雑な作製工程を必要とせず、消費電力を抑えることができる信号処理回路を提供することができる。

記憶素子の回路図。記憶素子の回路図。記憶素子の動作を示すタイミングチャート。記憶素子の回路図。記憶素子の回路図。記憶素子の動作を示すタイミングチャート。記憶装置のブロック図。信号処理回路のブロック図。記憶装置を用いたＣＰＵのブロック図。携帯用電子機器のブロック図。メモリ回路のブロック図。電子書籍のブロック図。半導体装置の断面図。

以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。

なお、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れかわることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れかえて用いることができるものとする。

「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限はない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。

回路図上は独立している構成要素どうしが電気的に接続しているように図示されている場合であっても、実際には、例えば配線の一部が電極としても機能する場合など、一の導電膜が、複数の構成要素の機能を併せ持っている場合もある。本明細書において電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。

「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。また、「上」「下」の用語は説明の便宜のために用いる表現に過ぎない。

図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。

「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付すものである。

（実施の形態１）
信号処理回路は記憶装置を有し、記憶装置は１ビットのデータを記憶することができる記憶素子を、単数または複数有する。

なお、ＣＰＵ、マイクロプロセッサ、画像処理回路、ＤＳＰ（ＤｉｇｉｔａｌＳｉｇｎａｌＰｒｏｃｅｓｓｏｒ）、ＦＰＧＡ（ＦｉｅｌｄＰｒｏｇｒａｍｍａｂｌｅＧａｔｅＡｒｒａｙ）等のＬＳＩ（ＬａｒｇｅＳｃａｌｅＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）等が、本発明の信号処理回路の範疇に含まれる。

まず、本発明の一態様に係る記憶素子として、図１乃至図２を参照して説明する。

（記憶素子の構成）
図１に示す記憶素子１００は、記憶回路１０１（第１の記憶回路とも呼ぶ）と、記憶回路１０２（第２の記憶回路とも呼ぶ）と、ベリファイ回路１０３と、スイッチ１０４と、スイッチ１０５と、インバータ１０６と、を有する。記憶回路１０１は、電源が供給されている期間のみノードＭ１において第１のデータを保持するとともに、出力信号Ｑを出力する、揮発性の記憶回路である。なお、記憶回路１０１は、必要に応じて、スイッチやアナログスイッチなどを、さらに有していてもよい。

記憶回路１０２は、トランジスタ１１２と、トランジスタ１１３と、容量素子１１４と、を有する。トランジスタ１１２のソース及びドレインの一方は、トランジスタ１１３のゲートと、容量素子１１４の一対の電極のうちの一方と、が電気的に接続されて、ノードＮ１を構成する。また、トランジスタ１１２のソース及びドレインの他方は、記憶回路１０１のノードＭ１と電気的に接続される。トランジスタ１１２は、制御信号Ｓ１に基づいて、オン状態またはオフ状態が制御される。

記憶回路１０２において、トランジスタ１１２は、例えば、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体にチャネルが形成される。このような半導体としては、例えば、シリコンの２倍以上のバンドギャップを有することが好ましく、例えば、酸化ガリウムなどの酸化物半導体、窒化ガリウムなどの窒化物半導体、炭化シリコン、ガリウムヒ素などの化合物半導体が挙げられる。

本実施の形態では、トランジスタ１１２が有する半導体として、酸化物半導体を用いる場合について説明する。

トランジスタ１１２に用いる酸化物半導体は、電子供与体（ドナー）となる水または水素などの不純物が低減され、なおかつ酸素欠損が低減されることにより、高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）であることが好ましい。高純度化された酸化物半導体は、ｉ型（真性半導体）又はｉ型に限りなく近い。そのため、上記酸化物半導体を用いたトランジスタは、オフ電流が著しく小さいという特性を有する。また、酸化物半導体のバンドギャップは、２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３．０ｅＶ以上である。水または水素などの不純物濃度が十分に低減され、なおかつ酸素欠損が低減されることにより、高純度化された酸化物半導体膜を用いることにより、トランジスタのオフ電流を著しく小さくすることができる。

なお、本明細書等において、オフ電流とは、トランジスタがオフ状態のときに、ソースとドレインとの間に流れる電流をいう。ｎチャネル型トランジスタ（例えば、しきい値電圧が０Ｖ乃至２Ｖ程度）では、ゲートとソースの間に印加される電圧が負の電圧の場合に、ソースとドレインとの間を流れる電流のことをいう。

具体的に、高純度化された酸化物半導体膜を用いたトランジスタのオフ電流が小さいことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０^６μｍでチャネル長が１０μｍの素子であっても、ソースとドレイン間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０^−１３Ａ以下という特性を得ることができる。この場合、オフ電流をトランジスタのチャネル幅で除した数値に相当するオフ電流密度は、１００ｚＡ／μｍ以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流密度の測定を行った。当該測定では、上記トランジスタに高純度化された酸化物半導体膜をチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流密度を測定した。その結果、トランジスタのソースとドレイン間の電圧が３Ｖの場合に、数十ｙＡ／μｍという、さらに低いオフ電流密度が得られることが分かった。従って、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、シリコンを用いたトランジスタに比べてオフ電流が著しく小さいといえる。

したがって、トランジスタ１１２として、酸化物半導体膜にチャネルが形成されるトランジスタを用いることにより、トランジスタ１１２のソース及びドレインの一方と、容量素子１１４の一対の電極のうちの一方とが電気的に接続されたノードＮ１の電位が一定に保たれた後、トランジスタ１１２をオフ状態としても、トランジスタ１１２を介してリークする電荷量を、著しく小さく抑えることができる。よって、ノードＮ１に、第１のデータに対応する第２のデータの電位を保持した後、トランジスタ１１２をオフ状態とすることにより、第２のデータの電位を長期間にわたり保持することができる。

トランジスタ１１３のソース及びドレインの一方と、容量素子１１４の一対の電極のうちの他方は、低電位（例えば、ＶＳＳ）が与えられる第１の電源線Ｖ１と電気的に接続され、ソース及びドレインの他方は、スイッチ１０４の第１の端子と電気的に接続される。スイッチ１０４の第２の端子は、スイッチ１０５の第１の端子と、インバータ１０６の入力端子と電気的に接続される。スイッチ１０５の第２の端子は、高電位（例えば、ＶＤＤ）が与えられる第２の電源線Ｖ２と電気的に接続される。

スイッチ１０４は、一導電型（例えば、ｎチャネル型）のトランジスタ１１５を用いて構成され、スイッチ１０５は、一導電型とは異なる導電型（例えば、ｐチャネル型）のトランジスタ１１６を用いて構成される。スイッチ１０４の第１の端子が、トランジスタ１１５のソース及びドレインの一方に相当し、第２の端子が、トランジスタ１１５のソース及びドレインの他方に相当する。スイッチ１０５の第１の端子が、トランジスタ１１６のソース及びドレインの一方に相当し、第２の端子が、トランジスタ１１６のソース及びドレインの他方に相当する。スイッチ１０４及びスイッチ１０５は、制御信号Ｓ２によって、第１の端子と第２の端子との間の導通状態または非導通状態が選択され、一方のスイッチの第１の端子と第２の端子との間が導通状態のときは、他方のスイッチの第１の端子と第２の端子との間が非導通状態となる。

例えば、制御信号Ｓ２がハイレベル電位の場合は、スイッチ１０４の第１の端子と第２の端子との間が導通状態、スイッチ１０５の第１の端子と第２の端子との間が非導通状態となり、トランジスタ１１３を介して、第１の電源線と、インバータ１０６の入力端子と、が電気的に接続される。または、制御信号Ｓ２がローレベル電位の場合は、スイッチ１０５の第１の端子と第２の端子との間が導通状態、スイッチ１０４の第１の端子と第２の端子との間が非導通状態となり、第２の電源線と、インバータ１０６の入力端子と、が電気的に接続される。

インバータ１０６の入力端子が、第１の電源線または第２の電源線と電気的に接続されることによって、インバータ１０６の出力端子から第１のデータに対応する第２のデータを出力する。

ベリファイ回路１０３は、第１のデータと、第２のデータと、が一致するか否かを判定する機能を有する。ベリファイ回路１０３は、インバータ１１７と、選択回路１１８と、を有する。インバータ１０６の出力端子は、選択回路１１８の入力端子の一方及びインバータ１１７を介して入力端子の他方と電気的に接続される。選択回路１１８は、ノードＭ１の電位に応じて、入力端子の一方または他方を選択して、出力端子から出力信号ＶＥＲＩを出力する。なお、インバータ１０６の出力端子と、ベリファイ回路１０３との接続部分をノードＮ２と記す。

記憶回路１０１は、選択回路１１１を有する。データ信号Ｄが入力される信号線と、選択回路１１１の入力端子の一方と、が電気的に接続され、インバータ１０６の出力端子（ノードＮ２）と、選択回路１１１の入力端子の他方と、が電気的に接続される。選択回路１１１は、制御信号Ｓ３に応じて、入力端子の一方または他方を選択する。

また、トランジスタ１１２以外のトランジスタ１１３、トランジスタ１１５、トランジスタ１１６などは、酸化物半導体以外の半導体でなる層または基板にチャネルが形成されるトランジスタとすることができる。例えば、シリコン層またはシリコン基板などのシリコン領域にチャネルが形成されるトランジスタとすることができる。または、記憶素子１００は、トランジスタ１１２以外にも、酸化物半導体領域にチャネルが形成されるトランジスタを含んでいてもよく、残りのトランジスタは、酸化物半導体以外の半導体でなる層または基板にチャネルが形成されるトランジスタとすることもできる。

なお、トランジスタ１１２は、酸化物半導体層を挟んで上下に２つのゲートを有していてもよい。一方のゲートには、トランジスタ１１２のオン状態またはオフ状態を制御するための制御信号Ｓ２が与えられ、他方のゲートは、電気的に絶縁しているフローティングの状態であってもよいし、電位が他から与えられている状態であってもよい。後者の場合、一対の電極に、同じ高さの電位が与えられていてもよいし、他方のゲートにのみ接地電位などの固定電位が与えられていてもよい。他方のゲートに与える電位の高さを制御することで、トランジスタのしきい値電圧を制御することができる。

以上が、記憶素子１００の構成の説明である。

次に、図１に示す記憶素子とは、一部異なる記憶素子について、図２を参照して説明する。

図２に示す記憶素子１５０が、図１に示す記憶素子１００と異なる点は、ベリファイ回路１０３の構成である。図２に示す記憶素子１５０のベリファイ回路１０３では、選択回路１１８を有しており、インバータ１１７を有していない。インバータ１０６の出力端子は、選択回路１１８の入力端子の一方と電気的に接続され、インバータ１０６の入力端子は、選択回路１１８の入力端子の他方と電気的に接続される。選択回路１１８は、ノードＭ１の電位に応じて、入力端子の一方または他方を選択する。なお、インバータ１０６の入力端子と、ベリファイ回路１０３の接続部分をノードＮ３と記す。

選択回路１１８の入力端子の一方を、インバータ１０６の出力端子と電気的に接続し、入力端子の他方を、インバータ１０６の入力端子と電気的に接続することで、図１に示す記憶素子１００と比較して、トランジスタの数を低減することができる。これにより、記憶素子１００と比較して、記憶素子の面積の縮小化を図ることができる。

（記憶素子の駆動方法）
次に、図１に示す記憶素子１００へ電源の供給の後、データの保持時における消費電力を削減するために電源の供給を停止し、再び電源を供給する場合の駆動方法について、図３を参照して説明する。

図３のタイミングチャートにおいて、Ｖ０は電源を示し、記憶素子１００全体の電源である。また、Ｓ１は制御信号Ｓ１の電位を示し、Ｓ２は制御信号Ｓ２の電位を示し、Ｓ３は制御信号Ｓ３の電位を示し、Ｍ１はノードＭ１の電位を示し、Ｎ１はノードＮ１の電位を示し、Ｎ２はノードＮ２の電位を示し、ＶＥＲＩはベリファイ回路１０３の出力信号ＶＥＲＩの電位を示す。

また、制御信号Ｓ３としてローレベル電位が選択回路１１１に入力されると、入力端子の一方が選択され、ハイレベル電位が選択回路１１１に入力されると、入力端子の他方が選択される。また、ノードＭ１の電位としてローレベル電位が選択回路１１８に入力されると、入力端子の一方が選択され、ハイレベル電位が選択回路１１８に入力されると、入力端子の他方が選択される。

（通常動作）
図３中、期間１の動作について説明する。期間１では、電源が記憶素子１００に供給されている。ここで、電源Ｖ０は、ハイレベル電位（例えば、ＶＤＤ）である。制御信号Ｓ１、制御信号Ｓ２、及び制御信号Ｓ３は、いずれもローレベル電位である。制御信号Ｓ３がローレベル電位の場合、選択回路１１１の入力端子の一方は、データ信号Ｄが入力される信号線と電気的に接続され、出力端子から、データ信号Ｄに対応する第１のデータ（図３中、ｄａｔａＸと表記）が出力される。記憶素子１００へ電源が供給されている間は、記憶回路１０１は、ノードＭ１において第１のデータを保持する。また、ノードＮ１及びノードＮ２はどのような電位（図３中、Ａと表記）であってもよく、出力信号ＶＥＲＩもどのような電位（図３中、Ａと表記）であってもよい。また、制御信号Ｓ２がローレベル電位なので、スイッチ１０４の第１の端子と第２の端子との間が非導通状態、スイッチ１０５の第１の端子と第２の端子との間が導通状態となるので、インバータ１０６の入力端子と第２の電源線Ｖ２と、が電気的に接続され、インバータ１０６の入力端子にハイレベル電位が入力される。以上、期間１の動作を通常動作と呼ぶ。

（電源供給停止前の動作）
図３中、期間２の動作について説明する。期間２では、記憶素子１００への電源の供給を停止する前に、制御信号Ｓ１をハイレベル電位として、トランジスタ１１２をオン状態とする。こうして、記憶回路１０１のノードＭ１に保持された第１のデータの電位が、トランジスタ１１２を介して、トランジスタ１１３のゲートに入力される。トランジスタ１１３のゲートに入力された電位は、容量素子１１４によって保持される。こうして、ノードＮ１に、記憶回路１０１に保持された第１のデータに対応する第２のデータの電位（図３中、ＶＸと表記）が書き込まれる。

記憶回路１０２のノードＮ１に保持された第２のデータがハイレベル電位の場合、第２のデータを読み出すためには、制御信号Ｓ２をハイレベル電位として、スイッチ１０４の第１の端子と第２の端子との間を導通状態とし、スイッチ１０５の第１の端子と第２の端子との間を非導通状態とする。ノードＮ１はハイレベル電位であるため、トランジスタ１１３はオン状態となり、トランジスタ１１３を介して、第１の電源線と、インバータ１０６の入力端子と、が電気的に接続される。これにより、通常動作においてインバータ１０６の入力端子に入力されていたハイレベル電位がローレベル電位となる。こうして、ノードＮ２の電位は、記憶回路１０２に保持された第２のデータの電位（図３中、ＶＸと表記）となる。

ベリファイ回路１０３では、第１のデータと第２のデータとが一致するか、否かが判定される。ベリファイ回路１０３は、ノードＭ１における電位と、ノードＮ２における電位とが、互いにローレベル電位、またはハイレベル電位である場合に、出力信号ＶＥＲＩとしてローレベル電位を出力する。

ノードＭ１に保持された第１のデータがハイレベル電位であるので、選択回路１１８にハイレベル電位が入力され、ノードＮ２における第２のデータのハイレベル電位が、インバータ１１７を介して選択回路１１８の入力端子の他方に入力される。よって、選択回路１１８の出力端子から、出力信号ＶＥＲＩとしてローレベル電位が出力される。制御回路（図示せず）において、規定期間、出力信号ＶＥＲＩとしてローレベル電位が検知されると、制御回路においてノードＭ１における第１のデータと、ノードＮ２における第２のデータと、が一致すると判定される。

なお、ノードＮ１に保持された第２のデータがローレベル電位の場合、第２のデータを読み出すためには、制御信号Ｓ２をハイレベル電位として、スイッチ１０４の第１の端子と第２の端子との間を導通状態とし、スイッチ１０５の第１の端子と第２の端子との間を非導通状態とする。ノードＮ１はローレベル電位であるため、トランジスタ１１３はオフ状態となり、インバータ１０６の入力端子は、第１の電源線Ｖ１及び第２の電源線Ｖ２とも電気的に接続されない。これにより、通常動作においてインバータ１０６の入力端子に入力されていたハイレベル電位がそのまま保持され、インバータ１０６の出力端子からローレベル電位が出力される。こうして、ノードＮ２の電位は、記憶回路１０２に保持された第２のデータの電位となる。

ノードＭ１に保持された第１のデータがローレベル電位であるので、選択回路１１８にローレベル電位が入力され、ノードＮ２における第２のデータのローレベル電位が、選択回路１１８の入力端子の一方に入力される。よって、選択回路１１８の出力端子から、出力信号ＶＥＲＩとしてローレベル電位が出力される。制御回路（図示せず）において、規定期間、出力信号ＶＥＲＩとしてローレベル電位が検知されると、制御回路においてノードＭ１における第１のデータと、ノードＮ２における第２のデータと、が一致すると判定される。

制御回路において、第１のデータと、第２のデータとが一致すると判定された場合には、制御信号Ｓ１及び制御信号Ｓ２をローレベル電位として、記憶回路１０２に第２のデータを書き込むことを終了する。

以上、期間２の動作を、電源供給停止前の動作と呼ぶ。

（電源供給停止の動作）
図３中、期間３の動作について説明する。電源供給停止前の動作を行った後、期間３のはじめに、記憶素子１００への電源の供給を停止する。ここで、電源Ｖ０をローレベル電位（例えば、ＶＳＳ）とする。記憶素子１００へ電源の供給が停止すると、記憶回路１０１に保持されていた第１のデータ（ｄａｔａＸ）は消えてしまう。しかしながら、記憶回路１０２では、トランジスタ１１２として、酸化物半導体にチャネルが形成されるトランジスタを用いており、当該トランジスタは、オフ電流が極めて小さいため、容量素子１１４によって保持された電位を長期間保持することができる。したがって、記憶素子１００は、電源の供給が停止した後も、記憶回路１０２において、第２のデータ（ＶＸ）を保持することができる。以上、期間３の動作を、電源供給停止の動作と呼ぶ。

（電源供給再開の動作）
図３中、期間４の動作について説明する。記憶素子１００への電源の供給を再開する。ここで、電源Ｖ０をハイレベル電位とする。また、制御信号Ｓ２がローレベル電位なので、スイッチ１０４の第１の端子と第２の端子との間が非導通状態、スイッチ１０５の第１の端子と第２の端子との間が導通状態となるので、インバータ１０６の入力端子と第２の電源線Ｖ２と、が電気的に接続され、インバータ１０６の入力端子にハイレベル電位が入力される。

記憶回路１０２のノードＮ１に保持されていた第２のデータがハイレベル電位の場合、第２のデータを読み出すためには、制御信号Ｓ２をハイレベル電位として、スイッチ１０４の第１の端子と第２の端子との間を導通状態とし、スイッチ１０５の第１の端子と第２の端子との間を非導通状態とする。ノードＮ１はハイレベル電位であるため、トランジスタ１１３はオン状態となり、トランジスタ１１３を介して、第１の電源線と、インバータ１０６の入力端子と、が電気的に接続される。これにより、インバータ１０６の出力端子からハイレベル電位が出力される。こうして、ノードＮ２の電位は、記憶回路１０２に保持された第２のデータの電位（図３中、ＶＸと表記）となる。

このとき、選択回路１１１に、制御信号Ｓ３としてハイレベル電位が入力されることで、選択回路１１１の入力端子の他方が選択される。これにより、選択回路１１１の入力端子の他方と、ノードＭ１とが電気的に接続され、選択回路１１１の出力端子から第２のデータに対応する第１のデータが出力される。こうして、記憶回路１０１は、電源の供給停止前に保持していた第１のデータ（ｄａｔａＸ）として、ハイレベル電位を再び保持することができる。

再びノードＭ１に保持された第１のデータがハイレベル電位であるので、選択回路１１８にハイレベル電位が入力され、ノードＮ２における第２のデータとしてハイレベル電位が、インバータ１１７を介して選択回路１１８の入力端子の他方に入力される。よって、選択回路１１８の出力端子から、出力信号ＶＥＲＩとしてローレベル電位が出力される。制御回路（図示せず）において、規定期間、出力信号ＶＥＲＩとしてローレベル電位が検知されると、制御回路においてノードＭ１における第１のデータと、ノードＮ２における第２のデータと、が一致すると判定される。

なお、記憶回路１０２のノードＮ１に保持されていた第２のデータがローレベル電位の場合、第２のデータを読み出すためには、制御信号Ｓ２をハイレベル電位として、スイッチ１０４の第１の端子と第２の端子との間を導通状態とし、スイッチ１０５の第１の端子と第２の端子との間を非導通状態とする。ノードＮ１はローレベル電位であるため、トランジスタ１１３はオフ状態となり、インバータ１０６の入力端子は、第１の電源線Ｖ１及び第２の電源線Ｖ２とも電気的に接続されない。また、インバータ１０６の入力端子は、ハイレベル電位であるため、インバータ１０６の出力端子からローレベル電位が出力される。こうして、ノードＮ２の電位は、記憶回路１０２に保持された第２のデータの電位となる。

このとき、選択回路１１１に制御信号Ｓ３としてハイレベル電位が入力されることで、選択回路１１１の入力端子の他方が選択される。これにより、選択回路１１１の入力端子の他方と、ノードＭ１とが電気的に接続され、出力端子から第２のデータに対応する第１のデータが出力される。こうして、記憶回路１０１は、電源の供給停止前に保持していた第１のデータ（ｄａｔａＸ）として、ローレベル電位を再び保持することができる。

再びノードＭ１に保持された第１のデータがローレベル電位であるので、選択回路１１８にローレベル電位が入力されることで、ノードＮ２における第２のデータとしてローレベル電位が、選択回路１１８の入力端子の一方に入力される。よって、選択回路１１８の出力端子から、出力信号ＶＥＲＩとしてローレベル電位が出力される。制御回路（図示せず）において、規定期間、出力信号ＶＥＲＩとしてローレベル電位が検知されると、制御回路においてノードＭ１における第１のデータと、ノードＮ２における第２のデータと、が一致すると判定される。

制御回路において、第１のデータと、第２のデータと、が一致すると判定された場合には、制御信号Ｓ２及び制御信号Ｓ３をローレベル電位とする。

以上、期間４の動作を、電源供給再開の動作と呼ぶ。

その後、期間５において、通常動作が再開される。

本発明の一態様に係る記憶素子及びその駆動方法では、記憶素子１００に電源が供給されない間は、記憶回路１０１に保持されていたデータを、記憶回路１０２によって保持することができる。

記憶回路１０２に用いられるトランジスタ１１２は、酸化物半導体にチャネルが形成されるトランジスタである。当該トランジスタのオフ電流は、シリコンなどの半導体にチャネルが形成されるトランジスタのオフ電流と比較して、著しく小さい。したがって、当該トランジスタを、トランジスタ１１２として用いることによって、トランジスタ１１２のソース及びドレインの一方と、容量素子１１４の一対の電極のうち一方と、が電気的に接続されたノードＮ１の電位が一定に保たれた後、トランジスタ１１２をオフ状態としても、トランジスタ１１２を介してリークする電荷量を、著しく小さくすることができる。つまり、記憶素子１００に電源が供給されない間も容量素子１１４に保持された電位は、長期間にわたり保たれる。このようなトランジスタ１１２を用いて記憶素子を構成することにより、電源の供給が停止した間も記憶内容（データ）を保持することができる。

記憶素子１００は、電源供給停止前に、記憶回路１０１から記憶回路１０２にデータを退避するとともに、記憶回路１０２からデータを読み出し、ベリファイ回路１０３において記憶回路１０２に保持されたデータが、記憶回路１０１に保持されているデータと一致するか、否かを判定することができる。また、電源供給再開後に、記憶回路１０２から記憶回路１０１にデータを復元するとともに、ベリファイ回路１０３において、記憶回路１０２に保持されていたデータが、記憶回路１０１に復元されたデータと一致するか、否かを判定することができる。このように記憶素子１００は、ベリファイのための時間を別途設けることなく、記憶回路１０１から記憶回路１０２へデータを退避、または記憶回路１０２から記憶回路１０１へデータを復帰させると同時にベリファイを行うことができる。

また、このような記憶素子を複数用いてレジスタやキャッシュメモリなどの記憶装置を構成する場合、各記憶素子への書き込みに要する時間が異なっていても、制御回路において、記憶素子の書き込みが終了するまで、書き込みを続けるように制御することで、正常に書き込みを行うことができる。

このような記憶素子１００を一または複数用いて、信号処理回路が有する記憶装置を構成することにより、電源供給停止による記憶装置内のデータの消失を防止することができる。また、電源の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。よって、短い時間でも記憶装置への電源停止を行うことができるため、信号処理回路全体、もしくは信号処理回路を構成する一または複数の記憶装置の消費電力を抑えることができる。

本実施の形態は、他の実施の形態と組み合わせて実施することが可能である。

（実施の形態２）
本実施の形態では、第２の記憶回路に不良が発生した場合に、不良が発生した第２の記憶回路と代替させるための第２の記憶回路をさらに有する記憶素子について、図４乃至図６を参照して説明する。

図４に示す記憶素子２００は、図１に示す記憶素子１００と同様に、記憶回路１０１と、記憶回路１０２と、ベリファイ回路１０３と、スイッチ１０４と、スイッチ１０５と、インバータ１０６と、を有する。記憶素子２００は、さらに、スイッチ２０２と、記憶回路２０３と、スイッチ２０８と、スイッチ２０９と、インバータ２１０と、選択回路２１１と、選択回路２１２と、を有する。ここで、記憶回路２０３は、記憶回路１０２と同様の構成であり、スイッチ２０８はスイッチ１０４と同様の構成であり、スイッチ２０９はスイッチ１０５と同様の構成であり、インバータ２１０はインバータ１０６と同様の構成である。

スイッチ２０２の第１の端子は、制御信号Ｓ５が入力される信号線と電気的に接続され、第２の端子は、選択回路２１１及び選択回路２１２と、電気的に接続される。スイッチ２０２と、選択回路２１１及び選択回路２１２との接続部分をノードＮ４と記す。

スイッチ２０２は、酸化物半導体にチャネルが形成されるトランジスタ２２２を用いて構成される。スイッチ２０２の第１の端子が、トランジスタ２２２のソース及びドレインの一方に相当し、第２の端子が、トランジスタ２２２のソース及びドレインの他方に相当する。スイッチ２０２は、制御信号Ｓ４によって、第１の端子と第２の端子との間の導通状態または非導通状態を選択する。

スイッチ２０２として、酸化物半導体膜にチャネルが形成されるトランジスタ２２２を用いることにより、ノードＮ４の電位が一定に保たれた後、トランジスタ２２２をオフ状態としても、トランジスタ２２２を介してリークする電荷量を著しく小さく抑えることができる。よって、ノードＮ４に、制御信号Ｓ５の電位を保持した後、トランジスタ２２２をオフ状態とすることにより、ノードＮ４の電位を長期間にわたり保持することができる。

選択回路２１１の入力端子には、ノードＭ１が電気的に接続され、出力端子の一方は、記憶回路１０２が電気的に接続され、出力端子の他方は、記憶回路２０３が電気的に接続される。選択回路２１１は、ノードＮ４の電位に応じて、出力端子の一方または他方が選択される。

記憶回路１０２は、トランジスタ１１２と、トランジスタ１１３と、容量素子１１４と、を有する。トランジスタ１１２のソース及びドレインの一方は、トランジスタ１１３のゲートと、容量素子１１４の一対の電極のうちの一方と、電気的に接続されて、ノードＮ１を構成する。

記憶回路２０３は、記憶回路１０１と同様な構成を有しており、記憶回路１０２と代替させることができる。記憶回路２０３は、トランジスタ２２６と、トランジスタ２２７と、容量素子２２８と、を有する。トランジスタ２２６のソース及びドレインの一方は、トランジスタ２２７のゲートと、容量素子２２８の一対の電極のうちの一方と、が電気的に接続されて、ノードＮ５を構成する。

トランジスタ１１２のソース及びドレインの他方は、選択回路２１１の出力端子の一方と接続され、トランジスタ２２６のソース及びドレインの他方は、選択回路２１１の出力端子の他方と接続される。また、トランジスタ１１２及びトランジスタ２２６は、制御信号Ｓ１に基づいて、オン状態またはオフ状態が選択される。

トランジスタ２２６は、トランジスタ１１２と同様に、酸化物半導体にチャネルが形成されるトランジスタが用いられている。これにより、トランジスタ２２６のソース及びドレインの一方と、容量素子２２８の一対の電極のうちの一方とが電気的に接続されたノードＮ５の電位が一定に保たれた後、トランジスタ２２６をオフ状態としても、トランジスタ２２６を介してリークする電荷量を、著しく小さく抑えることができる。よって、ノードＮ５に、第１のデータに対応する第２のデータの電位を保持した後、トランジスタ２２６をオフ状態とすることにより、第２のデータの電位を長期間にわたり保持することができる。

トランジスタ１１３のソース及びドレインの一方と、容量素子１１４の一対の電極のうちの他方と、トランジスタ２２７のソース及びドレインの一方と、容量素子２２８の一対の電極のうちの他方は、低電位が与えられる第１の電源線Ｖ１と電気的に接続される。

トランジスタ１１３のソース及びドレインの他方は、スイッチ１０４の第１の端子と電気的に接続される。スイッチ１０４の第２の端子は、スイッチ１０５の第１の端子と、インバータ１０６の入力端子と電気的に接続される。

トランジスタ２２７のソース及びドレインの他方は、スイッチ２０８の第１の端子と電気的に接続される。スイッチ２０８の第２の端子は、スイッチ２０９の第１の端子と、インバータ２１０の入力端子と電気的に接続される。

スイッチ１０５の第２の端子及びスイッチ２０９の第２の端子は、高電位が与えられる第２の電源線Ｖ２と電気的に接続される。

スイッチ２０８は、一導電型（例えば、ｎチャネル型）のトランジスタ２３１を用いて構成され、スイッチ２０９は、一導電型とは異なる導電型（例えば、ｐチャネル型）のトランジスタ２３２を用いて構成される。スイッチ２０８の第１の端子が、トランジスタ２３１のソース及びドレインの一方に相当し、第２の端子が、トランジスタ２３１のソース及びドレインの他方に相当する。スイッチ２０９の第１の端子が、トランジスタ２３２のソース及びドレインの一方に相当し、第２の端子が、トランジスタ２３２のソース及びドレインの他方に相当する。スイッチ２０８及びスイッチ２０９は、制御信号Ｓ２によって、第１の端子と第２の端子との間の導通状態または非導通状態が選択され、一方のスイッチの第１の端子と第２の端子との間が導通状態のときは、他方のスイッチの第１の端子と第２の端子との間が非導通状態となる。

例えば、制御信号Ｓ２がハイレベル電位の場合は、スイッチ２０８の第１の端子と第２の端子との間が導通状態、スイッチ２０９の第１の端子と第２の端子との間が非導通状態となり、トランジスタ２２７を介して、第１の電源線と、インバータ２１０の入力端子と、が電気的に接続される。また、制御信号Ｓ２がローレベル電位の場合は、スイッチ２０９の第１の端子と第２の端子との間が導通状態、スイッチ２０８の第１の端子と第２の端子との間が非導通状態となり、第２の電源線と、インバータ２１０の入力端子と、が電気的に接続される。

選択回路２１２の入力端子の一方は、インバータ１０６の出力端子と電気的に接続され、入力端子の他方は、インバータ２１０の出力端子と電気的に接続される。選択回路２１２は、ノードＮ４の電位に応じて、インバータ１０６の出力端子、またはインバータ２１０の出力端子の一方を選択する。

ノードＮ４の電位がローレベル電位の場合は、選択回路２１１によって、記憶回路１０２が選択され、選択回路２１２によって、インバータ１０６の出力端子が選択される。また、ノードＮ４の電位がハイレベル電位の場合は、選択回路２１１によって、記憶回路２０３が選択され、選択回路２１２によって、インバータ２１０の出力端子が選択される。

ベリファイ回路１０３は、選択回路２１２から出力された第２のデータと、ノードＭ１に保持されている第１のデータとが、一致するか否かを判定する。ベリファイ回路１０３は、図１と同様の構成とすることができる。ここで、選択回路２１２の出力端子と、ベリファイ回路１０３との接続部分をノードＮ２と記す。

記憶回路１０１は、選択回路１１１を有する。データ信号Ｄが入力される信号線と、選択回路１１１の入力端子の一方と、が電気的に接続され、選択回路２１２の出力端子（ノードＮ２）と、選択回路１１１の入力端子の他方と、が電気的に接続される。選択回路１１１は、制御信号Ｓ３に応じて、入力端子の一方または他方を選択する。

また、トランジスタ１１２、トランジスタ２２２、及びトランジスタ２２６以外のトランジスタ２２７、２３１、２３２などは、酸化物半導体以外の半導体でなる層または基板にチャネルが形成されるトランジスタとすることができる。例えば、シリコン層またはシリコン基板などのシリコン領域にチャネルが形成されるトランジスタとすることができる。または、記憶素子２００は、トランジスタ１１２、トランジスタ２２２、及びトランジスタ２２６以外にも、酸化物半導体にチャネルが形成されるトランジスタを含んでいてもよく、残りのトランジスタは、酸化物半導体以外の半導体でなる層または半導体基板などの半導体領域にチャネルが形成されるトランジスタとすることもできる。

なお、トランジスタ２２６は、トランジスタ１１２と同様に酸化物半導体層を挟んで上下に２つのゲートを有していてもよい。一方のゲートには、トランジスタ１１２のオン状態またはオフ状態を制御するための制御信号Ｓ２が与えられ、他方のゲートは、電気的に絶縁しているフローティングの状態であってもよいし、電位が他から与えられている状態であってもよい。後者の場合、一対の電極に、同じ高さの電位が与えられていてもよいし、他方のゲートにのみ接地電位などの固定電位が与えられていてもよい。他方のゲートに与える電位の高さを制御することで、トランジスタのしきい値電圧を制御することができる。

次に、図４に示す記憶素子とは、一部異なる記憶素子について、図５を参照して説明する。

図５に示す記憶素子２５０が、図４に示す記憶素子２００と異なる点は、記憶回路２１３の構成である。図５に示す記憶素子２５０の記憶回路２１３では、選択回路２３３及びトランジスタ２３４を有しており、トランジスタ１１３、トランジスタ２２７、スイッチ２０８、スイッチ２０９、インバータ２１０、選択回路２１２を有していない。選択回路２３３の入力端子の一方は、ノードＮ１と電気的に接続され、入力端子の他方は、ノードＮ５と電気的に接続され、選択回路２３３の出力端子は、トランジスタ２３４のゲートに電気的に接続される。選択回路２３３は、ノードＮ４の電位に応じて、入力端子の一方または他方を選択する。

トランジスタ２３４のソース及びドレインの一方と、容量素子１１４の一対の電極のうちの他方と、容量素子２２８の一対の電極のうちの他方は、低電位が与えられる第１の電源線Ｖ１と接続される。また、トランジスタ２３４のソース及びドレインの他方は、スイッチ１０４の第１の端子と電気的に接続される。スイッチ１０４の第２の端子は、スイッチ１０５の第１の端子と、インバータ１０６の入力端子と電気的に接続される。また、スイッチ１０５の第２の端子は、第２の電源線Ｖ２と電気的に接続される。

選択回路２３３の入力端子の一方を、ノードＮ１と電気的に接続し、入力端子の他方を、ノードＮ５と電気的に接続することで、図４に示す記憶素子２００と比較して、トランジスタの数を低減することができる。これにより、記憶素子２００と比較して、面積の縮小化を図ることができる。

（記憶素子の駆動方法）
図４に示す記憶素子２００において、電源の供給の後、データの保持時における消費電力を削減するために電源の供給を停止し、再び電源を供給する場合の駆動方法について、図４及び図６を参照して説明する。

本実施の形態では、電源供給停止前の期間において、ベリファイ回路１０３から出力された出力信号ＶＥＲＩが、規定期間ハイレベル電位を出力し続けた場合について、図６を参照して説明する。

（通常動作）
図６中、期間１の動作について説明する。期間１では、電源が記憶素子２００に供給されている。ここで、電源Ｖ０は、ＶＤＤ（ハイレベル電位）である。制御信号Ｓ１乃至制御信号Ｓ５は、いずれもローレベル電位である。記憶回路１０１は、ノードＭ１において第１のデータを保持する。また、制御信号Ｓ２がローレベル電位なので、スイッチ１０４及びスイッチ２０８の第１の端子と第２の端子との間が非導通状態、スイッチ１０５及びスイッチ２０９の第１の端子と第２の端子との間が導通状態となる。これにより、インバータ１０６の入力端子と第２の電源線Ｖ２と、が電気的に接続され、インバータ１０６の入力端子にハイレベル電位が入力され、インバータ２１０の入力端子と第２の電源線Ｖ２と、が電気的に接続され、インバータ２１０の入力端子にハイレベル電位が入力される。また、ノードＮ１、ノードＮ２、ノードＮ５は、どのような電位であってもよい。なお、ノードＮ４の電位はローレベル電位であるため、選択回路２１１は出力端子の一方、選択回路２１２は入力端子の一方が選択されている。

（電源供給停止前の動作）
図６中、期間２の動作について説明する。期間２では、記憶素子２００への電源の供給を停止する前に、制御信号Ｓ１をハイレベル電位として、トランジスタ１１２及びトランジスタ２２６をオン状態とする。こうして、記憶回路１０１のノードＭ１に保持された第１のデータの電位が、トランジスタ１１２を介して、トランジスタ１１３のゲートに入力される。トランジスタ１１３のゲートに入力された電位は、容量素子１１４によって保持される。こうして、ノードＮ１に、記憶回路１０１に保持された第１のデータに対応する第２のデータの電位（図６中、ＶＸと表記）が保持される。

ここで、ベリファイ回路１０３から出力信号ＶＥＲＩとしてハイレベル電位が出力されたとする。規定期間、出力信号ＶＥＲＩとしてハイレベル電位が、制御回路（図示せず）にいて検知されると、制御回路においてノードＭ１における第１のデータと、ノードＮ２における第２のデータと、が一致しないと判定される。

制御回路は、規定期間、出力信号ＶＥＲＩがハイレベル電位であることを検知すると、制御信号Ｓ５をハイレベル電位とし、制御信号Ｓ４をハイレベル電位とする。制御信号Ｓ４がハイレベル電位となることにより、スイッチ２０２の第１の端子と第２の端子は導通状態となる。こうして、ノードＮ４は、ハイレベル電位となる。ノードＮ４の電位が一定に保たれた後、制御信号Ｓ４をローレベル電位とすることで、スイッチ２０２の第１の端子と第２の端子との間は、非導通状態となる。スイッチ２０２として、酸化物半導体にチャネルが形成されるトランジスタ２２２を用いることにより、ノードＮ４の電位が一定に保たれた後、トランジスタ２２２をオフ状態としても、ノードＮ４の電位を長期間にわたり保持することができる。

ノードＮ４がハイレベル電位となることにより、選択回路２１１は出力端子の他方、選択回路２１２は入力端子の他方を選択する。記憶回路２０３のトランジスタ２２６は、オン状態であるため、記憶回路１０１のノードＭ１に保持された第１のデータの電位が、トランジスタ２２６を介して、トランジスタ２２７のゲートに入力される。トランジスタ２２７のゲートに入力された電位は、容量素子２２８によって保持される。こうして、ノードＮ５に、記憶回路１０１に保持された第１のデータに対応する第２のデータの電位（図６中、ＶＸと表記）が保持される。

記憶回路２０３のノードＮ５に保持された第２のデータがハイレベル電位の場合、第２のデータを読み出すためには、制御信号Ｓ２をハイレベル電位として、スイッチ２０８の第１の端子と第２の端子との間を導通状態とし、スイッチ２０９の第１の端子と第２の端子との間を非導通状態とする。ノードＮ５はハイレベル電位であるため、トランジスタ２２７はオン状態となり、トランジスタ２２７を介して、第１の電源線と、インバータ２１０の入力端子と、が電気的に接続される。これにより、インバータ２１０の出力端子からハイレベル電位が出力される。インバータ２１０の出力が選択回路２１２から出力されることにより、ノードＮ２の電位は、記憶回路１０１に保持された第１のデータに対応する第２のデータの電位（図６中、ＶＸと表記）となる。

なお、記憶回路２０３のノードＮ５に保持された第２のデータがローレベル電位の場合、制御信号Ｓ２をハイレベル電位として、スイッチ２０８の第１の端子と第２の端子との間を導通状態とし、スイッチ２０９の第１の端子と第２の端子との間を非導通状態とする。ノードＮ１はローレベル電位であるため、トランジスタ２２７はオフ状態となり、インバータ２１０の入力端子は、第１の電源線Ｖ１及び第２の電源線Ｖ２とも電気的に接続されない。これにより、通常動作においてインバータ１０６の入力端子に入力されていたハイレベル電位がそのまま保持され、インバータ２１０の出力端子からローレベル電位が出力される。インバータ２１０の出力が選択回路２１２から出力されることにより、ノードＮ２の電位は、記憶回路１０１に保持された第１のデータに対応する第２のデータの電位となる。

ベリファイ回路１０３に、第１のデータと、第２のデータと、が入力される。制御回路（図示せず）において、規定期間、出力信号ＶＥＲＩとしてローレベル電位が検知されると、制御回路において、ノードＭ１における第１のデータと、ノードＮ２における第２のデータと、が一致すると判定される。

制御回路において、第１のデータと、第２のデータとが一致すると判定された場合には、制御信号Ｓ１及び制御信号Ｓ２をローレベル電位として、記憶回路２０３に第２のデータを書き込むことを終了する。

（電源供給停止の動作）
図６中、期間３の動作について説明する。電源供給停止前の動作を行った後、期間３のはじめに、記憶素子２００への電源の供給を停止する。ここで、電源Ｖ０をＶＳＳとする。記憶素子２００へ電源の供給が停止すると、記憶回路１０１に保持されていた第１のデータ（ｄａｔａＸ）は消えてしまう。しかしながら、記憶回路２０３では、トランジスタ２２６として、酸化物半導体にチャネルが形成されるトランジスタを用いており、当該トランジスタは、オフ電流が著しく小さいため、容量素子２２８によって保持された電位を長期間保持することができる。したがって、記憶素子２００は、電源の供給が停止した後も、記憶回路２０３において、第２のデータ（ＶＸ）を保持することができる。

また、記憶素子２００では、スイッチ２０２として、酸化物半導体にチャネルが形成されるトランジスタ２２２を用いており、当該トランジスタは、オフ電流が著しく小さいため、ノードＮ４によって保持された電位を長期間保持することができる。したがって、記憶素子２００は、電源の供給が停止した後も、ノードＮ４の電位を保持することができる。

（電源供給再開の動作）
図６中、期間４の動作について説明する。記憶素子２００への電源の供給を再開する。ここで、電源Ｖ０をＶＤＤとする。また、制御信号Ｓ２がローレベル電位なので、スイッチ１０４及びスイッチ２０８の第１の端子と第２の端子との間が非導通状態、スイッチ１０５及びスイッチ２０９の第１の端子と第２の端子との間が導通状態となる。これにより、インバータ１０６の入力端子と第２の電源線Ｖ２と、が電気的に接続され、インバータ１０６の入力端子にハイレベル電位が入力され、インバータ２１０の入力端子と第２の電源線Ｖ２と、が電気的に接続され、インバータ２１０の入力端子にハイレベル電位が入力される。なお、ノードＮ４の電位はハイレベル電位であるため、選択回路２１１は出力端子の他方、選択回路２１２は入力端子の他方が選択されている。

記憶回路２０３のノードＮ５に保持されていた第２のデータがハイレベル電位の場合、第２のデータを読み出すためには、制御信号Ｓ２をハイレベル電位として、スイッチ２０８の第１の端子と第２の端子との間を導通状態とし、スイッチ２０９の第１の端子と第２の端子との間を非導通状態とする。ノードＮ５はハイレベル電位であるため、トランジスタ２２７はオン状態となり、トランジスタ２２７を介して、第１の電源線と、インバータ２１０の入力端子と、が電気的に接続される。これにより、インバータ２１０の出力端子からハイレベル電位が出力される。こうして、ノードＮ２の電位は、記憶回路２０３に保持された第２のデータの電位（図６中、ＶＸと表記）となる。

なお、記憶回路２０３のノードＮ５に保持されていた第２のデータがローレベル電位の場合、第２のデータを読み出すためには、制御信号Ｓ２をハイレベル電位として、スイッチ２０８の第１の端子と第２の端子との間を導通状態とし、スイッチ２０９の第１の端子と第２の端子との間を非導通状態とする。ノードＮ１はローレベル電位であるため、トランジスタ２２７はオフ状態となり、インバータ２１０の入力端子は、第１の電源線Ｖ１及び第２の電源線Ｖ２とも電気的に接続されない。また、インバータ２１０の入力端子はハイレベル電位であるため、インバータ２１０の出力端子からローレベル電位が出力される。インバータ２１０の出力が選択回路２１２から出力されることにより、ノードＮ２の電位は、記憶回路１０１に保持された第１のデータに対応する第２のデータの電位となる。

このとき、選択回路１１１に、制御信号Ｓ３としてハイレベル電位が入力されることで、選択回路１１１の入力端子の他方が選択される。これにより、選択回路１１１の入力端子の他方と、ノードＮ２とが電気的に接続され、選択回路１１１の出力端子から第２のデータに対応する第１のデータが出力される。こうして、記憶回路１０１は、電源の供給停止前に保持していた第１のデータ（ｄａｔａＸ）を再び保持することができる。

ベリファイ回路１０３に、再びノードＭ１に保持された第１のデータと、ノードＮ２に保持されていた第２のデータと、が入力される。制御回路（図示せず）において、規定期間、出力信号ＶＥＲＩとしてローレベル電位が検知されると、制御回路において、ノードＭ１における第１のデータと、ノードＮ２における第２のデータと、が一致すると判定される。

その後、期間５において、通常動作が再開される。

本発明の一態様に係る記憶素子及びその駆動方法では、記憶回路１０２に不具合が生じ、第２のデータが正しく保持できない場合であっても、記憶回路１０２と同様の機能を有する記憶回路２０３と代替させることで、記憶回路２０３に、第２のデータを保持することができる。

なお、記憶回路１０１に保持された第１のデータを、記憶回路１０２に第１のデータに対応する第２のデータとして保持する場合は、図６のタイミングチャートにおける期間１〜期間５において、ノードＮ４の電位を、ローレベル電位のままとして、記憶素子２００を動作させればよい。

本実施の形態に示す記憶素子２００は、記憶回路１０２と記憶回路２０３の一方の記憶回路において不良が発生した場合、他方の記憶回路によって代替させることができる。例えば、記憶回路１０２に不良が発生した場合には、速やかに記憶回路２０３を代替させることができる。

また、記憶素子２００は、電源供給停止前に記憶回路１０１から記憶回路１０２にデータを退避するとともに、記憶回路１０２からデータを読み出し、ベリファイ回路１０３において記憶回路１０２に保持されたデータが、記憶回路１０１に保持されているデータと一致するか、否かを判定することができる。一致しないと判定された場合には、不良が生じた記憶回路１０２を、記憶回路２０３と代替し、記憶回路２０３に記憶回路１０１のデータを退避するとともに、記憶回路２０３からデータを読み出し、ベリファイ回路１０３において記憶回路２０３に保持されたデータが、記憶回路１０１に保持されているデータと一致するか、否かを判定することができる。また、電源供給再開後に、記憶回路２０３から記憶回路１０１にデータを復元するとともに、ベリファイ回路１０３において、記憶回路２０３に保持されていたデータが、記憶回路１０１に復元されたデータと一致するか、否かを判定することができる。このように記憶素子２００は、ベリファイの時間を別途設けることなく、記憶回路１０１から記憶回路２０３へデータを退避、または記憶回路２０３から記憶回路１０１へデータを復帰させると同時にベリファイを行うことができる。

このような記憶素子２００を一または複数用いて、信号処理回路が有する記憶装置を構成することにより、電源供給停止による記憶装置内のデータの消失を防止することができる。また、電源の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。よって、短い時間でも記憶装置への電源停止を行うことができるため、信号処理回路全体、もしくは信号処理回路を構成する一または複数の記憶装置の消費電力を抑えることができる。

（実施の形態３）
本実施の形態では、先の実施の形態に示す記憶素子を複数用いた記憶装置について、図７を参照して説明する。

図７に、記憶装置の一形態を示す。図７に示す記憶装置は、制御回路３０１と、記憶素子を複数有する記憶素子群３０３と、を有している。図７（Ａ）では、記憶素子３０２ａ〜３０２ｃとして、実施の形態１に示す記憶素子１００を用いる場合について示し、図７（Ｂ）では、記憶素子３０２ａ〜３０２ｃとして、実施の形態２に示す記憶素子２００を用いる場合について示す。

図７（Ａ）に示す記憶装置において、制御回路３０１は、電源Ｖ０、制御信号Ｓ１、制御信号Ｓ２、及び制御信号Ｓ３を出力し、記憶素子３０２ａ〜３０２ｃに供給する。また、制御回路３０１は、記憶素子３０２ａ〜３０２ｃにおけるベリファイ回路の出力信号ＶＥＲＩを検知し、出力信号ＶＥＲＩに応じて、電源Ｖ０、制御信号Ｓ１、制御信号Ｓ２、及び制御信号Ｓ３を制御して出力し、記憶素子３０２ａ〜３０２ｃに供給する。

また、記憶素子３０２ａは、データ信号Ｄが入力され、データ信号Ｑ［０］を出力する。記憶素子３０２ｂは、データ信号Ｑ［０］が入力され、データ信号Ｑ［１］を出力する。記憶素子３０２ｃは、データ信号Ｑ［１］が入力され、データ信号Ｑ［２］を出力する。

記憶装置に電源供給停止前の動作を行う場合、制御回路３０１において、記憶素子３０２ａ〜３０２ｃ全てのベリファイ回路の出力信号ＶＥＲＩが、ローレベル電位であることを検知したら、制御回路３０１は、電源Ｖ０としてローレベル電位を出力する。これにより、記憶素子群３０３へ電源の供給を停止することができる。

記憶素子３０２ａ〜３０２ｃにおいて、第２の記憶回路への書き込みに要する時間がそれぞれ異なっている場合でも、制御回路３０１によって、全ての記憶素子３０２ａ〜３０２ｃが有する第２の記憶回路の書き込みが終了するまで、書き込みを続けるように制御することで、正常に書き込みを行うことができる。

記憶装置への電源供給を停止した後、再開した場合、制御回路３０１において、記憶素子３０２ａ〜３０２ｃ全てのベリファイ回路の出力信号ＶＥＲＩが、ローレベル電位であることを検知したら、制御回路３０１は、記憶素子群３０３が通常動作を行うように制御する。

図７（Ｂ）に示す記憶装置において、制御回路３０１は、電源Ｖ０、制御信号Ｓ１、制御信号Ｓ２、制御信号Ｓ３、制御信号Ｓ４、及び制御信号Ｓ５を出力し、記憶素子３０２ａ〜３０２ｃに供給する。また、制御回路３０１は、記憶素子３０２ａ〜３０２ｃにおけるベリファイ回路の出力信号ＶＥＲＩを検知し、出力信号ＶＥＲＩに応じて、電源Ｖ０、制御信号Ｓ１、制御信号Ｓ２、制御信号Ｓ３、制御信号Ｓ４、及び制御信号Ｓ５を制御して出力し、記憶素子３０２ａ〜３０２ｃに供給する。

記憶素子３０２ａ〜３０２ｃとして、記憶素子２００を用いる場合、各記憶素子は、第２の記憶回路の不良が生じたときのための代替用の第２の記憶回路を有する。そのため、電源供給停止前において、記憶素子３０２ａ〜３０２ｃの少なくとも一のベリファイ回路の出力信号ＶＥＲＩが、規定期間、ハイレベル電位であることを制御回路３０１において検知した場合、当該記憶素子を不良とみなし、制御信号Ｓ５を制御することで、不良の生じた記憶素子において、不良の生じた第２の記憶回路を、代替用の第２の記憶回路に代替させることができる。

なお、本実施の形態では、記憶装置の内部に設けられた制御回路によって電源Ｖ０の供給の制御を行う場合について示したが、記憶装置の外部に設けられた制御回路によって電源Ｖ０の制御を行っても良い。

（実施の形態４）
本実施の形態では、実施の形態１及び２で示した記憶素子や、実施の形態３で示した記憶装置を用いた信号処理回路の構成について、図８を参照して説明する。

図８に、本発明の一態様に係る信号処理回路の一例を示す。信号処理回路は、一または複数の演算回路と、一または複数の記憶装置とを少なくとも有する。具体的に、図８に示す信号処理回路４５０は、演算回路４５１、演算回路４５２、記憶装置４５３、記憶装置４５４、記憶装置４５５、制御装置４５６、電源制御回路４５７を有する。

演算回路４５１、演算回路４５２は、単純な論理演算を行う論理回路をはじめ、加算器、乗算器、さらには各種演算回路などを含む。そして、記憶装置４５３は、演算回路４５１における演算処理の際に、データを一時的に保持するレジスタとして機能する。記憶装置４５４は、演算回路４５２における演算処理の際に、データを一時的に保持するレジスタとして機能する。

また、記憶装置４５５はメインメモリとして用いることができ、制御装置４５６が実行するプログラムをデータとして記憶する、或いは演算回路４５１、演算回路４５２からのデータを記憶することができる。

制御装置４５６は、信号処理回路４５０が有する演算回路４５１、演算回路４５２、記憶装置４５３、記憶装置４５４、記憶装置４５５の動作を統括的に制御する回路である。なお、図８では、制御装置４５６が信号処理回路４５０の一部である構成を示しているが、制御装置４５６は信号処理回路４５０の外部に設けられていても良い。

実施の形態１及び実施の形態２で示した記憶素子や、実施の形態３で示した記憶装置を記憶装置４５３、記憶装置４５４、記憶装置４５５に用いることで、記憶装置４５３、記憶装置４５４、記憶装置４５５への電源の供給を停止しても、データを保持することができる。よって、信号処理回路４５０全体への電源の供給を停止し、消費電力を抑えることができる。或いは、記憶装置４５３、記憶装置４５４、または記憶装置４５５のいずれか一つまたは複数への電源の供給を停止し、信号処理回路４５０の消費電力を抑えることができる。また、電源の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。

また、記憶装置への電源の供給が停止されるのに合わせて、当該記憶装置とデータのやり取りを行う演算回路または制御回路への、電源の供給を停止するようにしても良い。例えば、演算回路４５１と記憶装置４５３において、動作が行われない場合、演算回路４５１及び記憶装置４５３への電源の供給を停止するようにしても良い。

また、電源制御回路４５７は、信号処理回路４５０が有する演算回路４５１、演算回路４５２、記憶装置４５３、記憶装置４５４、記憶装置４５５、制御装置４５６へ供給する電源の大きさを制御する。そして、電源の供給を停止するためのスイッチング素子は、電源制御回路４５７に設けられていても良いし、演算回路４５１、演算回路４５２、記憶装置４５３、記憶装置４５４、記憶装置４５５、制御装置４５６のそれぞれに設けられていても良い。後者の場合、電源制御回路４５７は、必ずしも本発明の信号処理回路に設ける必要はない。

なお、メインメモリである記憶装置４５５と、演算回路４５１、演算回路４５２、制御装置４５６の間に、キャッシュメモリとして機能する記憶装置を設けても良い。キャッシュメモリを設けることで、低速なメインメモリへのアクセスを減らして演算処理などの信号処理を高速化させることができる。キャッシュメモリとして機能する記憶装置にも、上述した記憶素子を用いることで、信号処理回路４５０の消費電力を抑えることができる。また、電源の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。

本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態５）
本実施の形態では、本発明の一態様に係る信号処理回路の一つである、ＣＰＵの構成について説明する。

図９に、本実施の形態のＣＰＵの構成を示す。図９に示すＣＰＵは、基板９９００上に、ＡＬＵ９９０１、ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２、Ｉｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ９９０３、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５、Ｒｅｇｉｓｔｅｒ９９０６、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７、Ｂｕｓ・Ｉ／Ｆ９９０８、書き換え可能なＲＯＭ９９０９、ＲＯＭ・Ｉ／Ｆ９９２０と、を主に有している。なお、ＡＬＵはＡｒｉｔｈｍｅｔｉｃｌｏｇｉｃｕｎｉｔであり、Ｂｕｓ・Ｉ／Ｆはバスインターフェースであり、ＲＯＭ・Ｉ／ＦはＲＯＭインターフェースである。ＲＯＭ９９０９及びＲＯＭ・Ｉ／Ｆ９９２０は、別チップに設けても良い。勿論、図９に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。

Ｂｕｓ・Ｉ／Ｆ９９０８を介してＣＰＵに入力された命令は、Ｉｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ９９０３に入力され、デコードされた後、ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７、Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５に入力される。

ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７、Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２は、ＡＬＵ９９０１の動作を制御するための信号を生成する。また、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７は、Ｒｅｇｉｓｔｅｒ９９０６のアドレスを生成し、ＣＰＵの状態に応じてＲｅｇｉｓｔｅｒ９９０６の読み出しや書き込みを行なう。

また、Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５は、ＡＬＵ９９０１、ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２、Ｉｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ９９０３、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７の動作のタイミングを制御する信号を生成する。例えばＴｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。

本実施の形態のＣＰＵでは、Ｒｅｇｉｓｔｅｒ９９０６に、上記実施の形態で示した構成を有する記憶素子が設けられている。Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７は、ＡＬＵ９９０１からの指示に従い、Ｒｅｇｉｓｔｅｒ９９０６が有する記憶素子において、記憶回路１０１によるデータの保持を行うか、記憶回路１０２（または記憶回路２０３）によるデータの保持を行うかを選択する。記憶回路１０２（または記憶回路２０３）によるデータの保持が選択されている場合、Ｒｅｇｉｓｔｅｒ９９０６内の記憶素子への電源の供給を停止することができる。

この様にして、一時的にＣＰＵの動作を停止し、電源の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。具体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵを停止することができ、それにより消費電力を低減することができる。

本実施の形態では、ＣＰＵを例に挙げて説明したが、本発明の信号処理回路はＣＰＵに限定されず、マイクロプロセッサ、画像処理回路、ＤＳＰ、ＦＰＧＡ等のＬＳＩにも応用可能である。

（実施の形態６）
本発明の一態様に係る信号処理回路を用いることで、消費電力の低い電子機器を提供することが可能である。特に電力の供給を常時受けることが困難な携帯用の電子機器の場合、本発明の一態様に係る消費電力の低い信号処理回路をその構成要素に追加することにより、連続使用時間が長くなるといったメリットが得られる。また、オフ電流が低いトランジスタを用いることで、オフ電流の高さをカバーするための冗長な回路設計が不要となるため、信号処理回路の集積度を高めることができ、信号処理回路を高機能化させることができる。

本発明の一態様に係る信号処理回路は、表示装置、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：ＤｉｇｉｔａｌＶｅｒｓａｔｉｌｅＤｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る信号処理回路を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。

本発明の一態様に係る信号処理回路を、携帯電話、スマートフォン、電子書籍などの携帯用の電子機器に応用した場合について説明する。

図１０は、携帯用の電子機器のブロック図である。図１０に示す携帯用の電子機器はＲＦ回路４２１、アナログベースバンド回路４２２、デジタルベースバンド回路４２３、バッテリー４２４、電源回路４２５、アプリケーションプロセッサ４２６、フラッシュメモリ４３０、ディスプレイコントローラ４３１、メモリ回路４３２、ディスプレイ４３３、タッチセンサ４３９、音声回路４３７、キーボード４３８などより構成されている。ディスプレイ４３３は表示部４３４、ソースドライバ４３５、ゲートドライバ４３６によって構成されている。アプリケーションプロセッサ４２６はＣＰＵ４２７、ＤＳＰ４２８、インターフェース４２９を有している。ＣＰＵ４２７に上記実施の形態で示した信号処理回路を採用することによって、消費電力を低減することができる。また、一般的にメモリ回路４３２はＳＲＡＭまたはＤＲＡＭで構成されているが、メモリ回路４３２に上記実施の形態で示した記憶装置を採用することによって、消費電力を低減することが可能になる。

図１１に、メモリ回路４３２の構成をブロック図で示す。メモリ回路４３２は、記憶装置４４２、記憶装置４４３、スイッチ４４４、スイッチ４４５、及びメモリコントローラ４４１を有している。

まず、ある画像データが、携帯用の電子機器において受信されるか、またはアプリケーションプロセッサ４２６によって形成される。この画像データは、スイッチ４４４を介して記憶装置４４２に記憶される。そして、スイッチ４４４を介して出力された画像データは、ディスプレイコントローラ４３１を介してディスプレイ４３３に送られる。ディスプレイ４３３が、画像データを用いて画像の表示を行う。

静止画のように、表示される画像に変更がなければ、通常３０Ｈｚ〜６０Ｈｚ程度の周期で、記憶装置４４２から読み出された画像データが、スイッチ４４５を介して、ディスプレイコントローラ４３１に送られ続ける。ユーザーが画面に表示されている画像を書き換える操作を行ったとき、アプリケーションプロセッサ４２６は、新たな画像データを形成し、その画像データはスイッチ４４４を介して記憶装置４４３に記憶される。この新たな画像データの記憶装置４４３への記憶が行われている間にも、記憶装置４４２からスイッチ４４５を介して定期的に画像データが読み出される。

記憶装置４４３への新たな画像データの記憶が完了すると、次のフレーム期間より、記憶装置４４３に記憶された新しい画像データが読み出され、スイッチ４４５、ディスプレイコントローラ４３１を介して、ディスプレイ４３３に上記画像データが送られる。ディスプレイ４３３では、送られてきた新しい画像データを用いて、画像の表示を行う。

この画像データの読み出しは、さらに次の新しい画像データが記憶装置４４２に記憶されるまで、継続される。このように、記憶装置４４２、記憶装置４４３が交互に画像データの書き込みと読み出しを行い、ディスプレイ４３３は画像の表示を行う。

記憶装置４４２、記憶装置４４３はそれぞれ別の記憶装置には限定されず、１つの記憶装置が有するメモリ領域を、分割して使用してもよい。これらの記憶装置に上記実施の形態で示した記憶装置を採用することによって、消費電力を低減することが可能になる。

図１２は電子書籍のブロック図である。電子書籍はバッテリー４７１、電源回路４７２、マイクロプロセッサ４７３、フラッシュメモリ４７４、音声回路４７５、キーボード４７６、メモリ回路４７７、タッチパネル４７８、ディスプレイ４７９、ディスプレイコントローラ４８０によって構成される。上記実施の形態で示した信号処理回路をマイクロプロセッサ４７３に採用することで、消費電力を低減することが可能になる。また、上記実施の形態で示した記憶装置をメモリ回路４７７に採用することで、消費電力を低減することが可能になる。

例えば、ユーザーが、書籍データ中の特定の箇所において、表示の色を変える、アンダーラインを引く、文字を太くする、文字の書体を変えるなどにより、当該箇所とそれ以外の箇所との違いを明確にするハイライト機能を利用する場合、書籍データのうちユーザーが指定した箇所のデータを記憶する必要がある。メモリ回路４７７は、上記データを一時的に記憶する機能を持つ。なお、上記データを長期に渡って保存する場合には、フラッシュメモリ４７４に上記データをコピーしておいても良い。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態７）
本実施の形態では、先の実施の形態に示す記憶素子の一形態について、図１３を参照して説明する。図１３では、図１に示す記憶素子１００が有するトランジスタ１１３上に、トランジスタ１１２及び容量素子１１４が、積層されている断面図を示す。

なお、上記トランジスタ１１２及びトランジスタ１１３は、いずれもｎチャネル型トランジスタである場合について説明するが、一方または双方がｐチャネル型トランジスタであってもよい。

まず、下部に形成されたトランジスタ１１３について説明する。トランジスタ１１３は、絶縁層５０１を介して基板５００上に形成されている。

基板５００として、例えば、ガラス基板、セラミック基板、石英基板、サファイア基板等を用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板や、多結晶半導体基板、ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＧａＰ基板、ＧａＩｎＡｓＰ基板、ＺｎＳｅ基板等の化合物半導体基板を用いることができる。

絶縁層５０１は、トランジスタ１１３の下地絶縁膜として機能する。絶縁層５０１は、ＣＶＤ法、スパッタリング法により、酸化シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化シリコン等を用いて形成される。

本実施の形態では、基板５００上に、絶縁層５０１を介して形成された半導体層５０２を用いてトランジスタ１１３が形成される場合について説明するが、基板５００に、トランジスタ１１３が形成されていても良い。

また、基板５００として、可撓性基板を用い、可撓性基板上に絶縁層５０１及びトランジスタ１１３を形成してもよい。または、基板５００と絶縁層５０１との間に剥離層を設けても良い。剥離層は、その上に、トランジスタ１１３を一部または全部形成した後、基板５００より分離することで、耐熱性の劣る基板や可撓性基板にトランジスタ１１３を転載することができる。

半導体層５０２は、非晶質シリコン、多結晶シリコン、単結晶シリコンなどを用いて形成される。非晶質シリコンは、ＣＶＤ法やスパッタリング法などにより成膜され、多結晶シリコンは、非晶質シリコンにレーザビームを照射することにより結晶化される。また、単結晶シリコンは、単結晶シリコン基板に水素イオンを注入して表層部を剥離することにより形成される。

半導体層５０２は、チャネル形成領域５０６と、チャネル形成領域５０６を挟んで設けられた一対の第１の不純物領域５０５ａ、５０５ｂと、一対の第１の不純物領域５０５ａ、５０５ｂを挟んで設けられた第２の不純物領域５０８ａ、５０８ｂと、を有する。チャネル形成領域５０６は、ゲート絶縁層５０３を介してゲート電極層５０４と重畳する領域に設けられる。また、第１の不純物領域５０５ａ、５０５ｂは、ＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄＤｒａｉｎ）領域として機能し、第２の不純物領域５０８ａ、５０８ｂは、ソース領域及びドレイン領域として機能する。なお、第２の不純物領域５０８ａ、５０８ｂの不純物濃度は、第１の不純物領域５０５ａ、５０５ｂよりも高い。ｎ型のトランジスタを形成する場合には、第１の不純物領域５０５ａ、５０５ｂ及び第２の不純物領域５０８ａ、５０８ｂに、ｎ型の導電型を付与する不純物元素が添加される。ｎ型を付与する不純物元素としては、リンやヒ素等を用いることができる。また、ｐ型のトランジスタを形成する場合には、ｐ型を付与する不純物元素として、硼素、アルミニウム、ガリウム等を用いることができる。

ゲート絶縁層５０３上に形成されたゲート電極層５０４の側面には、側壁絶縁層５０７が設けられている。半導体層５０２に上記の不純物元素を添加する際に、ゲート電極層５０４及び側壁絶縁層５０７をマスクとして用いることで、不純物濃度が異なる第１の不純物領域５０５ａ、５０５ｂ、第２の不純物領域５０８ａ、５０８ｂを自己整合的に形成することができる。

ゲート絶縁層５０３は、ＣＶＤ法、スパッタリング法により、酸化シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化シリコン等を用いて形成される。

ゲート電極層５０４は、スパッタリング法やＣＶＤ法により、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料、またはこれらを主成分とする合金材料を用いて形成される。

側壁絶縁層５０７は、ＣＶＤ法、スパッタリング法により、酸化シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化シリコン等を用いて形成される。

半導体層５０２、ゲート電極層５０４、側壁絶縁層５０７を覆うように、絶縁層５０９、絶縁層５１０、及び絶縁層５１１が設けられている。絶縁層５０９、絶縁層５１０、及び絶縁層５１１は、ＣＶＤ法、スパッタリング法等により、酸化シリコン、窒化酸化シリコン、酸化窒化シリコン等を用いて形成される。また、低温酸化（ＬＴＯ：ＬｏｗＴｅｍｐｅｒａｔｕｒｅＯｘｉｄａｔｉｏｎ）法により形成された酸化シリコンを用いてもよい。また、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）若しくはシラン等と、酸素若しくは亜酸化窒素等とを反応させて形成した段差被覆性のよい酸化シリコンを用いてもよい。

絶縁層５０９、絶縁層５１０、及び絶縁層５１１には、第２の不純物領域５０８ａ、５０８ｂに達する開口及びゲート電極層５０４に達する開口が設けられている。それぞれの開口には、電極層５１２ａ、５１２ｂ、５１２ｃが設けられている。電極層５１２ａ、５１２ｂは、ソース電極層及びドレイン電極層として機能する。電極層５１２ａ〜５１２ｃは、スパッタリング法やＰＥＣＶＤ法により、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料、またはこれらを主成分とする合金材料を用いて形成される。

絶縁層５１１及び電極層５１２ａ〜５１２ｃ上に、絶縁層５１３が設けられている。絶縁層５１３は、絶縁層５０９〜５１１と同様の方法により、同様の材料を用いて形成される。なお、絶縁層５１３は、その表面の平坦性を高めるために研磨処理（例えば、化学的機械研磨（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ：ＣＭＰ）法）、ドライエッチング処理、プラズマ処理が行われることが好ましい。

絶縁層５１３には、電極層５１２ｃに達する開口が設けられており、開口に配線層５１４ａが形成されている。また、絶縁層５１３上には、配線層５１４ｂが形成されている。配線層５１４ｂは、トランジスタ１１２のゲート電極の一方として機能する。

また、配線層５１４ａ、５１４ｂに、絶縁層５１５が接して設けられている。絶縁層５１５は、配線層５１４ａ、５１４ｂ上に絶縁膜を形成した後、配線層５１４ａ、５１４ｂの上面が露出するまで、ＣＭＰ法などの研磨処理、ドライエッチング処理、プラズマ処理を行うことで形成される。

下層に形成されるトランジスタ１１３と、上層に形成されるトランジスタ１１２とは、配線層５１４ａによってそれぞれ接続されている。

配線層５１４ａ、５１４ｂ、絶縁層５１５上に、絶縁層５１６、絶縁層５１７、絶縁層５１８が形成されている。絶縁層５１６〜５１８は、絶縁層５０９〜５１１と同様の方法により、同様の材料を用いて形成される。本実施の形態では、配線層５１４ａ、５１４ｂ、絶縁層５１５上に、３層の絶縁層を形成する例について示しているが、１層または２層であってもよいし、４層以上であってもよい。

絶縁層５１８上には、酸化物半導体層５１９が設けられている。

酸化物半導体層５１９は、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物半導体層を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、ジルコニウム（Ｚｒ）のいずれか一または複数を含むことが好ましい。

また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を含んでいてもよい。

例えば、酸化物半導体として、酸化インジウム、酸化ガリウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。

なお、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含んでいてもよい。Ｉｎ−Ｇａ−Ｚｎ系酸化物は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、移動度も高い。

例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。

例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。

以下では、酸化物半導体膜の構造について説明する。

酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（ＣＡｘｉｓＡｌｉｇｎｅｄＣｒｙｓｔａｌｌｉｎｅＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。

まずは、ＣＡＡＣ−ＯＳ膜について説明する。

ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。

ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：ＴｒａｎｓｍｉｓｓｉｏｎＥｌｅｃｔｒｏｎＭｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。

一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。

断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。

ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−ＲａｙＤｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。

一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ_４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。

以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。

なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。

また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。

なお、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。

ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。

また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。

不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。

また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。

次に、微結晶酸化物半導体膜について説明する。

微結晶酸化物半導体膜は、ＴＥＭによる観察像では、明確に結晶部を確認することができない場合がある。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、ＴＥＭによる観察像では、結晶粒界を明確に確認できない場合がある。

ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。従って、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜は、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜は、結晶部の大きさと近いか結晶部より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜のナノビーム電子線回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜のナノビーム電子線回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。

ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。

なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。

なお、非晶質酸化物半導体膜は、不純物が取り込まれやすくキャリア密度が高くなる傾向があるため、比較的容易に、比較的高い電界効果移動度を得ることができる。

また、平坦な表面上に酸化物半導体膜を成膜することにより、結晶性を高めることができる。酸化物半導体膜は、例えば、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。

なお、Ｒａは、ＪＩＳＢ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている算術平均粗さを曲面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」で表現でき、以下の式にて定義される。

ここで、指定面とは、粗さ計測の対象となる面であり、座標（ｘ_１，ｙ_１，ｆ（ｘ_１，ｙ_１）），（ｘ_１，ｙ_２，ｆ（ｘ_１，ｙ_２）），（ｘ_２，ｙ_１，ｆ（ｘ_２，ｙ_１）），（ｘ_２，ｙ_２，ｆ（ｘ_２，ｙ_２））の４点で表される四角形の領域とし、指定面をｘｙ平面に投影した長方形の面積をＳ_０、基準面の高さ（指定面の平均の高さ）をＺ_０とする。Ｒａは原子間力顕微鏡（ＡＦＭ：ＡｔｏｍｉｃＦｏｒｃｅＭｉｃｒｏｓｃｏｐｅ）にて測定可能である。

よって、絶縁層５１８において酸化物半導体層５１９が接して形成される領域に、平坦化処理を施すことが好ましい。平坦化処理としては、特に限定されないが、研磨処理（例えば、化学的機械研磨（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ：ＣＭＰ）法）、ドライエッチング処理、プラズマ処理を用いることができる。

また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。

成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素および窒素など）を低減することが好ましい。また、成膜ガス中の不純物濃度を低減することが好ましい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。

また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。

また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。

スパッタリング用ターゲットの一例として、多結晶のＩｎ−Ｇａ−Ｚｎ系酸化物ターゲットについて以下に示す。

多結晶のＩｎ−Ｇａ−Ｚｎ系酸化物ターゲットは、ＩｎＯ_Ｘ粉末、ＧａＯ_Ｙ粉末およびＺｎＯ_Ｚ粉末を所定のｍｏｌ数で混合し、加圧処理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで得られる。なお、Ｘ、ＹおよびＺは任意の正数である。ここで、ＩｎＯ_Ｘ粉末、ＧａＯ_Ｙ粉末およびＺｎＯ_Ｚ粉末のｍｏｌ数比は、例えば、２：２：１、８：４：３、３：１：１、１：１：１、４：２：３または３：１：２とする。なお、粉末の種類、およびその混合するｍｏｌ数比は、作製するスパッタリング用ターゲットによって適宜変更すればよい。

酸化物半導体層５１９として、ＣＡＡＣ−ＯＳ膜を用いることにより、可視光や紫外光の照射による電気的特性の変動が低減されたトランジスタとすることができる。

また、酸化物半導体層５１９は、成膜前、成膜時、成膜後において、水素や水などの不純物が含まれないようにすることが好ましい。例えば、絶縁層５１８に含まれる水素や水などを極力除去することや、酸化物半導体層５１９の成膜時に、水素や水が極力含まれないように成膜することが好ましい。また、酸化物半導体層５１９の成膜後には、酸化物半導体層５１９に含まれてしまった水素や水などを除去するために加熱処理（脱水化または脱水素化処理ともいう）を行ってもよい。さらに、酸化物半導体層５１９に含まれる水素や水を低減するために、酸化物半導体層５１９と接する絶縁膜も、水素や水が極力含まれないように成膜することが好ましい。また、絶縁膜の成膜後に、脱水化または脱水素化処理を行ってもよい。

さらに、絶縁層５１６、絶縁層５１７の少なくとも一に、水素が透過することを防止する膜を用いることにより、下部のトランジスタ１１３や、絶縁層５１３、絶縁層５１５等に含まれる水素が、酸化物半導体層５１９に到達することを防止することができる。水素が透過することを防止する膜として、窒化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム等を用いることが好ましい。また、絶縁層５２３として、水素が透過することを防止する膜を用いることにより、絶縁層５２４に含まれる水素が、酸化物半導体層５１９に到達することを防止することができる。

また、酸化物半導体層５１９に含まれる酸素欠損を低減するために、酸化物半導体層５１９に酸素を供給する処理を行ってもよい。例えば、酸化物半導体層５１９と、酸素が過剰に含まれる絶縁膜とを接して設け、加熱処理を行うことで、酸素が過剰に含まれる絶縁膜から酸化物半導体層５１９に、酸素を供給することができる。酸化物半導体層５１９に酸素が供給されることにより、酸化物半導体層５１９に含まれる酸素欠損を低減することができる。また、酸化物半導体層５１９に脱水化または脱水素化処理を行った後、酸化物半導体層５１９に酸素を添加する処理を行ってもよい。酸素を添加する処理としては、例えば、イオン注入法、イオンドーピング法、プラズマ処理等により、酸素ラジカル、オゾン、酸素原子、酸素イオン等を、酸化物半導体層５１９に添加して行う。なお、酸素を添加する処理は、ゲート絶縁層５２１を介して行っても良い。

このように、電子供与体（ドナー）となる水分または水素などの不純物を低減し、なおかつ酸素欠損を低減することにより、高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄＯＳ）を形成することができる。高純度化された酸化物半導体は、ｉ型（真性半導体）又はｉ型に限りなく近い。そのため、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタは、オフ電流を著しく小さくすることができる。

また、酸化物半導体層５１９において、水素や水などの不純物や酸素欠損が低減されることにより、キャリアの発生を抑制することができる。キャリア密度が高まることを抑制することで、キャリア密度に起因して、トランジスタのしきい値電圧がマイナス方向にシフトしてしまうことを抑制することができる。そのため、トランジスタのゲート電極の他方に印加する電位によって、トランジスタのしきい値電圧を容易に制御することが可能となる。よって、信頼性の高いトランジスタとなる。

酸化物半導体層５１９と接するように、ソース電極層５２０ａ及びドレイン電極層５２０ｂが形成されている。ソース電極層５２０ａは、容量素子１１４の一対の電極のうちの一方として機能する。また、ドレイン電極層５２０ｂは、絶縁層５１６、５１７、５１８に設けられた開口を介して、配線層５１４ａと接続されている。

ソース電極層５２０ａ及びドレイン電極層５２０ｂは、スパッタリング法やＰＥＣＶＤ法により、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成される。また、ソース電極層５２０ａ及びドレイン電極層５２０ｂは、窒化タングステン、窒化タンタル、窒化チタン、窒化モリブデン等の窒化金属材料を用いて形成されていてもよい。また、ソース電極層５２０ａ及びドレイン電極層５２０ｂは、酸化インジウム酸化スズ、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウムスズ酸化物、酸化インジウム酸化亜鉛、酸化ケイ素を添加したインジウムスズ酸化物などの導電性材料を用いて形成されていても良い。

ソース電極層５２０ａ及びドレイン電極層５２０ｂは、チャネル長方向の断面において、その下端部が突出した領域を有する。このような形状は、絶縁層５１８及び酸化物半導体層５１９上に導電膜を形成した後、この導電膜にエッチングを複数行うことにより、形成することができる。ソース電極層５２０ａ及びドレイン電極層５２０ｂをこのような形状とすることにより、後に形成されるゲート絶縁層５２１のカバレッジを良好にすることができる。

酸化物半導体層５１９、ソース電極層５２０ａ、及びドレイン電極層５２０ｂ上に、ゲート絶縁層５２１が形成されている。

ゲート絶縁層５２１は、スパッタリング法、ＭＢＥ法、ＰＥＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法により、酸化シリコン、酸化ガリウム、酸化アルミニウム、酸化窒化アルミニウム、酸化窒化シリコン、窒化酸化シリコン、または窒化シリコン等を用いて形成される。また、ゲート絶縁層５２１として、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉＯ_ｘＮ_ｙ（ｘ＞０、ｙ＞０））、ハフニウムアルミネート（ＨｆＡｌ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））、酸化ランタンなどのｈｉｇｈ−ｋ材料を用いることでゲートリーク電流を低減できる。また、ゲート絶縁層５２１は、上記の材料を用いて、単層構造または積層構造で形成される。

酸化物半導体層５１９と重畳する領域に、ゲート電極層５２２ａが形成され、ソース電極層５２０ａと重畳する領域に、電極層５２２ｂが形成されている。なお、ゲート電極層５２２ａは、ゲート電極の他方として機能する。電極層５２２ｂは、容量素子１１４の一対の電極のうち他方として機能する。

ゲート電極層５２２ａ及び電極層５２２ｂは、スパッタリング法やＰＥＣＶＤ法により、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成される。また、ゲート電極層５２２ａ及び電極層５２２ｂは、窒化タングステン、窒化タンタル、窒化チタン、窒化モリブデン等の窒化金属材料を用いて形成されていてもよい。また、ゲート電極層５２２ａ及び電極層５２２ｂは、酸化インジウム酸化スズ、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウムスズ酸化物、酸化インジウム酸化亜鉛、酸化ケイ素を添加したインジウムスズ酸化物などの導電性材料を用いて形成されていても良い。

ゲート電極層５２２ａ、電極層５２２ｂ上に、絶縁層５２３、絶縁層５２４が形成されている。絶縁層５２３及び絶縁層５２４は、絶縁層５０９〜５１１と同様の形成方法により、同様の材料を用いて形成される。上述したように、絶縁層５２３及び絶縁層５２４の少なくとも一方に、水素や水などが透過することを防止する膜を用いてもよい。

絶縁層５２３及び絶縁層５２４にドレイン電極層５２０ｂに達する開口が設けられ、開口に、配線層５２５が設けられている。配線層５２５は、配線層５１４ａ、５１４ｂと同様の形成方法により、同様の材料を用いて形成される。

さらに、絶縁層５２４及び配線層５２５上に、さらに絶縁膜や配線を有していてもよい。

なお、トランジスタ１１３が形成された層には、トランジスタ１１３の他、図１に示すスイッチ１０４及びスイッチ１０５を構成するトランジスタや、記憶回路１０１、ベリファイ回路１０３等が形成されている。

なお、実施の形態２に示す記憶素子２００を形成する場合、記憶回路２０３が有するトランジスタ２２６及び容量素子２２８は、図１３に示す記憶素子において、トランジスタ１１２及び容量素子１１４と同じ層に形成することもできるし、トランジスタ１１２及び容量素子１１４が形成された層（例えば、絶縁層５２４及び配線層５２５）上に形成することもできる。酸化物半導体を用いたトランジスタは、シリコンを用いたトランジスタと比較して、積層して形成することが容易である。また、磁気素子や強誘電体素子と比較して、３層以上の積層化が容易である。そのため、トランジスタ１１２及び容量素子１１４が形成された層の上に、トランジスタ２２６及び容量素子２２８を形成、さらにその上にトランジスタ２２６及び容量素子２２８を形成することによって、記憶素子２００の占める面積を縮小することができる。

１００記憶素子
１０１記憶回路
１０２記憶回路
１０３ベリファイ回路
１０４スイッチ
１０５スイッチ
１０６インバータ
１１１選択回路
１１２トランジスタ
１１３トランジスタ
１１４容量素子
１１５トランジスタ
１１６トランジスタ
１１７インバータ
１１８選択回路
１５０記憶素子
２００記憶素子
２０２スイッチ
２０３記憶回路
２０８スイッチ
２０９スイッチ
２１０インバータ
２１１選択回路
２１２選択回路
２１３記憶回路
２２２トランジスタ
２２６トランジスタ
２２７トランジスタ
２２８容量素子
２３１トランジスタ
２３２トランジスタ
２３３選択回路
２３４トランジスタ
２５０記憶素子
３０１制御回路
３０２ａ記憶素子
３０２ｂ記憶素子
３０２ｃ記憶素子
３０３記憶素子群
４２１ＲＦ回路
４２２アナログベースバンド回路
４２３デジタルベースバンド回路
４２４バッテリー
４２５電源回路
４２６アプリケーションプロセッサ
４２７ＣＰＵ
４２８ＤＳＰ
４２９インターフェース
４３０フラッシュメモリ
４３１ディスプレイコントローラ
４３２メモリ回路
４３３ディスプレイ
４３４表示部
４３５ソースドライバ
４３６ゲートドライバ
４３７音声回路
４３８キーボード
４３９タッチセンサ
４４１メモリコントローラ
４４２記憶装置
４４３記憶装置
４４４スイッチ
４４５スイッチ
４５０信号処理回路
４５１演算回路
４５２演算回路
４５３記憶装置
４５４記憶装置
４５５記憶装置
４５６制御装置
４５７電源制御回路
４７１バッテリー
４７２電源回路
４７３マイクロプロセッサ
４７４フラッシュメモリ
４７５音声回路
４７６キーボード
４７７メモリ回路
４７８タッチパネル
４７９ディスプレイ
４８０ディスプレイコントローラ
５００基板
５０１絶縁層
５０２半導体層
５０３ゲート絶縁層
５０４ゲート電極層
５０５ａ不純物領域
５０５ｂ不純物領域
５０６チャネル形成領域
５０７側壁絶縁層
５０８ａ不純物領域
５０８ｂ不純物領域
５０９絶縁層
５１０絶縁層
５１１絶縁層
５１２ａ電極層
５１２ｂ電極層
５１２ｃ電極層
５１３絶縁層
５１４ａ配線層
５１４ｂ配線層
５１５絶縁層
５１６絶縁層
５１７絶縁層
５１８絶縁層
５１９酸化物半導体層
５２０ａソース電極層
５２０ｂドレイン電極層
５２１ゲート絶縁層
５２２ａゲート電極層
５２２ｂ電極層
５２３絶縁層
５２４絶縁層
５２５配線層
９９００基板
９９０１ＡＬＵ
９９０２ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ
９９０３Ｉｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ
９９０４Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ
９９０５Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ
９９０６Ｒｅｇｉｓｔｅｒ
９９０７Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ
９９０８Ｂｕｓ・Ｉ／Ｆ
９９０９ＲＯＭ
９９１０ＲＯＭ・Ｉ／Ｆ

Claims

第１の記憶回路と、第２の記憶回路と、ベリファイ回路と、第１及び第２のスイッチと、インバータと、低電位側の第１の電源線と、高電位側の第２の電源線と、を有し、
前記第１の記憶回路は、電源が供給されている期間のみ第１のデータを保持するとともに、データ信号を出力し、
前記第２の記憶回路は、第１の制御信号に基づいて、前記第１のデータに対応する第２のデータを保持し、
前記第１のスイッチ及び第２のスイッチは、第２の制御信号に基づいて、前記第２の記憶回路を介して前記第１の電源線と、前記インバータの入力端子と、を電気的に接続、又は第２の電源線と、前記インバータの入力端子と、を電気的に接続し、
前記インバータは、出力端子から前記第２の記憶回路に保持された前記第２のデータを出力し、
前記ベリファイ回路は、前記第１のデータと、前記第２のデータと、が一致するか否かを判定し、一致すると判定する場合には、前記第１の記憶回路に対して前記電源の供給を停止する、信号処理回路。
請求項１において、
前記第１の記憶回路に対して前記電源の供給が再開された場合に、
前記第１のスイッチ及び前記第２のスイッチは、前記第２の制御信号に基づいて、前記第２の記憶回路を介して前記第１の電源線と、前記インバータの入力端子と、を電気的に接続、又は第２の電源線と、前記インバータの入力端子と、を電気的に接続し、
前記インバータの出力端子から、前記第２の記憶回路に保持された前記第２のデータを出力し、
前記第２のデータは、前記第１の記憶回路に前記第１のデータとして再び保持され、
前記ベリファイ回路は、前記第１のデータと、前記第２のデータと、が一致するか否かが判定する、信号処理回路。
請求項１又は２において、
前記ベリファイ回路は、選択回路と、インバータと、を有する、信号処理回路。
請求項１乃至３のいずれか一において、
前記第２の記憶回路は、第１のトランジスタ、第２のトランジスタ、及び容量素子を有し、
前記第１のトランジスタは、酸化物半導体領域にチャネルが形成される、信号処理回路。