JP5952077B2 - 記憶素子 - Google Patents
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Description
(a―A)2+(b―B)2+(c―C)2≦r2
を満たすことをいう。rとしては、例えば、0.05とすればよい。他の酸化物でも同様である。
本発明の一態様に係る記憶装置は、1ビットのデータを記憶することができる記憶素子を、1つまたは複数有する。図1(A)に、本発明の記憶装置が有する記憶素子の回路図の一例を示す。図1(A)に示す記憶素子100は、入力された信号の位相を反転させて出力する第1の位相反転素子101および第2の位相反転素子102と、スイッチング素子103と、スイッチング素子104と、容量素子105と、容量用スイッチング素子106とを、少なくとも有する。
本実施の形態では、本発明の記憶装置が有する記憶素子の、別の一例について説明する。図1に示される記憶素子100は、容量素子105の一方の電極が第1のノードN1に接続しているが、その他の部分に接続していても良い。例えば、図3(A)に示す記憶素子100aのように、容量素子105の一方の電極が第2のノードN2に接続していてもよいし、図3(B)に示す記憶素子100bのように、容量素子105の一方の電極がスイッチング素子104と第2の位相反転素子102の間に接続していても良い。すなわち、第1の位相反転素子101と第2の位相反転素子102の入力あるいは出力のいずれかと接続していれば良い。
本実施の形態では、本発明の記憶装置が有する記憶素子の、別の一例について説明する。図3(C)に、本実施の形態の記憶素子の回路図を、一例として示す。
本実施の形態では、酸化物半導体膜の形成方法について、図8(B)を参照して説明する。最初に、ゲート絶縁物315上に、必要な厚さの酸化物半導体膜を形成する。酸化物半導体膜は、希ガス(代表的にはアルゴン)雰囲気下、酸素雰囲気下、又は希ガス(例えばアルゴン)および酸素混合雰囲気下においてスパッタ法により形成することができる。酸化物半導体膜には、上述したような酸化物半導体を用いることができる。
図9(A)に、上記実施の形態で説明した記憶素子を記憶装置として用いた、本発明の一態様に係る信号処理回路の一例を示す。本発明の一態様に係る信号処理回路は、一または複数の演算装置と、一または複数の記憶装置とを少なくとも有する。具体的に、図9(A)に示す信号処理回路400は、演算回路401、演算回路402、記憶装置403、記憶装置404、記憶装置405、制御装置406、電源制御回路407を有する。
本実施の形態では、本発明の一態様に係る信号処理回路の一つである、CPUの構成について説明する。
100a 記憶素子
100b 記憶素子
100c 記憶素子
101 第1の位相反転素子
102 第2の位相反転素子
103 スイッチング素子
104 スイッチング素子
105 容量素子
105a 第1の容量素子
105b 第2の容量素子
106 容量用スイッチング素子
106a 第1の容量用スイッチング素子
106b 第2の容量用スイッチング素子
107 Pチャネル型トランジスタ
108 Nチャネル型トランジスタ
109 Pチャネル型トランジスタ
110 Nチャネル型トランジスタ
111 寄生容量を含む容量
200 記憶素子
201 インバータ
202 インバータ
203 スイッチング素子
204 スイッチング素子
207 Pチャネル型トランジスタ
208 Nチャネル型トランジスタ
209 Pチャネル型トランジスタ
210 Nチャネル型トランジスタ
300 記憶素子
301 VDD配線
302 Sig1配線
303 Sig2配線
304 IN配線
305 OUT配線
306 ゲート配線
307 第1容量電極
308 酸化物半導体領域
309 ソース配線
310 第2容量電極
311 素子分離領域
312 層間絶縁物
313 コンタクトプラグ
314 埋め込み絶縁物
315 ゲート絶縁物
400 信号処理回路
401 演算回路
402 演算回路
403 記憶装置
404 記憶装置
405 記憶装置
406 制御装置
407 電源制御回路
410 基板
411 演算回路
412 演算回路コントローラ
413 命令デコーダー
414 割り込みコントローラ
415 タイミングコントローラ
416 レジスタ
417 レジスタコントローラ
418 バスインターフェース
419 ROM
420 ROMインターフェース
N1 第1のノード
N2 第2のノード
N3 第3のノード
N4 第4のノード
IN 信号
OUT 信号
Sig1 信号
Sig2 信号
Sig3 信号
CLK1 基準クロック信号
CLK2 内部クロック信号
Claims (12)
- 互いに、他の出力端子が自らの入力端子に接続されることで、データの保持をおこなう一対のインバータと、
容量素子と、
前記容量素子への前記データの書き込みを制御するスイッチング素子と、を有し、
前記容量素子の一方の電極は前記インバータの出力あるいは入力のいずれかに接続し、
前記容量素子の他方の電極は前記スイッチング素子のソースもしくはドレインのいずれか一方に接続し、
前記他方の電極は前記スイッチング素子がオフのとき、フローティング状態となり得るものであり、
前記スイッチング素子をオフとした状態で前記インバータの入力と出力の電位をともに第1の電位とする過程と、
前記スイッチング素子をオンとする過程と、
前記インバータを活性状態とする過程とを有し、
前記第1の電位は、前記インバータを活性状態とした際に、前記インバータに印加される低い方の電位よりも高く、高い方の電位よりも低い記憶素子。 - 請求項1において、
前記インバータは半導体ウエハに形成され、
前記半導体ウエハ上方に層間絶縁膜を有し、
前記層間絶縁膜上に前記スイッチング素子のゲート電極を有し、
前記ゲート電極上に前記スイッチング素子のゲート絶縁膜を有し、
前記ゲート絶縁膜上に前記スイッチング素子の半導体膜を有する記憶素子。 - 互いに、他の出力端子が自らの入力端子に接続されることで、データの保持をおこなう一対のインバータと、
第1の容量素子と、
前記第1の容量素子への前記データの書き込みを制御する第1のスイッチング素子と、を有し、
前記第1の容量素子の一方の電極は前記インバータの出力あるいは入力のいずれかに接続し、
前記第1の容量素子の他方の電極は前記第1のスイッチング素子のソースもしくはドレインのいずれか一方に接続し、
前記他方の電極は前記第1のスイッチング素子がオフのとき、フローティング状態となり得るものであり、
第2の容量素子と、
前記第2の容量素子への前記データの書き込みを制御する第2のスイッチング素子と、を有し、
前記第2の容量素子の一方の電極は前記インバータの出力あるいは入力のいずれか他方に接続し、
前記第2の容量素子の他方の電極は、前記第2のスイッチング素子のソースもしくはドレインのいずれか一方に接続し、
前記第2の容量素子の前記他方の電極は前記第2のスイッチング素子がオフのとき、フローティング状態となり得る記憶素子。 - 請求項3において、
前記インバータは半導体ウエハに形成され、
前記半導体ウエハ上方に層間絶縁膜を有し、
前記層間絶縁膜上に前記第1のスイッチング素子及び前記第2のスイッチング素子のゲート電極を有し、
前記ゲート電極上に前記第1のスイッチング素子及び前記第2のスイッチング素子のゲート絶縁膜を有し、
前記ゲート絶縁膜上に前記第1のスイッチング素子及び前記第2のスイッチング素子の半導体膜を有することを特徴とする記憶素子。 - 請求項3又は4に記載の記憶素子において、
前記第1のスイッチング素子及び第2のスイッチング素子をオフとした状態で前記インバータの入力と出力の電位をともに第1の電位とする過程と、
前記第1のスイッチング素子及び第2のスイッチング素子をオンとする過程と、
前記インバータを活性状態とする過程と、を有する記憶素子。 - 前記容量素子の容量が、前記スイッチング素子のゲート容量よりも小さい請求項1又は2に記載の記憶素子。
- 前記第1の容量素子の容量が、前記第1のスイッチング素子のゲート容量よりも小さく、
前記第2の容量素子の容量が、前記第2のスイッチング素子のゲート容量よりも小さい請求項3乃至5のいずれか一に記載の記憶素子。 - 前記スイッチング素子は、チャネル形成領域に酸化物半導体を有する請求項1、2、6のいずれか一に記載の記憶素子。
- 前記第1のスイッチング素子及び第2のスイッチング素子は、チャネル形成領域に酸化物半導体を有する請求項3、4、5、7のいずれか一に記載の記憶素子。
- 請求項8又は9において、前記酸化物半導体は、In−Ga−Zn系酸化物である記憶素子。
- 請求項10において、前記チャネル形成領域の水素濃度は、5×1019/cm3以下である記憶素子。
- 請求項1乃至11のいずれか一において、前記一対のインバータのいずれか一方は、クロックドインバータである記憶素子。
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