JP6188857B2

JP6188857B2 - 半導体装置

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Publication number: JP6188857B2
Application number: JP2016078205A
Authority: JP
Inventors: 竹村　保彦; 保彦竹村
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2011-04-13
Filing date: 2016-04-08
Publication date: 2017-08-30
Anticipated expiration: 2032-04-12
Also published as: US20150016181A1; KR20120116863A; JP2016154370A; JP2012231462A; KR101975746B1; US9224472B2; US8854867B2; US20120262982A1

Description

本発明は、半導体装置を用いた記憶装置およびそれらを用いた信号処理回路等の半導体集
積回路に関する。

従来、アモルファスシリコンやポリシリコン、微結晶シリコン等を用いたトランジスタは
液晶ディスプレイ等の表示装置に使用されてきたが、これを半導体集積回路に利用する技
術が提案されている（例えば、特許文献１参照）。

また、近年、ポリシリコンや微結晶シリコンによって得られる高い移動度と、アモルファ
スシリコンによって得られる均一な素子特性とを兼ね備えた新たな半導体材料として、酸
化物半導体と呼ばれる、半導体特性を示す金属酸化物に注目が集まっている。

金属酸化物は様々な用途に用いられており、例えば、よく知られた金属酸化物である酸化
インジウムは、液晶表示装置などで透明電極材料として用いられている。半導体特性を示
す金属酸化物としては、他にも、酸化タングステン、酸化錫、酸化インジウム、酸化亜鉛
などがあり、このような半導体特性を示す金属酸化物をチャネル形成領域に用いるトラン
ジスタが、既に知られている（特許文献２乃至特許文献４参照）。

米国特許第７７７２０５３号明細書米国特許出願公開第２００７／００７２４３９号明細書米国特許出願公開第２０１１／０１９３０７８号明細書米国特許出願公開第２０１１／０１７６３５７号明細書

ところで、中央演算処理装置（ＣＰＵ：ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉ
ｔ）などの信号処理回路は、その用途によって多種多様な構成を有しているが、一般的に
、データやプログラムを記憶するためのメインメモリの他に、レジスタ、キャッシュメモ
リなど、各種の半導体記憶装置（以下、単に記憶装置とする）が設けられている。レジス
タは、演算処理やプログラムの実行状態の保持などのために一時的にデータを保持する役
割を担っている。また、キャッシュメモリは、演算装置とメインメモリの間に介在し、低
速なメインメモリへのアクセスを減らして演算処理を高速化させることを目的として、Ｃ
ＰＵに設けられている。

レジスタやキャッシュメモリなどの記憶装置は、メインメモリよりも高速でデータの書き
込みをおこなう必要がある。よって、通常は、レジスタとしてフリップフロップ回路が、
キャッシュメモリとしてＳＲＡＭなどが用いられる。

図２（Ａ）に、レジスタを構成する記憶素子の一つを例示する。図２（Ａ）に示す記憶素
子２００は、インバータ２０１、インバータ２０２、スイッチング素子２０３、スイッチ
ング素子２０４を有する。そして、インバータ２０１の入力端子への信号ＩＮの入力は、
スイッチング素子２０３により制御されている。インバータ２０１の出力端子の電位は、
信号ＯＵＴとして、後段の回路に与えられる。また、インバータ２０１の出力端子はイン
バータ２０２の入力端子に接続されており、インバータ２０２の出力端子は、スイッチン
グ素子２０４を介してインバータ２０１の入力端子に接続されている。

スイッチング素子２０３を介して入力された信号ＩＮの電位は、スイッチング素子２０３
がオフ、スイッチング素子２０４がオンになることで、記憶素子２００内で保持される。

また、図２（Ｂ）に同じく記憶素子の他の例を示す。図２（Ｂ）に示す記憶素子２２０は
、インバータ２０１、インバータ２０２、スイッチング素子２０３、スイッチング素子２
０４を有する。そして、インバータ２０１の入力端子への信号ＩＮの入力は、スイッチン
グ素子２０３により制御されている。インバータ２０１の出力端子はインバータ２０２の
入力端子に接続されており、インバータ２０２の出力端子は、スイッチング素子２０４を
介してインバータ２０１の入力端子に接続され、また、信号ＯＵＴとして後段の回路に与
えられる。

スイッチング素子２０３を介して入力された信号ＩＮの電位は、スイッチング素子２０３
がオフ、スイッチング素子２０４がオンになることで、記憶素子２２０内で保持される。

図２（Ａ）に示した記憶素子２００の、より具体的な回路構成を、図２（Ｃ）に示す。図
２（Ｃ）に示す記憶素子２００は、インバータ２０１、インバータ２０２、スイッチング
素子２０３、スイッチング素子２０４を有しており、これら回路素子の接続構成は図２（
Ａ）と同じである。

インバータ２０１は、ゲート電極が互いに接続されたｐチャネル型トランジスタ２０７と
、ｎチャネル型トランジスタ２０８とを有している。そして、ハイレベルの電位ＶＤＤが
与えられているノードと、ローレベルの電位ＶＳＳが与えられているノード間において、
ｐチャネル型トランジスタ２０７と、ｎチャネル型トランジスタ２０８とは、直列に接続
されている。

また、同様に、インバータ２０２は、ゲート電極が互いに接続されたｐチャネル型トラン
ジスタ２０９と、ｎチャネル型トランジスタ２１０とを有している。そして、ハイレベル
の電位ＶＤＤが与えられているノードと、ローレベルの電位ＶＳＳが与えられているノー
ド間において、ｐチャネル型トランジスタ２０９と、ｎチャネル型トランジスタ２１０と
は、直列に接続されている。

図２（Ｃ）に示すインバータ２０１は、ｐチャネル型トランジスタ２０７のゲート電極と
、ｎチャネル型トランジスタ２０８のゲート電極に与えられる電位の高さにしたがって、
一方がオフ、他方がオンとなるように動作する。よって、電位ＶＤＤが与えられているノ
ードと、電位ＶＳＳが与えられているノードとの間の電流は、理想的には０になるはずで
ある。

しかし、実際には、オフのはずのトランジスタに僅かなオフ電流が流れているため、これ
らのノード間の電流は、完全に０にはならない。インバータ２０２についても同様の現象
が生じるため、記憶素子２００には、データを保持しているだけの状態でも、消費電力が
発生する。

例えば、トランジスタのサイズにもよるが、バルクのシリコンを用いて作製されたインバ
ータの場合、室温下、ノード間の電圧が約１Ｖの状態にて、０．１ｐＡ程度のオフ電流が
生じる。図２（Ａ）乃至図２（Ｃ）に示す記憶素子には、インバータ２０１とインバータ
２０２の、２つのインバータが設けられているので、０．２ｐＡ程度のオフ電流が生じる
。そして、記憶素子数が約１０^７個程度であるレジスタの場合、オフ電流はレジスタ全体
で２μＡとなる。

さらに、微細化の進展と共に、ゲート絶縁物も薄膜化しているため、ゲート絶縁物を介し
てゲートとチャネル間に流れるゲート電流（ゲートリーク電流）も無視できない大きさと
なっている。

加えて、近年では、電源電圧の低下による速度の低下を補うために、トランジスタのしき
い値を低下させることがおこなわれているが、その結果、オフ電流は１つのインバータあ
たりさらに３桁程度増加することもある。

これらの結果、レジスタの消費電力は回路線幅の縮小化に反して増大している。そして、
電力の消費による発熱がＩＣチップの温度の上昇を招き、さらに消費電力が増加するとい
う悪循環に陥りつつある。

また、ＳＲＡＭもレジスタと同様に、インバータを用いた構成を有しており、トランジス
タのオフ電流により電力が消費される。よって、ＳＲＡＭを用いたキャッシュメモリもレ
ジスタの場合と同様に、データの書き込みがおこなわれていない状態でも、消費電力が嵩
んでしまう。

そこで、消費電力を抑えるため、データの入出力がおこなわれない期間において、記憶装
置への電位の供給を一時的に停止するという一つの方法が提案されている。レジスタ、キ
ャッシュメモリには、電位の供給が途絶えるとデータを消失してしまう揮発性の記憶装置
が用いられているため、その方法では、記憶装置の周辺に不揮発性の記憶装置を配置し、
データをその不揮発性の記憶装置へ一時的に移している。しかし、これらの不揮発性の記
憶装置は、主に磁気素子や強誘電体が用いられているため、作製工程が複雑である。

また、ＣＰＵにおいて長時間の電源停止をおこなう際には、電源停止の前に、記憶装置内
のデータをハードディスク、フラッシュメモリ等の外部記憶装置に移すことで、データの
消失を防ぐこともできる。しかし、それらの外部記憶装置からデータをレジスタ、キャッ
シュメモリ、メインメモリに戻すのには時間を要する。よって、ハードディスク、フラッ
シュメモリ等の外部記憶装置によるデータのバックアップは、消費電力の低減を目的とし
た短時間（例えば、１００μ秒乃至１分）の電源停止には適さない。

上述の課題に鑑み、本発明は、複雑な作製工程を必要とせず、消費電力を抑えることがで
きる記憶装置、信号処理回路、当該記憶装置、信号処理回路の駆動方法の提供を目的の一
つとする。特に、短時間の電源停止により消費電力を抑えることができる記憶装置、信号
処理回路、当該記憶装置、信号処理回路の駆動方法の提供を目的の一つとする。

インバータまたはクロックドインバータなどの、入力された信号の位相を反転させて出力
する論理素子（以下、位相反転素子と呼ぶ）を用いた記憶素子内に、データを保持するた
めの容量素子と、当該容量素子における電荷の蓄積および放出を制御する容量用スイッチ
ング素子とを設ける。

そして、容量用スイッチング素子には、アモルファスシリコン、ポリシリコン、微結晶シ
リコン、あるいは酸化物半導体等の化合物半導体（好ましくはワイドバンドギャップ化合
物半導体）をチャネル形成領域に含むトランジスタを用いる。そして、上記記憶素子を、
信号処理回路が有する、レジスタ、キャッシュメモリ、メインメモリなどの記憶装置に用
いる。容量用スイッチング素子は、位相反転素子の上方に重ねて形成されることが好まし
い。

なお、本明細書ではワイドバンドギャップ化合物半導体とは、２電子ボルト以上のバンド
ギャップを有する化合物半導体のことである。酸化物半導体以外のワイドバンドギャップ
化合物半導体としては、硫化亜鉛等の硫化物や、窒化ガリウム等の窒化物が挙げられる。
いずれにしても高純度化することで、ドナーやアクセプタの濃度を極めて低くすることが
好ましい。

また、容量素子も位相反転素子の上方に重ねて形成されることが好ましく、容量用スイッ
チング素子と同じ層に形成されてもよいし、異なる層に形成されてもよい。同じ層に形成
すると容量用スイッチング素子のための領域と容量素子のための領域を設ける必要がある
が、作製工程を簡略化できる。一方、異なる層に設けると、作製工程は余分に必要である
が、集積度を上げることや、容量素子のために使用される面積を大きくでき、容量素子の
誘電体を容量用スイッチング素子のゲート絶縁物と異なるものとすることにより、より容
量を高めることも可能である。

容量用スイッチング素子のオン抵抗と容量素子の容量は、必要とするスイッチング動作の
速さに応じて決定すればよい。電源の停止と回復という目的であればスイッチングに要す
る時間は、１００μ秒以下であれば十分である。用途によっては、１００ｍ秒以上でもよ
い。また、容量用スイッチング素子のオフ抵抗と容量素子の容量は、必要とするスイッチ
ング動作の間隔に応じて決定すればよい。

さらに、信号処理回路は、上記記憶装置に加え、記憶装置とデータのやり取りをおこなう
演算回路などの各種論理回路を有する。そして、記憶装置へ電源電圧の供給を停止すると
共に、当該記憶装置とデータのやり取りをおこなう演算回路への、電源電圧の供給を停止
するようにしてもよい。

本発明の一態様では、記憶素子は、２つの位相反転素子と、容量素子と、当該容量素子に
おける電荷の蓄積および放出を制御する容量用スイッチング素子とを少なくとも有する。
記憶素子に入力されたデータを含む信号（入力信号）は、第１の位相反転素子の入力端子
に与えられる。第１の位相反転素子の出力端子は、第２の位相反転素子の入力端子に接続
されている。第２の位相反転素子の出力端子は、第１の位相反転素子の入力端子に接続さ
れている。第１の位相反転素子の出力端子または第２の位相反転素子の入力端子の電位が
、出力信号として後段の記憶素子、或いは他の回路に出力される。あるいは、第２の位相
反転素子の出力端子の電位が、出力信号として後段の記憶素子、或いは他の回路に出力さ
れる。

これらの位相反転素子は、ゲート電極が互いに接続された少なくとも１つのｐチャネル型
トランジスタと、少なくとも１つのｎチャネル型トランジスタとが、第１のノードと、第
２のノードの間において、直列に接続された構成を有する。

そして、容量素子は、記憶素子に入力された信号のデータを必要に応じて記憶できるよう
に、容量用スイッチング素子を介して、信号の電位が与えられるノードに接続されている
。

第１のノードと、第２のノードの間に電源電圧が与えられている状態において、第１の位
相反転素子の入力端子にデータを含む信号が入力されると、第１の位相反転素子および第
２の位相反転素子によって、そのデータが保持される。第１のノードと第２のノード間へ
の電源電圧の印加を停止する場合、電源電圧の印加を停止する前に、容量用スイッチング
素子をオンにして、信号のデータを容量素子に記憶させる。その結果、位相反転素子への
電源電圧の印加を停止しても、記憶素子にデータを保持させることが可能である。

そして、容量用スイッチング素子に用いられるトランジスタのチャネル形成領域は、アモ
ルファスシリコン、ポリシリコン、微結晶シリコン、あるいは化合物半導体（例えば、高
純度化された酸化物半導体）を含んでいる。

高純度化された酸化物半導体を用いたトランジスタは、オフ抵抗が著しく高いという特性
を有している。このため、十分な長時間にわたって、容量素子に電荷を保持させ続けるこ
とができる。また、そうでない半導体を用いる場合でも、チャネル長を十分に長く、チャ
ネル幅を十分に小さくすることにより必要とするオフ抵抗を得ることができる。

再び、データを位相反転素子に戻すには、最初に記憶素子内の２つの位相反転素子の入力
端子および出力端子の電位を適切な電位（プリチャージ電位）とする。プリチャージ電位
は、容量素子の容量と容量用スイッチング素子のゲート容量、およびこれらに関わる寄生
容量等を考慮して決定される。

プリチャージ電位は、ハイレベル（例えば、ＶＤＤ）の電位、あるいはローレベル（例え
ば、ＶＳＳ）の電位、あるいはその間の電位とする。一例として、プリチャージ電位を、
ハイレベルとローレベルのほぼ中間の電位とする。すなわち、プリチャージ電位は、ハイ
レベルの電位とローレベルの電位の平均値との差が、ハイレベルの電位とローレベルの電
位の差の１／５、好ましくは１／１０より小さくなるような電位を選択する。

例えば、ハイレベルの電位を＋１Ｖ、ローレベルの電位を０Ｖとすると、その平均値は＋
０．５Ｖであり、ハイレベルの電位とローレベルの電位の差の１／５、１／１０はそれぞ
れ、０．２Ｖ、０．１Ｖである。したがって、プリチャージ電位は、＋０．３Ｖより大き
く＋０．７Ｖより小さくし、好ましくは＋０．４Ｖより大きく＋０．６Ｖより小さくする
とよい。

また、別の例では、ハイレベルの電位を＋１Ｖ、ローレベルの電位を−１Ｖとする。その
平均値は０Ｖであり、ハイレベルの電位とローレベルの電位の差の１／５、１／１０はそ
れぞれ、０．４Ｖ、０．２Ｖである。したがって、プリチャージ電位は、−０．４Ｖより
大きく＋０．４Ｖより小さくし、好ましくは−０．２Ｖより大きく＋０．２Ｖより小さく
するとよい。

その後、容量用スイッチング素子をオンとし、容量素子の電荷を位相反転素子の回路に開
放する。その結果、容量用スイッチング素子に入力端子が接続されている位相反転素子の
入力端子の電位は容量素子の電荷に応じて変動する。一方、容量用スイッチング素子に入
力端子が接続されていない位相反転素子の入力端子の電位はほとんど変わらない。

その後、位相反転素子に電源を供給するとそれぞれの位相反転素子の入力端子の電位に応
じて出力された電位が他方の位相反転素子に入力されるため、容量用スイッチング素子を
オンとした段階で入力端子の電位の高かった位相反転素子の入力端子の電位はより高くな
り、低かった位相反転素子の入力端子の電位はより低くなり、最終的には、それぞれハイ
レベルの電位、ローレベルの電位で安定する。この状態は、電源が停止される前の位相反
転素子の状態と同じである。すなわち、データが回復できる。

上記の方法を実行するためには、記憶素子以外に、プリチャージ電位を生成する回路と、
記憶素子にプリチャージ電位を供給するための手段や回路等を有してもよい。後者に関し
ては、例えば、記憶素子の一部にスイッチング素子を設けるとよい。

さらには、位相反転素子に電位を供給する回路は、２つの電源電位（ＶＤＤ、ＶＳＳ）以
外にプリチャージ電位も供給することが求められ、３段階以上の電位を供給できることが
必要である。すなわち、位相反転素子に電位を供給する回路は可変電位を供給できること
が好ましい。これらの電位は外部から供給されてもよい。

なお、位相反転素子等に用いられるトランジスタには、酸化物半導体以外の、非晶質、微
結晶、多結晶、または単結晶の、シリコン、ガリウム砒素、ガリウム燐、またはゲルマニ
ウムなどの半導体を用いることができる。また、これらのトランジスタには、薄膜の半導
体膜を用いて作製されてもよいし、バルクの半導体ウェハを用いて作製されてもよい。

酸化物半導体は、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物半導体や、三
元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物半導体、Ｉｎ−Ｓｎ−Ｚｎ系酸化物半導
体、Ｉｎ−Ａｌ−Ｚｎ系酸化物半導体、Ｓｎ−Ｇａ−Ｚｎ系酸化物半導体、Ａｌ−Ｇａ−
Ｚｎ系酸化物半導体、Ｓｎ−Ａｌ−Ｚｎ系酸化物半導体や、二元系金属酸化物であるＩｎ
−Ｚｎ系酸化物半導体、Ｓｎ−Ｚｎ系酸化物半導体、Ａｌ−Ｚｎ系酸化物半導体、Ｚｎ−
Ｍｇ系酸化物半導体、Ｓｎ−Ｍｇ系酸化物半導体、Ｉｎ−Ｍｇ系酸化物半導体、Ｉｎ−Ｇ
ａ系酸化物半導体や、Ｉｎ系酸化物半導体、Ｓｎ系酸化物半導体、Ｚｎ系酸化物半導体な
どを用いることができる。

なお、本明細書においては、例えば、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物半導体とは、イン
ジウム（Ｉｎ）、錫（Ｓｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する金属酸化物、と
いう意味であり、その化学量論的組成比は特に問わない。また、これらの酸化物半導体は
、シリコンや硫黄、窒素等を含んでいてもよい。

或いは、酸化物半導体は、化学式ＩｎＭＯ_３（ＺｎＯ）_ｍ（ｍ＞０）で表記できるものを
用いることができる。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一又は複
数の金属元素を示す。

酸化物半導体は比較的高い移動度（１ｃｍ^２／Ｖｓ以上、好ましくは１０ｃｍ^２／Ｖｓ以
上）の半導体特性を示す金属酸化物である。そして、電子供与体（ドナー）となる水分ま
たは水素などの不純物が低減されて高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄＯ
Ｓ）は、Ｉ型（真性半導体、本明細書では、キャリア濃度が１×１０^１２／ｃｍ^３以下の
半導体をＩ型という）又はＩ型に限りなく近い（実質的にＩ型）半導体である。

具体的には、二次イオン質量分析法（ＳＩＭＳ：ＳｅｃｏｎｄａｒｙＩｏｎＭａｓｓ
Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定した酸化物半導体に含まれる水素濃度の値が、
５×１０^１９／ｃｍ^３以下、好ましくは５×１０^１８／ｃｍ^３以下、より好ましくは５×
１０^１７／ｃｍ^３以下、さらに好ましくは１×１０^１６／ｃｍ^３以下となるように、酸化
物半導体に含まれる水分または水素などの不純物を除去する。

その結果、ホール効果測定により測定できる酸化物半導体膜のキャリア密度を、１×１０
^１４／ｃｍ^３未満、好ましくは１×１０^１２／ｃｍ^３未満、さらに好ましくは測定限界以
下の１×１０^１１／ｃｍ^３未満とすることができる。即ち、酸化物半導体膜のキャリア密
度を、限りなくゼロに近づけることができる。

また、用いる酸化物半導体のバンドギャップは２電子ボルト以上４電子ボルト以下、好ま
しくは２．５電子ボルト以上４電子ボルト以下、より好ましくは３電子ボルト以上４電子
ボルト以下とする。このようにバンドギャップが広く、水分または水素などの不純物濃度
が十分に低減されて高純度化された酸化物半導体膜を用いることにより、トランジスタの
オフ電流を下げることができる。

ここで、酸化物半導体膜中および導電膜中の、水素濃度の分析について触れておく。酸化
物半導体膜中および導電膜中の水素濃度測定は、ＳＩＭＳでおこなう。ＳＩＭＳは、その
原理上、試料表面近傍や、材質が異なる膜との積層界面近傍のデータを正確に得ることが
困難であることが知られている。

そこで、膜中における水素濃度の厚さ方向の分布をＳＩＭＳで分析する場合、対象となる
膜が存在する範囲において、値に極端な変動が無く、ほぼ一定の値が得られる領域におけ
る平均値を、水素濃度として採用する。

また、測定の対象となる膜の厚さが小さい場合、隣接する膜内の水素濃度の影響を受けて
、ほぼ一定の値が得られる領域を見いだせない場合がある。この場合、当該膜が存在する
領域における、水素濃度の極大値または極小値を、当該膜中の水素濃度として採用する。
さらに、当該膜の存在する領域において、極大値を示す山型のピーク、極小値を示す谷型
のピークが存在しない場合、変曲点の値を水素濃度として採用する。

なお、スパッタ等で成膜された酸化物半導体膜中には、不純物である水分または水素が多
量に含まれていることが判明している。水分または水素はドナー準位を形成しやすいため
、酸化物半導体にとっては不純物である。

そこで、本発明の一態様では、酸化物半導体膜中の水分または水素などの不純物を低減す
るために、酸化物半導体膜に対して、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲
気下、酸素ガス雰囲気下、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー
分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃
）以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下の空気）雰囲気下で加
熱処理をおこなう。

加熱処理は、３００℃以上８５０℃以下、好ましくは５５０℃以上７５０℃以下の温度範
囲でおこなうのが望ましい。なお、この加熱処理は、用いる基板の耐熱温度を超えないも
のとする。水分または水素の加熱処理による脱離の効果については、ＴＤＳ（Ｔｈｅｒｍ
ａｌＤｅｓｏｒｐｔｉｏｎＳｐｅｃｔｒｏｍｅｔｒｙ；昇温脱離ガス分析法）により
確認済みである。

加熱処理は、炉での熱処理またはラピッドサーマルアニール法（ＲＴＡ法）を用いる。Ｒ
ＴＡ法は、ランプ光源を用いる方法と、加熱されたガス中に基板を移動させて短時間の熱
処理をおこなう方法がある。ＲＴＡ法を用いると熱処理に要する時間を０．１時間よりも
短くすることもできる。

具体的に、上述した加熱処理により高純度化された酸化物半導体膜を活性層として用いた
トランジスタは、非常に低いオフ電流（非常に高いオフ抵抗）を示す。具体的には、例え
ば、チャネル幅（Ｗ）が１×１０^６μｍ、チャネル長（Ｌ）が１μｍの素子において、ソ
ース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖのときのオフ電流（ゲート電極
とソース電極間の電圧を０Ｖ以下としたときのドレイン電流）を、半導体パラメータアナ
ライザの測定限界以下、すなわち１×１０^−１３Ａ以下とすることができる。

この場合、オフ電流密度（チャネル幅１μｍあたりのオフ電流）は、１００ｚＡ／μｍ以
下である。したがって、高純度化された酸化物半導体膜を活性層として用いたトランジス
タは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく低い。

一方、薄膜シリコンを用いたトランジスタのオフ電流密度は、シリコンを極めて薄くする
ことにより１００ｚＡ／μｍ程度とすることができ（特許文献１参照）、また、これを長
チャネルかつ狭チャネルとすることで十分に低いオフ電流を得ることができる。

上記構成を有するトランジスタを、容量素子に蓄積された電荷の放出を制御するための容
量用スイッチング素子として用いることで、容量素子からの電荷のリークを防ぐことがで
きるため、電源電圧の印加がない場合でも、データを消失させずに保持することが可能と
なる。

そして、容量素子においてデータを保持している期間は、位相反転素子への電源電圧の供
給をおこなわなくてもよいので、位相反転素子に用いられているトランジスタのオフ電流
に起因する無駄な消費電力を削減することができ、記憶装置、ひいては記憶装置を用いた
信号処理回路全体の、消費電力を低く抑えることが可能となる。

なお、容量用スイッチング素子のオフ電流は、容量素子の容量と、データを保持する時間
とによって決定される。例えば、ドレイン電圧１Ｖでオフ電流が１ｚＡ以下のトランジス
タを容量用スイッチング素子として用い、容量素子の容量を１ｆＦとすれば、データは１
日以上保持できる。

一方、データの保持時間としてそれほど長時間が必要とされない場合もある。例えば、デ
ータを１秒だけ保持すればよいという場合であれば、容量素子の容量を１ｆＦとすれば、
オフ電流は０．１ｆＡ以下であればよい。

例えば、アモルファスシリコン、ポリシリコン、微結晶シリコン等では、高純度化された
酸化物半導体のように１ｚＡ以下の低いオフ電流は実現できないが、長チャネルかつ狭チ
ャネルとすることや、特許文献１に記載されているように、半導体層を薄くすることによ
りオフ電流を０．１ｆＡ以下とできる。

なお、オフ電流は、半導体の移動度に比例するので、移動度が低いほどオフ電流が低くな
る。したがって、ポリシリコンよりもアモルファスシリコンのほうがオフ電流は低くなる
。一方、移動度が低い半導体を用いたトランジスタはスイッチング特性が劣るが、このこ
とは本発明の一態様ではほとんど問題とならない。このことについては後述する。

上記構成を有する記憶素子を、信号処理回路が有するレジスタやキャッシュメモリなどの
記憶装置に用いることで、電源停止による記憶装置内のデータの消失を防ぐことができる
。また、電源回復時に、データを確実に復元できる。

よって、信号処理回路全体、もしくは信号処理回路を構成する一または複数の論理回路に
おいて、短い時間でも電源停止をおこなうことができるため、消費電力を抑えることがで
きる信号処理回路、消費電力を抑えることができる当該信号処理回路の駆動方法を提供す
ることができる。

なお、単結晶でない半導体を用いたトランジスタでは、移動度が単結晶シリコンに比べる
と小さいため、十分なスイッチング性能が得られないことが懸念される。しかしながら、
電源の停止と回復という操作は、論理回路のクロックに比較すると極めて遅い動きでもよ
い。すなわち、スイッチングに要する時間は１００μ秒以下であれば十分であり、場合に
よっては、１ｍ秒あるいはそれ以上でもよい。

なぜなら、各記憶素子のフリップフロップ回路に保持されていたデータを容量素子に移す
過程あるいはその逆の過程は全ての記憶素子で同時におこなうことができるからである。
そのような低速動作であれば、長チャネルかつ狭チャネルなトランジスタでも十分である
。また、移動度は１ｃｍ^２／Ｖｓ以上であればよい。

一般に、トランジスタのオン電流Ｉ_ｏｎとオフ電流Ｉ_ｏｆｆ、スイッチングに要する時間
τ_ｏｎとデータを保持する時間τ_ｏｆｆとの間には、τ_ｏｆｆ／τ_ｏｎ〜Ｉ_ｏｎ／Ｉ_ｏｆ
_ｆ×１／１００、という関係がある。したがって、オン電流Ｉ_ｏｎがオフ電流Ｉ_ｏｆｆの
１０^８倍であれば、τ_ｏｆｆはτ_ｏｎの１０^６倍程度である。例えば、容量用スイッチン
グ素子が容量素子に電荷を取り込むのに要する時間として１μ秒必要であれば、その容量
素子と容量用スイッチング素子は１秒間データを保持できる。もし、データを保持する期
間が１秒を超える場合には、保持したデータをフリップフロップ回路等に戻して、増幅し
、その後、再び、容量素子に取り込む操作（リフレッシュ）を１秒ごとに繰り返せばよい
。

また、容量素子に関しても、容量が大きい方が、データをフリップフロップ回路に戻す際
のエラーが発生しにくい。一方で、容量が大きいと、容量素子と容量用スイッチング素子
とで構成される回路の応答速度が低下する。しかしながら、上述のように電源の停止と回
復という操作は、論理回路のクロック等に比較すると極めて遅い動きでもよいので、容量
が１ｐＦ以下であれば何ら妨げとなるものではない。

なお、ＤＲＡＭに見られるように、一般に容量素子の容量を大きくする場合には、容量素
子を形成することが困難となる。しかしながら、本発明の一態様では、容量素子はプレー
ナ型の容量素子でもよい。

例えば、上記のレジスタあるいはＳＲＡＭ等の回路は２つの位相反転素子（インバータ等
）が組み合わされた回路（フリップフロップ回路等）を有するが、その回路の占有する面
積は５０Ｆ^２（Ｆは最小加工線幅）以上であり、通常は１００Ｆ^２乃至１５０Ｆ^２である
。

さらに、容量用スイッチング素子として用いるトランジスタを長チャネルかつ狭チャネル
、あるいは高純度化した酸化物半導体とすることでトランジスタのオフ電流を小さくでき
る。また、配線の寄生容量の影響も小さいので、容量素子の容量はＤＲＡＭで使用される
もの（約３０ｆＦ）より十分に小さくてもよい。上記のようにＤＲＡＭより十分に広い領
域にＤＲＡＭより小さい容量を形成すればよいので、容量素子は、特殊な作製方法が要求
されないプレーナ型の容量素子でもよい。

なお、位相反転素子から容量素子に電荷を移す際に、電荷の移動が急激に起こると、位相
反転素子の安定性が損なわれ、位相反転素子に保持されていたデータが破壊されてしまう
ことがある。この際には、容量素子には誤ったデータが保持されることとなる。

このような問題点を避けるためには、容量用スイッチング素子のオン電流をある程度低く
するとよい。上記のように長チャネルかつ狭チャネルなトランジスタ、あるいは、移動度
が１０ｃｍ^２／Ｖｓ以下のトランジスタはこの目的に適している。

本発明の一態様によって、データを容量素子に退避させて保持でき、位相反転素子の電源
を停止できるので、記憶素子内の位相反転素子に用いるトランジスタのしきい値を低くし
てもよい。すなわち、高速かつ省電力な記憶素子となる。

記憶素子の回路図。従来の記憶素子の回路図。記憶素子の回路図。記憶素子の回路図。記憶素子の回路図。記憶素子の回路図。記憶素子の構造を説明する上面図。記憶素子の構造を説明する断面図。記憶素子の回路図。記憶素子の動作例を説明する図。記憶素子の動作例を説明する図。記憶素子の回路図と構造を説明する断面図。記憶素子の動作例を説明する図。記憶素子の動作例を説明する図。記憶装置を用いた信号処理回路およびＣＰＵのブロック図。

以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は
以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態お
よび詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本
発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。

また、本明細書において接続とは電気的な接続を意味しており、電流、電圧または電位が
、供給可能、或いは伝送可能な状態に相当する。よって、接続している状態とは、直接接
続している状態を必ずしも指すわけではなく、電流、電圧または電位が、供給可能、或い
は伝送可能であるように、配線、抵抗の回路素子を介して間接的に接続している状態も、
その範疇に含む。

また、回路図上は独立している構成要素どうしが接続しているように図示されている場合
であっても、実際には、例えば配線の一部が電極としても機能する場合など、一の導電膜
が、複数の構成要素の機能を併せ持っているだけの場合もある。本明細書において接続と
は、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範
疇に含める。

また、トランジスタが有するソース電極とドレイン電極は、トランジスタの極性および各
電極に与えられる電位の高低差によって、その呼び方が入れ替わる。一般的に、ｎチャネ
ル型トランジスタでは、低い電位が与えられる電極がソース電極と呼ばれ、高い電位が与
えられる電極がドレイン電極と呼ばれる。また、ｐチャネル型トランジスタでは、低い電
位が与えられる電極がドレイン電極と呼ばれ、高い電位が与えられる電極がソース電極と
呼ばれる。

本明細書では、便宜上、ソース電極とドレイン電極とが固定されているものと仮定して、
トランジスタの接続関係を説明する場合があるが、実際には電位の関係にしたがってソー
ス電極とドレイン電極の呼び方が入れ替わる。

なお、本明細書において、トランジスタが直列に接続されている状態とは、第１のトラン
ジスタのソース電極とドレイン電極のいずれか一方のみが、第２のトランジスタのソース
電極とドレイン電極のいずれか一方のみに接続されている状態を意味する。また、トラン
ジスタが並列に接続されている状態とは、第１のトランジスタのソース電極とドレイン電
極のいずれか一方が、第２のトランジスタのソース電極とドレイン電極のいずれか一方に
接続され、第１のトランジスタのソース電極とドレイン電極の他方が第２のトランジスタ
のソース電極とドレイン電極の他方に接続されている状態を意味する。

なお、マイクロプロセッサ、画像処理回路、ＤＳＰ（ＤｉｇｉｔａｌＳｉｇｎａｌＰ
ｒｏｃｅｓｓｏｒ）、マイクロコントローラを含むＬＳＩ（ＬａｒｇｅＳｃａｌｅＩ
ｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）などの集積回路が、本発明の信号処理回路の範疇
に含まれるがこれらに限定されない。

（実施の形態１）
本発明の一態様に係る記憶装置は、１ビットのデータを記憶することができる記憶素子を
、単数または複数有する。図１（Ａ）に、本発明の記憶装置が有する記憶素子の回路図の
一例を示す。図１（Ａ）に示す記憶素子１００は、入力された信号の位相を反転させて出
力する第１の位相反転素子１０１および第２の位相反転素子１０２と、スイッチング素子
１０３と、スイッチング素子１０４と、容量素子１０５と、容量用スイッチング素子１０
６とを、少なくとも有する。

記憶素子１００に入力されたデータを含む信号ＩＮは、スイッチング素子１０３を介して
第１の位相反転素子１０１の入力端子に与えられる。第１の位相反転素子１０１の出力端
子は、第２の位相反転素子１０２の入力端子に接続されている。第２の位相反転素子１０
２の出力端子は、スイッチング素子１０４を介して、第１の位相反転素子１０１の入力端
子に接続されている。第１の位相反転素子１０１の出力端子または第２の位相反転素子１
０２の入力端子の電位が、後段の記憶素子に出力され、最終的には信号ＯＵＴとして出力
される。

なお、図１（Ａ）では、第１の位相反転素子１０１および第２の位相反転素子１０２とし
てインバータを用いる例を示しているが、第１の位相反転素子１０１または第２の位相反
転素子１０２として、インバータの他にクロックドインバータを用いることもできる。

容量素子１０５は、記憶素子１００に入力された信号ＩＮのデータを必要に応じて記憶で
きるように、スイッチング素子１０３および容量用スイッチング素子１０６を介して、記
憶素子１００の入力端子、すなわち信号ＩＮの電位が与えられるノードに接続されている
。具体的に、容量素子１０５は、一対の電極間に誘電体を有するコンデンサであり、その
一方の電極は、容量用スイッチング素子１０６を介して第１の位相反転素子１０１の入力
端子に接続され、他方の電極には接地電位などの電位ＶＥが与えられているノードに接続
されている。

また、容量用スイッチング素子１０６には、高純度化された酸化物半導体をチャネル形成
領域に有するトランジスタを用いている。

なお、記憶素子１００は、必要に応じて、ダイオード、抵抗素子、インダクタ、キャパシ
タなどのその他の回路素子を、さらに有していてもよい。

次いで、図１（Ａ）で示した記憶素子の、より具体的な回路図の一例を、図１（Ｂ）に示
す。図１（Ｂ）に示す記憶素子１００は、第１の位相反転素子１０１と、第２の位相反転
素子１０２と、スイッチング素子１０３と、スイッチング素子１０４と、容量素子１０５
と、容量用スイッチング素子１０６とを有しており、これら回路素子の接続構成は図１（
Ａ）と同じである。

そして、図１（Ｂ）において第１の位相反転素子１０１は、ゲート電極が互いに接続され
たｐチャネル型トランジスタ１０７と、ｎチャネル型トランジスタ１０８とが、ハイレベ
ルの電位ＶＤＤを含む電位ＶＨが与えられる第１のノードと、ローレベルの電位ＶＳＳを
含む電位ＶＬが与えられる第２のノードの間において、直列に接続された構成を有する。

なお、以下の実施の形態においても、ハイレベルの電位ＶＤＤを含む電位ＶＨが与えられ
るノードを第１のノード、ローレベルの電位ＶＳＳを含む電位ＶＬが与えられるノードを
第２のノードと呼ぶこととする。また、第１のノードを含む配線をＶＨ配線、第２のノー
ドを含む配線をＶＬ配線と呼ぶ。

具体的には、ｐチャネル型トランジスタ１０７のソース電極が第１のノードに接続され、
ｎチャネル型トランジスタ１０８のソース電極が第２のノードに接続される。また、ｐチ
ャネル型トランジスタ１０７のドレイン電極と、ｎチャネル型トランジスタ１０８のドレ
イン電極とが接続されており、これらの２つのドレイン電極の電位は、第１の位相反転素
子１０１の出力端子の電位とみなすことができる。また、ｐチャネル型トランジスタ１０
７のゲート電極、およびｎチャネル型トランジスタ１０８のゲート電極の電位は、第１の
位相反転素子１０１の入力端子の電位とみなすことができる。

なお、本実施の形態の記憶装置では電位ＶＨといっても１つの固定電位ではなく、少なく
ともプリチャージ電位と電位ＶＤＤが供給できるものとする。ローレベルの電位ＶＬに関
しても同様である。したがって、記憶装置の動作モードが異なると、ＶＨも異なる電位と
なることもある。

また、図１（Ｂ）において第２の位相反転素子１０２は、ゲート電極が互いに接続された
ｐチャネル型トランジスタ１０９と、ｎチャネル型トランジスタ１１０とが第１のノード
と第２のノードの間において、直列に接続された構成を有する。具体的には、ｐチャネル
型トランジスタ１０９のソース電極が第１のノードに接続され、ｎチャネル型トランジス
タ１１０のソース電極が第２のノードに接続される。

また、ｐチャネル型トランジスタ１０９のドレイン電極と、ｎチャネル型トランジスタ１
１０のドレイン電極とが接続されており、これらの２つのドレイン電極の電位は、第２の
位相反転素子１０２の出力端子の電位とみなすことができる。また、ｐチャネル型トラン
ジスタ１０９のゲート電極、およびｎチャネル型トランジスタ１１０のゲート電極の電位
は、第２の位相反転素子１０２の入力端子の電位とみなすことができる。

また、図１（Ｂ）では、スイッチング素子１０３として１つのトランジスタを用いている
場合を例示しており、このトランジスタは、そのゲート電極に与えられる信号Ｓｉｇ１に
よりスイッチングが制御される。また、スイッチング素子１０４として１つのトランジス
タを用いている場合を例示しており、このトランジスタは、そのゲート電極に与えられる
信号Ｓｉｇ２によりスイッチングが制御される。

なお、図１（Ｂ）では、スイッチング素子１０３、スイッチング素子１０４が、それぞれ
トランジスタを一つだけ有する構成を示しているが、本発明はこの構成に限定されない。
本発明の一態様では、スイッチング素子１０３、スイッチング素子１０４がトランジスタ
を複数有していてもよい。

スイッチング素子１０３、スイッチング素子１０４が、スイッチング素子として機能する
トランジスタを複数有している場合、これらの複数のトランジスタは並列に接続されてい
てもよいし、直列に接続されていてもよいし、直列と並列が組み合わされて接続されてい
てもよい。

また、複数のトランジスタを並列に接続する場合、それらの極性を異なるものとしても良
く、例えば、ｎチャネル型トランジスタとｐチャネル型トランジスタを並列に接続した、
いわゆるトランスファーゲート構造としてもよい。

また、図１（Ｂ）では、容量用スイッチング素子１０６として、酸化物半導体をチャネル
形成領域に有するトランジスタを用いており、このトランジスタは、そのゲート電極に与
えられる信号Ｓｉｇ３によりスイッチングが制御される。容量用スイッチング素子１０６
に用いるトランジスタは、高純度化された酸化物半導体をチャネル形成領域に有するため
、そのオフ電流は、上述したとおり著しく低い。

図１（Ｂ）では、容量用スイッチング素子１０６がトランジスタを一つだけ有する構成を
示しているが、本発明はこの構成に限定されない。本発明の一態様では、容量用スイッチ
ング素子１０６が、トランジスタを複数有していてもよい。容量用スイッチング素子１０
６が、スイッチング素子として機能するトランジスタを複数有している場合、これらの複
数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直
列と並列が組み合わされて接続されていてもよい。

また、本発明の一態様では、少なくとも、容量用スイッチング素子１０６においてスイッ
チング素子として用いられるトランジスタが、高純度化された酸化物半導体をチャネル形
成領域に有していればよい。

第１の位相反転素子１０１、第２の位相反転素子１０２、スイッチング素子１０３、スイ
ッチング素子１０４に用いられるトランジスタは、酸化物半導体以外の、非晶質、微結晶
、多結晶、または単結晶の、シリコン、またはゲルマニウム、砒化ガリウム、リン化ガリ
ウム、リン化インジウムなどの半導体を用いることができる。また、これらのトランジス
タは、薄膜の半導体膜を用いて作製されてもよいし、バルク（半導体ウェハ）を用いて作
製されてもよい。

図７を用いて本実施の形態の記憶素子の回路配置を説明する。図７（Ａ）には１つの記憶
素子３００のレイアウトを示す。記憶素子３００は図１の記憶素子１００に相当する。記
憶素子３００の主要部分であるインバータ等は公知の半導体技術を用いて形成すればよい
。すなわち、半導体ウェハ上に素子分離のためのＳｈａｌｌｏｗＴｒｅｎｃｈＩｓｏ
ｌａｔｉｏｎ（ＳＴＩ）領域、ｎ型領域およびｐ型領域を形成し、その上にゲート層であ
る第１層配線と、さらにその上に第２層配線を形成する。

第１層配線の一部は、信号Ｓｉｇ１を供給するためのＳｉｇ１配線３０２であり、また、
一部は信号Ｓｉｇ２を供給するためのＳｉｇ２配線３０３である。さらに、第２層配線の
一部は電位ＶＨを供給するためのＶＨ配線３０１であり、また、一部は信号ＩＮを入力す
るためのＩＮ配線３０４である。図７（Ａ）には上方に接続するためのコンタクトホール
の位置も示す。

また、その上層には、図７（Ｂ）に示すように、第３層配線が設けられ、その一部はコン
タクトホールを介して第２層配線の一部と接続し、信号ＯＵＴを出力するためのＯＵＴ配
線３０５となる。また、第３層配線の一部はスイッチング素子である酸化物半導体を用い
たトランジスタのドレイン電極３０６およびソース電極３０７となる。ドレイン電極３０
６は、コンタクトホールを介して第２層配線の一部と接続する。また、ソース電極３０７
はその後、図１の容量素子１０５に相当する素子の電極の一部となる。

第３層配線の上には、酸化物半導体層（ＯＳ層）を形成する。図７（Ｃ）に示すように酸
化物半導体層の一部は、少なくとも１つの凹部を有し、例えば、Ｊ字型の形状の酸化物半
導体領域３０８とする。その他にも、Ｕ字型、Ｌ字型、Ｖ字型、あるいはＣ字型の形状の
酸化物半導体領域３０８としてもよい。その他にも２つ以上の凹部を有する形状（例えば
、Ｍ字型、Ｎ字型、Ｓ字型、Ｗ字型、Ｚ字型その他）、あるいはその他の折り曲がった形
状であってもよい。

このような形状とすることで、酸化物半導体領域３０８の一端から他端までの長さを記憶
素子３００の長辺よりも長くできる。例えば、最小加工線幅をＦとするとき、一端から他
端までの長さを１０Ｆ以上、好ましくは２０Ｆ以上、より好ましくは５０Ｆ以上とし、こ
のような形状の酸化物半導体領域３０８を用いて形成されるトランジスタ（図１の容量用
スイッチング素子１０６に相当する）のチャネル長は１０Ｆ以上、好ましくは２０Ｆ以上
、より好ましくは５０Ｆ以上とできる。

図７（Ｃ）の場合は、酸化物半導体領域３０８の一端から他端までの長さは約１７Ｆであ
る。このようにチャネル長を大きくすることにより、短チャネル効果によるオフ特性の低
下を抑制できる。

酸化物半導体層の上には、図７（Ｄ）に示すように第４層配線が設けられる。第４層配線
の一部は、ゲート配線３０９、容量配線３１０となる。ゲート配線３０９の一部は、図１
の容量用スイッチング素子１０６のゲート電極となる。なお、ゲート配線３０９には信号
Ｓｉｇ３が供給される。また、容量配線３１０はソース電極３０７の一部と重なって図１
の容量素子１０５の一部となる。図７（Ｄ）の場合、容量素子の電極面積（２つの電極が
重なっている部分の面積）は２８Ｆ^２である。なお、容量配線３１０には電位ＶＥが供給
される。

図８には、図７の一点鎖線Ｘ−Ｙに沿った記憶素子３００の断面構造を模式的に示す。な
お、図８のハッチングが図７と同じ場合には、図８においても同じものを指し示すものと
する。

図８（Ａ）は、図７（Ｂ）の段階での断面構造を示す。半導体ウェハ表面にＳＴＩ３１１
、ｎ型領域、ｐ型領域さらには、第１層配線、第２層配線で回路（例えば、ＶＨ配線３０
１やＳｉｇ１配線３０２）が形成される。ｎ型領域、ｐ型領域、第１層配線と第２層配線
との間には、層間絶縁物３１２が設けられ、それらの間に電気的な接続が必要な場合には
コンタクトプラグ３１３が設けられる。さらに上層には、第３層配線によってドレイン電
極３０６とソース電極３０７が埋め込み絶縁物３１４に埋め込まれた状態で設けられる。

図８（Ｂ）は、図７（Ｄ）の段階での断面構造を示す。図８（Ａ）で説明した構造物の上
に、さらに酸化物半導体層（酸化物半導体領域３０８等）とゲート絶縁物３１５、および
第４層配線（ゲート配線３０９や容量配線３１０）を形成する。ここで、酸化物半導体層
の厚さは１ｎｍ乃至３０ｎｍ、好ましくは１ｎｍ乃至１０ｎｍ、ゲート絶縁物３１５の厚
さは２ｎｍ乃至３０ｎｍ、好ましくは５ｎｍ乃至１０ｎｍとするとよい。

また、特許文献３のように、酸化物半導体層に接して適切な１つあるいは複数の仕事関数
が大きな材料が接するように構成してもよい。このようにすると、酸化物半導体層を空乏
化することができ、オフ抵抗を高める上で効果がある。

本実施の形態においては酸化物半導体層の品質が重視されるので、高純度化された酸化物
半導体（膜）を用いるとよい。そのような酸化物半導体（膜）の作製方法の詳細は実施の
形態９で説明する。

次いで、図１（Ａ）に示す記憶素子の動作の一例について説明する。なお、以下の説明以
外の方法で記憶素子を動作させることもできる。

まず、データの書き込み時において、スイッチング素子１０３はオン、スイッチング素子
１０４はオフ、容量用スイッチング素子１０６はオフとする。そして、第１のノードに電
位ＶＤＤを与え、第２のノードに電位ＶＳＳを与える。

記憶素子１００に与えられる信号ＩＮの電位は、スイッチング素子１０３を介して第１の
位相反転素子１０１の入力端子に与えられるので、第１の位相反転素子１０１の出力端子
は、信号ＩＮの電位の位相が反転した電位になる。そして、スイッチング素子１０４をオ
ンにし、第１の位相反転素子１０１の入力端子と第２の位相反転素子１０２の出力端子と
を接続することで、第１の位相反転素子１０１および第２の位相反転素子１０２にデータ
が書き込まれる。

次いで、入力されたデータの保持を、第１の位相反転素子１０１および第２の位相反転素
子１０２によっておこなう場合、スイッチング素子１０４をオン、容量用スイッチング素
子１０６をオフの状態にしたままで、スイッチング素子１０３をオフにする。スイッチン
グ素子１０３をオフにすることで、入力されたデータは、第１の位相反転素子１０１およ
び第２の位相反転素子１０２によって保持される。このとき、第１のノードに電位ＶＤＤ
を与え、第２のノードに電位ＶＳＳを与えることで、第１のノードと第２のノード間に電
源電圧が印加されている状態を維持する。

そして、第１の位相反転素子１０１の出力端子の電位には、第１の位相反転素子１０１お
よび第２の位相反転素子１０２によって保持されているデータが反映されている。よって
、この電位を読み取ることで、データを記憶素子１００から読み出すことができる。

なお、データの保持時における消費電力を削減するために、入力されたデータの保持を、
容量素子１０５においておこなう場合には、まず、スイッチング素子１０３はオフ、スイ
ッチング素子１０４はオンとしたまま、容量用スイッチング素子１０６をオンとする。そ
して、容量用スイッチング素子１０６を介して、第１の位相反転素子１０１および第２の
位相反転素子１０２によって保持されているデータの値に見合った量の電荷が容量素子１
０５に蓄積されることで、容量素子１０５へのデータの書き込みがおこなわれる。

容量素子１０５にデータが記憶された後、容量用スイッチング素子１０６をオフにするこ
とで、容量素子１０５に記憶されたデータは保持される。容量用スイッチング素子１０６
をオフにした後は、第１のノードと第２のノードとを共に、例えば、電位ＶＳＳあるいは
後述するプリチャージ電位とする。特に、第１のノードと第２のノードとを共にプリチャ
ージ電位とすることが好ましい。これについては後述する。なお、容量素子１０５にデー
タが記憶された後は、スイッチング素子１０４をオフにしてもよい。

このように、入力されたデータの保持を容量素子１０５においておこなう場合は、第１の
ノードと第２のノード間に電源電圧を印加する必要がないので、第１の位相反転素子１０
１が有するｐチャネル型トランジスタ１０７およびｎチャネル型トランジスタ１０８、或
いは、第２の位相反転素子１０２が有するｐチャネル型トランジスタ１０９およびｎチャ
ネル型トランジスタ１１０を介して、第１のノードと第２のノードの間に流れるオフ電流
を限りなく０にすることができる。

したがって、データの保持時における記憶素子のオフ電流に起因する消費電力を大幅に削
減することができ、記憶装置、延いては記憶装置を用いた信号処理回路全体の、消費電力
を低く抑えることが可能となる。

また、容量用スイッチング素子１０６に用いられているトランジスタは、高純度化された
酸化物半導体をチャネル形成領域に用いているので、そのオフ電流密度を、１００ｚＡ／
μｍ以下、好ましくは１０ｚＡ／μｍ以下、より好ましくは１ｚＡ／μｍ以下にすること
ができる。

加えて、長チャネルかつ狭チャネルのトランジスタであれば、オフ電流は１ｚＡ以下とな
る。その結果、このトランジスタを用いた容量用スイッチング素子１０６がオフである時
、容量素子１０５に蓄積された電荷は殆ど放電しないため、データは保持される。

次に、容量素子１０５に記憶されているデータを第１の位相反転素子１０１および第２の
位相反転素子１０２に移す方法（データを回復する方法）について説明する。

以下では、理解を助けるために電位に関して具体的な数値を挙げるが、もちろん、この数
値以外の電位も適宜、適用できる。ここでは、ハイレベルの電位ＶＤＤを＋１Ｖ、ローレ
ベルの電位ＶＳＳを０Ｖ、プリチャージ電位を＋０．５Ｖとする。データを回復する方法
は、少なくとも以下の３つの段階を経ることが必要である。なお、本実施の形態では、下
記の過程において、電位ＶＥは０Ｖに固定する。

＜プリチャージ＞
第１の位相反転素子１０１および第２の位相反転素子１０２の入力端子および出力端子の
電位をプリチャージ電位である＋０．５Ｖにする。そのためには、第１のノードの電位、
第２のノードの電位を＋０．５Ｖとする。

また、信号ＩＮや信号ＯＵＴもプリチャージ電位とするか、フローティング電位とする。
好ましくは記憶素子１００を有する記憶装置に接続する全ての端子の電位をプリチャージ
電位としたのち、フローティングとする。

信号ＩＮや信号ＯＵＴをフローティングとする場合は、スイッチング素子１０３をオフと
する。なお、容量用スイッチング素子１０６はオフを維持する。また、スイッチング素子
１０４はオフとしてもオンとしてもよい。数ｍ秒乃至数秒経過後には、第１の位相反転素
子１０１の入力端子の電位と第２の位相反転素子１０２の出力端子の電位は＋０．５Ｖと
なる。

上述のように、容量素子１０５にデータを移した後、第１のノードの電位、第２のノード
の電位を共にプリチャージ電位にしておけば、この時点での電位の変更は不要であり、そ
のまま次の電荷放出の過程に進むことができる。

なお、電荷放出の過程の直前においては、第１の位相反転素子１０１および第２の位相反
転素子１０２の入力端子の電位は保持されていた電位を反映したものとなっていることが
あるが、実用上の問題はない。

例えば、第１の位相反転素子１０１および第２の位相反転素子１０２が非アクティブとな
る前の第１の位相反転素子１０１および第２の位相反転素子１０２の入力端子の電位が、
それぞれ＋１Ｖおよび０Ｖであれば、電荷放出の過程の直前においては、それぞれ、＋０
．５Ｖ以上、＋０．５Ｖ以下である。例えば、それぞれ、＋０．６Ｖおよび＋０．４Ｖで
あったり、それぞれ、＋０．５１Ｖおよび＋０．４９Ｖであったりする。

プリチャージ電位と電荷放出の過程の直前の電位との差は、非アクティブとなっている期
間に依存し、期間が短ければ、非アクティブとなる前の電位により近くなる。しかし、い
ずれにしても、電荷放出の過程の直前の第１の位相反転素子１０１あるいは第２の位相反
転素子１０２の入力端子の電位は、保持されていたデータと見合う電位であり、また、そ
の後の電荷放出の影響によってデータが反転することはない。

＜電荷放出＞
次に、容量用スイッチング素子１０６をオンとする。すると、容量用スイッチング素子１
０６に接続する回路の電位が変動する。一方、容量用スイッチング素子１０６に接続して
いない回路の電位はほとんど変化しない。なお、この操作の前（好ましくはプリチャージ
の操作の前）にスイッチング素子１０４はオンとしておくことが望ましい。

この電位の変動は、容量素子１０５の容量と、容量用スイッチング素子１０６を含む容量
用スイッチング素子１０６に接続する回路の容量（以下、寄生容量という、ただし、容量
素子１０５の容量を除く）等によって決定される。容量素子１０５の容量が寄生容量より
大きいほど、電位の変動が大きくなる。しかしながら、一般に寄生容量は容量素子１０５
に対して無視できるほど小さいものではなく、通常は、容量素子の１／３以上となる。

例えば、図７に示す容量素子は２８Ｆ^２の面積であるが、Ｆ＝３０ｎｍ、誘電体として厚
さ１０ｎｍの酸化シリコンを用いた場合の容量は約０．０９ｆＦである。これに対し、寄
生容量は０．１ｆＦ程度となることが推定される。すなわち、寄生容量が容量素子の容量
と同程度となる。また、図７のようにチャネル長の大きなトランジスタを容量用スイッチ
ング素子として用いる場合には、そのゲート容量（上記の場合、容量素子の容量の６１％
程度）の影響も無視できない。

その場合、例えば、容量素子１０５にハイレベルなデータが保持されていた（すなわち、
＋１Ｖの電位が保たれていた）として、容量用スイッチング素子１０６のゲートの電位を
＋２Ｖとして、容量用スイッチング素子１０６をオンとし、容量素子１０５に保持されて
いる電荷を第１の位相反転素子１０１に放出すると、容量用スイッチング素子１０６に接
続する回路の電位は＋１．０２Ｖ程度となる。これは、容量用スイッチング素子１０６の
ゲートに＋２Ｖの電位がかかっていることが大きく影響している。

また、容量素子１０５にローレベルなデータが保持されていた（すなわち、０Ｖの電位が
保たれていた）場合であっても、容量用スイッチング素子１０６をオンとし、容量素子１
０５に保持されている電荷を第１の位相反転素子１０１に放出すると、容量用スイッチン
グ素子１０６に接続する回路の電位は＋０．６５Ｖ程度とプリチャージ電位より高くなる
。これも、容量用スイッチング素子１０６のゲートに＋２Ｖの電位がかかっていることが
大きく影響している。

このように容量用スイッチング素子１０６のゲート容量が無視できない大きさである場合
（具体的には容量素子１０５の容量の３０％以上である場合）には容量用スイッチング素
子１０６のゲートの電位がかく乱要因となるため、電荷放出後は、容量用スイッチング素
子１０６をオフとすることが望ましい。また、容量用スイッチング素子１０６のゲート容
量は容量素子１０５の容量の２倍以下であることが望ましい。

容量用スイッチング素子１０６をオフとした場合は、容量用スイッチング素子１０６のゲ
ート容量の影響は消滅するため、例えば、容量素子１０５にハイレベルなデータが保持さ
れていた場合には、第１の位相反転素子１０１の入力端子の電位はプリチャージ電位＋０
．５Ｖより高い＋０．７５Ｖ程度となり、ローレベルなデータが保持されていた場合には
、プリチャージ電位より低い＋０．２８Ｖ程度とする。

なお、ここで、プリチャージ電位が０Ｖであったとすると、それぞれ０．４９Ｖ、０．０
２Ｖとなり、いずれも第２の位相反転素子１０２の入力端子の電位（プリチャージ電位で
ある０Ｖ）より高くなり、その後の増幅作用でエラーを発生することとなるので、プリチ
ャージ電位を適切に選択することが必要とされる。

＜増幅＞
次に、第１のノードの電位を＋０．５Ｖから＋１Ｖに、第２のノードの電位を＋０．５Ｖ
から０Ｖにする。電位の変化は第１のノードと第２のノードで対称的になるようにおこな
うことが望ましく、また、エラーの確率を低くするためには可能な限り時間をかけておこ
なうことが好ましい。

この過程によって、第１の位相反転素子の入力端子の電位と第２の位相反転素子の入力端
子の電位の差が増幅される。増幅の際のエラーは、電位の差が小さいほど、また、増幅の
時間が短いほど起こりやすくなる。電源の回復の操作は通常のメモリのクロック周波数に
比較するとはるかに長い時間が許容されるので、時間をかけて増幅することにより電位の
差がわずかであっても、エラーの確率を十分に低くできる。

以上では、容量用スイッチング素子１０６として、高純度化された酸化物半導体を用いた
薄膜トランジスタを使用する例を示したが、アモルファスシリコン、ポリシリコン、微結
晶シリコン等を用いた薄膜トランジスタを用いてもよい。

その場合は、オフ電流が、高純度化された酸化物半導体を用いた薄膜トランジスタより大
きくなるので、データを保持する時間は短くなる。しかしながら、定期的にデータを第１
の位相反転素子１０１および第２の位相反転素子１０２に出力し、その後、データを容量
素子１０５に戻す操作を繰り返すこと（リフレッシュ）により、データを保持し続けるこ
とができる。

なお、この場合のリフレッシュは、ＤＲＡＭの場合のリフレッシュとは異なり、１つのチ
ップ内のリフレッシュが必要とされる全ての記憶素子において同時におこなうことができ
る。そのため、１つのチップにおいてリフレッシュに要する時間は極めて短い。もちろん
、チップ内の記憶素子のブロックごとに順次、リフレッシュしてもよい。

（実施の形態２）
本実施の形態では、本発明の記憶装置が有する記憶素子の、別の一例について説明する。
図３（Ａ）に、本実施の形態の記憶素子の回路図を示す。

図３（Ａ）に示す記憶素子１２０は、入力された信号の位相を反転させて出力する第１の
位相反転素子１０１および第２の位相反転素子１０２と、スイッチング素子１０３と、ス
イッチング素子１０４と、容量素子１０５と、容量用スイッチング素子１０６とを、少な
くとも有する。

また、記憶素子１２０は、スイッチング素子１１１も有する。スイッチング素子１１１は
、第２の位相反転素子１０２の入力端子とプリチャージ電位ＶＰを供給するノードとの間
に接続され、信号Ｓｉｇ４により制御される。

記憶素子１２０に入力されたデータを含む信号ＩＮは、スイッチング素子１０３を介して
第１の位相反転素子１０１の入力端子に与えられる。第１の位相反転素子１０１の出力端
子は、第２の位相反転素子１０２の入力端子に接続されている。第２の位相反転素子１０
２の出力端子は、スイッチング素子１０４を介して、第１の位相反転素子１０１の入力端
子に接続されている。第１の位相反転素子１０１の出力端子または第２の位相反転素子１
０２の入力端子の電位は、信号ＯＵＴとして後段の記憶素子、或いは他の回路に出力され
る。

容量素子１０５は、記憶素子１２０に入力された信号ＩＮのデータを必要に応じて記憶で
きるように、スイッチング素子１０３および容量用スイッチング素子１０６を介して、記
憶素子１２０の入力端子、すなわち信号ＩＮの電位が与えられるノードに接続されている
。具体的に、容量素子１０５は、一対の電極間に誘電体を有するコンデンサであり、その
一方の電極は、容量用スイッチング素子１０６を介して第１の位相反転素子１０１の入力
端子に接続され、他方の電極には接地電位などの電位ＶＥが与えられているノードに接続
されている。

なお、図３（Ａ）では、第１の位相反転素子１０１、第２の位相反転素子１０２としてイ
ンバータを用いる例を示しているが、第１の位相反転素子１０１または第２の位相反転素
子１０２として、インバータの他に、クロックドインバータを用いることもできる。

また、容量用スイッチング素子１０６は、高純度化された酸化物半導体をチャネル形成領
域に有するトランジスタを用いている。容量用スイッチング素子１０６は、実施の形態１
の容量用スイッチング素子１０６と同様に、第１の位相反転素子１０１および第２の位相
反転素子１０２の上方に酸化物半導体を用いて形成し、そのチャネル長を１０Ｆ以上、好
ましくは２０Ｆ以上、より好ましくは５０Ｆ以上とするとよい。

なお、記憶素子１２０は、必要に応じて、ダイオード、抵抗素子、インダクタ、キャパシ
タなどのその他の回路素子を、さらに有していてもよい。

次いで、図３（Ａ）で示した記憶素子の、より具体的な回路図の一例を、図３（Ｂ）に示
す。図３（Ｂ）に示す記憶素子１２０は、第１の位相反転素子１０１、第２の位相反転素
子１０２、スイッチング素子１０３、スイッチング素子１０４、容量素子１０５、容量用
スイッチング素子１０６、スイッチング素子１１１を少なくとも有しており、これら回路
素子の接続構成は図３（Ａ）と同じである。また、図３（Ｂ）において第１の位相反転素
子１０１および第２の位相反転素子１０２の詳細は実施の形態１と同様である。

また、図３（Ｂ）では、スイッチング素子１０３として１つのトランジスタを用いている
場合を例示しており、このトランジスタは、そのゲート電極に与えられる信号Ｓｉｇ１に
よりスイッチングが制御される。また、スイッチング素子１０４として１つのトランジス
タを用いている場合を例示しており、このトランジスタは、そのゲート電極に与えられる
信号Ｓｉｇ２によりスイッチングが制御される。さらに、スイッチング素子１１１として
１つのトランジスタを用いている場合を例示しており、このトランジスタは、そのゲート
電極に与えられる信号Ｓｉｇ４によりスイッチングが制御される。

なお、図３（Ｂ）では、スイッチング素子１０３、スイッチング素子１０４、スイッチン
グ素子１１１が、それぞれトランジスタを一つだけ有する構成を示しているが、本発明は
この構成に限定されない。本発明の一態様では、スイッチング素子１０３またはスイッチ
ング素子１０４、スイッチング素子１１１が、トランジスタを複数有していてもよい。

スイッチング素子１０３、スイッチング素子１０４、スイッチング素子１１１が、スイッ
チング素子として機能するトランジスタを複数有している場合、これらの複数のトランジ
スタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列と並列が組
み合わされて接続されていてもよい。

また、図３（Ｂ）では、容量用スイッチング素子１０６として、酸化物半導体をチャネル
形成領域に有するトランジスタを用いており、このトランジスタは、そのゲート電極に与
えられる信号Ｓｉｇ３によりスイッチングが制御される。容量用スイッチング素子１０６
に用いるトランジスタは、高純度化された酸化物半導体をチャネル形成領域に有するため
、そのオフ電流は、上述したとおり著しく低い。

そして、図３（Ｂ）では、容量用スイッチング素子１０６がトランジスタを一つだけ有す
る構成を示しているが、本発明はこの構成に限定されない。本発明の一態様では、容量用
スイッチング素子１０６が、トランジスタを複数有していてもよい。容量用スイッチング
素子１０６が、スイッチング素子として機能するトランジスタを複数有している場合、こ
れらの複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよ
いし、直列と並列が組み合わされて接続されていてもよい。

また、本実施の形態では、少なくとも、容量用スイッチング素子１０６において、スイッ
チング素子として用いられるトランジスタが、化合物半導体、例えば、高純度化された酸
化物半導体をチャネル形成領域に有する。

一方、第１の位相反転素子１０１、第２の位相反転素子１０２、スイッチング素子１０３
、スイッチング素子１０４、スイッチング素子１１１に用いられるトランジスタは、酸化
物半導体以外の、非晶質、微結晶、多結晶、または単結晶の、シリコン、またはゲルマニ
ウムなどの半導体を用いることができる。また、これらのトランジスタは、薄膜の半導体
膜を用いて作製されてもよいし、バルクの半導体ウェハを用いて作製されてもよい。

酸化物半導体膜を用いたｐチャネル型トランジスタを作製することが可能であれば、記憶
素子内の全てのトランジスタの活性層に酸化物半導体膜を用い、プロセスを簡略化するこ
ともできる。

次いで、図３（Ａ）または図３（Ｂ）に示す記憶素子の動作の一例について説明する。な
お、以下の説明以外の方法で記憶素子を動作させることもできる。データの書き込み、第
１の位相反転素子１０１および第２の位相反転素子１０２によるデータの保持、入力され
たデータの容量素子１０５での保持をおこなうにはスイッチング素子１１１をオフとする
。以上の動作は実施の形態１と同様であるので省略する。

容量素子１０５に記憶されているデータを回復する場合は、実施の形態１と同様に、プリ
チャージ、電荷放出、増幅という段階を経る。このうち、プリチャージの過程の一部は実
施の形態１と異なる。本実施の形態の記憶素子１２０においては、少なくとも信号ＩＮ、
第１のノード、第２のノードをプリチャージ電位とする。

そして、スイッチング素子１０３、スイッチング素子１０４、スイッチング素子１１１を
オンとする。この結果、第１の位相反転素子１０１の入力端子はもちろん、第２の位相反
転素子１０２の入力端子および出力端子も速やかに（１μ秒以内に）プリチャージ電位と
することができる。

その後、スイッチング素子１０３をオフとする。電荷放出、増幅は実施の形態１で示した
とおりにおこなえばよい。

図２に示す従来の記憶素子２００は、通常、他の複数の記憶素子と直列に接続して利用さ
れる。このことは図３に示す従来の記憶素子１２０でも同様である。以下では例として、
図３に示す記憶素子１２０と同等な回路構成を有する２つの記憶素子１２０ａ、記憶素子
１２０ｂが直列に接続された回路の動作例について図１０および図１１を用いて説明する
。

なお、図１０および図１１では、オンであるトランジスタやアクティブである位相反転回
路には、それらの記号に丸印を重ね、オフであるトランジスタやアクティブでない位相反
転回路には、それらの記号に×印を重ねて表記する。

＜図１０（Ａ）＞
最初に記憶素子１２０ａ、記憶素子１２０ｂにそれぞれデータが保持されているものとす
る。ここでは、記憶素子１２０ａの第１の位相反転素子の入力端子の電位が＋１Ｖ、出力
端子の電位が０Ｖ、記憶素子１２０ｂの第１の位相反転素子の入力端子の電位が０Ｖ、出
力端子の電位が＋１Ｖであるとする。

このとき、スイッチング素子１０３ａ、スイッチング素子１０３ｂ、容量用スイッチング
素子１０６ａ、容量用スイッチング素子１０６ｂ、スイッチング素子１１１ａ、スイッチ
ング素子１１１ｂはオフであり、スイッチング素子１０４ａ、スイッチング素子１０４ｂ
はオンである。

＜図１０（Ｂ）＞
容量用スイッチング素子１０６ａ、容量用スイッチング素子１０６ｂをオンとする。この
結果、容量素子１０５ａ、容量素子１０５ｂに、それぞれ、記憶素子１２０ａ、記憶素子
１２０ｂのデータに応じた電荷が蓄積される。

＜図１０（Ｃ）＞
その後、スイッチング素子１０４ａ、スイッチング素子１０４ｂ、容量用スイッチング素
子１０６ａ、容量用スイッチング素子１０６ｂをオフとする。また、記憶素子１２０ａ、
記憶素子１２０ｂの第１の位相反転素子、第２の位相反転素子の第１のノードおよび第２
のノードを等電位とする。例えば、プリチャージ電位である＋０．５Ｖとする。なお、ス
イッチング素子１０４ａ、スイッチング素子１０４ｂはオンのままでもよい。

以上で、記憶素子１２０ａと記憶素子１２０ｂの第１の位相反転素子と第２の位相反転素
子は非アクティブとなるが、記憶素子１２０ａと記憶素子１２０ｂの第１の位相反転素子
と第２の位相反転素子に保持されていたデータは容量素子１０５ａ、容量素子１０５ｂで
保持することができる。

＜図１１（Ａ）＞
プリチャージをおこなう。そのためには、少なくとも記憶素子１２０ａの第１の位相反転
素子の入力端子の電位をプリチャージ電位である＋０．５Ｖとする。また、スイッチング
素子１０３ａ、スイッチング素子１０３ｂ、スイッチング素子１０４ａ、スイッチング素
子１０４ｂ、スイッチング素子１１１ａ、スイッチング素子１１１ｂをオンとする。

この結果、記憶素子１２０ａの第１の位相反転素子の入力端子だけでなく、記憶素子１２
０ａの第１の位相反転素子の出力端子、記憶素子１２０ｂの第１の位相反転素子の入力端
子と出力端子の電位もプリチャージ電位である＋０．５Ｖとなる。

＜図１１（Ｂ）＞
スイッチング素子１０３ａ、スイッチング素子１０３ｂ、スイッチング素子１１１ａ、ス
イッチング素子１１１ｂをオフとする。さらに、容量用スイッチング素子１０６ａ、容量
用スイッチング素子１０６ｂをオンとする。この結果、記憶素子１２０ａの第１の位相反
転素子の入力端子の電位および、記憶素子１２０ｂの第１の位相反転素子の入力端子の電
位が保持されていたデータに応じて変動する。

ここでは、記憶素子１２０ａの第１の位相反転素子の入力端子の電位は＋０．７Ｖに、記
憶素子１２０ｂの第１の位相反転素子の入力端子の電位は＋０．３Ｖになったとする。

＜図１１（Ｃ）＞
その後、記憶素子１２０ａ、記憶素子１２０ｂの第１の位相反転素子、第２の位相反転素
子の第１のノードおよび第２のノードを、それぞれ、＋１Ｖ、０Ｖとする。記憶素子１２
０ａ、記憶素子１２０ｂの第１の位相反転素子、第２の位相反転素子はアクティブとなり
、それぞれの入力端子の電位差を増幅する。すなわち、図１０（Ａ）の状態を再現できる
。

なお、以上では、容量用スイッチング素子として、高純度化された酸化物半導体を用いた
薄膜トランジスタを使用する例を示したが、アモルファスシリコン、ポリシリコン、微結
晶シリコン等を用いた薄膜トランジスタを用いてもよい。

本実施の形態で開示された事項は、他の実施の形態で開示された事項と適宜組み合わせて
実施することが可能である。

（実施の形態３）
本実施の形態では、本発明の記憶装置が有する記憶素子の、別の一例について説明する。
図４（Ａ）に、本実施の形態の記憶素子の回路図を、一例として示す。

図４（Ａ）に示す記憶素子１３０は、入力された信号の位相を反転させて出力する第１の
位相反転素子１０１および第２の位相反転素子１０２と、スイッチング素子１０３と、ス
イッチング素子１０４と、容量素子１０５と、容量用スイッチング素子１０６と、容量素
子１１２と、容量用スイッチング素子１１３とを、少なくとも有する。

記憶素子１３０に入力されたデータを含む信号ＩＮは、スイッチング素子１０３を介して
第１の位相反転素子１０１の入力端子に与えられる。第１の位相反転素子１０１の出力端
子は、第２の位相反転素子１０２の入力端子に接続されている。第２の位相反転素子１０
２の出力端子は、スイッチング素子１０４を介して、第１の位相反転素子１０１の入力端
子に接続されている。第１の位相反転素子１０１の出力端子または第２の位相反転素子１
０２の入力端子の電位は、信号ＯＵＴとして後段の記憶素子、或いは他の回路に出力され
る。

容量素子１０５は、記憶素子１３０に入力された信号ＩＮのデータを必要に応じて記憶で
きるように、スイッチング素子１０３および容量用スイッチング素子１０６を介して、記
憶素子１３０の入力端子、すなわち信号ＩＮの電位が与えられるノードに接続されている
。具体的に、容量素子１０５は、一対の電極間に誘電体を有するコンデンサであり、その
一方の電極は、容量用スイッチング素子１０６を介して第１の位相反転素子１０１の入力
端子に接続され、他方の電極には接地電位などの電位ＶＥが与えられているノードに接続
されている。

容量素子１１２は、容量素子１０５と同様に、記憶素子１３０に入力された信号ＩＮのデ
ータを必要に応じて記憶できるように、スイッチング素子１０３、第１の位相反転素子１
０１および容量用スイッチング素子１１３を介して、記憶素子１３０の入力端子、すなわ
ち信号ＩＮの電位が与えられるノードに接続されている。具体的に、容量素子１１２は、
一対の電極間に誘電体を有するコンデンサであり、その一方の電極は、容量用スイッチン
グ素子１１３を介して第１の位相反転素子１０１の出力端子に接続され、他方の電極には
接地電位などの電位ＶＥが与えられているノードに接続されている。

なお、図４（Ａ）では、第１の位相反転素子１０１、第２の位相反転素子１０２としてイ
ンバータを用いる例を示しているが、第１の位相反転素子１０１または第２の位相反転素
子１０２として、インバータの他に、クロックドインバータを用いることもできる。

また、容量用スイッチング素子１０６および容量用スイッチング素子１１３は、高純度化
された酸化物半導体をチャネル形成領域に有するトランジスタを用いている。容量用スイ
ッチング素子１０６および容量用スイッチング素子１１３は、実施の形態１の容量用スイ
ッチング素子１０６と同様に、第１の位相反転素子１０１および第２の位相反転素子１０
２の上方に酸化物半導体を用いて形成し、そのチャネル長を１０Ｆ以上、好ましくは２０
Ｆ以上、より好ましくは５０Ｆ以上とするとよい。

なお、記憶素子１３０は、必要に応じて、ダイオード、抵抗素子、インダクタ、キャパシ
タなどのその他の回路素子を、さらに有していてもよい。

次いで、図４（Ａ）で示した記憶素子の、より具体的な回路図の一例を、図４（Ｂ）に示
す。図４（Ｂ）に示す記憶素子１３０は、第１の位相反転素子１０１、第２の位相反転素
子１０２、スイッチング素子１０３、スイッチング素子１０４、容量素子１０５、容量用
スイッチング素子１０６、容量素子１１２、容量用スイッチング素子１１３を少なくとも
有しており、これら回路素子の接続構成は図４（Ａ）と同じである。また、図４（Ｂ）に
おいて第１の位相反転素子１０１および第２の位相反転素子１０２の詳細は実施の形態１
と同様である。

また、図４（Ｂ）では、スイッチング素子１０３として１つのトランジスタを用いている
場合を例示しており、このトランジスタは、そのゲート電極に与えられる信号Ｓｉｇ１に
よりスイッチングが制御される。また、スイッチング素子１０４として１つのトランジス
タを用いている場合を例示しており、このトランジスタは、そのゲート電極に与えられる
信号Ｓｉｇ２によりスイッチングが制御される。

なお、図４（Ｂ）では、スイッチング素子１０３、スイッチング素子１０４が、それぞれ
トランジスタを一つだけ有する構成を示しているが、本発明はこの構成に限定されない。
本発明の一態様では、スイッチング素子１０３またはスイッチング素子１０４が、トラン
ジスタを複数有していてもよい。スイッチング素子１０３またはスイッチング素子１０４
が、スイッチング素子として機能するトランジスタを複数有している場合、これらの複数
のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列
と並列が組み合わされて接続されていてもよい。

また、図４（Ｂ）では、容量用スイッチング素子１０６として、酸化物半導体をチャネル
形成領域に有するトランジスタを用いており、このトランジスタは、そのゲート電極に与
えられる信号Ｓｉｇ３によりスイッチングが制御される。容量用スイッチング素子１０６
に用いるトランジスタは、高純度化された酸化物半導体をチャネル形成領域に有するため
、そのオフ電流は、上述したとおり著しく低い。

また、図４（Ｂ）では、容量用スイッチング素子１１３として、酸化物半導体をチャネル
形成領域に有するトランジスタを用いており、このトランジスタは、そのゲート電極に与
えられる信号Ｓｉｇ５によりスイッチングが制御される。容量用スイッチング素子１１３
に用いるトランジスタは、高純度化された酸化物半導体をチャネル形成領域に有し、かつ
、チャネル長が十分に長いため、そのオフ電流は、上述したとおり著しく低い。

なお、信号Ｓｉｇ３と信号Ｓｉｇ５は独立して制御されてもよいが、容量用スイッチング
素子１０６および容量用スイッチング素子１１３は、いずれも電源を停止する前とデータ
を回復するときにほぼ同じタイミングで動作するため、同期して制御するようにしてもよ
い。この場合、回路構成も単純化されるため好ましい。

そして、図４（Ｂ）では、容量用スイッチング素子１０６または容量用スイッチング素子
１１３がトランジスタを一つだけ有する構成を示しているが、本発明はこの構成に限定さ
れない。本発明の一態様では、容量用スイッチング素子１０６または容量用スイッチング
素子１１３が、トランジスタを複数有していてもよい。容量用スイッチング素子１０６ま
たは容量用スイッチング素子１１３が、スイッチング素子として機能するトランジスタを
複数有している場合、これらの複数のトランジスタは並列に接続されていてもよいし、直
列に接続されていてもよいし、直列と並列が組み合わされて接続されていてもよい。

また、本実施の形態では、少なくとも、容量用スイッチング素子１０６または容量用スイ
ッチング素子１１３において、スイッチング素子として用いられるトランジスタが、化合
物半導体、例えば、高純度化された酸化物半導体をチャネル形成領域に有する。

一方、第１の位相反転素子１０１、第２の位相反転素子１０２、スイッチング素子１０３
、スイッチング素子１０４に用いられるトランジスタは、酸化物半導体以外の、非晶質、
微結晶、多結晶、または単結晶の、シリコン、またはゲルマニウムなどの半導体を用いる
ことができる。

また、これらのトランジスタは、薄膜の半導体膜を用いて作製してもよいし、バルクの半
導体ウェハを用いて作製してもよい。酸化物半導体膜を用いたｐチャネル型トランジスタ
を作製することが可能であれば、記憶素子内の全てのトランジスタの活性層に酸化物半導
体膜を用い、プロセスを簡略化することもできる。

次いで、図４（Ａ）または図４（Ｂ）に示す記憶素子の動作の一例について説明する。な
お、以下の説明以外の方法で記憶素子を動作させることもできる。

まず、データの書き込み時において、スイッチング素子１０３はオン、スイッチング素子
１０４はオフ、容量用スイッチング素子１０６はオフ、容量用スイッチング素子１１３は
オフとする。そして、第１のノードに電位ＶＤＤを与え、第２のノードに電位ＶＳＳを与
えることで、第１のノードと第２のノード間に電源電圧が印加される。

記憶素子１３０に与えられる信号ＩＮの電位は、スイッチング素子１０３を介して第１の
位相反転素子１０１の入力端子に与えられるので、第１の位相反転素子１０１の出力端子
は、信号ＩＮの電位の位相が反転した電位になる。そして、スイッチング素子１０４をオ
ンにし、第１の位相反転素子１０１の入力端子と第２の位相反転素子１０２の出力端子と
を接続することで、第１の位相反転素子１０１および第２の位相反転素子１０２にデータ
が書き込まれる。

次いで、入力されたデータの保持を、第１の位相反転素子１０１および第２の位相反転素
子１０２によっておこなう場合、スイッチング素子１０４をオン、容量用スイッチング素
子１０６をオフ、容量用スイッチング素子１１３をオフの状態にしたままで、スイッチン
グ素子１０３をオフにする。

スイッチング素子１０３をオフにすることで、入力されたデータは、第１の位相反転素子
１０１および第２の位相反転素子１０２によって保持される。このとき、第１のノードに
電位ＶＤＤを与え、第２のノードに電位ＶＳＳを与えることで、第１のノードと第２のノ
ード間に電源電圧が印加されている状態を維持する。

そして、第１の位相反転素子１０１の出力端子の電位には、第１の位相反転素子１０１お
よび第２の位相反転素子１０２によって保持されているデータが反映されている。よって
、上記電位を読み取ることで、データを記憶素子１３０から読み出すことができる。

なお、データの保持時における消費電力を削減するために、入力されたデータの保持を、
容量素子１０５、容量素子１１２においておこなう場合は、スイッチング素子１０３をオ
フ、スイッチング素子１０４をオン、容量用スイッチング素子１０６をオン、容量用スイ
ッチング素子１１３をオンとする。

そして、容量用スイッチング素子１０６を介して、第１の位相反転素子１０１および第２
の位相反転素子１０２に保持されているデータの値に見合った量の電荷が、容量素子１０
５に蓄積されることで、容量素子１０５へのデータの書き込みがおこなわれる。また、容
量用スイッチング素子１１３を介して、第１の位相反転素子１０１および第２の位相反転
素子１０２に保持されているデータの値に見合った量の電荷が、容量素子１１２に蓄積さ
れることで、容量素子１１２へのデータの書き込みがおこなわれる。

容量素子１０５にデータが記憶された後、容量用スイッチング素子１０６をオフにするこ
とで、容量素子１０５に記憶されたデータは保持される。また、容量素子１１２にデータ
が記憶された後、容量用スイッチング素子１１３をオフにすることで、容量素子１１２に
記憶されたデータは保持される。容量用スイッチング素子１０６、容量用スイッチング素
子１１３をオフにした後は、第１のノードと第２のノードとに、例えば電位ＶＳＳを与え
て等電位とすることで、第１のノードと第２のノード間の電源電圧の印加を停止する。

このように、入力されたデータの保持を容量素子１０５および容量素子１１２においてお
こなう場合は、第１のノードと第２のノード間に電源電圧を印加する必要がないので、第
１の位相反転素子１０１が有するｐチャネル型トランジスタ１０７およびｎチャネル型ト
ランジスタ１０８、或いは、第２の位相反転素子１０２が有するｐチャネル型トランジス
タ１０９およびｎチャネル型トランジスタ１１０を介して、第１のノードと第２のノード
の間に流れるオフ電流を、限りなく０にすることができる。

したがって、保持時における記憶素子のオフ電流に起因する消費電力を大幅に削減するこ
とができ、記憶装置、延いては記憶装置を用いた信号処理回路全体の、消費電力を低く抑
えることが可能となる。

また、容量用スイッチング素子１０６および容量用スイッチング素子１１３に用いられて
いるトランジスタは、高純度化された酸化物半導体をチャネル形成領域に用いているので
、そのオフ電流密度を、１００ｚＡ／μｍ以下、好ましくは１０ｚＡ／μｍ以下、より好
ましくは１ｚＡ／μｍ以下にすることができる。

よって、高純度化された酸化物半導体膜を活性層として用いたトランジスタは、オフ電流
が、結晶性を有するシリコンを用いたトランジスタに比べて著しく低い。その結果、上記
トランジスタを用いた容量用スイッチング素子１０６がオフである時、容量素子１０５に
蓄積された電荷は殆ど放電しないため、データは保持される。また、上記トランジスタを
用いた容量用スイッチング素子１１３がオフである時、容量素子１１２に蓄積された電荷
は殆ど放電しないため、データは保持される。

なお、容量素子１０５および容量素子１１２に記憶されているデータを回復する場合は、
実施の形態１と同様に、プリチャージ、電荷放出、増幅という段階を経る。本実施の形態
の記憶素子では、第１の位相反転素子１０１と第２の位相反転素子１０２のそれぞれに容
量用スイッチング素子１０６および容量用スイッチング素子１１３と容量素子１０５およ
び容量素子１１２が設けられており、回路の特性上、それぞれの容量素子には異なるデー
タ（一方がハイであれば他方がローとなるようなデータ）が保持されている。

したがって、プリチャージ電位に関わらず、第１の位相反転素子１０１の入力端子と第２
の位相反転素子１０２の入力端子の間には、常にデータに応じた電位差が生じる。そのた
め、プリチャージ電位に関する制約は実施の形態１に比較すると少ない。例えば、プリチ
ャージ電位を０Ｖとできる。ただし、増幅を短時間でおこなうには、適切な電位にプリチ
ャージするとよい。

プリチャージ終了後、スイッチング素子１０３をオフとする。電荷放出、増幅は実施の形
態１で示したとおりにおこなえばよい。なお、以上では、容量用スイッチング素子１０６
、容量用スイッチング素子１１３として、高純度化された酸化物半導体を用いた薄膜トラ
ンジスタを使用する例を示したが、アモルファスシリコン、ポリシリコン、微結晶シリコ
ン等を用いた薄膜トランジスタを用いてもよい。

（実施の形態４）
本実施の形態では、本発明の記憶装置が有する記憶素子の、別の一例について説明する。
図５（Ａ）に、本実施の形態の記憶素子の回路図を、一例として示す。

図５（Ａ）に示す記憶素子１４０は、入力された信号の位相を反転させて出力する第１の
位相反転素子１０１および第２の位相反転素子１０２と、スイッチング素子１０３と、ス
イッチング素子１０４と、容量素子１０５と、容量用スイッチング素子１０６とを、少な
くとも有する。

また、記憶素子１４０は、スイッチング素子１１４も有する。スイッチング素子１１４は
、第１の位相反転素子１０１の入力端子と第２の位相反転素子１０２の入力端子との間に
接続され、信号Ｓｉｇ６により制御される。

記憶素子１４０に入力されたデータを含む信号ＩＮは、スイッチング素子１０３を介して
第１の位相反転素子１０１の入力端子に与えられる。第１の位相反転素子１０１の出力端
子は、第２の位相反転素子１０２の入力端子に接続されている。第２の位相反転素子１０
２の出力端子は、スイッチング素子１０４を介して、第１の位相反転素子１０１の入力端
子に接続されている。第１の位相反転素子１０１の出力端子または第２の位相反転素子１
０２の入力端子の電位は、信号ＯＵＴとして後段の記憶素子、或いは他の回路に出力され
る。

容量素子１０５は、記憶素子１４０に入力された信号ＩＮのデータを必要に応じて記憶で
きるように、スイッチング素子１０３および容量用スイッチング素子１０６を介して、記
憶素子１４０の入力端子、すなわち信号ＩＮの電位が与えられるノードに接続されている
。具体的に、容量素子１０５は、一対の電極間に誘電体を有するコンデンサであり、その
一方の電極は、容量用スイッチング素子１０６を介して第１の位相反転素子１０１の入力
端子に接続され、他方の電極には接地電位などの電位ＶＥが与えられているノードに接続
されている。

なお、図５（Ａ）では、第１の位相反転素子１０１、第２の位相反転素子１０２としてイ
ンバータを用いる例を示しているが、第１の位相反転素子１０１または第２の位相反転素
子１０２として、インバータの他に、クロックドインバータを用いることもできる。

なお、記憶素子１４０は、必要に応じて、ダイオード、抵抗素子、インダクタ、キャパシ
タなどのその他の回路素子を、さらに有していてもよい。

次いで、図５（Ａ）で示した記憶素子の、より具体的な回路図の一例を、図５（Ｂ）に示
す。図５（Ｂ）に示す記憶素子１４０は、第１の位相反転素子１０１、第２の位相反転素
子１０２、スイッチング素子１０３、スイッチング素子１０４、容量素子１０５、容量用
スイッチング素子１０６、スイッチング素子１１４を少なくとも有しており、これら回路
素子の接続構成は図５（Ａ）と同じである。また、図５（Ｂ）において第１の位相反転素
子１０１および第２の位相反転素子１０２の詳細は実施の形態１と同様である。

また、図５（Ｂ）では、スイッチング素子１０３として１つのトランジスタを用いている
場合を例示しており、このトランジスタは、そのゲート電極に与えられる信号Ｓｉｇ１に
よりスイッチングが制御される。また、スイッチング素子１０４として１つのトランジス
タを用いている場合を例示しており、このトランジスタは、そのゲート電極に与えられる
信号Ｓｉｇ２によりスイッチングが制御される。さらに、スイッチング素子１１４として
１つのトランジスタを用いている場合を例示しており、このトランジスタは、そのゲート
電極に与えられる信号Ｓｉｇ６によりスイッチングが制御される。

なお、図５（Ｂ）では、スイッチング素子１０３、スイッチング素子１０４、スイッチン
グ素子１１４が、それぞれトランジスタを一つだけ有する構成を示しているが、本発明は
この構成に限定されない。本発明の一態様では、スイッチング素子１０３またはスイッチ
ング素子１０４、スイッチング素子１１４が、トランジスタを複数有していてもよい。ス
イッチング素子１０３、スイッチング素子１０４、スイッチング素子１１４が、スイッチ
ング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは
並列に接続されていてもよいし、直列に接続されていてもよいし、直列と並列が組み合わ
されて接続されていてもよい。

また、図５（Ｂ）では、容量用スイッチング素子１０６として、酸化物半導体をチャネル
形成領域に有するトランジスタを用いており、このトランジスタは、そのゲート電極に与
えられる信号Ｓｉｇ３によりスイッチングが制御される。容量用スイッチング素子１０６
に用いるトランジスタは、高純度化された酸化物半導体をチャネル形成領域に有するため
、そのオフ電流は、上述したとおり著しく低い。

なお、図５（Ｂ）では、容量用スイッチング素子１０６がトランジスタを一つだけ有する
構成を示しているが、本発明はこの構成に限定されない。本発明の一態様では、容量用ス
イッチング素子１０６が、トランジスタを複数有していてもよい。容量用スイッチング素
子１０６が、スイッチング素子として機能するトランジスタを複数有している場合、上記
複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、
直列と並列が組み合わされて接続されていてもよい。

また、本実施の形態では、少なくとも、容量用スイッチング素子１０６において、スイッ
チング素子として用いられるトランジスタが、高純度化された酸化物半導体をチャネル形
成領域に有する。第１の位相反転素子１０１、第２の位相反転素子１０２、スイッチング
素子１０３、スイッチング素子１０４、スイッチング素子１１４に用いられるトランジス
タは、酸化物半導体以外の、非晶質、微結晶、多結晶、または単結晶の、シリコン、また
はゲルマニウムなどの半導体を用いることができる。

また、上記トランジスタは、薄膜の半導体膜を用いて作製されてもよいし、バルクの半導
体ウェハを用いて作製されてもよい。酸化物半導体膜を用いたｐチャネル型トランジスタ
を作製することが可能であれば、記憶素子内の全てのトランジスタの活性層に酸化物半導
体膜を用い、プロセスを簡略化することもできる。

次いで、図５（Ａ）または図５（Ｂ）に示す記憶素子の動作の一例について説明する。な
お、以下の説明以外の方法で記憶素子を動作させることもできる。データの書き込み、第
１の位相反転素子１０１および第２の位相反転素子１０２によるデータの保持、入力され
たデータの容量素子１０５での保持をおこなうにはスイッチング素子１１４をオフとする
。以上の動作は実施の形態１と同様であるので省略する。

容量素子１０５に記憶されているデータを回復する場合は、実施の形態１と同様に、プリ
チャージ、電荷放出、増幅という段階を経る。このうち、プリチャージの過程は実施の形
態１と異なる。本実施の形態の記憶素子１４０においては、少なくとも信号ＩＮ、第１の
ノード、第２のノードをプリチャージ電位とする。

そして、スイッチング素子１０３、スイッチング素子１０４、スイッチング素子１１４を
オンとする。この結果、第１の位相反転素子１０１の入力端子はもちろん、第２の位相反
転素子１０２の入力端子および出力端子も速やかに（１μ秒以内に）プリチャージ電位と
することができる。

その後、スイッチング素子１０３およびスイッチング素子１１４をオフとする。電荷放出
、増幅は実施の形態１で示したとおりにおこなえばよい。なお、以上では、容量用スイッ
チング素子１０６として、高純度化された酸化物半導体を用いた薄膜トランジスタを使用
する例を示したが、アモルファスシリコン、ポリシリコン、微結晶シリコン等を用いた薄
膜トランジスタを用いてもよい。

（実施の形態５）
本実施の形態では、本発明の記憶装置が有する記憶素子の、別の一例について説明する。
図６（Ａ）に、本実施の形態の記憶素子の回路図を、一例として示す。

図６（Ａ）に示す記憶素子１５０は、入力された信号の位相を反転させて出力する第１の
位相反転素子１０１および第２の位相反転素子１０２と、スイッチング素子１０３と、ス
イッチング素子１０４と、容量素子１０５と、容量用スイッチング素子１０６と、スイッ
チング素子１１５とを、少なくとも有する。

記憶素子１５０に入力されたデータを含む信号ＩＮは、スイッチング素子１０３を介して
第１の位相反転素子１０１の入力端子に与えられる。第１の位相反転素子１０１の出力端
子は、第２の位相反転素子１０２の入力端子に接続されている。第２の位相反転素子１０
２の出力端子は、スイッチング素子１０４を介して、第１の位相反転素子１０１の入力端
子に接続されている。第１の位相反転素子１０１の出力端子または第２の位相反転素子１
０２の入力端子の電位は、信号ＯＵＴとして後段の記憶素子、或いは他の回路に出力され
る。

また、第１の位相反転素子１０１の出力端子は、スイッチング素子１１５を介して、第２
の位相反転素子１０２の出力端子に接続する。

容量素子１０５は、記憶素子１５０に入力された信号ＩＮのデータを必要に応じて記憶で
きるように、スイッチング素子１０３および容量用スイッチング素子１０６を介して、記
憶素子１５０の入力端子、すなわち信号ＩＮの電位が与えられるノードに接続されている
。

具体的に、容量素子１０５は、一対の電極間に誘電体を有するコンデンサであり、その一
方の電極は、容量用スイッチング素子１０６を介して第１の位相反転素子１０１の入力端
子に接続され、他方の電極には接地電位などの電位ＶＥが与えられているノードに接続さ
れている。

なお、図６（Ａ）では、第１の位相反転素子１０１、第２の位相反転素子１０２としてイ
ンバータを用いる例を示しているが、第１の位相反転素子１０１または第２の位相反転素
子１０２として、インバータの他に、クロックドインバータを用いることもできる。

なお、記憶素子１５０は、必要に応じて、ダイオード、抵抗素子、インダクタ、キャパシ
タなどのその他の回路素子を、さらに有していてもよい。

次いで、図６（Ａ）で示した記憶素子の、より具体的な回路図の一例を、図６（Ｂ）に示
す。図６（Ｂ）に示す記憶素子１５０は、第１の位相反転素子１０１、第２の位相反転素
子１０２、スイッチング素子１０３、スイッチング素子１０４、容量素子１０５、容量用
スイッチング素子１０６、スイッチング素子１１５を少なくとも有しており、これら回路
素子の接続構成は図６（Ａ）と同じである。また、図６（Ｂ）において第１の位相反転素
子１０１および第２の位相反転素子１０２の詳細は実施の形態１と同様である。

また、図６（Ｂ）では、スイッチング素子１０３として１つのトランジスタを用いている
場合を例示しており、このトランジスタは、そのゲート電極に与えられる信号Ｓｉｇ１に
よりスイッチングが制御される。また、スイッチング素子１０４として１つのトランジス
タを用いている場合を例示しており、このトランジスタは、そのゲート電極に与えられる
信号Ｓｉｇ２によりスイッチングが制御される。また、スイッチング素子１１５として１
つのトランジスタを用いている場合を例示しており、このトランジスタは、そのゲート電
極に与えられる信号Ｓｉｇ７によりスイッチングが制御される。

なお、図６（Ｂ）では、スイッチング素子１０３、スイッチング素子１０４、スイッチン
グ素子１１５が、それぞれトランジスタを一つだけ有する構成を示しているが、本発明は
この構成に限定されない。本発明の一態様では、スイッチング素子１０３またはスイッチ
ング素子１０４、スイッチング素子１１５が、トランジスタを複数有していてもよい。ス
イッチング素子１０３またはスイッチング素子１０４、スイッチング素子１１５が、スイ
ッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジス
タは並列に接続されていてもよいし、直列に接続されていてもよいし、直列と並列が組み
合わされて接続されていてもよい。

また、図６（Ｂ）では、容量用スイッチング素子１０６として、酸化物半導体をチャネル
形成領域に有するトランジスタを用いており、このトランジスタは、そのゲート電極に与
えられる信号Ｓｉｇ３によりスイッチングが制御される。容量用スイッチング素子１０６
に用いるトランジスタは、高純度化された酸化物半導体をチャネル形成領域に有するため
、そのオフ電流は、上述したとおり著しく低い。

そして、図６（Ｂ）では、容量用スイッチング素子１０６がトランジスタを一つだけ有す
る構成を示しているが、本発明はこの構成に限定されない。本発明の一態様では、容量用
スイッチング素子１０６が、トランジスタを複数有していてもよい。容量用スイッチング
素子１０６が、スイッチング素子として機能するトランジスタを複数有している場合、上
記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし
、直列と並列が組み合わされて接続されていてもよい。

また、本実施の形態では、少なくとも、容量用スイッチング素子１０６において、スイッ
チング素子として用いられるトランジスタが、高純度化された酸化物半導体をチャネル形
成領域に有する。第１の位相反転素子１０１、第２の位相反転素子１０２、スイッチング
素子１０３、スイッチング素子１０４、スイッチング素子１１５に用いられるトランジス
タは、酸化物半導体以外の、非晶質、微結晶、多結晶、または単結晶の、シリコン、また
はゲルマニウムなどの半導体を用いることができる。

次いで、図６（Ａ）または図６（Ｂ）に示す記憶素子の動作の一例について説明する。な
お、以下の説明以外の方法で記憶素子を動作させることもできる。また、データの書き込
み、入力されたデータの保持、容量素子１０５へのデータの書き込み等については実施の
形態１と同様であるので省略し、以下ではデータの回復について説明する。

容量素子１０５に記憶されているデータを回復する場合は、実施の形態１と同様に、プリ
チャージ、電荷放出、増幅という段階を経る。プリチャージの過程では、スイッチング素
子１０３、スイッチング素子１０４、スイッチング素子１１５をオンとし、少なくとも信
号ＩＮ、第１のノードの電位、第２のノードの電位をプリチャージ電位とする。

ここで、スイッチング素子１１５がオンであるため、第２の位相反転素子１０２の入力端
子の電位も速やかに（１μ秒以内に）プリチャージ電位となる。

その後、スイッチング素子１０３、スイッチング素子１１５をオフとする。電荷放出、増
幅は実施の形態１で示したとおりにおこなえばよい。なお、以上では、容量用スイッチン
グ素子１０６として、高純度化された酸化物半導体を用いた薄膜トランジスタを使用する
例を示したが、アモルファスシリコン、ポリシリコン、微結晶シリコン等を用いた薄膜ト
ランジスタを用いてもよい。

（実施の形態６）
本実施の形態では、本発明の記憶装置が有する記憶素子の、別の一例について説明する。
図９（Ａ）に、本実施の形態の記憶素子の回路図を、一例として示す。

図９（Ａ）に示す記憶素子１６０は、入力された信号の位相を反転させて出力する第１の
位相反転素子１０１および第２の位相反転素子１０２と、スイッチング素子１０３と、ス
イッチング素子１０４と、容量素子１０５と、容量用スイッチング素子１０６と、スイッ
チング素子１１６とを、少なくとも有する。

記憶素子１６０に入力されたデータを含む信号ＩＮは、スイッチング素子１０３を介して
第１の位相反転素子１０１の入力端子に与えられる。第１の位相反転素子１０１の出力端
子は、第２の位相反転素子１０２の入力端子に接続されている。第２の位相反転素子１０
２の出力端子は、スイッチング素子１０４を介して、第１の位相反転素子１０１の入力端
子に接続され、また、第２の位相反転素子１０２の出力端子の電位は、信号ＯＵＴとして
後段の記憶素子、或いは他の回路に出力される。

また、第１の位相反転素子１０１の出力端子は、スイッチング素子１１６を介して、第１
の位相反転素子１０１の入力端子に接続する。

容量素子１０５は、記憶素子１６０に入力された信号ＩＮのデータを必要に応じて記憶で
きるように、スイッチング素子１０３および容量用スイッチング素子１０６を介して、記
憶素子１６０の入力端子、すなわち信号ＩＮの電位が与えられるノードに接続されている
。具体的に、容量素子１０５は、一対の電極間に誘電体を有するコンデンサであり、その
一方の電極は、容量用スイッチング素子１０６を介して第１の位相反転素子１０１の入力
端子に接続され、他方の電極には接地電位などの電位ＶＥが与えられているノードに接続
されている。

なお、図９（Ａ）では、第１の位相反転素子１０１、第２の位相反転素子１０２としてイ
ンバータを用いる例を示しているが、第１の位相反転素子１０１または第２の位相反転素
子１０２として、インバータの他に、クロックドインバータを用いることもできる。

また、容量用スイッチング素子１０６は、高純度化された酸化物半導体をチャネル形成領
域に有するトランジスタを用いている。容量用スイッチング素子１０６は、実施の形態１
の容量用スイッチング素子１０６と同様に、第１の位相反転素子１０１、第２の位相反転
素子１０２の上方に酸化物半導体を用いて形成し、そのチャネル長を１０Ｆ以上、好まし
くは２０Ｆ以上、より好ましくは５０Ｆ以上とするとよい。

なお、記憶素子１６０は、必要に応じて、ダイオード、抵抗素子、インダクタ、キャパシ
タなどのその他の回路素子を、さらに有していてもよい。

また、図９（Ａ）では、容量用スイッチング素子１０６として、高純度化された酸化物半
導体をチャネル形成領域に有するトランジスタを用いており、トランジスタのオフ電流は
、上述したとおり著しく低い。容量用スイッチング素子１０６は１つのトランジスタから
なっても、また、複数のトランジスタからなってもよい。

容量用スイッチング素子１０６が、スイッチング素子として機能するトランジスタを複数
有している場合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続
されていてもよいし、直列と並列が組み合わされて接続されていてもよい。

また、本実施の形態では、少なくとも、容量用スイッチング素子１０６において、スイッ
チング素子として用いられるトランジスタが、高純度化された酸化物半導体をチャネル形
成領域に有する。第１の位相反転素子１０１、第２の位相反転素子１０２、スイッチング
素子１０３、スイッチング素子１０４、スイッチング素子１１６に用いられるトランジス
タは、酸化物半導体以外の、非晶質、微結晶、多結晶、または単結晶の、シリコン、また
はゲルマニウムなどの半導体を用いることができる。

次いで、図９（Ａ）に示す記憶素子の動作の一例について説明する。なお、以下の説明以
外の方法で記憶素子を動作させることもできる。また、データの書き込み、入力されたデ
ータの保持、容量素子１０５へのデータの書き込み等については実施の形態１と同様であ
るので省略し、以下ではデータの回復について説明する。

容量素子１０５に記憶されているデータを回復する場合は、実施の形態１と同様に、プリ
チャージ、電荷放出、増幅という段階を経る。プリチャージの過程では、スイッチング素
子１０３、スイッチング素子１０４、スイッチング素子１１６をオンとし、少なくとも信
号ＩＮ、第１のノードおよび第２のノードをプリチャージ電位とする。

ここで、スイッチング素子１１６がオンであるため、第２の位相反転素子１０２の入力端
子の電位も速やかに（１μ秒以内に）プリチャージ電位となる。仮に、この回路において
スイッチング素子１１６が設けられておらず、また、第１の位相反転素子１０１と第２の
位相反転素子１０２の第１のノードと第２のノードが共にローレベル電位ＶＳＳに保持さ
れており、第２の位相反転素子１０２の出力端子と第２の位相反転素子１０２の入力端子
が絶縁された状態であったすると、第１のノードおよび第２のノードをプリチャージ電位
とした後、第２の位相反転素子１０２の入力端子がプリチャージ電位となるまでに、数ｍ
秒以上を要する。

その後、スイッチング素子１０３、スイッチング素子１１６をオフとする。電荷放出、増
幅は実施の形態１で示したとおりにおこなえばよい。なお、以上では、容量用スイッチン
グ素子１０６として、高純度化された酸化物半導体を用いた薄膜トランジスタを使用する
例を示したが、アモルファスシリコン、ポリシリコン、微結晶シリコン等を用いた薄膜ト
ランジスタを用いてもよい。

（実施の形態７）
本実施の形態では、本発明の別の一例であるＳＲＡＭについて説明する。図９（Ｂ）に、
本実施の形態の記憶素子の回路図を示す。図９（Ｂ）に示す記憶素子１７０は、入力され
た信号の位相を反転させて出力する第１の位相反転素子１０１および第２の位相反転素子
１０２と、スイッチング素子１１７と、スイッチング素子１１８と、容量素子１０５と、
容量用スイッチング素子１０６とを、少なくとも有する。

第１の位相反転素子１０１の出力端子は、第２の位相反転素子１０２の入力端子に接続さ
れ、第２の位相反転素子１０２の出力端子は、第１の位相反転素子１０１の入力端子に接
続されている。そして、記憶素子１７０の入出力データを含む信号ＤＡＴＡ＋は、スイッ
チング素子１１７を介して第１の位相反転素子１０１の入力端子に与えられ、もう一方の
信号ＤＡＴＡ−は、スイッチング素子１１８を介して、第２の位相反転素子１０２の入力
端子に与えられる。逆に、第１の位相反転素子１０１の出力端子からはスイッチング素子
１１８を介して信号ＤＡＴＡ−が出力され、第２の位相反転素子１０２の出力端子からは
スイッチング素子１１７を介して信号ＤＡＴＡ＋が出力される。

容量素子１０５は、記憶素子１７０に入力されたデータを必要に応じて記憶できるように
、スイッチング素子１１７および容量用スイッチング素子１０６を介して、信号ＤＡＴＡ
＋の電位が与えられるノードに接続されている。具体的に、容量素子１０５は、一対の電
極間に誘電体を有するコンデンサであり、その一方の電極は、容量用スイッチング素子１
０６を介して第１の位相反転素子１０１の入力端子に接続され、他方の電極には接地電位
などの電位ＶＥが与えられているノードに接続されている。

なお、記憶素子１７０は、必要に応じて、ダイオード、抵抗素子、インダクタ、キャパシ
タなどのその他の回路素子を、さらに有していてもよい。

また、図９（Ｂ）では、容量用スイッチング素子１０６として、高純度化された酸化物半
導体をチャネル形成領域に有するトランジスタを用いており、トランジスタのオフ電流は
、上述したとおり著しく低い。容量用スイッチング素子１０６は１つのトランジスタから
なっても、また、複数のトランジスタからなってもよい。

また、本実施の形態では、少なくとも、容量用スイッチング素子１０６において、スイッ
チング素子として用いられるトランジスタが、高純度化された酸化物半導体をチャネル形
成領域に有する。第１の位相反転素子１０１、第２の位相反転素子１０２、スイッチング
素子１１７、スイッチング素子１１８に用いられるトランジスタは、酸化物半導体以外の
、非晶質、微結晶、多結晶、または単結晶の、シリコン、またはゲルマニウムなどの半導
体を用いることができる。

また、これらのトランジスタは、薄膜の半導体膜を用いて作製されてもよいし、バルクの
半導体ウェハを用いて作製されてもよい。酸化物半導体膜を用いたｐチャネル型トランジ
スタを作製することが可能であれば、記憶素子内の全てのトランジスタの活性層に酸化物
半導体膜を用い、プロセスを簡略化することもできる。

次いで、図９（Ｂ）に示す記憶素子の動作の一例について説明する。なお、以下の説明以
外の方法で記憶素子を動作させることもできる。データの書き込み、入力されたデータの
保持については、容量用スイッチング素子１０６をオフとしておく以外は公知のＳＲＡＭ
の駆動方法と同じである。

容量素子１０５へのデータの書き込みは、記憶素子１７０がデータを保持している状態に
おこなう。このとき、スイッチング素子１１７、スイッチング素子１１８はオフである。
その状態で、適切な期間、容量用スイッチング素子１０６をオンとすることで、容量素子
１０５にデータに応じた電荷を蓄積する。その後、容量用スイッチング素子１０６をオフ
とする。さらに、第１のノード、第２のノードを等電位とする。

次にデータの回復方法について説明する。容量素子１０５に記憶されているデータを回復
する場合は、実施の形態１と同様に、プリチャージ、電荷放出、増幅という段階を経る。
プリチャージの過程では、スイッチング素子１１７、スイッチング素子１１８をオンとし
、少なくとも信号ＤＡＴＡ＋、信号ＤＡＴＡ−、第１のノード、第２のノードをプリチャ
ージ電位とする。

その後、スイッチング素子１１７、スイッチング素子１１８をオフとする。電荷放出、増
幅は実施の形態１で示したとおりにおこなえばよい。なお、以上では、容量用スイッチン
グ素子１０６として、高純度化された酸化物半導体を用いた薄膜トランジスタを使用する
例を示したが、アモルファスシリコン、ポリシリコン、微結晶シリコン等を用いた薄膜ト
ランジスタを用いてもよい。

（実施の形態８）
本実施の形態では、本発明の記憶装置が有する記憶素子の、別の一例について説明する。
図１２（Ａ）に、本実施の形態の記憶素子の回路図を示す。本実施の形態の記憶素子１８
０は図１に示される記憶素子１００と同等な回路構成を有するが、容量素子１０５の代わ
りにＭＩＳ型容量素子１１９を用いる。ＭＩＳ型容量素子１１９はゲート電極と半導体層
とで誘電体を挟んだ構造である。

図１２（Ｂ）に本実施の形態の記憶素子の断面の概念図を示す。この断面図は図８（Ｂ）
に対応する。なお、図１２（Ｂ）に示される記憶素子は図７および図８に示される記憶素
子と同じ構成物を用いる。ただし、ソース電極３０７と酸化物半導体領域３０８のレイア
ウトが異なる。本実施の形態では、主として酸化物半導体領域３０８と容量配線３１０と
の間で容量を形成する。一方、図７および図８に示される記憶素子では、主としてソース
電極３０７と容量配線３１０との間で容量を形成する。

ＭＩＳ型容量素子１１９では、容量をゲート電極（本実施の形態では、容量配線３１０）
の電位によって変動させることができ、例えば、電荷放出の過程では、ＭＩＳ型容量素子
１１９の容量を極めて小さくすることにより、蓄積されていた電荷のほとんどを放出する
ことができる。

本実施の形態の記憶素子を形成するには、例えば、図７（Ｂ）において、ソース電極３０
７とされる部分のほとんどの部分を形成せず、代わりにその部分に重なるように、図７（
Ｃ）の酸化物半導体領域３０８を形成するとよい。すなわち、ソース電極３０７と酸化物
半導体領域３０８のレイアウトを変更するだけでＭＩＳ型容量素子を形成できる。

次に、本実施の形態の記憶素子１８０の動作の一例について図１３および図１４を用いて
説明する。なお、以下の説明以外の方法で記憶素子を動作させることもできる。なお、図
１３および図１４では、オンであるトランジスタやアクティブである位相反転回路、容量
が最大になっているＭＩＳ型容量素子には、それらの記号に丸印を重ね、オフであるトラ
ンジスタやアクティブでない位相反転回路、容量が最小になっているＭＩＳ型容量素子に
は、それらの記号に×印を重ねて表記する。

＜図１３（Ａ）＞
最初に記憶素子１８０にデータが保持されているものとする。このとき、スイッチング素
子１０３、容量用スイッチング素子１０６はオフであり、スイッチング素子１０４はオン
である。また、ＭＩＳ型容量素子１１９の容量も最大である。

＜図１３（Ｂ）＞
容量用スイッチング素子１０６をオンとする。この結果、ＭＩＳ型容量素子１１９にデー
タに応じた電荷が蓄積される。

＜図１３（Ｃ）＞
その後、スイッチング素子１０４、容量用スイッチング素子１０６をオフとする。また、
第１の位相反転素子、第２の位相反転素子の第１のノードおよび第２のノードを等電位と
する。なお、スイッチング素子１０４はオンのままでもよい。以上で、第１の位相反転素
子と第２の位相反転素子は非アクティブとなるが、保持されていたデータはＭＩＳ型容量
素子１１９で保持することができる。

＜図１４（Ａ）＞
プリチャージをおこなう。詳細は実施の形態１を参照できる。

＜図１４（Ｂ）＞
スイッチング素子１０３をオフとする。さらに、容量用スイッチング素子１０６をオンと
する。この結果、第１の位相反転素子の入力端子の電位が保持されていたデータに応じて
変動する。

＜図１４（Ｃ）＞
さらに、ＭＩＳ型容量素子１１９の容量を最小とする。この結果、第１の位相反転素子の
入力端子の電位はさらに大きく変動する。

＜図１４（Ｄ）＞
その後、第１の位相反転素子、第２の位相反転素子をアクティブとし、それぞれの入力端
子の電位差を増幅する。その結果、図１３（Ａ）の状態を再現できる。

本実施の形態の記憶素子では、電荷放出の過程で、第１の位相反転素子の入力端子の電位
を、図３に記載の記憶素子の場合より大きく変動させることができるため、その後の増幅
の過程でエラーが起こりにくい。

また、本実施の形態の記憶素子を作製するために、追加の工程は不要であり、酸化物半導
体領域３０８やソース電極３０７のレイアウトを変更するだけでよい。

なお、以上では、容量用スイッチング素子１０６、ＭＩＳ型容量素子として、高純度化さ
れた酸化物半導体を用いた薄膜トランジスタ、薄膜容量素子を使用する例を示したが、ア
モルファスシリコン、ポリシリコン、微結晶シリコン等を用いた薄膜トランジスタ、薄膜
容量素子を用いてもよい。

（実施の形態９）
本実施の形態では、酸化物半導体膜の形成方法について、図８を参照して説明する。最初
に埋め込み絶縁物３１４上に、必要な厚さの酸化物半導体膜を形成する。酸化物半導体膜
は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（例えばアルゴ
ン）および酸素混合雰囲気下においてスパッタ法により形成することができる。酸化物半
導体膜には、上述したような酸化物半導体を用いることができる。

なお、酸化物半導体膜をスパッタ法により成膜する前に、アルゴンガスを導入してプラズ
マを発生させる逆スパッタをおこない、埋め込み絶縁物３１４の表面に付着している塵埃
を除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴ
ン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表
面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いても
よい。また、アルゴン雰囲気に酸素、亜酸化窒素などを加えた雰囲気でおこなってもよい
。また、アルゴン雰囲気に塩素、四フッ化炭素などを加えた雰囲気でおこなってもよい。

本実施の形態では、Ｉｎ（インジウム）、Ｇａ（ガリウム）、およびＺｎ（亜鉛）を含む
金属酸化物ターゲットを用いたスパッタ法により得られる膜厚５ｎｍのＩｎ−Ｇａ−Ｚｎ
系酸化物非単結晶膜を、酸化物半導体膜として用いる。上記ターゲットとして、例えば、
各金属の原子の組成比がＩｎ：Ｇａ：Ｚｎ＝１：１：０．５、Ｉｎ：Ｇａ：Ｚｎ＝１：１
：１、またはＩｎ：Ｇａ：Ｚｎ＝１：１：２である金属酸化物ターゲットを用いることが
できる。

本実施の形態では、後に加熱処理をおこない意図的に結晶化させるため、結晶化が生じや
すい金属酸化物ターゲットを用いることが好ましい。また、Ｉｎ、Ｇａ、およびＺｎを含
む金属酸化物ターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上９９
．９％以下である。充填率の高い金属酸化物ターゲットを用いることにより、形成される
酸化物半導体膜中の不純物濃度を低減することができ、電気特性または信頼性の高いトラ
ンジスタを得ることができる。

減圧状態の処理室内に基板を保持し、処理室内の残留水分を除去しつつ水素および水分が
除去されたスパッタガスを導入し、金属酸化物をターゲットとして絶縁表面上に酸化物半
導体膜を成膜する。成膜時に、基板温度を１００℃以上６００℃以下、好ましくは２００
℃以上４００℃以下としてもよい。基板を加熱しながら成膜することにより、成膜した酸
化物半導体膜に含まれる不純物濃度を低減し、また、結晶性を高めることができる。さら
には、スパッタリングによる損傷が軽減される。

処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。
例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが
好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであ
ってもよい。クライオポンプを用いて処理室を排気すると、例えば、水素原子、水（Ｈ_２
Ｏ）など水素原子を含む化合物（好ましくは炭素原子を含む化合物も）等が排気されるた
め、当該処理室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。

成膜条件の一例としては、基板とターゲットの間との距離を１７０ｍｍ、圧力０．４Ｐａ
、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下とした条件が適
用される。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生するパーティクルと
呼ばれる塵埃が軽減でき、膜厚分布も均一となるために好ましい。酸化物半導体膜は好ま
しくは１ｎｍ以上３０ｎｍ以下とする。なお、適用する酸化物半導体材料により適切な厚
みは異なり、材料に応じて適宜厚みを選択すればよい。

なお、酸化物半導体膜に水素、水酸基および水分がなるべく含まれないようにするために
、成膜の前処理として、スパッタリング装置の予備加熱室で基板を予備加熱し、基板に吸
着した水素、水分などの不純物を脱離し排気することが好ましい。なお、予備加熱の温度
は、１００℃以上６００℃以下、好ましくは１５０℃以上３００℃以下である。なお、予
備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省
略することもできる。

次いで、加熱処理をおこない、酸化物半導体膜の表面から結晶を成長させることで、少な
くとも一部が結晶化された、或いは単結晶となった、酸化物半導体膜を得る。加熱処理の
温度は、４５０℃以上８５０℃以下、好ましくは６００℃以上７００℃以下とする。また
、加熱時間は１分以上２４時間以下とする。

結晶層は、表面から内部に向かって結晶成長し、２ｎｍ以上１０ｎｍ以下の平均厚さを有
する板状結晶である。また、表面に形成される結晶層は、その表面にａ−ｂ面を有し、表
面に対して垂直方向にｃ軸配向をしている。本実施の形態では、加熱処理によって酸化物
半導体膜全体を結晶化（ＣＧ（Ｃｏ−ｇｒｏｗｉｎｇ）結晶とも呼ぶ）させてもよい。

なお、加熱処理においては、窒素、酸素、またはヘリウム、ネオン、アルゴン等の希ガス
に、水、水素などが含まれないことが好ましい。または、加熱処理装置に導入する窒素、
酸素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％
）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下
、好ましくは０．１ｐｐｍ以下）とすることが好ましい。また、Ｈ_２Ｏが２０ｐｐｍ以下
の乾燥空気雰囲気下で加熱処理をおこなってもよい。本実施の形態では、乾燥空気雰囲気
下で７００℃、１時間の加熱処理をおこなう。

なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱
輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ
ＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌ）装置、ＬＲＴＡ（ＬａｍｐＲａｐｉｄ
ＴｈｅｒｍａｌＡｎｎｅａｌ）装置等のＲＴＡ（ＲａｐｉｄＴｈｅｒｍａｌＡｎ
ｎｅａｌ）装置を用いることができる。

ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カー
ボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（
電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを
用いて加熱処理をおこなう装置である。気体には、アルゴンなどの希ガス、または窒素の
ような、加熱処理によって被処理物と反応しない不活性気体が用いられる。

例えば、加熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板を移
動させて入れ、数分間加熱した後、基板を移動させて高温に加熱した不活性ガス中から出
すＧＲＴＡをおこなってもよい。ＧＲＴＡを用いると短時間での高温加熱処理が可能とな
る。

次いで、フォトリソグラフィ法を用いて、酸化物半導体領域３０８を形成する。なお、こ
のためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインク
ジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。

（実施の形態１０）
図１５（Ａ）に、上記実施の形態で説明した記憶素子を記憶装置として用いた、本発明の
一態様に係る信号処理回路の一例を示す。本発明の一態様に係る信号処理回路は、一また
は複数の演算装置と、一または複数の記憶装置とを少なくとも有する。具体的に、図１５
（Ａ）に示す信号処理回路４００は、演算回路４０１、演算回路４０２、記憶装置４０３
、記憶装置４０４、記憶装置４０５、制御装置４０６、電源制御回路４０７を有する。

演算回路４０１、演算回路４０２は、単純な論理演算をおこなう論理回路をはじめ、加算
器、乗算器、さらには各種演算装置などを含む。そして、記憶装置４０３は、演算回路４
０１における演算処理の際に、データを一時的に保持するレジスタとして機能する。記憶
装置４０４は、演算回路４０２における演算処理の際に、データを一時的に保持するレジ
スタとして機能する。

また、記憶装置４０５はメインメモリとして用いることができ、制御装置４０６が実行す
るプログラムをデータとして記憶する、或いは演算回路４０１、演算回路４０２からのデ
ータを記憶することができる。

制御装置４０６は、信号処理回路４００が有する演算回路４０１、演算回路４０２、記憶
装置４０３、記憶装置４０４、記憶装置４０５の動作を統括的に制御する回路である。な
お、図１５（Ａ）では、制御装置４０６が信号処理回路４００の一部である構成を示して
いるが、制御装置４０６は信号処理回路４００の外部に設けられていてもよい。

上記実施の形態で説明した記憶素子を記憶装置４０３、記憶装置４０４、記憶装置４０５
の少なくとも１つに用いることで、記憶装置４０３、記憶装置４０４、記憶装置４０５へ
の電源電圧の供給の一部もしくは全部を停止しても、データを保持することができる。よ
って、信号処理回路４００全体への電源電圧の供給の一部もしくは全部を停止し、消費電
力を抑えることができる。

例えば、記憶装置４０３、記憶装置４０４、または記憶装置４０５のいずれか一つまたは
複数への電源電圧の供給を停止し、消費電力を抑えることができる。あるいは、例えば、
図１に示される記憶素子１００へＶＨおよびＶＬの供給を停止し、Ｓｉｇ３は何らかの人
為的な電位（特に接地電位よりも０．５Ｖ乃至１．５Ｖ低い電位）とすることも消費電力
を低減する上では有効である。

Ｓｉｇ３を上記の電位とする際には、いくらかの電流が容量用スイッチング素子１０６の
ゲート電極と酸化物半導体領域の間を流れると考えられるが、実際にはその値を測定でき
ないほど微小であるため、電力の消費にはつながらない。これに対し、記憶素子１００へ
ＶＨとＶＬを供給すると、インバータの貫通電流が生じ、相当量の電力を消費することと
なる。したがって、ＶＨおよびＶＬの供給を停止することによる消費電力削減の効果は絶
大である。

なお、記憶装置への電源電圧の供給が停止されるのに合わせて、当該記憶装置とデータの
やり取りをおこなう演算回路または制御回路への、電源電圧の供給を停止するようにして
もよい。例えば、演算回路４０１と記憶装置４０３において、動作がおこなわれない場合
、演算回路４０１および記憶装置４０３への電源電圧の供給を停止するようにしてもよい
。

また、電源制御回路４０７は、信号処理回路４００が有する演算回路４０１、演算回路４
０２、記憶装置４０３、記憶装置４０４、記憶装置４０５、制御装置４０６へ供給する電
源電圧の大きさを制御する。電源制御回路は、上記のように、必要に応じて、ＶＤＤ、Ｖ
ＳＳおよびＳｉｇ３の電位を制御し、最も効果的に電力を削減することができる。

電源電圧の供給を停止する場合、電源制御回路４０７において供給の停止をおこなっても
よいし、演算回路４０１、演算回路４０２、記憶装置４０３、記憶装置４０４、記憶装置
４０５、制御装置４０６のそれぞれにおいて供給の停止をおこなってもよい。

すなわち、電源電圧の供給を停止するためのスイッチング素子は、電源制御回路４０７に
設けられていてもよいし、演算回路４０１、演算回路４０２、記憶装置４０３、記憶装置
４０４、記憶装置４０５、制御装置４０６のそれぞれに設けられていてもよい。後者の場
合、電源制御回路４０７は、必ずしも本発明の信号処理回路に設ける必要はない。

なお、メインメモリである記憶装置４０５と、演算回路４０１、演算回路４０２、制御装
置４０６の間に、キャッシュメモリとして機能する記憶装置を設けてもよい。キャッシュ
メモリを設けることで、低速なメインメモリへのアクセスを減らして演算処理などの信号
処理を高速化させることができる。キャッシュメモリとして機能する記憶装置にも、上述
した記憶素子を用いることで、信号処理回路４００の消費電力を抑えることができる。

（実施の形態１１）
本実施の形態では、本発明の一態様に係る信号処理回路の一つである、ＣＰＵの構成につ
いて説明する。

図１５（Ｂ）に、本実施の形態のＣＰＵの構成を示す。図１５（Ｂ）に示すＣＰＵは、基
板４１０上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃｌｏｇｉｃｕｎｉｔ）４１
１、演算回路コントローラ（ＡＬＵＣｏｎｔｒｏｌｌｅｒ）４１２、命令デコーダー（
ＩｎｓｔｒｕｃｔｉｏｎＤｅｃｏｄｅｒ）４１３、割り込みコントローラ（Ｉｎｔｅｒ
ｒｕｐｔＣｏｎｔｒｏｌｌｅｒ）４１４、タイミングコントローラ（ＴｉｍｉｎｇＣ
ｏｎｔｒｏｌｌｅｒ）４１５、レジスタ（Ｒｅｇｉｓｔｅｒ）４１６、レジスタコントロ
ーラ（ＲｅｇｉｓｔｅｒＣｏｎｔｒｏｌｌｅｒ）４１７、バスインターフェース（Ｂｕ
ｓＩ／Ｆ）４１８、書き換え可能なＲＯＭ４１９、ＲＯＭインターフェース（ＲＯＭ
Ｉ／Ｆ）４２０を主に有している。ＲＯＭ４１９およびＲＯＭインターフェース４２０は
、別チップに設けてもよい。勿論、図１５（Ｂ）に示すＣＰＵは、その構成を簡略化して
示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。

バスインターフェース４１８を介してＣＰＵに入力された命令は、命令デコーダー４１３
に入力され、デコードされた後、演算回路コントローラ４１２、割り込みコントローラ４
１４、レジスタコントローラ４１７、タイミングコントローラ４１５に入力される。

演算回路コントローラ４１２、割り込みコントローラ４１４、レジスタコントローラ４１
７、タイミングコントローラ４１５は、デコードされた命令に基づき、各種制御をおこな
う。具体的に演算回路コントローラ４１２は、演算回路４１１の動作を制御するための信
号を生成する。

また、割り込みコントローラ４１４は、ＣＰＵのプログラム実行中に、外部の入出力装置
や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レ
ジスタコントローラ４１７は、レジスタ４１６のアドレスを生成し、ＣＰＵの状態に応じ
てレジスタ４１６の読み出しや書き込みをおこなう。

またタイミングコントローラ４１５は、演算回路４１１、演算回路コントローラ４１２、
命令デコーダー４１３、割り込みコントローラ４１４、レジスタコントローラ４１７の動
作のタイミングを制御する信号を生成する。例えばタイミングコントローラ４１５は、基
準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成
部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。

本実施の形態のＣＰＵでは、レジスタ４１６に、上記実施の形態で示した構成を有する記
憶素子を設けるとよい。レジスタコントローラ４１７は、演算回路４１１からの指示にし
たがい、レジスタ４１６における保持動作の選択をおこなう。

すなわち、レジスタ４１６が有する記憶素子において、位相反転素子によるデータの保持
をおこなうか、容量素子によるデータの保持をおこなうかを、選択する。位相反転素子に
よるデータの保持が選択されている場合、レジスタ４１６内の記憶素子への、電源電圧の
供給がおこなわれる。容量素子におけるデータの保持が選択されている場合、容量素子へ
のデータの書き換えがおこなわれ、レジスタ４１６内の記憶素子への電源電圧の供給を停
止することができる。

この様にして、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合において
もデータを保持することが可能であり、消費電力の低減をおこなうことができる。具体的
には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情
報の入力を停止している間でも、ＣＰＵを停止することができ、それにより消費電力を低
減することができる。

本実施の形態では、ＣＰＵを例に挙げて説明したが、本発明の信号処理回路はＣＰＵに限
定されず、ＤＳＰ、カスタムＬＳＩ、ＦＰＧＡ（ＦｉｅｌｄＰｒｏｇｒａｍｍａｂｌｅ
ＧａｔｅＡｒｒａｙ）等のＬＳＩにも応用可能である。また、本発明に示す信号処理
回路を用いることで、信頼性が高い電子機器、消費電力の低い電子機器を提供することが
可能である。

特に外部より電力の供給を常時受けることが困難な携帯用の電子機器の場合、本発明の一
態様に係る消費電力の低い信号処理回路をその構成要素に追加することにより、連続使用
時間を長くできるといったメリットが得られる。

本発明の一態様に係る信号処理回路は、表示装置、パーソナルコンピュータ、記録媒体を
備えた画像再生装置（代表的にはＤＶＤ：ＤｉｇｉｔａｌＶｅｒｓａｔｉｌｅＤｉｓ
ｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いるこ
とができる。

その他に、本発明の一態様に係る信号処理回路を用いることができる電子機器として、携
帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラやデジタルスチ
ルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲ
ーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）
、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（Ａ
ＴＭ）、自動販売機などが挙げられる。

１００記憶素子
１０１第１の位相反転素子
１０２第２の位相反転素子
１０３スイッチング素子
１０３ａスイッチング素子
１０３ｂスイッチング素子
１０４スイッチング素子
１０４ａスイッチング素子
１０４ｂスイッチング素子
１０５容量素子
１０５ａ容量素子
１０５ｂ容量素子
１０６容量用スイッチング素子
１０６ａ容量用スイッチング素子
１０６ｂ容量用スイッチング素子
１０７ｐチャネル型トランジスタ
１０８ｎチャネル型トランジスタ
１０９ｐチャネル型トランジスタ
１１０ｎチャネル型トランジスタ
１１１スイッチング素子
１１１ａスイッチング素子
１１１ｂスイッチング素子
１１２容量素子
１１３容量用スイッチング素子
１１４スイッチング素子
１１５スイッチング素子
１１６スイッチング素子
１１７スイッチング素子
１１８スイッチング素子
１１９ＭＩＳ型容量素子
１２０記憶素子
１２０ａ記憶素子
１２０ｂ記憶素子
１３０記憶素子
１４０記憶素子
１５０記憶素子
１６０記憶素子
１７０記憶素子
１８０記憶素子
２００記憶素子
２０１インバータ
２０２インバータ
２０３スイッチング素子
２０４スイッチング素子
２０７ｐチャネル型トランジスタ
２０８ｎチャネル型トランジスタ
２０９ｐチャネル型トランジスタ
２１０ｎチャネル型トランジスタ
２２０記憶素子
３００記憶素子
３０１ＶＨ配線
３０２Ｓｉｇ１配線
３０３Ｓｉｇ２配線
３０４ＩＮ配線
３０５ＯＵＴ配線
３０６ドレイン電極
３０７ソース電極
３０８酸化物半導体領域
３０９ゲート配線
３１０容量配線
３１１ＳＴＩ
３１２層間絶縁物
３１３コンタクトプラグ
３１４埋め込み絶縁物
３１５ゲート絶縁物
４００信号処理回路
４０１演算回路
４０２演算回路
４０３記憶装置
４０４記憶装置
４０５記憶装置
４０６制御装置
４０７電源制御回路
４１０基板
４１１演算回路
４１２演算回路コントローラ
４１３命令デコーダー
４１４割り込みコントローラ
４１５タイミングコントローラ
４１６レジスタ
４１７レジスタコントローラ
４１８バスインターフェース
４１９ＲＯＭ
４２０ＲＯＭインターフェース

Claims

第１のインバータと、
第２のインバータと、
第１のスイッチと、
第２のスイッチと、
第３のスイッチと、
第４のスイッチと、
第１の容量素子と、
第２の容量素子と、を有し、
前記第１のスイッチの一方の端子は、前記第１のインバータの入力端子と電気的に接続され、
前記第１のインバータの出力端子は、前記第２のインバータの入力端子と電気的に接続され、
前記第２のインバータの出力端子は、前記第２のスイッチの一方の端子と電気的に接続され、
前記第２のスイッチの他方の端子は、前記第１のインバータの入力端子と電気的に接続され、
前記第３のスイッチの一方の端子は、前記第２のスイッチの他方の端子と電気的に接続され、
前記第３のスイッチの他方の端子は、前記第１の容量素子の一方の電極と電気的に接続され、
前記第１の容量素子の他方の電極は、前記第２の容量素子の他方の電極と電気的に接続され、
前記第４のスイッチの一方の端子は、前記第２のインバータの入力端子と電気的に接続され、
前記第４のスイッチの他方の端子は、前記第２の容量素子の一方の電極と電気的に接続され、
前記第１のスイッチ、前記第２のスイッチ、前記第１のインバータ、及び前記第２のインバータは、それぞれ、シリコンに形成されるチャネル形成領域を有する第１のトランジスタを有し、
前記第３のスイッチ、及び前記第４のスイッチは、それぞれ、酸化物半導体層に形成されるチャネル形成領域を有する第２のトランジスタを有することを特徴とする半導体装置。
請求項１において、
前記第１のインバータ及び前記第２のインバータへ第１の電位を供給する機能を有する配線は、前記第１の電位とは異なる第２の電位を供給する機能を有することを特徴とする半導体装置。
第１の論理素子と、
第２の論理素子と、
第１のスイッチと、
第２のスイッチと、
第３のスイッチと、
第４のスイッチと、
第１の容量素子と、
第２の容量素子と、を有し、
前記第１のスイッチの一方の端子は、前記第１の論理素子の入力端子と電気的に接続され、
前記第１の論理素子の出力端子は、前記第２の論理素子の入力端子と電気的に接続され、
前記第２の論理素子の出力端子は、前記第２のスイッチの一方の端子と電気的に接続され、
前記第２のスイッチの他方の端子は、前記第１の論理素子の入力端子と電気的に接続され、
前記第３のスイッチの一方の端子は、前記第２のスイッチの他方の端子と電気的に接続され、
前記第３のスイッチの他方の端子は、前記第１の容量素子の一方の電極と電気的に接続され、
前記第１の容量素子の他方の電極は、前記第２の容量素子の他方の電極と電気的に接続され、
前記第４のスイッチの一方の端子は、前記第２の論理素子の入力端子と電気的に接続され、
前記第４のスイッチの他方の端子は、前記第２の容量素子の一方の電極と電気的に接続され、
前記第１の論理素子及び前記第２の論理素子は、入力された信号の位相を反転させて出力する機能を有し、
前記第１のスイッチ、前記第２のスイッチ、前記第１の論理素子、及び前記第２の論理素子は、それぞれ、シリコンに形成されるチャネル形成領域を有する第１のトランジスタを有し、
前記第３のスイッチ、及び前記第４のスイッチは、それぞれ、酸化物半導体層に形成されるチャネル形成領域を有する第２のトランジスタを有することを特徴とする半導体装置。
請求項１乃至請求項３のいずれか一において、
前記第２のトランジスタは、前記第１のトランジスタの上方に重ねて配置され、
前記第１の容量素子又は前記第２の容量素子は、前記第１のトランジスタの上方に重ねて配置されることを特徴とする半導体装置。
請求項１乃至請求項４のいずれか一において、
前記酸化物半導体層は、２つ以上の凹部を有する形状を有することを特徴とする半導体装置。