JP5951259B2 - 半導体装置 - Google Patents

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Description

半導体記憶装置と、当該半導体記憶装置を用いた半導体装置と、記憶装置における不良メモリセルの検出方法に関する。
近年、ポリシリコンや微結晶シリコンによって得られる高い移動度と、アモルファスシリコンによって得られる均一な素子特性とを兼ね備えた新たな半導体材料として、酸化物半導体と呼ばれる、半導体特性を示す金属酸化物に注目が集まっている。金属酸化物は様々な用途に用いられており、例えば、よく知られた金属酸化物である酸化インジウムは、液晶表示装置などで透明電極材料として用いられている。半導体特性を示す金属酸化物としては、例えば、酸化タングステン、酸化錫、酸化インジウム、酸化亜鉛などがあり、このような半導体特性を示す金属酸化物をチャネル形成領域に用いるトランジスタが、既に知られている（特許文献１及び特許文献２）。
特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報
上記酸化物半導体をチャネル形成領域に含むトランジスタを、スイッチング素子として用いた半導体記憶装置（以下、単に記憶装置とする）は、容量素子における電荷の供給、保持、放出を上記トランジスタにより制御する。よって、上記トランジスタの閾値電圧、オフ電流などの特性がメモリセル間でばらつくと、容量素子からリークする電荷量に差が生じるため、データが保持される期間（保持時間）にもばらつきが生じる。
そのため、メモリセルが有するデータのデジタル値が１の場合におけるデータの保持時間が、所定の長さに満たないメモリセルを、不良メモリセルとして検出するための、検証動作が必要となる。しかし、データの書き込みを行なった直後にデータを読み出すような一般的な検証方法だと、保持時間が所定の長さを満たさないメモリセルであっても、読み出されたデータが正常なデジタル値を有していることが多い。なぜならば、正常なメモリセルよりも保持時間が数桁短いメモリセルであっても、読み出されたデータのデジタル値に変動が生じるまでに、長い時間を要するためである。よって、データの保持時間が所定の長さを満たすか否かの検証動作を、短時間にて正確に行うのは、困難であった。そして、検証動作に要する時間が長いほど、記憶装置または記憶装置を用いた半導体装置の製造コストが上昇する。
上述の課題に鑑み、本発明は、データの保持時間が所定の長さに満たないメモリセルを検出するための検証動作を、短時間にて正確に行うことができる記憶装置の提供を、目的の一つとする。或いは、本発明は、データの保持時間が所定の長さに満たないメモリセルを、短時間にて正確に検出することができる、記憶装置における不良メモリセルの検出方法の提供を、目的の一つとする。或いは、本発明は、製造コストを低く抑えることができる記憶装置、或いは記憶装置を用いた半導体装置の提供を、目的の一つとする。
本発明の一態様に係る記憶装置は、各メモリセルに、第１容量素子と、第２容量素子と、上記第１容量素子及び第２容量素子における電荷の供給、保持、放出を制御するためのスイッチング素子として機能するトランジスタと、を少なくとも有する。さらに、本発明の一態様に係る記憶装置は、上記第１容量素子または第２容量素子に保持されている電荷量を読み出すためのトランジスタを、各メモリセルに有していても良い。
また、本発明の一態様では、第１容量素子の容量値が、第２容量素子の容量値の１０００倍以上、好ましくは１００００倍以上となるようにする。そして、本発明の一態様に係る記憶装置は、通常動作の時に、第１容量素子及び第２容量素子を用いて電荷の保持を行う。また、本発明の一態様に係る記憶装置は、データの保持時間が所定の長さに満たないメモリセルを検出するための検証動作を行う時に、第２容量素子を用いて電荷の保持を行う。
容量素子が有する容量値の比は、保持時間の比に相当する。よって、検証動作の際に用いる第２容量素子の容量値に対し、通常の動作の際に用いる第１容量素子及び第２容量素子の容量値の和がｍ倍であるならば、通常の動作における保持時間が検証動作における保持時間のｍ倍に相当する。従って、正常なメモリセルよりも保持時間が短いメモリセルの場合、通常動作の時における保持時間の１／ｍの時間でもって、検証動作の際に読み出されたデータのデジタル値に変動が生じることとなる。よって、本発明の一態様では、データの保持時間が所定の長さを満たすか否かの検証動作を、短時間にて正確に行うことができる。
また、本発明の一態様では、通常の動作の時よりも検証動作の時の方が、データを含む信号の電位が接地電位に近くなるように、設定しても良い。上記構成により、検証動作の際に、第２容量素子に供給される電荷量を、通常の動作の際に、第１容量素子及び第２容量素子に供給される電荷量よりも、少なくすることができる。よって、データの保持時間が所定の長さを満たすか否かの検証動作を、より短時間にて正確に行うことができる。
なお、上記トランジスタは、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体を、チャネル形成領域に含んでいる。このような半導体としては、例えば、シリコンの２倍以上の大きなバンドギャップを有する、酸化物半導体、炭化シリコン、窒化ガリウムなどが挙げられる。上記半導体を有するトランジスタは、通常のシリコンやゲルマニウムなどの半導体で形成されたトランジスタに比べて、オフ電流を極めて低くすることができる。よって、上記構成を有するトランジスタを、容量素子に供給された電荷を保持するためのスイッチング素子として用いることで、容量素子からの電荷のリークを防ぐことができる。
電子供与体（ドナー）となる水分又は水素などの不純物が低減され、なおかつ酸素欠損が低減されることで高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ ＯＳ）は、ｉ型（真性半導体）又はｉ型に限りなく近い。そのため、上記酸化物半導体を用いたトランジスタは、オフ電流が著しく低いという特性を有する。具体的に、高純度化された酸化物半導体は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）による水素濃度の測定値が、５×１０１８／ｃｍ３未満、より好ましくは５×１０１７／ｃｍ３以下、更に好ましくは１×１０１６／ｃｍ３以下とする。また、ホール効果測定により測定できる酸化物半導体膜のキャリア密度は、１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、更に好ましくは１×１０１１／ｃｍ３未満とする。また、酸化物半導体のバンドギャップは、２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。水分又は水素などの不純物濃度が十分に低減され、なおかつ酸素欠損が低減されることで高純度化された酸化物半導体膜を用いることにより、トランジスタのオフ電流を下げることができる。
ここで、酸化物半導体膜中の、水素濃度の分析について触れておく。半導体膜中の水素濃度測定は、ＳＩＭＳで行う。ＳＩＭＳは、その原理上、試料表面近傍や、材質が異なる膜との積層界面近傍のデータを正確に得ることが困難であることが知られている。そこで、膜中における水素濃度の厚さ方向の分布をＳＩＭＳで分析する場合、対象となる膜が存在する範囲において、値に極端な変動がなく、ほぼ一定の値が得られる領域における平均値を、水素濃度として採用する。また、測定の対象となる膜の厚さが小さい場合、上下に隣接する膜内の水素濃度の影響を受けて、ほぼ一定の値が得られる領域を見いだせない場合がある。この場合、当該膜が存在する領域における、水素濃度の極大値又は極小値を、当該膜中の水素濃度として採用する。更に、当該膜が存在する領域において、極大値を有する山型のピーク、極小値を有する谷型のピークが存在しない場合、変曲点の値を水素濃度として採用する。
具体的に、高純度化された酸化物半導体膜を活性層として用いたトランジスタのオフ電流が低いことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０６μｍでチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。この場合、オフ電流をトランジスタのチャネル幅で除した数値に相当するオフ電流密度は、１００ｚＡ／μｍ以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に供給される又は容量素子から放出される電荷を当該トランジスタで制御する回路を用いて、オフ電流密度の測定を行った。当該測定では、上記トランジスタに高純度化された酸化物半導体膜をチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流密度を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が３Ｖの場合に、数十ｙＡ／μｍという、更に低いオフ電流密度が得られることが分かった。従って、高純度化された酸化物半導体膜を活性層として用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく低い。
なお、特に断りがない限り、本明細書でオフ電流とは、ｎチャネル型トランジスタにおいては、ドレイン電極をソース電極とゲート電極よりも高い電位とした状態において、ソース電極の電位を基準としたときのゲート電極の電位が０以下であるときに、ソース電極とドレイン電極の間に流れる電流のことを意味する。或いは、本明細書でオフ電流とは、ｐチャネル型トランジスタにおいては、ドレイン電極をソース電極とゲート電極よりも低い電位とした状態において、ソース電極の電位を基準としたときのゲート電極の電位が０以上であるときに、ソース電極とドレイン電極の間に流れる電流のことを意味する。
なお、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
なお、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含んでいてもよい。Ｉｎ−Ｇａ−Ｚｎ系酸化物は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、移動度も高いため、半導体装置に用いる半導体材料としては好適である。
本発明の一態様に係る記憶装置は、上記構成により、データの保持時間が所定の長さに満たないメモリセルを検出するための検証動作を、短時間にて正確に行うことができる。或いは、本発明の一態様に係る検出方法により、データの保持時間が所定の長さに満たない不良メモリセルを、短時間にて正確に検出することができる。或いは、本発明の一態様に係る記憶装置または半導体装置は、不良メモリセルを正確に検出しつつも検証動作に要する時間を短縮化することができるので、高い信頼性を確保しつつも、製造コストを低く抑えることができる。
メモリセルの回路図、及びトランジスタの断面図。 メモリセルの動作を模式的に示す図。 メモリセルの動作を模式的に示す図。 端子Ｔ０３の電位と、トランジスタ１０２のドレイン電流の関係を示す図。 メモリセルの動作を模式的に示す図。 メモリセルの動作を模式的に示す図。 セルアレイの回路図。 セルアレイの動作を示すタイミングチャート。 セルアレイの回路図。 セルアレイの動作を示すタイミングチャート。 記憶装置の構成を示すブロック図。 読み出し回路の構成を示すブロック図。 １行のメモリセルと読み出し回路の接続構成を示す図。 記憶装置の作製方法を示す断面図。 記憶装置の作製方法を示す断面図。 記憶装置の作製方法を示す断面図。 記憶装置の作製方法を示す上面図。 記憶装置の断面図。 トランジスタの断面図。 電子機器の図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、マイクロプロセッサ、画像処理回路、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、マイクロコントローラなどの集積回路、ＲＦタグ、メモリーカードなどの記憶媒体、半導体表示装置等、記憶装置を用いることができる各種半導体装置が、本発明の範疇に含まれる。また、半導体表示装置には、液晶表示装置、有機発光素子（ＯＬＥＤ）に代表される発光素子を各画素に備えた発光装置、電子ペーパー、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）等や、半導体膜を用いた回路素子を駆動回路に有しているその他の半導体表示装置が、その範疇に含まれる。
（実施の形態１）
図１（Ａ）に、本発明の一態様に係る記憶装置のメモリセル１００の構成を、一例として回路図で示す。図１（Ａ）に示す回路図では、メモリセル１００が、スイッチング素子として機能するトランジスタ１０１と、トランジスタ１０２と、容量素子１０３と、容量素子１０４とを有する。
メモリセル１００は、必要に応じて、トランジスタ、ダイオード、抵抗素子、容量素子、インダクタなどのその他の回路素子を、更に有していても良い。
なお、トランジスタが有するソース端子とドレイン端子は、トランジスタの極性及び各電極に与えられる電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トランジスタでは、低い電位が与えられる電極がソース端子と呼ばれ、高い電位が与えられる電極がドレイン端子と呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が与えられる電極がドレイン端子と呼ばれ、高い電位が与えられる電極がソース端子と呼ばれる。以下、ソース端子とドレイン端子のいずれか一方を第１端子、他方を第２端子とし、メモリセル１００が有するトランジスタ１０１、トランジスタ１０２、容量素子１０３、及び容量素子１０４の接続関係について説明する。
また、トランジスタのソース端子とは、活性層の一部であるソース領域、或いは活性層に接続されたソース電極を意味する。同様に、トランジスタのドレイン端子とは、活性層の一部であるドレイン領域、或いは活性層に接続されたドレイン電極を意味する。
なお、本明細書において接続とは電気的な接続を意味しており、電流、電圧又は電位が、供給可能、或いは伝送可能な状態に相当する。従って、接続している状態とは、直接接続している状態を必ずしも指すわけではなく、電流、電圧又は電位が、供給可能、或いは伝送可能であるように、配線、導電膜、抵抗、ダイオード、トランジスタなどの素子を介して間接的に接続している状態も、その範疇に含む。
また、回路図上は独立している構成要素どうしが接続されている場合であっても、実際には、例えば配線の一部が電極として機能する場合など、一の導電膜が、複数の構成要素の機能を併せ持っている場合もある。本明細書において接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
図１（Ａ）に示すメモリセル１００では、トランジスタ１０１の第１端子に、データを含む信号の電位が与えられる。トランジスタ１０１の第２端子は、トランジスタ１０２のゲート電極に接続されている。容量素子１０３が有する一対の電極は、一方がトランジスタ１０２のゲート電極に接続されている。容量素子１０４が有する一対の電極は、一方がトランジスタ１０２のゲート電極に接続されている。
トランジスタ１０２は、ｎチャネル型とｐチャネル型のどちらでも良い。
図１（Ａ）に示すメモリセル１００では、容量素子１０３または容量素子１０４に電荷を蓄積することで、データの記憶を行う。
次いで、図１（Ｂ）に、図１（Ａ）とは異なるメモリセル１１０の構成を、一例として回路図で示す。図１（Ｂ）に示す回路図では、メモリセル１１０が、スイッチング素子として機能するトランジスタ１０１と、容量素子１０３と、容量素子１０４とを有する。
図１（Ｂ）に示すメモリセル１１０では、トランジスタ１０１の第１端子に、データを含む信号の電位が与えられる。また、容量素子１０３が有する一対の電極は、一方がトランジスタ１０１の第２端子に接続されている。容量素子１０４が有する一対の電極は、一方がトランジスタ１０１の第２端子に接続されている。
図１（Ｂ）に示すメモリセル１１０では、容量素子１０３または容量素子１０４に電荷を蓄積することで、データの記憶を行う。
本発明の一態様では、図１（Ａ）に示すメモリセル１００と、図１（Ｂ）に示すメモリセル１１０の両方において、容量素子１０３の有する容量値が、容量素子１０４の有する容量値よりも大きくなるようにする。具体的には、容量素子１０３の容量値が、容量素子１０４の容量値の１０００倍以上、好ましくは１００００倍以上となるようにする。そして、本発明の一態様では、通常動作の時に、容量素子１０３及び容量素子１０４を用いて電荷の保持を行う。また、本発明の一態様では、データの保持時間が所定の長さに満たないメモリセルを検出するための検証動作を行う時に、容量素子１０４を用いて電荷の保持を行う。
また、本発明の一態様では、図１（Ａ）または図１（Ｂ）に示した上記スイッチング素子として機能するトランジスタ１０１のチャネル形成領域に、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体材料を含むことを特徴とする。上述したような特性を有する半導体材料をチャネル形成領域に含むことで、オフ電流が極めて低いトランジスタ１０１を実現することができる。
なお、図１（Ａ）または図１（Ｂ）に示したメモリセル１００とメモリセル１１０のように、電荷量の制御によりデータの記憶を行うメモリセルの場合、メモリセルへの電荷の供給と、メモリセルからの電荷の放出と、メモリセルにおける電荷の保持とを、スイッチング素子として機能するトランジスタ１０１により制御する。よって、データの保持時間の長さは、メモリセルに蓄積されている電荷が上記トランジスタ１０１を介してリークする量に依存する。本発明の一態様では、上述したようにトランジスタ１０１のオフ電流を著しく低くすることができるため、上記電荷のリークを防ぐことができ、データの保持時間を長く確保することができる。
シリコン半導体よりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体材料の一例として、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）などの化合物半導体、酸化亜鉛（ＺｎＯ）などの金属酸化物でなる酸化物半導体などを適用することができる。この中でも酸化物半導体は、スパッタリング法や湿式法（印刷法など）により作製可能であり、量産性に優れるといった利点がある。また、炭化シリコンまたは窒化ガリウムとは異なり、酸化物半導体は室温でも成膜が可能なため、ガラス基板上への成膜、或いは半導体素子を用いた集積回路上への成膜が可能である。また、基板の大型化にも対応が可能である。よって、上述したワイドギャップ半導体の中でも、特に酸化物半導体は量産性が高いというメリットを有する。また、トランジスタの性能（例えば電界効果移動度）を向上させるために結晶性の酸化物半導体を得ようとする場合でも、２５０℃から８００℃の熱処理によって結晶性の酸化物半導体を得ることができる。
以下の説明では、トランジスタ１０１の半導体膜として、上記のような利点を有する酸化物半導体を用いる場合を例に挙げている。
なお、本発明の一態様では、少なくとも、スイッチング素子として機能するトランジスタ１０１が、上述した酸化物半導体などのワイドギャップ半導体を活性層に有していれば良い。一方、メモリセル１００が有するトランジスタ１０２は、その活性層に、酸化物半導体が用いられていても良いし、或いは、酸化物半導体以外の、非晶質、微結晶、多結晶、又は単結晶の、シリコン、又はゲルマニウムなどの半導体が用いられていても良い。メモリセル１００内の全てのトランジスタの活性層に、酸化物半導体膜を用いることで、プロセスを簡略化することができる。また、トランジスタ１０２の活性層に、例えば、多結晶又は単結晶のシリコンなどのように、酸化物半導体よりも高い移動度が得られる半導体を用いることで、メモリセル１００からのデータの読み出しを高速で行うことができる。
また、図１（Ａ）、図１（Ｂ）では、メモリセル１００またはメモリセル１１０が、スイッチング素子として機能するトランジスタ１０１を一つだけ有する構成を示しているが、本発明はこの構成に限定されない。本発明の一態様では、スイッチング素子として機能するトランジスタが各メモリセルに最低限１つ設けられていれば良く、上記トランジスタの数は複数であっても良い。メモリセル１００またはメモリセル１１０が、複数のトランジスタで構成されるスイッチング素子を有している場合、上記複数のトランジスタは並列に接続されていても良いし、直列に接続されていても良いし、直列と並列が組み合わされて接続されていても良い。
なお、本明細書において、トランジスタが直列に接続されている状態とは、例えば、第１のトランジスタの第１端子と第２端子のいずれか一方のみが、第２のトランジスタの第１端子と第２端子のいずれか一方のみに接続されている状態を意味する。また、トランジスタが並列に接続されている状態とは、第１のトランジスタの第１端子が第２のトランジスタの第１端子に接続され、第１のトランジスタの第２端子が第２のトランジスタの第２端子に接続されている状態を意味する。
また、トランジスタ１０１またはトランジスタ１０２は、ゲート電極を活性層の片側において少なくとも有していれば良いが、活性層を間に挟んで存在する一対のゲート電極を有していても良い。トランジスタ１０１またはトランジスタ１０２が、活性層を間に挟んで存在する一対のゲート電極を有している場合、一方のゲート電極にはスイッチングを制御するための信号が与えられ、他方のゲート電極は、電気的に絶縁しているフローティングの状態であっても良いし、電位が他から与えられている状態であっても良い。後者の場合、一対の電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタ１０１またはトランジスタ１０２の閾値電圧を制御することができる。
次いで、図１（Ｃ）に、図１（Ａ）及び図１（Ｂ）に示したトランジスタ１０１の、断面図の一例を示す。
図１（Ｃ）において、トランジスタ１０１は、絶縁表面を有する基板１２０上に、ゲート電極１２１と、ゲート電極１２１上の絶縁膜１２２と、絶縁膜１２２を間に挟んでゲート電極１２１と重なる、活性層として機能する酸化物半導体膜１２３と、酸化物半導体膜１２３上のソース電極１２４及びドレイン電極１２５とを有している。図１（Ｃ）では、酸化物半導体膜１２３、ソース電極１２４及びドレイン電極１２５上に、絶縁膜１２６が形成されている。トランジスタ１０１は絶縁膜１２６をその構成要素に含んでいても良い。
なお、図１（Ｃ）では、トランジスタ１０１がシングルゲート構造である場合を例示しているが、トランジスタ１０１は、電気的に接続された複数のゲート電極を有することで、チャネル形成領域を複数有する、マルチゲート構造であっても良い。
次いで、図１（Ａ）に示したメモリセル１００の動作について、図２及び図３を用いて説明する。なお、動作の説明は、通常動作の時と、データの保持時間が所定の長さに満たないメモリセルを検出するための検証動作を行う時とに分けて行う。
まず、図２（Ａ）に、通常動作の時においてデータの書き込みを行う際の、メモリセル１００の動作を模式的に示す。なお、図２及び図３では、トランジスタ１０１の第１端子を端子Ｔ０１として示す。トランジスタ１０１のゲート電極を端子Ｔ０２として示す。トランジスタ１０２の第１端子を端子Ｔ０４として示す。トランジスタ１０２の第２端子を端子Ｔ０５として示す。また、容量素子１０４が有する一対の電極のうち、トランジスタ１０２のゲート電極に接続されている電極とは異なる方の電極を、端子Ｔ０３として示す。容量素子１０３が有する一対の電極のうち、トランジスタ１０２のゲート電極に接続されている電極とは異なる方の電極を、端子Ｔ０６として示す。
図２（Ａ）に示すように、データの書き込みを行う際には、端子Ｔ０３、端子Ｔ０５、及び端子Ｔ０６に、ローレベルの電位が与えられる。具体的に図２（Ａ）では、端子Ｔ０３、端子Ｔ０５、及び端子Ｔ０６に接地電位ＧＮＤが与えられている場合を例示している。そして、端子Ｔ０２にハイレベルの電位ＶＨが与えられることで、トランジスタ１０１がオンになった後、端子Ｔ０１に、データを含む信号の電位が与えられる。なお、端子Ｔ０１に与えられる電位のレベルは、データの内容によって当然異なる。具体的に図２（Ａ）では、端子Ｔ０１にハイレベルの電位ＶＤＤ１が与えられている場合を例示している。
なお、電位ＶＨは電位ＶＤＤ１と同じか、それより高いものとする。具体的に、電位ＶＨと電位ＶＤＤ１の電位差は、トランジスタ１０１の閾値電圧と同じか、それより大きいものとする。
端子Ｔ０１に与えられた電位は、オンのトランジスタ１０１を介して、トランジスタ１０２のゲート電極に与えられる。そして、トランジスタ１０２のゲート電極をノードＦＧとすると、ノードＦＧの電位に従って容量素子１０３及び容量素子１０４に供給される電荷量が制御されることで、メモリセル１００へのデータの書き込みが行われる。
次いで、図２（Ｂ）に、通常動作の時においてデータの保持を行う際の、メモリセル１００の動作を模式的に示す。図２（Ｂ）に示すように、データの保持を行う際には、端子Ｔ０１、端子Ｔ０２、端子Ｔ０３、端子Ｔ０５、及び端子Ｔ０６に、ローレベルの電位が与えられる。具体的に図２（Ｂ）では、端子Ｔ０１、端子Ｔ０２、端子Ｔ０３、端子Ｔ０５、及び端子Ｔ０６に接地電位ＧＮＤが与えられている場合を例示している。よって、トランジスタ１０１はオフになり、容量素子１０３及び容量素子１０４において電荷が保持される。
なお、本発明の一態様では、トランジスタ１０１の活性層に、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体材料を用いることで、オフ電流が極めて低いことを特徴とする。よって、トランジスタ１０１にシリコンなどの半導体材料を用いた場合に比べ、容量素子１０３及び容量素子１０４に蓄積されている電荷のリークを防ぐことができ、データの保持時間を長く確保することができる。
次いで、図２（Ｃ）に、通常動作の時においてデータの読み出しを行う際の、メモリセル１００の動作を模式的に示す。図２（Ｃ）に示すように、データの読み出しを行う際には、端子Ｔ０１、端子Ｔ０２、端子Ｔ０３、端子Ｔ０５、及び端子Ｔ０６に、ローレベルの電位を与える。具体的に図２（Ｃ）では、端子Ｔ０１、端子Ｔ０２、端子Ｔ０３、端子Ｔ０５、及び端子Ｔ０６に接地電位ＧＮＤが与えられる場合を例示している。よって、トランジスタ１０１はオフのままであるので、ノードＦＧの電位は保持される。
また、端子Ｔ０４は読み出し回路に接続される。そして、トランジスタ１０２は、ノードＦＧの電位に従って、そのゲート電圧が変化している。すなわち、トランジスタ１０２の第１端子と第２端子間の抵抗は、容量素子１０３及び容量素子１０４に保持されている電荷量に依存する。よって、端子Ｔ０４には、容量素子１０３及び容量素子１０４に保持されている電荷量に応じた電位が与えられる。そして、上記電位から電荷量を読み取ることにより、メモリセル１００からデータを読み出すことができる。
次いで、図３（Ａ）に、検証動作を行う時においてデータの書き込みを行う際の、メモリセル１００の動作を模式的に示す。図３（Ａ）に示すように、データの書き込みを行う際には、端子Ｔ０３、及び端子Ｔ０５に、ローレベルの電位が与えられる。具体的に図３（Ａ）では、端子Ｔ０３、及び端子Ｔ０５に接地電位ＧＮＤが与えられている場合を例示している。また、通常動作の時とは異なり、端子Ｔ０６はフローティング（Ｆｌｏａｔｉｎｇ）の状態にしておく。そして、端子Ｔ０２にハイレベルの電位ＶＨが与えられることで、トランジスタ１０１がオンになった後、端子Ｔ０１に、検証用のデータを含む信号の電位が与えられる。具体的に図３（Ａ）では、端子Ｔ０１にハイレベルの電位ＶＤＤ２が与えられている場合を例示している。
なお、電位ＶＤＤ２は、電位ＶＤＤ１と同じか、それより低いものとする。
端子Ｔ０１に与えられた電位は、オンのトランジスタ１０１を介して、トランジスタ１０２のゲート電極、すなわちノードＦＧに与えられる。なお、検証動作を行う時、端子Ｔ０６はフローティングの状態にある。よって、ノードＦＧの電位に従って、容量素子１０４に供給される電荷量が制御されることで、メモリセル１００に検証用のデータの書き込みが行われる。
次いで、図３（Ｂ）に、検証動作を行う時においてデータの保持を行う際の、メモリセル１００の動作を模式的に示す。図３（Ｂ）に示すように、データの保持を行う際には、端子Ｔ０１、端子Ｔ０２、端子Ｔ０３、及び端子Ｔ０５に、ローレベルの電位が与えられる。具体的に図３（Ｂ）では、端子Ｔ０１、端子Ｔ０２、端子Ｔ０３、及び端子Ｔ０５に接地電位ＧＮＤが与えられている場合を例示している。また、通常動作の時とは異なり、端子Ｔ０６はフローティング（Ｆｌｏａｔｉｎｇ）の状態にしておく。よって、トランジスタ１０１はオフになり、容量素子１０４において電荷が保持される。
なお、データの保持時間の長さは、メモリセルに蓄積されている電荷量に依存するため、メモリセル間における、容量素子が有する容量値の比は、メモリセル間における、保持時間の比に相当する。本発明の一態様では、上述したように、容量素子１０３の容量値が、容量素子１０４の容量値の１０００倍以上、好ましくは１００００倍以上となるように設定する。すなわち、検証動作の際に用いる容量素子１０４の容量値に対し、通常の動作の際に用いる容量素子１０３及び容量素子１０４の容量値の和が約１０００倍以上、或いは約１００００倍以上となる。よって、検証動作において正確なデータが保証される保持時間がｔだとすると、上記時間ｔの約１０００倍以上、或いは約１００００倍以上に相当する時間が、通常の動作において正確なデータが保証される保持時間であると、計算上は推測される。また、正常なメモリセルよりも保持時間が短いメモリセルの場合、通常動作の時における保持時間の１／１０００以下、或いは１／１００００以下の時間でもって、検証動作の際に読み出されたデータのデジタル値に変動が生じることとなる。よって、本発明の一態様では、データの保持時間が所定の長さを満たすか否かの検証動作を、短時間にて正確に行うことができる。
また、本発明の一態様では、電位ＶＤＤ２を電位ＶＤＤ１より低く設定することで、通常の動作の際に容量素子１０３及び容量素子１０４に蓄積される電荷量よりも、検証動作の際に容量素子１０４に蓄積される電荷量を、さらに少なくすることができる。上記構成により、データの保持時間が所定の長さを満たすか否かの検証動作を、さらに短時間にて正確に行うことができる。
次いで、図３（Ｃ）に、検証動作を行う時において、検証用のデータの読み出しを行う際の、メモリセル１００の動作を模式的に示す。図３（Ｃ）に示すように、検証用のデータの読み出しを行う際には、端子Ｔ０１、端子Ｔ０２、端子Ｔ０３、及び端子Ｔ０５に、ローレベルの電位を与える。具体的に図３（Ｃ）では、端子Ｔ０１、端子Ｔ０２、端子Ｔ０３、及び端子Ｔ０５に接地電位ＧＮＤが与えられる場合を例示している。また、通常動作の時とは異なり、端子Ｔ０６はフローティング（Ｆｌｏａｔｉｎｇ）の状態にしておく。よって、トランジスタ１０１はオフのままであるので、ノードＦＧの電位は保持される。
また、端子Ｔ０４は読み出し回路に接続される。トランジスタ１０２は、ノードＦＧの電位に従って、そのゲート電圧が変化している。すなわち、トランジスタ１０２の第１端子と第２端子間の抵抗は、容量素子１０３及び容量素子１０４に保持されている電荷量に依存する。
図４に、端子Ｔ０３の電位と、トランジスタ１０２のドレイン電流の関係を示す。図４の実線１５０に示すように、容量素子１０４の電荷量が多い場合、端子Ｔ０３の電位を接地電位ＧＮＤにすると、トランジスタ１０２はドレイン電流が高くなる。また、図４の実線１５１に示すように、容量素子１０４の電荷量が少ない場合、端子Ｔ０３の電位を接地電位ＧＮＤにすると、トランジスタ１０２はドレイン電流が低くなる。
よって、端子Ｔ０４には、容量素子１０３及び容量素子１０４に保持されている電荷量に応じた電位が与えられる。そして、上記電位から電荷量を読み取ることにより、メモリセル１００から検証用のデータを読み出すことができる。
読み出された検証用のデータが、デジタル値１を有しているならば、当該メモリセル１００において、通常動作の際に、データの保持時間が所定の長さを満たしていると判断できる。読み出された検証用のデータが、デジタル値０を有しているならば、当該メモリセル１００において、通常動作の際に、データの保持時間が所定の長さを満たしていないと判断できる。
例えば、容量素子１０４と容量素子１０３の容量値の比が１：１０００であり、通常動作の時において用いるデータを含む信号の電圧を２．０Ｖ、検証動作の時において用いる検証用のデータを含む信号の電圧を０．６Ｖ、トランジスタ１０２のゲート電圧を０．５Ｖ、検証動作の時における保持時間を３５１分とすることで、通常動作の時における保持時間が１０年確保できることが確認できる。なお、信号の電圧とは、信号の電位と接地電位ＧＮＤとの電位差を意味するものとする。
なお、本実施の形態では、検証動作の際に、端子Ｔ０６はフローティングの状態にする場合について説明したが、端子Ｔ０６に検証用のデータを含む信号の電位ＶＤＤ２を与えておいても良い。
次いで、図１（Ｂ）に示したメモリセル１１０の動作について、図５及び図６を用いて説明する。なお、動作の説明は、通常動作の時と、データの保持時間が所定の長さに満たないメモリセルを検出するための検証動作を行う時とに分けて行う。
まず、図５（Ａ）に、通常動作の時においてデータの書き込みを行う際の、メモリセル１１０の動作を模式的に示す。なお、図５及び図６では、トランジスタ１０１の第１端子を端子Ｔ０７として示す。トランジスタ１０１のゲート電極を端子Ｔ０８として示す。また、容量素子１０４が有する一対の電極のうち、トランジスタ１０１の第２端子に接続されている電極とは異なる方の電極を、端子Ｔ０９として示す。容量素子１０３が有する一対の電極のうち、トランジスタ１０１の第２端子に接続されている電極とは異なる方の電極を、端子Ｔ１０として示す。
図５（Ａ）に示すように、データの書き込みを行う際には、端子Ｔ０９、及び端子Ｔ１０に、ローレベルの電位が与えられる。具体的に図５（Ａ）では、端子Ｔ０９、及び端子Ｔ１０に接地電位ＧＮＤが与えられている場合を例示している。そして、端子Ｔ０８にハイレベルの電位ＶＨが与えられることで、トランジスタ１０１がオンになった後、端子Ｔ０７に、データを含む信号の電位が与えられる。なお、端子Ｔ０７に与えられる電位のレベルは、データの内容によって当然異なる。具体的に図５（Ａ）では、端子Ｔ０７にハイレベルの電位ＶＤＤ１が与えられている場合を例示している。
なお、電位ＶＨは電位ＶＤＤ１と同じか、それより高いものとする。具体的に、電位ＶＨと電位ＶＤＤ１の電位差は、トランジスタ１０１の閾値電圧と同じか、それより大きいものとする。
端子Ｔ０７に与えられた電位は、オンのトランジスタ１０１を介して、容量素子１０４の一方の電極、及び容量素子１０３の一方の電極に与えられる。そして、容量素子１０４の一方の電極、及び容量素子１０３の一方の電極をノードＦＧとすると、ノードＦＧの電位に従って容量素子１０３及び容量素子１０４に供給される電荷量が制御されることで、メモリセル１１０へのデータの書き込みが行われる。
次いで、図５（Ｂ）に、通常動作の時においてデータの保持を行う際の、メモリセル１１０の動作を模式的に示す。図５（Ｂ）に示すように、データの保持を行う際には、端子Ｔ０７、端子Ｔ０８、端子Ｔ０９、及び端子Ｔ１０に、ローレベルの電位が与えられる。具体的に図５（Ｂ）では、端子Ｔ０７、端子Ｔ０８、端子Ｔ０９、及び端子Ｔ１０に接地電位ＧＮＤが与えられている場合を例示している。よって、トランジスタ１０１はオフになり、容量素子１０３及び容量素子１０４において電荷が保持される。
なお、本発明の一態様では、トランジスタ１０１の活性層に、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体材料を用いることで、オフ電流が極めて低いことを特徴とする。よって、トランジスタ１０１にシリコンなどの半導体材料を用いた場合に比べ、容量素子１０３及び容量素子１０４に蓄積されている電荷のリークを防ぐことができ、データの保持時間を長く確保することができる。
次いで、図５（Ｃ）に、通常動作の時においてデータの読み出しを行う際の、メモリセル１１０の動作を模式的に示す。図５（Ｃ）に示すように、データの読み出しを行う際には、端子Ｔ０９、及び端子Ｔ１０に、ローレベルの電位を与える。具体的に図５（Ｃ）では、端子Ｔ０９、及び端子Ｔ１０に接地電位ＧＮＤが与えられる場合を例示している。よって、トランジスタ１０１はオフのままであるので、ノードＦＧの電位は保持される。
また、端子Ｔ０７は読み出し回路に接続される。そして、端子Ｔ０８にハイレベルの電位ＶＨが与えられることで、トランジスタ１０１がオンになる。トランジスタ１０１がオンになると、容量素子１０３及び容量素子１０４に保持されている電荷が、端子Ｔ０７を介して放出されるか、或いは、端子Ｔ０７を介して電荷が容量素子１０３及び容量素子１０４に供給される。上記動作は、保持時間におけるノードＦＧの電位により決まる。従って、端子Ｔ０７には、容量素子１０３及び容量素子１０４に保持されている電荷量に応じた電位が与えられる。そして、上記電位から電荷量を読み取ることにより、メモリセル１１０からデータを読み出すことができる。
また、図６（Ａ）に、検証動作を行う時においてデータの書き込みを行う際の、メモリセル１１０の動作を模式的に示す。図６（Ａ）に示すように、データの書き込みを行う際には、端子Ｔ０９に、ローレベルの電位が与えられる。具体的に図６（Ａ）では、端子Ｔ０９に接地電位ＧＮＤが与えられている場合を例示している。また、通常動作の時とは異なり、端子Ｔ１０はフローティング（Ｆｌｏａｔｉｎｇ）の状態にしておく。そして、端子Ｔ０８にハイレベルの電位ＶＨが与えられることで、トランジスタ１０１がオンになった後、端子Ｔ０７に、検証用のデータを含む信号の電位が与えられる。具体的に図６（Ａ）では、端子Ｔ０７にハイレベルの電位ＶＤＤ２が与えられている場合を例示している。
なお、電位ＶＤＤ２は、電位ＶＤＤ１と同じか、それより低いものとする。
端子Ｔ０７に与えられた電位は、オンのトランジスタ１０１を介して、容量素子１０４の一方の電極、及び容量素子１０３の一方の電極、すなわちノードＦＧに与えられる。なお、検証動作を行う時、端子Ｔ１０はフローティングの状態にある。よって、ノードＦＧの電位に従って、容量素子１０４に供給される電荷量が制御されることで、メモリセル１１０に検証用のデータの書き込みが行われる。
次いで、図６（Ｂ）に、検証動作を行う時においてデータの保持を行う際の、メモリセル１１０の動作を模式的に示す。図６（Ｂ）に示すように、データの保持を行う際には、端子Ｔ０７、端子Ｔ０８、及び端子Ｔ０９に、ローレベルの電位が与えられる。具体的に図６（Ｂ）では、端子Ｔ０７、端子Ｔ０８、及び端子Ｔ０９に接地電位ＧＮＤが与えられている場合を例示している。また、通常動作の時とは異なり、端子Ｔ１０はフローティング（Ｆｌｏａｔｉｎｇ）の状態にしておく。よって、トランジスタ１０１はオフになり、容量素子１０４において電荷が保持される。
なお、データの保持時間の長さは、メモリセルに蓄積されている電荷量に依存するため、メモリセル間における、容量素子が有する容量値の比は、メモリセル間における、保持時間の比に相当する。本発明の一態様では、上述したように、容量素子１０３の容量値が、容量素子１０４の容量値の１０００倍以上、好ましくは１００００倍以上となるように設定する。すなわち、検証動作の際に用いる容量素子１０４の容量値に対し、通常の動作の際に用いる容量素子１０３及び容量素子１０４の容量値の和が約１０００倍以上、或いは約１００００倍以上となる。よって、検証動作において正確なデータが保証される保持時間がｔだとすると、上記時間ｔの約１０００倍以上、或いは約１００００倍以上に相当する時間が、通常の動作において正確なデータが保証される保持時間であると、計算上は推測される。また、正常なメモリセルよりも保持時間が短いメモリセルの場合、通常動作の時における保持時間の１／１０００以下、或いは１／１００００以下の時間でもって、検証動作の際に読み出されたデータのデジタル値に変動が生じることとなる。よって、本発明の一態様では、データの保持時間が所定の長さを満たすか否かの検証動作を、短時間にて正確に行うことができる。
また、本発明の一態様では、電位ＶＤＤ２を電位ＶＤＤ１より低く設定することで、通常の動作の際に容量素子１０３及び容量素子１０４に蓄積される電荷量よりも、検証動作の際に容量素子１０４に蓄積される電荷量を、さらに少なくすることができる。上記構成により、データの保持時間が所定の長さを満たすか否かの検証動作を、さらに短時間にて正確に行うことができる。
次いで、図６（Ｃ）に、検証動作を行う時において、検証用のデータの読み出しを行う際の、メモリセル１１０の動作を模式的に示す。図６（Ｃ）に示すように、検証用のデータの読み出しを行う際には、端子Ｔ０９に、ローレベルの電位を与える。具体的に図６（Ｃ）では、端子Ｔ０９に接地電位ＧＮＤが与えられる場合を例示している。また、通常動作の時とは異なり、端子Ｔ１０はフローティング（Ｆｌｏａｔｉｎｇ）の状態にしておく。よって、トランジスタ１０１はオフのままであるので、ノードＦＧの電位は保持される。
また、端子Ｔ０７は読み出し回路に接続される。そして、端子Ｔ０８にハイレベルの電位ＶＨが与えられることで、トランジスタ１０１がオンになる。トランジスタ１０１がオンになると、容量素子１０４に保持されている電荷が、端子Ｔ０７を介して放出されるか、或いは、端子Ｔ０７を介して電荷が容量素子１０４に供給される。上記動作は、保持時間におけるノードＦＧの電位により決まる。従って、端子Ｔ０７には、容量素子１０４に保持されている電荷量に応じた電位が与えられる。そして、上記電位から電荷量を読み取ることにより、メモリセル１１０から検証用のデータを読み出すことができる。
読み出された検証用のデータが、デジタル値１を有しているならば、当該メモリセル１１０において、通常動作の際に、データの保持時間が所定の長さを満たしていると判断できる。読み出された検証用のデータが、デジタル値０を有しているならば、当該メモリセル１１０において、通常動作の際に、データの保持時間が所定の長さを満たしていないと判断できる。
なお、本実施の形態では、検証動作の際に、端子Ｔ１０はフローティングの状態にする場合について説明したが、端子Ｔ１０に検証用のデータを含む信号の電位ＶＤＤ２を与えておいても良い。
また、本実施の形態では、メモリセル１００とメモリセル１１０において、電荷量の多い状態は１のデジタル値を、電荷量の少ない状態は０のデジタル値を意味するものとして、その動作について説明をしているが、電荷量とデジタル値の関係はこの構成に限定されない。例えば、電荷量の多い状態が０のデジタル値を、電荷量の少ない状態が１のデジタル値を意味していても良い。いずれの場合であっても、検証用のデータは、電荷の過剰リークによって保持時間が短縮化してしまう不良メモリセルを検出するために、電荷量の多い状態に相当するデジタル値を有していることが望ましい。
（実施の形態２）
本実施の形態では、複数のメモリセルを有する記憶装置の構成と、その駆動方法の一例について説明する。
図７は、図１（Ａ）に示したメモリセル１００を複数有するセルアレイ２００の、回路図の一例である。ただし、図７では、図１（Ａ）とは異なり、トランジスタ１０２がｐチャネル型である場合の回路図を例示している。
図７に示すセルアレイ２００では、複数の第１ワード線ＷＬａ、複数のデータ線ＤＬ、複数の第２ワード線ＷＬｂ、複数のソース線ＳＬ、複数の容量線ＣＬなどの各種配線が設けられており、駆動回路からの信号又は電位が、これら配線を介して各メモリセル１００に供給される。
具体的に、トランジスタ１０１の第１端子及びトランジスタ１０２の第１端子は、複数のデータ線ＤＬの一つに接続されている。トランジスタ１０１のゲート電極は、複数の第１ワード線ＷＬａの一つに接続されている。トランジスタ１０２の第２端子は、複数のソース線ＳＬの一つに接続されている。容量素子１０３が有する一対の電極のうち、トランジスタ１０２のゲート電極に接続されている電極とは異なる方の電極が、複数の第２ワード線ＷＬｂの一つに接続されている。容量素子１０４が有する一対の電極のうち、トランジスタ１０２のゲート電極に接続されている電極とは異なる方の電極が、複数の容量線ＣＬの一つに接続されている。
なお、上記配線の数は、メモリセル１００の数及び配置によって決めることができる。具体的に、図７に示すセルアレイ２００の場合、ｙ行×ｘ列のメモリセル１００がマトリクス状に接続されており、第１ワード線ＷＬａ１〜ＷＬａｙ、第２ワード線ＷＬｂ１〜ＷＬｂｙ、ソース線ＳＬ１〜ＳＬｙ、データ線ＤＬ１〜ＤＬｘ、容量線ＣＬ１〜ＣＬｙが、セルアレイ２００内に配置されている場合を例示している。
次いで、図７に示すセルアレイ２００の、通常の動作について、図８のタイミングチャートを用いて説明する。なお、図８では、１行１列目のメモリセル１００と、１行ｘ列目のメモリセル１００と、ｙ行１列目のメモリセル１００と、ｙ行ｘ列目のメモリセル１００とにおいて、データの書き込み、保持、読み出しを行う場合を例に挙げている。また、図８では、トランジスタ１０２がｐチャネル型トランジスタである場合を例示している。
また、図８のタイミングチャート中の斜線部は、電位がハイレベルとローレベルのどちらでも良い期間を意味する。
まず、データの書き込み期間Ｔａにおけるセルアレイ２００の動作について説明する。
データの書き込みは行ごとに行われる。図８では、１行１列目のメモリセル１００及び１行ｘ列目のメモリセル１００へのデータの書き込みを先に行い、その後で、ｙ行１列目のメモリセル１００及びｙ行ｘ列目のメモリセル１００へのデータの書き込みを行う場合を例示している。
まず、書き込みを行う１行目のメモリセル１００が有する、第１ワード線ＷＬａ１、第２ワード線ＷＬｂ１、及び容量線ＣＬ１の選択を行う。具体的に図８では、第１ワード線ＷＬａ１にハイレベルの電位ＶＨが与えられ、それ以外の第１ワード線ＷＬａ２〜ＷＬａｙには接地電位ＧＮＤが与えられる。よって、第１ワード線ＷＬａ１にゲート電極が接続されているトランジスタ１０１のみが、選択的にオンになる。また、第２ワード線ＷＬｂ１には接地電位ＧＮＤが与えられ、他の第２ワード線ＷＬｂ２〜ＷＬｂｙにはハイレベルの電位ＶＤＤ１が与えられる。また、容量線ＣＬ１には接地電位ＧＮＤが与えられ、他の容量線ＣＬ２〜ＣＬｙにはハイレベルの電位ＶＤＤ１が与えられる。
そして、第１ワード線ＷＬａ１、第２ワード線ＷＬｂ１、及び容量線ＣＬ１が選択されている期間において、データ線ＤＬ１、ＤＬｘに、データを含む信号の電位が与えられる。データ線ＤＬ１、ＤＬｘに与えられる電位のレベルは、データの内容によって当然異なる。図８では、データ線ＤＬ１にハイレベルの電位ＶＤＤ１が与えられ、データ線ＤＬｘに接地電位ＧＮＤが与えられている場合を例示する。データ線ＤＬ１、ＤＬｘに与えられる電位は、オンのトランジスタ１０１を介して、容量素子１０３が有する電極の一つ及び容量素子１０４が有する電極の一つと、トランジスタ１０２のゲート電極とに与えられる。そして、トランジスタ１０２のゲート電極をノードＦＧとすると、上記ノードＦＧの電位に従って、容量素子１０３及び容量素子１０４に供給される電荷量が制御されることで、１行１列目のメモリセル１００と、１行ｘ列目のメモリセル１００へのデータの書き込みが行われる。
なお、検証動作を行う場合の書き込み期間Ｔａでは、第２ワード線ＷＬｂ１を選択せずに、フローティングの状態にしておく点において、上記動作とは異なる。そして、第１ワード線ＷＬａ１及び容量線ＣＬ１が選択されている期間において、データ線ＤＬ１、ＤＬｘに、検証用のデータを含む信号の電位が与えられる。検証用のデータを含む信号の電位は、実施の形態１において説明したように、電位ＶＤＤ１と同じか、それより低い電位ＶＤＤ２とするのが望ましい。そして、オンのトランジスタ１０１を介して、ノードＦＧに与えられた上記電位に従って、容量素子１０４に供給される電荷量が制御されることで、１行１列目のメモリセル１００と、１行ｘ列目のメモリセル１００への検証用のデータの書き込みが行われる。
次いで、第１ワード線ＷＬａ１に接地電位ＧＮＤが与えられ、第１ワード線ＷＬａ１にゲート電極が接続されているトランジスタ１０１が、オフになる。
次いで、書き込みを行うｙ行目のメモリセル１００が有する、第１ワード線ＷＬａｙ、第２ワード線ＷＬｂｙ、及び容量線ＣＬｙの選択を行う。具体的に図８では、第１ワード線ＷＬａｙにハイレベルの電位ＶＨが与えられ、それ以外の第１ワード線ＷＬａ１〜ＷＬａ（ｙ−１）には接地電位ＧＮＤが与えられる。よって、第１ワード線ＷＬａｙにゲート電極が接続されているトランジスタ１０１のみが、選択的にオンになる。また、第２ワード線ＷＬｂｙには接地電位ＧＮＤが与えられ、他の第２ワード線ＷＬｂ１〜ＷＬｂ（ｙ−１）にはハイレベルの電位ＶＤＤ１が与えられる。また、容量線ＣＬｙには接地電位ＧＮＤが与えられ、他の容量線ＣＬ１〜ＣＬ（ｙ−１）にはハイレベルの電位ＶＤＤ１が与えられる。
そして、第１ワード線ＷＬａｙ、第２ワード線ＷＬｂｙ、及び容量線ＣＬｙが選択されている期間において、データ線ＤＬ１、ＤＬｘに、データを含む信号の電位が与えられる。図８では、データ線ＤＬ１に接地電位ＧＮＤが与えられ、データ線ＤＬｘにハイレベルの電位ＶＤＤ１が与えられている場合を例示する。データ線ＤＬ１、ＤＬｘに与えられる電位は、オンのトランジスタ１０１を介して、容量素子１０３が有する電極の一つと、トランジスタ１０２のゲート電極に与えられる。そして、上記信号の電位に従って、容量素子１０３及び容量素子１０４に供給される電荷量が制御されることで、ｙ行１列目のメモリセル１００と、ｙ行ｘ列目のメモリセル１００へのデータの書き込みが行われる。
なお、検証動作を行う場合の書き込み期間Ｔａでは、第２ワード線ＷＬｂｙを選択せずに、フローティングの状態にしておく点において、上記動作とは異なる。そして、第１ワード線ＷＬａｙ及び容量線ＣＬｙが選択されている期間において、データ線ＤＬ１、ＤＬｘに、検証用のデータを含む信号の電位が与えられる。検証用のデータを含む信号の電位は、実施の形態１において説明したように、電位ＶＤＤ１と同じか、それより低い電位ＶＤＤ２とするのが望ましい。そして、オンのトランジスタ１０１を介して、ノードＦＧに与えられた上記電位に従って、容量素子１０４に供給される電荷量が制御されることで、ｙ行１列目のメモリセル１００と、ｙ行ｘ列目のメモリセル１００への検証用のデータの書き込みが行われる。
なお、検証用のデータは、電荷の過剰リークによって保持時間が短縮化してしまう不良メモリセルを検出するために、電荷量の多い状態に相当するデジタル値を有していることが望ましい。
なお、書き込み期間Ｔａでは、全てのソース線ＳＬに接地電位ＧＮＤが与えられている。上記構成により、ノードＦＧに接地電位ＧＮＤが与えられる場合において、データ線ＤＬとソース線ＳＬに電流が生じることを抑制することができる。
また、メモリセル１００に誤ったデータが書き込まれるのを防ぐために、第１ワード線ＷＬａ、第２ワード線ＷＬｂ、及び容量線ＣＬの選択期間が終了した後に、データ線ＤＬにデータを含む信号の電位を入力する期間を終了させるようにすることが望ましい。
次いで、データの保持期間Ｔｓにおけるセルアレイ２００の動作について説明する。
保持期間Ｔｓにおいて、全ての第１ワード線ＷＬａには、トランジスタ１０１がオフになるレベルの電位、具体的には接地電位ＧＮＤが与えられる。本発明の一態様では、上述したように、トランジスタ１０１のオフ電流が著しく低い。トランジスタ１０１のオフ電流が低いと、容量素子１０３または容量素子１０４に蓄積された電荷のリークが妨げられるため、長い期間に渡ってデータの保持を行うことができる。
次いで、データの読み出し期間Ｔｒにおけるセルアレイ２００の動作について説明する。
まず、読み出しを行う１行目のメモリセル１００が有する、第２ワード線ＷＬｂ１、及び容量線ＣＬ１の選択を行う。具体的に図８では、第２ワード線ＷＬｂ１、及び容量線ＣＬ１に接地電位ＧＮＤが与えられ、他の第２ワード線ＷＬｂ２〜ＷＬｂｙ、及び他の容量線ＣＬ２〜ＣＬｙにハイレベルの電位ＶＤＤ１が与えられる。また、読み出し期間Ｔｒでは、全ての第１ワード線ＷＬａは、接地電位ＧＮＤが与えられることで非選択の状態になっている。そして、第２ワード線ＷＬｂ１の選択が行われている期間において、全てのソース線ＳＬにはハイレベルの電位ＶＲが与えられる。なお、電位ＶＲは、電位ＶＤＤ１または電位ＶＤＤ２と同じか、もしくは電位ＶＤＤ１及び電位ＶＤＤ２より低く接地電位ＧＮＤよりも高い電位であるものとする。
トランジスタ１０２のソース電極とドレイン電極間の抵抗は、ノードＦＧの電位に依存する。よって、データ線ＤＬ１、ＤＬｘには、ノードＦＧの電位に応じた電位が与えられる。そして、上記データ線ＤＬ１、ＤＬｘの電位から電荷量の違いを読み取ることにより、１行１列目のメモリセル１００と、１行ｘ列目のメモリセル１００から、データを読み出すことができる。
なお、検証動作を行う場合の読み出し期間Ｔｒでは、第２ワード線ＷＬｂ１を選択せずに、フローティングの状態にしておく点において、上記動作とは異なる。そして、ノードＦＧの電位に応じて、データ線ＤＬ１、ＤＬｘの電位が定まるため、上記データ線ＤＬ１、ＤＬｘの電位から電荷量の違いを読み取ることにより、１行１列目のメモリセル１００と、１行ｘ列目のメモリセル１００から、検証用のデータを読み出すことができる。読み出された検証用のデータが有するデジタル値と、書き込んだ検証用のデータが有するデジタル値とが一致する場合、メモリセルはデータの保持時間が所定の長さを満たしていると判断できる。また、読み出された検証用のデータが有するデジタル値と、書き込んだ検証用のデータが有するデジタル値とが一致しない場合、メモリセルはデータの保持時間が所定の長さを満たしていないと判断できる。
次いで、読み出しを行うｙ行目のメモリセル１００が有する、第２ワード線ＷＬｂｙ、及び容量線ＣＬｙの選択を行う。具体的に図８では、第２ワード線ＷＬｂｙ、及び容量線ＣＬｙに接地電位ＧＮＤが与えられ、他の第２ワード線ＷＬｂ１〜ＷＬｂ（ｙ−１）、及び他の容量線ＣＬ１〜ＣＬ（ｙ−１）にハイレベルの電位ＶＤＤ１が与えられる。また、上述したように、読み出し期間Ｔｒでは、全ての第１ワード線ＷＬａは、接地電位ＧＮＤが与えられることで非選択の状態になっている。また、第２ワード線ＷＬｂｙの選択が行われている期間において、全てのソース線ＳＬにはハイレベルの電位ＶＲが与えられる。
トランジスタ１０２のソース電極とドレイン電極間の抵抗は、ノードＦＧの電位に依存する。よって、データ線ＤＬ１、ＤＬｘには、ノードＦＧの電位に応じた電位が与えられる。そして、上記データ線ＤＬ１、ＤＬｘの電位から電荷量の違いを読み取ることにより、ｙ行１列目のメモリセル１００と、ｙ行ｘ列目のメモリセル１００から、データを読み出すことができる。
なお、検証動作を行う場合の読み出し期間Ｔｒでは、第２ワード線ＷＬｂｙを選択せずに、フローティングの状態にしておく点において、上記動作とは異なる。そして、ノードＦＧの電位に応じて、データ線ＤＬ１、ＤＬｘの電位が定まるため、上記データ線ＤＬ１、ＤＬｘの電位から電荷量の違いを読み取ることにより、ｙ行１列目のメモリセル１００と、ｙ行ｘ列目のメモリセル１００から、検証用のデータを読み出すことができる。読み出された検証用のデータが有するデジタル値と、書き込んだ検証用のデータが有するデジタル値とが一致する場合、メモリセルはデータの保持時間が所定の長さを満たしていると判断できる。また、読み出された検証用のデータが有するデジタル値と、書き込んだ検証用のデータが有するデジタル値とが一致しない場合、メモリセルはデータの保持時間が所定の長さを満たしていないと判断できる。
なお、各データ線ＤＬの先には読み出し回路が接続されており、読み出し回路の出力信号が、セルアレイ２００から実際に読み出されたデータを含んでいる。
また、本実施の形態では、検証動作の際に、第２ワード線ＷＬｂをフローティングの状態にする場合について説明したが、第２ワード線ＷＬｂに検証用のデータを含む信号の電位ＶＤＤ２を与えておいても良い。
下記の表１に、通常動作の場合と検証動作の場合における、容量線ＣＬと第２ワード線ＷＬｂの電位を、示す。ただし、表１では、書き込みと読み出し時において選択されている列（選択列）のメモリセルと、選択されていないメモリセル（非選択列）とに分けて、容量線ＣＬと第２ワード線ＷＬｂの電位の高さを示している。
なお、表１では、トランジスタ１０２がｐチャネル型である場合を例示しているが、トランジスタ１０２がｎチャネル型である場合、通常動作及び検証動作の書き込み時及び読み出し時の非選択列における容量線ＣＬの電位と、通常動作の書き込み及び読み出し時の、非選択列における第２ワード線ＷＬｂの電位は、接地電位ＧＮＤよりも低いローレベルの電位ＶＳＳとする。
また、下記の表２に、通常動作の場合と検証動作の場合における、容量線ＣＬと第２ワード線ＷＬｂの電位の、別の例を示す。
表２に示したような動作を行う場合、全ての容量線ＣＬの電位を常に接地電位ＧＮＤにしておくことができる。よって、容量線ＣＬの電位を一括で制御できるため、容量線ＣＬを選択するための駆動回路が不要となる。
なお、表２では、トランジスタ１０２がｐチャネル型である場合を例示しているが、トランジスタ１０２がｎチャネル型である場合、非選択列における第２ワード線ＷＬｂの電位は、通常動作及び検証動作の書き込み時及び読み出し時に、接地電位ＧＮＤよりも低いローレベルの電位ＶＳＳとする。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態３）
本実施の形態では、複数のメモリセルを有する記憶装置の構成と、その駆動方法の別の一例について説明する。
図９は、図１（Ｂ）に示したメモリセル１１０を複数有するセルアレイ２０１の、回路図の一例である。
図９に示すセルアレイ２０１では、複数のワード線ＷＬ、複数のデータ線ＤＬ、複数のソース線ＳＬ、複数の容量線ＣＬなどの各種配線が設けられており、駆動回路からの信号又は電位が、これら配線を介して各メモリセル１１０に供給される。
具体的に、トランジスタ１０１の第１端子は、複数のデータ線ＤＬの一つに接続されている。トランジスタ１０１のゲート電極は、複数のワード線ＷＬの一つに接続されている。容量素子１０３が有する一対の電極のうち、トランジスタ１０１の第２端子に接続されている電極とは異なる一方の電極が、複数のソース線ＳＬの一つに接続されている。容量素子１０４が有する一対の電極のうち、トランジスタ１０１の第２端子に接続されている電極とは異なる一方の電極が、複数の容量線ＣＬの一つに接続されている。
なお、上記配線の数は、メモリセル１１０の数及び配置によって決めることができる。具体的に、図９に示すセルアレイ２０１の場合、ｙ行×ｘ列のメモリセル１１０がマトリクス状に接続されており、ワード線ＷＬ１〜ＷＬｙ、データ線ＤＬ１〜ＤＬｘ、ソース線ＳＬ１〜ＳＬｙ、容量線ＣＬ１〜ＣＬｙが、セルアレイ２０１内に配置されている場合を例示している。
次いで、図９に示すセルアレイ２０１の、通常の動作について、図１０のタイミングチャートを用いて説明する。なお、図１０では、１行１列目のメモリセル１１０と、１行ｘ列目のメモリセル１１０と、ｙ行１列目のメモリセル１１０と、ｙ行ｘ列目のメモリセル１１０とにおいて、データの書き込み、保持、読み出しを行う場合を例に挙げている。
書き込み期間Ｔａにおけるセルアレイ２０１の動作について説明する。データの書き込みは、行ごとに行われる。図１０では、１行１列目のメモリセル１１０及び１行ｘ列目のメモリセル１１０へのデータの書き込みを先に行い、その後で、ｙ行１列目のメモリセル１１０及びｙ行ｘ列目のメモリセル１１０へのデータの書き込みを行う場合を例示している。
また、書き込み期間Ｔａでは、全てのソース線ＳＬ及び全ての容量線ＣＬに、接地電位が与えられている。
まず、書き込みを行う１行目のメモリセル１１０に接続された、ワード線ＷＬ１の選択を行う。具体的に図１０では、ワード線ＷＬ１にハイレベルの電位ＶＨが与えられ、ワード線ＷＬｙを含むそれ以外のワード線には接地電位ＧＮＤが与えられる。よって、ワード線ＷＬ１にゲート電極が接続されているトランジスタ１０１のみが、選択的にオンになる。
そして、ワード線ＷＬ１が選択されている期間において、データ線ＤＬ１、データ線ＤＬｘに、データを含む信号の電位が与えられる。データ線ＤＬ１、データ線ＤＬｘに与えられる電位のレベルは、データの内容によって当然異なる。図１０では、データ線ＤＬ１にハイレベルの電位ＶＤＤ１が与えられ、データ線ＤＬｘに接地電位ＧＮＤが与えられている場合を例示する。データ線ＤＬ１、ＤＬｘに与えられる電位は、オンのトランジスタ１０１を介して、容量素子１０３が有する電極の一つ、及び容量素子１０４が有する電極の一つに与えられる。
なお、電位ＶＨは電位ＶＤＤ１と同じか、それより高いものとする。具体的に、電位ＶＨと電位ＶＤＤ１の電位差は、トランジスタ１０１の閾値電圧と同じか、それより大きいものとする。
容量素子１０３の一方の電極、及び容量素子１０４の一方の電極をノードＦＧとすると、データ線ＤＬ１、ＤＬｘに与えられる電位に従って、ノードＦＧの電位は、１行１列目のメモリセル１１０において電位ＶＤＤ１となり、１行ｘ列目のメモリセル１１０において接地電位ＧＮＤとなる。そして、ノードＦＧの電位に従って容量素子１０３及び容量素子１０４に供給される電荷量が制御されることで、１行１列目のメモリセル１１０と、１行ｘ列目のメモリセル１１０へのデータの書き込みが行われる。
次いで、ワード線ＷＬ１に接地電位ＧＮＤが与えられる。よって、ワード線ＷＬ１にゲート電極が接続されているトランジスタ１０１がオフになり、容量素子１０３及び容量素子１０４において電荷が保持される。
なお、トランジスタ１０１の半導体膜に酸化物半導体を用いた場合、トランジスタ１０１はオフ電流が極めて低いという特性を有する。よって、容量素子１０３及び容量素子１０４に保持されている電荷のリークが妨げられ、トランジスタ１０１にシリコンなどの半導体を用いた場合に比べ、長い期間に渡ってデータの保持を行うことができる。
次いで、書き込みを行うｙ行目のメモリセル１１０に接続された、ワード線ＷＬｙの選択を行う。具体的に図１０では、ワード線ＷＬｙにハイレベルの電位ＶＨが与えられ、ワード線ＷＬ１を含むそれ以外のワード線には接地電位ＧＮＤが与えられる。よって、ワード線ＷＬｙにゲート電極が接続されているトランジスタ１０１のみが、選択的にオンになる。
そして、ワード線ＷＬｙが選択されている期間において、データ線ＤＬ１、データ線ＤＬｘに、データを含む信号の電位が与えられる。データ線ＤＬ１、データ線ＤＬｘに与えられる電位のレベルは、データの内容によって当然異なる。図１０では、データ線ＤＬ１に接地電位ＧＮＤが与えられ、データ線ＤＬｘにハイレベルの電位ＶＤＤ１が与えられている場合を例示する。データ線ＤＬ１、ＤＬｘに与えられる電位は、オンのトランジスタ１０１を介して、容量素子１０３が有する電極の一つ、及び容量素子１０４が有する電極の一つに与えられる。データ線ＤＬ１、ＤＬｘに与えられる電位に従って、ノードＦＧの電位は、ｙ行１列目のメモリセル１１０において接地電位ＧＮＤとなり、ｙ行ｘ列目のメモリセル１１０において電位ＶＤＤ１となる。そして、ノードＦＧの電位に従って容量素子１０３及び容量素子１０４に供給される電荷量が制御されることで、ｙ行１列目のメモリセル１１０と、ｙ行ｘ列目のメモリセル１１０へのデータの書き込みが行われる。
次いで、ワード線ＷＬｙに接地電位ＧＮＤが与えられる。よって、ワード線ＷＬｙにゲート電極が接続されているトランジスタ１０１がオフになり、容量素子１０３及び容量素子１０４において電荷が保持される。
なお、メモリセル１１０に誤ったデータが書き込まれるのを防ぐために、各ワード線ＷＬの選択が終了した後に、データ線ＤＬへのデータを含む信号の電位の供給を停止させることが望ましい。
なお、検証動作を行う場合の書き込み期間Ｔａでは、全てのソース線ＳＬをフローティングの状態にしておく点において、上記動作とは異なる。また、検証用のデータを含む信号の電位は、実施の形態１において説明したように、電位ＶＤＤ１と同じか、それより低い電位ＶＤＤ２とするのが望ましい。そして、書き込み期間Ｔａでは、オンのトランジスタ１０１を介して、ノードＦＧに与えられた、検証用のデータを含む信号の電位に従って、容量素子１０４に供給される電荷量が制御されることで、選択された行のメモリセル１１０に、検証用のデータが書き込まれる。
なお、検証用のデータは、電荷の過剰リークによって保持時間が短縮化してしまう不良メモリセルを検出するために、電荷量の多い状態に相当するデジタル値を有していることが望ましい。
次いで、データの保持期間Ｔｓにおけるセルアレイ２０１の動作について説明する。
保持期間Ｔｓでは、全てのソース線ＳＬ及び全ての容量線ＣＬに、接地電位が与えられている。
また、保持期間Ｔｓにおいて、全てのワード線ＷＬには、トランジスタ１０１がオフになるレベルの電位、具体的には接地電位ＧＮＤが与えられる。よって、容量素子１０３及び容量素子１０４に供給された電荷が保持されている間において、データは保持される。
次いで、データの読み出し期間Ｔｒにおけるセルアレイ２０１の動作について説明する。
読み出し期間Ｔｒでは、全てのソース線ＳＬ及び全ての容量線ＣＬに、接地電位が与えられている。
そして、読み出し期間Ｔｒでは、読み出しを行うメモリセル１１０に接続されたデータ線ＤＬに、ハイレベルの電位ＶＲが与えられる。具体的に図１０では、１列目のメモリセル１１０に接続されたデータ線ＤＬ１と、ｘ列目のメモリセル１１０に接続されたデータ線ＤＬｘとに、ハイレベルの電位ＶＲが与えられる。なお、電位ＶＲは、電位ＶＤＤ１または電位ＶＤＤ２と同じか、もしくは電位ＶＤＤ１及び電位ＶＤＤ２より低く接地電位ＧＮＤよりも高い電位であるものとする。そして、電位ＶＲが与えられた後は、データ線ＤＬ１とデータ線ＤＬｘを、共にフローティングの状態とする。
次いで、読み出しを行う１行目のメモリセル１１０に接続された、ワード線ＷＬ１の選択を行う。具体的に図１０では、ワード線ＷＬ１にハイレベルの電位ＶＨが与えられ、ワード線ＷＬｙを含むそれ以外のワード線には接地電位ＧＮＤが与えられる。よって、ワード線ＷＬ１にゲート電極が接続されているトランジスタ１０１のみが選択的にオンになる。
トランジスタ１０１がオンになると、容量素子１０３及び容量素子１０４に保持されている電荷が、読み出しを行うデータ線ＤＬに放出されるか、或いは、読み出しを行うデータ線ＤＬから容量素子１０３及び容量素子１０４に、電荷が供給される。上記動作は、保持期間におけるノードＦＧの電位により決まる。
具体的に、図１０に示すタイミングチャートの場合、読み出し期間Ｔｒの前の保持期間に、１行１列目のメモリセル１１０におけるノードＦＧは電位ＶＤＤ１である。よって、読み出し期間においてトランジスタ１０１がオンになると、１行１列目のメモリセル１１０における容量素子１０３及び容量素子１０４からデータ線ＤＬ１に電荷が放出されるため、データ線ＤＬ１の電位は高まり、電位ＶＲ＋αとなる。また、読み出し期間Ｔｒの前の保持期間に、１行ｘ列目のメモリセル１１０におけるノードＦＧは接地電位ＧＮＤである。よって、読み出し期間においてトランジスタ１０１がオンになると、１行ｘ列目のメモリセル１１０における容量素子１０３及び容量素子１０４にデータ線ＤＬｘから電荷が供給されるため、データ線ＤＬｘの電位は低くなり、電位ＶＲ−βとなる。
従って、データ線ＤＬ１、ＤＬｘの電位は、１行１列目のメモリセル１１０と１行ｘ列目のメモリセル１１０の容量素子１０３及び容量素子１０４に保持されている電荷量に応じた高さとなる。そして、上記電位から電荷量の違いを読み取ることにより、１行１列目のメモリセル１１０と、１行ｘ列目のメモリセル１１０から、データを読み出すことができる。
次いで、１行１列目のメモリセル１１０と、１行ｘ列目のメモリセル１１０からのデータの読み出しが終了したら、再び、データ線ＤＬ１及びデータ線ＤＬｘにハイレベルの電位ＶＲを与えた後、データ線ＤＬ１及びデータ線ＤＬｘをフローティングの状態にする。
そして、読み出しを行う１行目のメモリセル１１０に接続された、ワード線ＷＬｙの選択を行う。具体的に図１０では、ワード線ＷＬｙにハイレベルの電位ＶＨが与えられ、ワード線ＷＬ１を含むそれ以外のワード線には接地電位ＧＮＤが与えられる。よって、ワード線ＷＬｙにゲート電極が接続されているトランジスタ１０１のみが選択的にオンになる。
トランジスタ１０１がオンになると、容量素子１０３及び容量素子１０４に保持されている電荷が、読み出しを行うデータ線ＤＬに放出されるか、或いは、読み出しを行うデータ線ＤＬからの電荷が容量素子１０３及び容量素子１０４に供給される。上記動作は、保持期間におけるノードＦＧの電位により決まる。
具体的に、図１０に示すタイミングチャートの場合、読み出し期間Ｔｒの前の保持期間に、ｙ行１列目のメモリセル１１０におけるノードＦＧは接地電位ＧＮＤである。よって、読み出し期間においてトランジスタ１０１がオンになると、ｙ行１列目のメモリセル１１０における容量素子１０３及び容量素子１０４にデータ線ＤＬ１からの電荷が供給されるため、データ線ＤＬ１の電位は低くなり、電位ＶＲ−βとなる。また、読み出し期間Ｔｒの前の保持期間に、ｙ行ｘ列目のメモリセル１１０におけるノードＦＧは電位ＶＤＤ１である。よって、読み出し期間においてトランジスタ１０１がオンになると、ｙ行ｘ列目のメモリセル１１０における容量素子１０３及び容量素子１０４からデータ線ＤＬｘに電荷が放出されるため、データ線ＤＬｘの電位は高まり、電位ＶＲ＋αとなる。
従って、データ線ＤＬ１、ＤＬｘの電位は、ｙ行１列目のメモリセル１１０とｙ行ｘ列目のメモリセル１１０の容量素子１０３及び容量素子１０４に保持されている電荷量に応じた高さとなる。そして、上記電位から電荷量の違いを読み取ることにより、ｙ行１列目のメモリセル１１０と、ｙ行ｘ列目のメモリセル１１０から、データを読み出すことができる。
各データ線ＤＬの先には読み出し回路が接続されており、読み出し回路の出力信号には、セルアレイ２０１から読み出されたデータが含まれる。
なお、検証動作を行う場合の読み出し期間Ｔｒでは、全てのソース線ＳＬをフローティングの状態にしておく点において、上記動作とは異なる。そして、ノードＦＧの電位に応じて、データ線ＤＬ１、ＤＬｘの電位が定まるため、上記データ線ＤＬ１、ＤＬｘの電位から容量素子１０４に保持されている電荷量の違いを読み取ることにより、メモリセル１１０から、検証用のデータを読み出すことができる。読み出された検証用のデータが有するデジタル値と、書き込んだ検証用のデータが有するデジタル値とが一致する場合、メモリセルはデータの保持時間が所定の長さを満たしていると判断できる。また、読み出された検証用のデータが有するデジタル値と、書き込んだ検証用のデータが有するデジタル値とが一致しない場合、メモリセルはデータの保持時間が所定の長さを満たしていないと判断できる。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態４）
記憶装置の、駆動回路の具体的な構成の一例について説明する。
図１１に、記憶装置の具体的な構成を、一例としてブロック図で示す。なお、図１１に示すブロック図では、記憶装置内の回路を機能ごとに分類し、互いに独立したブロックとして示しているが、実際の回路は機能ごとに完全に切り分けることが難しく、一つの回路が複数の機能に係わることもあり得る。
図１１に示す記憶装置８００は、セルアレイ８０１と、駆動回路８０２とを有している。駆動回路８０２は、セルアレイ８０１から読み出されたデータを含む信号を生成する読み出し回路８０３と、ワード線の電位を制御するワード線駆動回路８０４と、セルアレイ８０１において選択されたメモリセルにおけるデータの書き込みを制御するデータ線駆動回路８０５とを有する。さらに、駆動回路８０２は、読み出し回路８０３、ワード線駆動回路８０４、データ線駆動回路８０５の動作を制御する制御回路８０６を有している。
また、図１１に示す記憶装置８００では、ワード線駆動回路８０４が、デコーダ８０７と、レベルシフタ８０８と、バッファ８０９とを有している。データ線駆動回路８０５が、デコーダ８１０と、レベルシフタ８１１と、セレクタ８１２とを有している。
なお、セルアレイ８０１、読み出し回路８０３、ワード線駆動回路８０４、データ線駆動回路８０５、制御回路８０６は、全て一の基板を用いて形成されていても良いし、いずれか１つ又は全てが互いに異なる基板を用いて形成されていても良い。
異なる基板を用いている場合、ＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）などを介して電気的な接続を確保することができる。この場合、駆動回路８０２の一部がＦＰＣにＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）法を用いて接続されていても良い。或いは、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）法を用いて、電気的な接続を確保することができる。
記憶装置８００に、セルアレイ８０１のアドレスＡｘ、アドレスＡｙを情報として含む信号ＡＤが入力されると、制御回路８０６は、列方向のアドレスＡｘをデータ線駆動回路８０５に送り、行方向のアドレスＡｙをワード線駆動回路８０４に送る。また、制御回路８０６は、記憶装置８００に入力されたデータを含む信号ＤＡＴＡを、データ線駆動回路８０５に送る。
セルアレイ８０１におけるデータの書き込み動作、読み出し動作の選択は、制御回路８０６に供給される信号ＲＥ（Ｒｅａｄ ｅｎａｂｌｅ）、信号ＷＥ（Ｗｒｉｔｅ ｅｎａｂｌｅ）などによって選択される。更に、セルアレイ８０１が複数存在する場合、制御回路８０６に、セルアレイ８０１を選択するための信号ＣＥ（Ｃｈｉｐ ｅｎａｂｌｅ）が入力されていても良い。この場合、信号ＲＥ、信号ＷＥにより選択される動作が、信号ＣＥにより選択されたセルアレイ８０１において実行される。
セルアレイ８０１では、信号ＷＥによって書き込み動作が選択されると、制御回路８０６からの指示に従って、ワード線駆動回路８０４が有するデコーダ８０７において、アドレスＡｙに対応するメモリセルを選択するための信号が生成される。当該信号は、レベルシフタ８０８によって振幅が調整された後、バッファ８０９を介してセルアレイ８０１に入力される。一方、データ線駆動回路８０５では、制御回路８０６からの指示に従って、デコーダ８１０において選択されたメモリセルのうち、アドレスＡｘに対応するメモリセルを選択するための信号が生成される。当該信号は、レベルシフタ８１１によって振幅が調整された後、セレクタ８１２に入力される。セレクタ８１２では、入力された信号に従って信号ＤＡＴＡをサンプリングし、アドレスＡｘ、アドレスＡｙに対応するメモリセルにサンプリングした信号を入力する。
また、セルアレイ８０１では、信号ＲＥによって読み出し動作が選択されると、制御回路８０６からの指示に従って、ワード線駆動回路８０４が有するデコーダ８０７において、アドレスＡｙに対応するメモリセルを選択するための信号が生成される。当該信号は、レベルシフタ８０８によって振幅が調整された後、バッファ８０９を介してセルアレイ８０１に入力される。一方、読み出し回路８０３では、制御回路８０６からの指示に従って、デコーダ８０７により選択されたメモリセルのうち、アドレスＡｘに対応するメモリセルを選択する。そして、アドレスＡｘ、アドレスＡｙに対応するメモリセルに記憶されているデータを読み出し、該データを含む信号を生成する。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態５）
本実施の形態では、読み出し回路の具体的な構成の一例について説明する。
セルアレイから読み出された電位は、メモリセルに書き込まれているデータに従って、そのレベルが決まる。よって、理想的には、複数のメモリセルに同じデジタル値のデータが記憶されているならば、複数のメモリセルから読み出された電位は、全て同じレベルのはずである。しかし、実際には、記憶素子として機能するトランジスタ、容量素子、又は読み出し時においてスイッチング素子として機能するトランジスタの特性が、メモリセル間においてばらつくことがある。この場合、読み出されるはずのデータが全て同じデジタル値であっても、実際に読み出された電位にばらつきが生じるため、その分布は幅を有する。よって、セルアレイから読み出された電位に多少のばらつきが生じていても、正確なデータを含み、なおかつ所望の仕様に合わせて振幅、波形が処理された信号を形成する読み出し回路を、駆動回路に設けることが望ましい。
図１２に、読み出し回路の一例を回路図で示す。図１２に示す読み出し回路は、セルアレイからデータ線を介して読み出された電位Ｖｄａｔａの、読み出し回路への入力を制御するためのスイッチング素子として機能するトランジスタ２６０と、抵抗として機能するトランジスタ２６１とを有する。また、図１２に示す読み出し回路は、オペアンプ２６２を有している。
具体的に、トランジスタ２６１は、それぞれ、そのゲート電極とドレイン電極（または、ドレイン領域）が接続されており、なおかつ、ゲート電極及びドレイン電極にハイレベルの電源電位Ｖｄｄが与えられている。また、トランジスタ２６１は、ソース電極が、オペアンプ２６２の非反転入力端子（＋）に接続されている。よって、トランジスタ２６１は、電源電位Ｖｄｄが与えられているノードと、オペアンプ２６２の非反転入力端子（＋）との間に接続された、抵抗として機能する。なお、図１２では、ゲート電極とドレイン電極が接続されたトランジスタを抵抗として用いたが、本発明はこれに限定されず、抵抗として機能する素子であれば代替が可能である。
また、スイッチング素子として機能するトランジスタ２６０は、そのゲート電極に与えられる信号Ｓｉｇの電位に従って、トランジスタ２６０が有するソース電極への電位Ｖｄａｔａの供給を制御する。
例えば、トランジスタ２６０がオンになると、電位Ｖｄａｔａと電源電位Ｖｄｄとを、トランジスタ２６０とトランジスタ２６１により抵抗分割することで得られる電位が、オペアンプ２６２の非反転入力端子（＋）に与えられる。そして、電源電位Ｖｄｄのレベルは固定されているので、抵抗分割により得られる電位のレベルには、電位Ｖｄａｔａのレベル、すなわち、読み出されたデータのデジタル値が反映されている。
一方、オペアンプ２６２の反転入力端子（−）には、基準電位Ｖｒｅｆが与えられている。そして、非反転入力端子（＋）に与えられる電位が、基準電位Ｖｒｅｆに対して高いか低いかにより、出力端子の電位Ｖｏｕｔのレベルを異ならせることができ、それにより、間接的にデータを含む信号を得ることができる。
なお、同じ値のデータが記憶されているメモリセルであっても、メモリセル間の特性のばらつきにより、読み出された電位Ｖｄａｔａのレベルにもばらつきが生じ、その分布が幅を有する場合がある。よって、基準電位Ｖｒｅｆのレベルは、データの値を正確に読み取るために、ノードの電位Ｖｄａｔａのばらつきを考慮して定める。
また、図１２では、２値のデジタル値を扱う場合の読み出し回路の一例であるので、データの読み出しに用いるオペアンプは、電位Ｖｄａｔａの与えられるノードに対して１つずつ用いているが、オペアンプの数はこれに限定されない。ｎ値（ｎは２以上の自然数）のデータを扱う場合は、電位Ｖｄａｔａの与えられるノードに対するオペアンプの数をｎ−１とする。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態６）
本実施の形態では、図１（Ａ）に示したメモリセル１００、または図１（Ｂ）に示したメモリセル１１０において、容量素子１０３が有する一対の電極のうち、フローティングの状態にある電極の電位の変化から、不良メモリセルの有無を検出する場合について説明する。
図１３（Ａ）に、１行のメモリセル１００と読み出し回路の接続構成を示す。具体的に、図１３（Ａ）では、第２ワード線ＷＬｂの一つを共有している１行のメモリセル１００と、読み出し回路を構成しているセンスアンプ３０１及びスイッチング素子３０２とを示している。センスアンプ３０１の非反転入力端子（＋）には、第２ワード線ＷＬｂが接続されている。センスアンプ３０１の反転入力端子（−）には、基準電位Ｖｒｅｆが与えられている。スイッチング素子３０２は、第２ワード線ＷＬｂへの接地電位ＧＮＤの供給を制御する。
第２ワード線ＷＬｂの電位は、保持時において、トランジスタ１０２が有するゲート電極の電位が変動するのに伴って、変化する。よって、第２ワード線ＷＬｂの電位の変化をセンスアンプ３０１において読み取ることで、トランジスタ１０２が有するゲート電極の電位の変化を間接的に読み取ることができる。トランジスタ１０２が有するゲート電極の電位の変化が大きい場合、１行のメモリセル１００中に不良メモリセルが存在することを意味する。また、トランジスタ１０２が有するゲート電極の電位の変化が小さい場合、１行のメモリセル１００中に不良メモリセルが存在しないことを意味する。
不良メモリセルが存在した行のメモリセル１００は、予め用意しておいた冗長メモリセルと、行ごと入れ替える。
なお、本実施の形態のように、第２ワード線ＷＬｂの電位の変化を読み取ることで不良メモリセルを検出する方法の場合、検出用のデータを読み出す必要はない。よって、検証用のデータを含む信号の電位は、通常のデータを含む信号の電位と同じでよい。
例えば、一の第２ワード線ＷＬｂに接続されたメモリセルが３２個、センスアンプ３０１の感度が１ｍＶ、容量素子１０４と容量素子１０３の容量値の比が１：１０００である場合、検証動作時の保持時間を６７４秒とすることで、通常動作の時における保持時間が１０年確保できることが確認できる。
図１３（Ｂ）に、１行のメモリセル１１０と読み出し回路の接続構成を示す。具体的に、図１３（Ｂ）では、ソース線ＳＬの一つを共有している１行のメモリセル１１０と、読み出し回路を構成しているセンスアンプ３０３及びスイッチング素子３０４とを示している。センスアンプ３０３の非反転入力端子（＋）には、ソース線ＳＬが接続されている。センスアンプ３０３の反転入力端子（−）には、基準電位Ｖｒｅｆが与えられている。スイッチング素子３０４は、ソース線ＳＬへの接地電位ＧＮＤの供給を制御する。
ソース線ＳＬの電位は、保持時において、トランジスタ１０１が有する第２端子の電位が変動するのに伴って、変化する。よって、ソース線ＳＬの電位の変化をセンスアンプ３０３において読み取ることで、トランジスタ１０１が有する第２端子の電位の変化を間接的に読み取ることができる。トランジスタ１０１が有する第２端子の電位の変化が大きい場合、１行のメモリセル１１０中に不良メモリセルが存在することを意味する。また、トランジスタ１０１が有する第２端子の電位の変化が小さい場合、１行分の複数のメモリセル１１０中に不良メモリセルが存在しないことを意味する。
不良メモリセルが存在した行のメモリセル１１０は、予め用意しておいた冗長メモリセルと、行ごと入れ替える。
なお、本実施の形態のように、ソース線ＳＬの電位の変化を読み取ることで不良メモリセルを検出する方法の場合、検出用のデータを読み出す必要はない。よって、検証用のデータを含む信号の電位は、通常のデータを含む信号の電位と同じでよい。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態７）
本実施の形態では、図１（Ａ）に示したメモリセル１００において、トランジスタ１０１の活性層に酸化物半導体を用い、トランジスタ１０２の活性層にシリコンを用いる場合を例に挙げて、記憶装置の作製方法について説明する。
ただし、トランジスタ１０２は、シリコンの他、ゲルマニウム、シリコンゲルマニウム、単結晶炭化シリコンなどの半導体材料を用いていても良い。また、例えば、シリコンを用いたトランジスタ１０２は、シリコンウェハなどの単結晶半導体基板、ＳＯＩ法により作製されたシリコン薄膜、気相成長法により作製されたシリコン薄膜などを用いて形成することができる。或いは、本発明の一態様では、メモリセルを構成する全てのトランジスタに、酸化物半導体を用いていても良い。
本実施の形態では、まず、図１４（Ａ）に示すように、基板７００上に絶縁膜７０１と、単結晶の半導体基板から分離された半導体膜７０２とを形成する。
基板７００として使用することができる素材に大きな制限はないが、少なくとも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、基板７００には、フュージョン法やフロート法で作製されるガラス基板、石英基板、半導体基板、セラミック基板等を用いることができる。ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が７３０℃以上のものを用いると良い。
また、本実施の形態では、半導体膜７０２が単結晶のシリコンである場合を例に挙げて、以下、トランジスタ１０２の作製方法について説明する。なお、具体的な単結晶の半導体膜７０２の作製方法の一例について、簡単に説明する。まず、単結晶の半導体基板であるボンド基板に、電界で加速されたイオンでなるイオンビームを注入し、ボンド基板の表面から一定の深さの領域に、結晶構造が乱されることで局所的に脆弱化された脆化層を形成する。脆化層が形成される領域の深さは、イオンビームの加速エネルギーとイオンビームの入射角によって調節することができる。そして、ボンド基板と、絶縁膜７０１が形成された基板７００とを、間に当該絶縁膜７０１が挟まるように貼り合わせる。貼り合わせは、ボンド基板と基板７００とを重ね合わせた後、ボンド基板と基板７００の一部に、１Ｎ／ｃｍ２以上５００Ｎ／ｃｍ２以下、好ましくは１１Ｎ／ｃｍ２以上２０Ｎ／ｃｍ２以下程度の圧力を加える。圧力を加えると、その部分からボンド基板と絶縁膜７０１とが接合を開始し、最終的には密着した面全体に接合がおよぶ。次いで、加熱処理を行うことで、脆化層に存在する微小ボイドどうしが結合して、微小ボイドの体積が増大する。その結果、脆化層においてボンド基板の一部である単結晶半導体膜が、ボンド基板から分離する。上記加熱処理の温度は、基板７００の歪み点を越えない温度とする。そして、上記単結晶半導体膜をエッチング等により所望の形状に加工することで、半導体膜７０２を形成することができる。
半導体膜７０２には、閾値電圧を制御するために、硼素、アルミニウム、ガリウムなどのｐ型の導電性を付与する不純物元素、若しくはリン、砒素などのｎ型の導電性を付与する不純物元素を添加しても良い。閾値電圧を制御するための不純物元素の添加は、パターニングする前の半導体膜に対して行っても良いし、パターニング後に形成された半導体膜７０２に対して行っても良い。また、閾値電圧を制御するための不純物元素の添加を、ボンド基板に対して行っても良い。若しくは、不純物元素の添加を、閾値電圧を大まかに調整するためにボンド基板に対して行った上で、閾値電圧を微調整するために、パターニング前の半導体膜に対して、又はパターニングにより形成された半導体膜７０２に対しても行っても良い。
なお、本実施の形態では、単結晶の半導体膜を用いる例について説明しているが、本発明はこの構成に限定されない。例えば、絶縁膜７０１上に気相成長法を用いて形成された多結晶、微結晶、非晶質の半導体膜を用いても良いし、上記半導体膜を公知の技術により結晶化しても良い。公知の結晶化方法としては、レーザ光を用いたレーザ結晶化法、触媒元素を用いる結晶化法がある。或いは、触媒元素を用いる結晶化法とレーザ結晶化法とを組み合わせて用いることもできる。また、石英のような耐熱性に優れている基板を用いる場合、電熱炉を使用した熱結晶化方法、赤外光を用いたランプアニール結晶化法、触媒元素を用いる結晶化法、９５０℃程度の高温アニール法を組み合わせた結晶化法を用いても良い。
次に、図１４（Ｂ）に示すように、半導体膜７０２上にゲート絶縁膜７０３を形成した後、ゲート絶縁膜７０３上にマスク７０５を形成し、導電性を付与する不純物元素を半導体膜７０２の一部に添加することで、不純物領域７０４を形成する。
ゲート絶縁膜７０３は、高密度プラズマ処理、熱処理などを行うことにより半導体膜７０２の表面を酸化又は窒化することで形成することができる。高密度プラズマ処理は、例えばＨｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと酸素、酸化窒素、アンモニア、窒素などの混合ガスとを用いて行う。この場合、プラズマの励起をマイクロ波の導入により行うことで、低電子温度で高密度のプラズマを生成することができる。このような高密度のプラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）や窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体膜の表面を酸化又は窒化することにより、１〜２０ｎｍ、望ましくは５〜１０ｎｍの絶縁膜が半導体膜に接するように形成できる。例えば、亜酸化窒素（Ｎ２Ｏ）をＡｒで１〜３倍（流量比）に希釈して、１０Ｐａ〜３０Ｐａの圧力にて３ｋＷ〜５ｋＷのマイクロ波（２．４５ＧＨｚ）電力を印加して半導体膜７０２の表面を酸化若しくは窒化させる。この処理により１ｎｍ〜１０ｎｍ（好ましくは２ｎｍ〜６ｎｍ）の絶縁膜を形成する。更に亜酸化窒素（Ｎ２Ｏ）とシラン（ＳｉＨ４）を導入し、１０Ｐａ〜３０Ｐａの圧力にて３ｋＷ〜５ｋＷのマイクロ波（２．４５ＧＨｚ）電力を印加して気相成長法により酸化窒化珪素膜を形成してゲート絶縁膜を形成する。固相反応と気相成長法による反応を組み合わせることにより界面準位密度が低く絶縁耐圧の優れたゲート絶縁膜を形成することができる。
上述した高密度プラズマ処理による半導体膜の酸化又は窒化は固相反応で進むため、ゲート絶縁膜７０３と半導体膜７０２との界面準位密度を極めて低くすることができる。また高密度プラズマ処理により半導体膜７０２を直接酸化又は窒化することで、形成される絶縁膜の厚さのばらつきを抑えることができる。また半導体膜が結晶性を有する場合、高密度プラズマ処理を用いて半導体膜の表面を固相反応で酸化させることにより、結晶粒界においてのみ酸化が速く進んでしまうのを抑え、均一性が良く、界面準位密度の低いゲート絶縁膜を形成することができる。高密度プラズマ処理により形成された絶縁膜を、ゲート絶縁膜の一部又は全部に含んで形成されるトランジスタは、特性のばらつきを抑えることができる。
また、プラズマＣＶＤ法又はスパッタリング法などを用い、酸化珪素、窒化酸化珪素、酸化窒化珪素、窒化珪素、酸化ハフニウム、酸化アルミニウム又は酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））等を含む膜を、単層で、又は積層させることで、ゲート絶縁膜７０３を形成しても良い。
なお、本明細書において酸化窒化物とは、その組成として、窒素よりも酸素の含有量が多い物質であり、また、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い物質を意味する。
ゲート絶縁膜７０３の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。本実施の形態では、プラズマＣＶＤ法を用いて、酸化珪素を含む単層の絶縁膜を、ゲート絶縁膜７０３として用いる。
次いで、マスク７０５を除去した後、図１４（Ｃ）に示すように、ゲート絶縁膜７０３の一部を除去して、不純物領域７０４と重畳する領域にエッチング等により開口部７０６を形成した後、ゲート電極７０７及び導電膜７０８を形成する。
ゲート電極７０７及び導電膜７０８は、開口部７０６を覆うように導電膜を形成した後、該導電膜を所定の形状に加工（パターニング）することで、形成することができる。導電膜７０８は、開口部７０６において不純物領域７０４と接している。上記導電膜の形成にはＣＶＤ法、スパッタリング法、蒸着法、スピンコート法等を用いることができる。また、導電膜は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等を用いることができる。上記金属を主成分とする合金を用いても良いし、上記金属を含む化合物を用いても良い。又は、半導体膜に導電性を付与するリン等の不純物元素をドーピングした、多結晶珪素などの半導体を用いて形成しても良い。
なお、本実施の形態ではゲート電極７０７及び導電膜７０８を単層の導電膜で形成しているが、本実施の形態はこの構成に限定されない。ゲート電極７０７及び導電膜７０８は積層された複数の導電膜で形成されていても良い。
２つの導電膜の組み合わせとして、１層目に窒化タンタル又はタンタルを、２層目にタングステンを用いることができる。上記例の他に、窒化タングステンとタングステン、窒化モリブデンとモリブデン、アルミニウムとタンタル、アルミニウムとチタン等が挙げられる。タングステンや窒化タンタルは、耐熱性が高いため、２層の導電膜を形成した後の工程において、熱活性化を目的とした加熱処理を行うことができる。また、２層の導電膜の組み合わせとして、例えば、ｎ型の導電性を付与する不純物元素がドーピングされた珪素とニッケルシリサイド、ｎ型の導電性を付与する不純物元素がドーピングされた珪素とタングステンシリサイド等も用いることができる。
３つ以上の導電膜を積層する３層構造の場合は、モリブデン膜とアルミニウム膜とモリブデン膜の積層構造を採用するとよい。
また、ゲート電極７０７及び導電膜７０８に酸化インジウム、酸化インジウム酸化スズ混合物、酸化インジウム酸化亜鉛混合物、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、又は酸化亜鉛ガリウム等の透光性を有する酸化物導電膜を用いることもできる。
なお、マスクを用いずに、液滴吐出法を用いて選択的にゲート電極７０７及び導電膜７０８を形成しても良い。液滴吐出法とは、所定の組成物を含む液滴を細孔から吐出又は噴出することで所定のパターンを形成する方法を意味し、インクジェット法などがその範疇に含まれる。
また、ゲート電極７０７及び導電膜７０８は、導電膜を形成後、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用い、エッチング条件（コイル型の電極層に印加される電力量、基板側の電極層に印加される電力量、基板側の電極温度等）を適宜調節することにより、所望のテーパー形状を有するようにエッチングすることができる。また、テーパー形状は、マスクの形状によっても角度等を制御することができる。なお、エッチング用ガスとしては、塩素、塩化硼素、塩化珪素もしくは四塩化炭素などの塩素系ガス、四弗化炭素、弗化硫黄もしくは弗化窒素などのフッ素系ガス又は酸素を適宜用いることができる。
次に、図１４（Ｄ）に示すように、ゲート電極７０７及び導電膜７０８をマスクとして一導電性を付与する不純物元素を半導体膜７０２に添加することで、ゲート電極７０７と重なるチャネル形成領域７１０と、チャネル形成領域７１０を間に挟む一対の不純物領域７０９と、不純物領域７０４の一部に更に不純物元素が添加された不純物領域７１１とが、半導体膜７０２に形成される。
本実施の形態では、半導体膜７０２にｐ型を付与する不純物元素（例えばボロン）を添加する場合を例に挙げる。
なお、図１７（Ａ）は、上述の工程が終了した時点での、メモリセルの上面図である。図１７（Ａ）の破線Ａ１−Ａ２における断面図が、図１４（Ｄ）に相当する。
次いで、図１５（Ａ）に示すように、ゲート絶縁膜７０３、ゲート電極７０７、導電膜７０８を覆うように、絶縁膜７１２、絶縁膜７１３を形成する。具体的に、絶縁膜７１２、絶縁膜７１３は、酸化珪素、窒化珪素、窒化酸化珪素、酸化窒化珪素、窒化アルミニウム、窒化酸化アルミニウムなどの無機の絶縁膜を用いることができる。特に、絶縁膜７１２、絶縁膜７１３に誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁膜７１２、絶縁膜７１３に、上記材料を用いた多孔性の絶縁膜を適用しても良い。多孔性の絶縁膜では、密度の高い絶縁膜と比較して誘電率が低下するため、電極や配線に起因する寄生容量を更に低減することが可能である。
本実施の形態では、絶縁膜７１２として酸化窒化珪素、絶縁膜７１３として窒化酸化珪素を用いる場合を例に挙げる。また、本実施の形態では、ゲート電極７０７及び導電膜７０８上に絶縁膜７１２、絶縁膜７１３を形成している場合を例示しているが、本発明はゲート電極７０７及び導電膜７０８上に絶縁膜を１層だけ形成していても良いし、３層以上の複数の絶縁膜を積層するように形成していても良い。
次いで、図１５（Ｂ）に示すように、絶縁膜７１２及び絶縁膜７１３にＣＭＰ（化学的機械研磨）処理やエッチング処理を行うことにより、ゲート電極７０７及び導電膜７０８の表面を露出させる。なお、後に形成されるトランジスタ１０１の特性を向上させるために、絶縁膜７１２、絶縁膜７１３の表面は可能な限り平坦にしておくことが好ましい。
以上の工程により、トランジスタ１０２を形成することができる。
次いで、トランジスタ１０１の作製方法について説明する。まず、図１５（Ｃ）に示すように、絶縁膜７１２又は絶縁膜７１３上に酸化物半導体膜７１６を形成する。
酸化物半導体膜７１６は、絶縁膜７１２及び絶縁膜７１３上に形成した酸化物半導体膜を所望の形状に加工することで、形成することができる。上記酸化物半導体膜の膜厚は、２ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下、更に好ましくは３ｎｍ以上２０ｎｍ以下とする。酸化物半導体膜は、酸化物半導体をターゲットとして用い、スパッタ法により成膜する。また、酸化物半導体膜は、希ガス（例えばアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（例えばアルゴン）及び酸素混合雰囲気下においてスパッタ法により形成することができる。
なお、酸化物半導体膜をスパッタ法により成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、絶縁膜７１２及び絶縁膜７１３の表面に付着している塵埃を除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いてもよい。また、アルゴン雰囲気に酸素、亜酸化窒素などを加えた雰囲気で行ってもよい。また、アルゴン雰囲気に塩素、四フッ化炭素などを加えた雰囲気で行ってもよい。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。また、上記酸化物半導体は、珪素を含んでいてもよい。
本実施の形態では、Ｉｎ（インジウム）、Ｇａ（ガリウム）、及びＺｎ（亜鉛）を含むターゲットを用いたスパッタ法により得られる膜厚３０ｎｍのＩｎ−Ｇａ−Ｚｎ系酸化物半導体の薄膜を、酸化物半導体膜として用いる。上記ターゲットとして、例えば、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１、４：２：３、３：１：２、１：１：２、２：１：３、または３：１：４で示されるＩｎ−Ｇａ−Ｚｎ−Ｏターゲットを用いる。また、Ｉｎ、Ｇａ、及びＺｎを含むターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上１００％未満である。充填率の高いターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜となる。
また、酸化物半導体としてＩｎ−Ｚｎ系酸化物半導体を用いる場合、用いるターゲットの組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１〜１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２〜３：４）とする。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
また、酸化物半導体膜としてＩｎ−Ｓｎ−Ｚｎ系酸化物半導体をスパッタリング法で成膜する場合、好ましくは、原子数比がＩｎ：Ｓｎ：Ｚｎ＝１：１：１、２：１：３、１：２：２、または４：９：７で示されるＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いる。
本実施の形態では、減圧状態に保持された処理室内に基板を保持し、処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体膜を成膜する。成膜時に、基板温度を１００℃以上６００℃以下、好ましくは２００℃以上４００℃以下としても良い。基板を加熱しながら成膜することにより、成膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて処理室を排気すると、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該処理室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。
成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用される。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する塵埃が軽減でき、膜厚分布も均一となるために好ましい。
また、スパッタリング装置の処理室のリークレートを１×１０−１０Ｐａ・ｍ３／秒以下とすることで、スパッタリング法による成膜途中における酸化物半導体膜への、アルカリ金属、水素化物等の不純物の混入を低減することができる。また、排気系として上述した吸着型の真空ポンプを用いることで、排気系からのアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等の不純物の逆流を低減することができる。
また、ターゲットの純度を、９９．９９％以上とすることで、酸化物半導体膜に混入するアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等を低減することができる。また、当該ターゲットを用いることで、酸化物半導体膜において、リチウム、ナトリウム、カリウム等のアルカリ金属の濃度を低減することができる。
なお、酸化物半導体膜に水素、水酸基及び水分がなるべく含まれないようにするために、成膜の前処理として、スパッタリング装置の予備加熱室で絶縁膜７１２及び絶縁膜７１３までが形成された基板７００を予備加熱し、基板７００に吸着した水分又は水素などの不純物を脱離し排気することが好ましい。なお、予備加熱の温度は、１００℃以上４００℃以下、好ましくは１５０℃以上３００℃以下である。また、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。また、この予備加熱は、後に行われるゲート絶縁膜７２１の成膜前に、導電膜７１９、導電膜７２０まで形成した基板７００にも同様に行ってもよい。
なお、酸化物半導体膜７１６を形成するためのエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）が好ましい。また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、六弗化硫黄（ＳＦ６）、三弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いることができる。
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。所望の形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節する。
ウェットエッチングに用いるエッチング液として、燐酸と酢酸と硝酸を混ぜた溶液、クエン酸やシュウ酸などの有機酸を用いることができる。本実施の形態では、ＩＴＯ−０７Ｎ（関東化学社製）を用いる。
酸化物半導体膜７１６を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
なお、次工程の導電膜を形成する前に逆スパッタを行い、酸化物半導体膜７１６及び絶縁膜７１２及び絶縁膜７１３の表面に付着しているレジスト残渣などを除去することが好ましい。
なお、スパッタ等で成膜された酸化物半導体膜中には、不純物としての水分又は水素（水酸基を含む）が多量に含まれていることがある。水分又は水素はドナー準位を形成しやすいため、酸化物半導体にとっては不純物である。そこで、本発明の一態様では、酸化物半導体膜中の水分又は水素などの不純物を低減（脱水化または脱水素化）するために、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で、酸化物半導体膜７１６に加熱処理を施す。
酸化物半導体膜７１６に加熱処理を施すことで、酸化物半導体膜７１６中の水分又は水素を脱離させることができる。具体的には、２５０℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満の温度で加熱処理を行えば良い。例えば、５００℃、３分間以上６分間以下程度で行えばよい。加熱処理にＲＴＡ法を用いれば、短時間に脱水化又は脱水素化が行えるため、ガラス基板の歪点を超える温度でも処理することができる。
本実施の形態では、加熱処理装置の一つである電気炉を用いる。
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導又は熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。気体には、アルゴンなどの希ガス、又は窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。
加熱処理においては、窒素、又はヘリウム、ネオン、アルゴン等の希ガスに、水分又は水素などが含まれないことが好ましい。又は、加熱処理装置に導入する窒素、又はヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
なお、酸化物半導体は不純物に対して鈍感であり、膜中にはかなりの金属不純物が含まれていても問題がなく、ナトリウムのようなアルカリ金属が多量に含まれる廉価なソーダ石灰ガラスも使えると指摘されている（神谷、野村、細野、「アモルファス酸化物半導体の物性とデバイス開発の現状」、固体物理、２００９年９月号、Ｖｏｌ．４４、ｐｐ．６２１−６３３．）。しかし、このような指摘は適切でない。アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちＮａは、酸化物半導体膜に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してＮａ＋となる。また、Ｎａは、酸化物半導体膜内において、酸化物半導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の低下等の、トランジスタの特性の劣化が起こり、加えて、特性のばらつきも生じる。この不純物によりもたらされるトランジスタの特性の劣化と、特性のばらつきは、酸化物半導体膜中の水素濃度が十分に低い場合において顕著に現れる。従って、酸化物半導体膜中の水素濃度が１×１０１８／ｃｍ３以下、より好ましくは１×１０１７／ｃｍ３以下である場合には、上記不純物の濃度を低減することが望ましい。具体的に、二次イオン質量分析法によるＮａ濃度の測定値は、５×１０１６／ｃｍ３以下、好ましくは１×１０１６／ｃｍ３以下、更に好ましくは１×１０１５／ｃｍ３以下とするとよい。同様に、Ｌｉ濃度の測定値は、５×１０１５／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下とするとよい。同様に、Ｋ濃度の測定値は、５×１０１５／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下とするとよい。
以上の工程により、酸化物半導体膜７１６中の水素の濃度を低減することができる。それにより酸化物半導体膜の安定化を図ることができる。また、ガラス転移温度以下の加熱処理で、水素に起因するキャリア密度が少なく、バンドギャップの広い酸化物半導体膜を形成することができる。このため、大面積基板を用いてトランジスタを作製することができ、量産性を高めることができる。上記加熱処理は、酸化物半導体膜の成膜以降であれば、いつでも行うことができる。
なお、酸化物半導体膜は非晶質であっても良いが、結晶性を有していても良い。結晶性を有する酸化物半導体膜としては、ｃ軸配向を有した結晶を含む酸化物半導体（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＣＡＡＣ−ＯＳとも呼ぶ）膜であっても、トランジスタの信頼性を高めるという効果を得ることができるので、好ましい。
ＣＡＡＣ−ＯＳ膜で構成された酸化物半導体膜は、スパッタリング法によっても作製することができる。スパッタリング法によってＣＡＡＣ−ＯＳ膜を得るには酸化物半導体膜の堆積初期段階において六方晶の結晶が形成されるようにすることと、当該結晶を種として結晶が成長されるようにすることが肝要である。そのためには、ターゲットと基板の距離を広くとり（例えば、１５０ｍｍ〜２００ｍｍ程度）、基板加熱温度を１００℃〜５００℃、好適には２００℃〜４００℃、さらに好適には２５０℃〜３００℃にすると好ましい。また、これに加えて、成膜時の基板加熱温度よりも高い温度で、堆積された酸化物半導体膜を熱処理することで膜中に含まれるミクロな欠陥や、積層界面の欠陥を修復することができる。
具体的に、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形、六角形、正三角形、または正六角形の原子配列を有する。なおかつ、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸方向に金属原子が層状に配列した相、または、金属原子と酸素原子が層状に配列した相を、含む。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、非晶質の酸化物半導体と比較して、金属と酸素の結合が秩序化している。すなわち、酸化物半導体が非晶質の場合は、個々の金属原子によって酸素原子の配位数が異なることも有り得るが、ＣＡＡＣ−ＯＳ膜に含まれる結晶部では金属原子における酸素原子の配位数はほぼ一定となる。そのため、微視的な酸素の欠損が減少し、水素原子（水素イオンを含む）やアルカリ金属原子の脱着による電荷の移動や不安定性を減少させる効果がある。
従って、ＣＡＡＣ−ＯＳ膜を用いてトランジスタを作製することで、トランジスタへの光照射またはバイアス−熱ストレス（ＢＴ）の付加を行った後に生じる、トランジスタのしきい値電圧の変化量を、低減することができる。よって、安定した電気的特性を有するトランジスタを作製することができる。
次いで、図１６（Ａ）に示すように、ゲート電極７０７と接し、なおかつ酸化物半導体膜７１６とも接する導電膜７１９と、導電膜７０８と接し、なおかつ酸化物半導体膜７１６とも接する導電膜７２０とを形成する。導電膜７１９及び導電膜７２０は、ソース電極又はドレイン電極として機能する。
具体的に、導電膜７１９及び導電膜７２０は、ゲート電極７０７及び導電膜７０８を覆うようにスパッタ法や真空蒸着法で導電膜を形成した後、該導電膜を所定の形状に加工（パターニング）することで、形成することができる。
導電膜７１９及び導電膜７２０となる導電膜は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンからから選ばれた元素、又は上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、アルミニウム、銅などの金属膜の下側もしくは上側にクロム、タンタル、チタン、モリブデン、タングステンなどの高融点金属膜を積層させた構成としても良い。また、アルミニウム又は銅は、耐熱性や腐食性の問題を回避するために、高融点金属材料と組み合わせて用いると良い。高融点金属材料としては、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム、イットリウム等を用いることができる。
また、導電膜７１９及び導電膜７２０となる導電膜は、単層構造でも、２層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する２層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜を積層し、更にその上にチタン膜を成膜する３層構造などが挙げられる。また、Ｃｕ−Ｍｇ−Ａｌ合金、Ｍｏ−Ｔｉ合金、Ｔｉ、Ｍｏ、は、酸化膜との密着性が高い。よって、下層にＣｕ−Ｍｇ−Ａｌ合金、Ｍｏ−Ｔｉ合金、Ｔｉ、或いはＭｏで構成される導電膜、上層にＣｕで構成される導電膜を積層し、上記積層された導電膜を導電膜７１９及び導電膜７２０に用いることで、酸化膜である絶縁膜と、導電膜７１９及び導電膜７２０との密着性を高めることができる。
また、導電膜７１９及び導電膜７２０となる導電膜としては、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム、酸化スズ、酸化亜鉛、酸化インジウム酸化スズ混合物、酸化インジウム酸化亜鉛混合物又は前記金属酸化物材料にシリコン若しくは酸化シリコンを含ませたものを用いることができる。
導電膜形成後に加熱処理を行う場合には、この加熱処理に耐える耐熱性を導電膜に持たせることが好ましい。
なお、導電膜のエッチングの際に、酸化物半導体膜７１６がなるべく除去されないようにそれぞれの材料及びエッチング条件を適宜調節する。エッチング条件によっては、酸化物半導体膜７１６の露出した部分が一部エッチングされることで、溝部（凹部）が形成されることもある。
本実施の形態では、導電膜にチタン膜を用いる。そのため、アンモニアと過酸化水素水を含む溶液（アンモニア過水）を用いて、選択的に導電膜をウェットエッチングすることができる。具体的には、３１重量％の過酸化水素水と、２８重量％のアンモニア水と水とを、体積比５：２：２で混合したアンモニア過水を用いる。或いは、塩素（Ｃｌ２）、塩化硼素（ＢＣｌ３）などを含むガスを用いて、導電膜をドライエッチングしても良い。
なお、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透過した光に多段階の強度をもたせる多階調マスクによって形成されたレジストマスクを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは複数の膜厚を有する形状となり、エッチングを行うことで更に形状を変形することができるため、異なるパターンに加工する複数のエッチング工程に用いることができる。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。よって露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。
また、酸化物半導体膜７１６と、ソース電極又はドレイン電極として機能する導電膜７１９及び導電膜７２０との間に、ソース領域及びドレイン領域として機能する酸化物導電膜を設けるようにしても良い。酸化物導電膜の材料としては、酸化亜鉛を成分として含むものが好ましく、酸化インジウムを含まないものであることが好ましい。そのような酸化物導電膜として、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウムなどを適用することができる。
例えば、酸化物導電膜を形成する場合、酸化物導電膜を形成するためのパターニングと、導電膜７１９及び導電膜７２０を形成するためのパターニングとを一括で行うようにしても良い。
ソース領域及びドレイン領域として機能する酸化物導電膜を設けることで、酸化物半導体膜７１６と導電膜７１９及び導電膜７２０の間の抵抗を下げることができるので、トランジスタの高速動作を実現させることができる。また、ソース領域及びドレイン領域として機能する酸化物導電膜を設けることで、トランジスタの耐圧を高めることができる。
次いで、Ｎ２Ｏ、Ｎ２、又はＡｒなどのガスを用いたプラズマ処理を行うようにしても良い。このプラズマ処理によって露出している酸化物半導体膜の表面に付着した水などを除去する。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。
なお、図１７（Ｂ）は、上述の工程が終了した時点での、メモリセルの上面図である。図１７（Ｂ）の破線Ａ１−Ａ２における断面図が、図１６（Ａ）に相当する。
なお、プラズマ処理を行った後、図１６（Ｂ）に示すように、導電膜７１９及び導電膜７２０と、酸化物半導体膜７１６とを覆うように、ゲート絶縁膜７２１を形成する。そして、ゲート絶縁膜７２１上において、酸化物半導体膜７１６と重なる位置にゲート電極７２２を形成し、導電膜７１９と重なる位置に導電膜７２３を形成する。
ゲート絶縁膜７２１は、ゲート絶縁膜７０３と同様の材料、同様の積層構造を用いて形成することが可能である。なお、ゲート絶縁膜７２１は、水分や、水素などの不純物を極力含まないことが望ましく、単層の絶縁膜であっても良いし、積層された複数の絶縁膜で構成されていても良い。ゲート絶縁膜７２１に水素が含まれると、その水素が酸化物半導体膜７１６へ侵入し、又は水素が酸化物半導体膜７１６中の酸素を引き抜き、酸化物半導体膜７１６が低抵抗化（ｎ型化）してしまい、寄生チャネルが形成されるおそれがある。よって、ゲート絶縁膜７２１はできるだけ水素を含まない膜になるように、成膜方法に水素を用いないことが重要である。上記ゲート絶縁膜７２１には、バリア性の高い材料を用いるのが望ましい。例えば、バリア性の高い絶縁膜として、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、又は窒化酸化アルミニウム膜などを用いることができる。複数の積層された絶縁膜を用いる場合、窒素の含有比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を、上記バリア性の高い絶縁膜よりも、酸化物半導体膜７１６に近い側に形成する。そして、窒素の含有比率が低い絶縁膜を間に挟んで、導電膜７１９及び導電膜７２０及び酸化物半導体膜７１６と重なるように、バリア性の高い絶縁膜を形成する。バリア性の高い絶縁膜を用いることで、酸化物半導体膜７１６内、ゲート絶縁膜７２１内、或いは、酸化物半導体膜７１６と他の絶縁膜の界面とその近傍に、水分又は水素などの不純物が入り込むのを防ぐことができる。また、酸化物半導体膜７１６に接するように窒素の比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を形成することで、バリア性の高い材料を用いた絶縁膜が直接酸化物半導体膜７１６に接するのを防ぐことができる。
本実施の形態では、スパッタ法で形成された膜厚２００ｎｍの酸化珪素膜上に、スパッタ法で形成された膜厚１００ｎｍの窒化珪素膜を積層させた構造を有する、ゲート絶縁膜７２１を形成する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施の形態では１００℃とする。
なお、ゲート絶縁膜７２１を形成した後に、加熱処理を施しても良い。加熱処理は、窒素、超乾燥空気、又は希ガス（アルゴン、ヘリウムなど）の雰囲気下において、好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下で行う。上記ガスは、水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下であることが望ましい。本実施の形態では、例えば、窒素雰囲気下で２５０℃、１時間の加熱処理を行う。或いは、導電膜７１９及び導電膜７２０を形成する前に、水分又は水素を低減させるための酸化物半導体膜に対して行った先の加熱処理と同様に、高温短時間のＲＴＡ処理を行っても良い。酸素を含むゲート絶縁膜７２１が設けられた後に、加熱処理が施されることによって、酸化物半導体膜７１６に対して行った先の加熱処理により、酸化物半導体膜７１６に酸素欠損が発生していたとしても、ゲート絶縁膜７２１から酸化物半導体膜７１６に酸素が供与される。そして、酸化物半導体膜７１６に酸素が供与されることで、酸化物半導体膜７１６において、ドナーとなる酸素欠損を低減し、化学量論的組成比を満たすことが可能である。酸化物半導体膜７１６には、化学量論的組成比を超える量の酸素が含まれていることが好ましい。その結果、酸化物半導体膜７１６をｉ型に近づけることができ、酸素欠損によるトランジスタの電気的特性のばらつきを軽減し、電気的特性の向上を実現することができる。この加熱処理を行うタイミングは、ゲート絶縁膜７２１の形成後であれば特に限定されず、他の工程、例えば樹脂膜形成時の加熱処理や、透明導電膜を低抵抗化させるための加熱処理と兼ねることで、工程数を増やすことなく、酸化物半導体膜７１６をｉ型に近づけることができる。
また、酸素雰囲気下で酸化物半導体膜７１６に加熱処理を施すことで、酸化物半導体に酸素を添加し、酸化物半導体膜７１６中においてドナーとなる酸素欠損を低減させても良い。加熱処理の温度は、例えば１００℃以上３５０℃未満、好ましくは１５０℃以上２５０℃未満で行う。上記酸素雰囲気下の加熱処理に用いられる酸素ガスには、水、水素などが含まれないことが好ましい。又は、加熱処理装置に導入する酸素ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち酸素中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
或いは、イオン注入法又はイオンドーピング法などを用いて、酸化物半導体膜７１６に酸素を添加することで、ドナーとなる酸素欠損を低減させても良い。例えば、２．４５ＧＨｚのマイクロ波でプラズマ化した酸素を酸化物半導体膜７１６に添加すれば良い。
また、ゲート電極７２２及び導電膜７２３は、ゲート絶縁膜７２１上に導電膜を形成した後、該導電膜をパターニングすることで形成することができる。ゲート電極７２２及び導電膜７２３は、ゲート電極７０７、或いは導電膜７１９及び導電膜７２０と同様の材料を用いて形成することが可能である。
ゲート電極７２２及び導電膜７２３の膜厚は、１０ｎｍ〜４００ｎｍ、好ましくは１００ｎｍ〜２００ｎｍとする。本実施の形態では、タングステンターゲットを用いたスパッタ法により１５０ｎｍのゲート電極用の導電膜を形成した後、該導電膜をエッチングにより所望の形状に加工（パターニング）することで、ゲート電極７２２及び導電膜７２３を形成する。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
以上の工程により、トランジスタ１０１が形成される。
なお、ゲート絶縁膜７２１を間に挟んで導電膜７１９と導電膜７２３とが重なる部分が、容量素子１０３に相当する。
図１７（Ｃ）は、上述の工程が終了した時点での、メモリセルの上面図である。図１７（Ｃ）の破線Ａ１−Ａ２における断面図が、図１６（Ｂ）に相当する。
また、トランジスタ１０１はシングルゲート構造のトランジスタを用いて説明したが、必要に応じて、電気的に接続された複数のゲート電極を有することで、チャネル形成領域を複数有する、マルチゲート構造のトランジスタも形成することができる。
なお、酸化物半導体膜７１６に接する絶縁膜（本実施の形態においては、ゲート絶縁膜７２１が該当する。）は、第１３族元素及び酸素を含む絶縁材料を用いるようにしても良い。酸化物半導体材料には第１３族元素を含むものが多く、第１３族元素を含む絶縁材料は酸化物半導体との相性が良く、これを酸化物半導体膜に接する絶縁膜に用いることで、酸化物半導体膜との界面の状態を良好に保つことができる。
第１３族元素を含む絶縁材料とは、絶縁材料に一又は複数の第１３族元素を含むことを意味する。第１３族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原子％）が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）がアルミニウムの含有量（原子％）以上のものを示す。
例えば、ガリウムを含有する酸化物半導体膜に接して絶縁膜を形成する場合に、絶縁膜に酸化ガリウムを含む材料を用いることで酸化物半導体膜と絶縁膜の界面特性を良好に保つことができる。例えば、酸化物半導体膜と酸化ガリウムを含む絶縁膜とを接して設けることにより、酸化物半導体膜と絶縁膜の界面における水素のパイルアップを低減することができる。なお、絶縁膜に酸化物半導体の成分元素と同じ族の元素を用いる場合には、同様の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料を用いて絶縁膜を形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特性を有しているため、当該材料を用いることは、酸化物半導体膜への水の侵入防止という点においても好ましい。
また、酸化物半導体膜７１６に接する絶縁膜は、酸素雰囲気下による熱処理や、酸素ドープなどにより、絶縁材料を化学量論的組成比より酸素が多い状態とすることが好ましい。酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸素を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。また、酸素ドープは、イオン注入法又はイオンドーピング法を用いて行ってもよい。
例えば、酸化物半導体膜７１６に接する絶縁膜として酸化ガリウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムの組成をＧａ２ＯＸ（Ｘ＝３＋α、０＜α＜１）とすることができる。
また、酸化物半導体膜７１６に接する絶縁膜として酸化アルミニウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化アルミニウムの組成をＡｌ２ＯＸ（Ｘ＝３＋α、０＜α＜１）とすることができる。
また、酸化物半導体膜７１６に接する絶縁膜として酸化ガリウムアルミニウム（酸化アルミニウムガリウム）を用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムアルミニウム（酸化アルミニウムガリウム）の組成をＧａＸＡｌ２−ＸＯ３＋α（０＜Ｘ＜２、０＜α＜１）とすることができる。
酸素ドープ処理を行うことにより、化学量論的組成比より酸素が多い領域を有する絶縁膜を形成することができる。このような領域を備える絶縁膜と酸化物半導体膜が接することにより、絶縁膜中の過剰な酸素が酸化物半導体膜に供給され、酸化物半導体膜中、又は酸化物半導体膜と絶縁膜の界面における酸素欠陥を低減し、酸化物半導体膜をｉ型化又はｉ型に限りなく近くすることができる。
なお、化学量論的組成比より酸素が多い領域を有する絶縁膜は、酸化物半導体膜７１６に接する絶縁膜のうち、上層に位置する絶縁膜又は下層に位置する絶縁膜のうち、どちらか一方のみに用いても良いが、両方の絶縁膜に用いる方が好ましい。化学量論的組成比より酸素が多い領域を有する絶縁膜を、酸化物半導体膜７１６に接する絶縁膜の、上層及び下層に位置する絶縁膜に用い、酸化物半導体膜７１６を挟む構成とすることで、上記効果をより高めることができる。
また、酸化物半導体膜７１６の上層又は下層に用いる絶縁膜は、上層と下層で同じ構成元素を有する絶縁膜としても良いし、異なる構成元素を有する絶縁膜としても良い。例えば、上層と下層とも、組成がＧａ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムとしても良いし、上層と下層の一方を組成がＧａ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムとし、他方を組成がＡｌ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化アルミニウムとしても良い。
また、酸化物半導体膜７１６に接する絶縁膜は、化学量論的組成比より酸素が多い領域を有する絶縁膜の積層としても良い。例えば、酸化物半導体膜７１６の上層に組成がＧａ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムを形成し、その上に組成がＧａＸＡｌ２−ＸＯ３＋α（０＜Ｘ＜２、０＜α＜１）の酸化ガリウムアルミニウム（酸化アルミニウムガリウム）を形成してもよい。なお、酸化物半導体膜７１６の下層を、化学量論的組成比より酸素が多い領域を有する絶縁膜の積層としても良いし、酸化物半導体膜７１６の上層及び下層の両方を、化学量論的組成比より酸素が多い領域を有する絶縁膜の積層としても良い。
次に、図１６（Ｃ）に示すように、ゲート絶縁膜７２１、導電膜７２３、ゲート電極７２２を覆うように、絶縁膜７２４を形成する。絶縁膜７２４は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化珪素、酸化窒化珪素、窒化珪素、酸化ハフニウム、酸化ガリウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。なお、絶縁膜７２４には、誘電率の低い材料や、誘電率の低い構造（多孔性の構造など）を用いることが望ましい。絶縁膜７２４の誘電率を低くすることにより、配線や電極などの間に生じる寄生容量を低減し、動作の高速化を図ることができるためである。なお、本実施の形態では、絶縁膜７２４を単層構造としているが、本発明の一態様はこれに限定されず、２層以上の積層構造としても良い。
次に、ゲート絶縁膜７２１、絶縁膜７２４に開口部７２５を形成し、導電膜７２０の一部を露出させる。その後、絶縁膜７２４上に、配線７２８と、上記開口部７２５において導電膜７２０と接する配線７２６とを形成する。
配線７２８と、導電膜７１９とが、ゲート絶縁膜７２１及び絶縁膜７２４を間に挟んで重なっている部分が、容量素子１０４に相当する。
配線７２６及び配線７２８は、ＰＶＤ法や、ＣＶＤ法を用いて導電膜を形成した後、当該導電膜をパターニングすることによって形成される。また、導電膜の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、又はこれらを複数組み合わせた材料を用いてもよい。
より具体的には、例えば、絶縁膜７２４の開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＰＶＤ法によりチタン膜を薄く（５ｎｍ程度）形成した後に、開口部７２５に埋め込むようにアルミニウム膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここでは導電膜７２０）との接触抵抗を低減させる機能を有する。また、アルミニウム膜のヒロックを防止することができる。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
絶縁膜７２４に形成する開口部７２５は、導電膜７０８と重畳する領域に形成することが望ましい。このような領域に開口部７２５を形成することで、コンタクト領域に起因する素子面積の増大を抑制することができる。
ここで、導電膜７０８を用いずに、不純物領域７０４と導電膜７２０との接続と、導電膜７２０と配線７２６との接続とを重畳させる場合について説明する。この場合、不純物領域７０４上に形成された絶縁膜７１２、絶縁膜７１３に開口部（下部の開口部と呼ぶ）を形成し、下部の開口部を覆うように導電膜７２０を形成した後、ゲート絶縁膜７２１及び絶縁膜７２４において、下部の開口部と重畳する領域に開口部（上部の開口部と呼ぶ）を形成し、配線７２６を形成することになる。下部の開口部と重畳する領域に上部の開口部を形成する際に、エッチングにより下部の開口部に形成された導電膜７２０が断線してしまうおそれがある。これを避けるために、下部の開口部と上部の開口部が重畳しないように形成することにより、素子面積が増大するという問題がおこる。
本実施の形態に示すように、導電膜７０８を用いることにより、導電膜７２０を断線させずに上部の開口部を形成することが可能となる。これにより、下部の開口部と上部の開口部を重畳させて設けることができるため、開口部に起因する素子面積の増大を抑制することができる。つまり、半導体装置の集積度を高めることができる。
次に、配線７２６及び配線７２８を覆うように絶縁膜７２７を形成する。上述した一連の工程により、記憶装置を作製することができる。
なお、上記作製方法では、ソース電極及びドレイン電極として機能する導電膜７１９及び導電膜７２０が、酸化物半導体膜７１６の後に形成されている。よって、図１６（Ｂ）に示すように、上記作製方法によって得られるトランジスタ１０１は、導電膜７１９及び導電膜７２０が、酸化物半導体膜７１６の上に形成されている。しかし、トランジスタ１０１は、ソース電極及びドレイン電極として機能する導電膜が、酸化物半導体膜７１６の下、すなわち、酸化物半導体膜７１６と絶縁膜７１２及び絶縁膜７１３の間に設けられていても良い。
図１８に、ソース電極及びドレイン電極として機能する導電膜７１９及び導電膜７２０が、酸化物半導体膜７１６と絶縁膜７１２及び絶縁膜７１３の間に設けられている場合の、メモリセルの断面図を示す。図１８に示すトランジスタ１０１は、絶縁膜７１３を形成した後に導電膜７１９及び導電膜７２０の形成を行い、次いで酸化物半導体膜７１６の形成を行うことで、得ることができる。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態８）
本実施の形態では、実施の形態７とは異なる構造を有した、酸化物半導体膜を用いたトランジスタについて説明する。
図１９（Ａ）に示すトランジスタ９０１は、絶縁膜９０２上に形成された、活性層として機能する酸化物半導体膜９０３と、酸化物半導体膜９０３上に形成されたソース電極９０４及びドレイン電極９０５と、酸化物半導体膜９０３、ソース電極９０４及びドレイン電極９０５上のゲート絶縁膜９０６と、ゲート絶縁膜９０６上において酸化物半導体膜９０３と重なる位置に設けられたゲート電極９０７とを有する。
図１９（Ａ）に示すトランジスタ９０１は、ゲート電極９０７が酸化物半導体膜９０３の上に形成されているトップゲート型であり、なおかつ、ソース電極９０４及びドレイン電極９０５が酸化物半導体膜９０３の上に形成されているトップコンタクト型である。そして、トランジスタ９０１は、ソース電極９０４及びドレイン電極９０５と、ゲート電極９０７とが重なっていない。すなわち、ソース電極９０４及びドレイン電極９０５とゲート電極９０７との間には、ゲート絶縁膜９０６の膜厚よりも大きい間隔が設けられている。よって、トランジスタ９０１は、ソース電極９０４及びドレイン電極９０５とゲート電極９０７との間に形成される寄生容量を小さく抑えることができるので、高速動作を実現することができる。
また、酸化物半導体膜９０３は、ゲート電極９０７が形成された後に酸化物半導体膜９０３にｎ型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域９０８を有する。また、酸化物半導体膜９０３のうち、ゲート絶縁膜９０６を間に挟んでゲート電極９０７と重なる領域がチャネル形成領域９０９である。酸化物半導体膜９０３では、一対の高濃度領域９０８の間にチャネル形成領域９０９が設けられている。高濃度領域９０８を形成するためのドーパントの添加は、イオン注入法を用いることができる。ドーパントは、例えばヘリウム、アルゴン、キセノンなどの希ガスや、窒素、リン、ヒ素、アンチモンなどの５族原子などを用いることができる。
例えば、窒素をドーパントとして用いた場合、高濃度領域９０８中の窒素原子の濃度は、５×１０１９／ｃｍ３以上１×１０２２／ｃｍ３以下であることが望ましい。
ｎ型の導電性を付与するドーパントが添加されている高濃度領域９０８は、酸化物半導体膜９０３中の他の領域に比べて導電性が高くなる。よって、高濃度領域９０８を酸化物半導体膜９０３に設けることで、ソース電極９０４とドレイン電極９０５の間の抵抗を下げることができる。
また、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体を酸化物半導体膜９０３に用いた場合、窒素を添加した後、３００℃以上６００℃以下で１時間程度加熱処理を施すことにより、高濃度領域９０８中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。高濃度領域９０８中の酸化物半導体がウルツ鉱型の結晶構造を有することで、さらに高濃度領域９０８の導電性を高め、ソース電極９０４とドレイン電極９０５の間の抵抗を下げることができる。なお、ウルツ鉱型の結晶構造を有する酸化物半導体を形成して、ソース電極９０４とドレイン電極９０５の間の抵抗を効果的に下げるためには、窒素をドーパントとして用いた場合、高濃度領域９０８中の窒素原子の濃度を、１×１０２０／ｃｍ３以上７ａｔｏｍｓ％以下とすることが望ましい。しかし、窒素原子が上記範囲よりも低い濃度であっても、ウルツ鉱型の結晶構造を有する酸化物半導体が得られる場合もある。
また、酸化物半導体膜９０３は、ＣＡＡＣ−ＯＳ膜で構成されていても良い。酸化物半導体膜９０３がＣＡＡＣ−ＯＳ膜で構成されている場合、非晶質の場合に比べて酸化物半導体膜９０３の導電率を高めることができるので、ソース電極９０４とドレイン電極９０５の間の抵抗を下げることができる。
そして、ソース電極９０４とドレイン電極９０５の間の抵抗を下げることで、トランジスタ９０１の微細化を進めても、高いオン電流と、高速動作を確保することができる。また、トランジスタ９０１の微細化により、メモリセルの占める面積を縮小化し、セルアレイの単位面積あたりの記憶容量を高めることができる。
図１９（Ｂ）に示すトランジスタ９１１は、絶縁膜９１２上に形成されたソース電極９１４及びドレイン電極９１５と、ソース電極９１４及びドレイン電極９１５上に形成された活性層として機能する酸化物半導体膜９１３と、酸化物半導体膜９１３、ソース電極９１４及びドレイン電極９１５上のゲート絶縁膜９１６と、ゲート絶縁膜９１６上において酸化物半導体膜９１３と重なる位置に設けられたゲート電極９１７とを有する。
図１９（Ｂ）に示すトランジスタ９１１は、ゲート電極９１７が酸化物半導体膜９１３の上に形成されているトップゲート型であり、なおかつ、ソース電極９１４及びドレイン電極９１５が酸化物半導体膜９１３の下に形成されているボトムコンタクト型である。そして、トランジスタ９１１は、トランジスタ９０１と同様に、ソース電極９１４及びドレイン電極９１５と、ゲート電極９１７とが重なっていないので、ソース電極９１４及びドレイン電極９１５とゲート電極９１７との間に形成される寄生容量を小さく抑えることができ、高速動作を実現することができる。
また、酸化物半導体膜９１３は、ゲート電極９１７が形成された後に酸化物半導体膜９１３にｎ型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域９１８を有する。また、酸化物半導体膜９１３のうち、ゲート絶縁膜９１６を間に挟んでゲート電極９１７と重なる領域がチャネル形成領域９１９である。酸化物半導体膜９１３では、一対の高濃度領域９１８の間にチャネル形成領域９１９が設けられている。
高濃度領域９１８は、上述した、トランジスタ９０１が有する高濃度領域９０８の場合と同様に、イオン注入法を用いて形成することができる。そして、高濃度領域９１８を形成するためのドーパントの種類については、高濃度領域９０８の場合を参照することができる。
例えば、窒素をドーパントとして用いた場合、高濃度領域９１８中の窒素原子の濃度は、５×１０１９／ｃｍ３以上１×１０２２／ｃｍ３以下であることが望ましい。
ｎ型の導電性を付与するドーパントが添加されている高濃度領域９１８は、酸化物半導体膜９１３中の他の領域に比べて導電性が高くなる。よって、高濃度領域９１８を酸化物半導体膜９１３に設けることで、ソース電極９１４とドレイン電極９１５の間の抵抗を下げることができる。
また、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体を酸化物半導体膜９１３に用いた場合、窒素を添加した後、３００℃以上６００℃以下程度で加熱処理を施すことにより、高濃度領域９１８中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。高濃度領域９１８中の酸化物半導体がウルツ鉱型の結晶構造を有することで、さらに高濃度領域９１８の導電性を高め、ソース電極９１４とドレイン電極９１５の間の抵抗を下げることができる。なお、ウルツ鉱型の結晶構造を有する酸化物半導体を形成して、ソース電極９１４とドレイン電極９１５の間の抵抗を効果的に下げるためには、窒素をドーパントとして用いた場合、高濃度領域９１８中の窒素原子の濃度を、１×１０２０／ｃｍ３以上７ａｔｏｍｓ％以下とすることが望ましい。しかし、窒素原子が上記範囲よりも低い濃度であっても、ウルツ鉱型の結晶構造を有する酸化物半導体が得られる場合もある。
また、酸化物半導体膜９１３は、ＣＡＡＣ−ＯＳ膜で構成されていても良い。酸化物半導体膜９１３がＣＡＡＣ−ＯＳ膜で構成されている場合、非晶質の場合に比べて酸化物半導体膜９１３の導電率を高めることができるので、ソース電極９１４とドレイン電極９１５の間の抵抗を下げることができる。
そして、ソース電極９１４とドレイン電極９１５の間の抵抗を下げることで、トランジスタ９１１の微細化を進めても、高いオン電流と、高速動作を確保することができる。また、トランジスタ９１１の微細化により、メモリセルの占める面積を縮小化し、セルアレイの単位面積あたりの記憶容量を高めることができる。
図１９（Ｃ）に示すトランジスタ９２１は、絶縁膜９２２上に形成された、活性層として機能する酸化物半導体膜９２３と、酸化物半導体膜９２３上に形成されたソース電極９２４及びドレイン電極９２５と、酸化物半導体膜９２３、ソース電極９２４及びドレイン電極９２５上のゲート絶縁膜９２６と、ゲート絶縁膜９２６上において酸化物半導体膜９２３と重なる位置に設けられたゲート電極９２７とを有する。さらに、トランジスタ９２１は、ゲート電極９２７の側部に設けられた、絶縁膜で形成されたサイドウォール９３０を有する。
図１９（Ｃ）に示すトランジスタ９２１は、ゲート電極９２７が酸化物半導体膜９２３の上に形成されているトップゲート型であり、なおかつ、ソース電極９２４及びドレイン電極９２５が酸化物半導体膜９２３の上に形成されているトップコンタクト型である。そして、トランジスタ９２１は、トランジスタ９０１と同様に、ソース電極９２４及びドレイン電極９２５と、ゲート電極９２７とが重なっていないので、ソース電極９２４及びドレイン電極９２５とゲート電極９２７との間に形成される寄生容量を小さく抑えることができ、高速動作を実現することができる。
また、酸化物半導体膜９２３は、ゲート電極９２７が形成された後に酸化物半導体膜９２３にｎ型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域９２８と、一対の低濃度領域９２９とを有する。また、酸化物半導体膜９２３のうち、ゲート絶縁膜９２６を間に挟んでゲート電極９２７と重なる領域がチャネル形成領域９３１である。酸化物半導体膜９２３では、一対の高濃度領域９２８の間に一対の低濃度領域９２９が設けられ、一対の低濃度領域９２９の間にチャネル形成領域９３１が設けられている。そして、一対の低濃度領域９２９は、酸化物半導体膜９２３中の、ゲート絶縁膜９２６を間に挟んでサイドウォール９３０と重なる領域に設けられている。
高濃度領域９２８及び低濃度領域９２９は、上述した、トランジスタ９０１が有する高濃度領域９０８の場合と同様に、イオン注入法を用いて形成することができる。そして、高濃度領域９２８を形成するためのドーパントの種類については、高濃度領域９０８の場合を参照することができる。
例えば、窒素をドーパントとして用いた場合、高濃度領域９２８中の窒素原子の濃度は、５×１０１９／ｃｍ３以上１×１０２２／ｃｍ３以下であることが望ましい。また、例えば、窒素をドーパントとして用いた場合、低濃度領域９２９中の窒素原子の濃度は、５×１０１８／ｃｍ３以上５×１０１９／ｃｍ３未満であることが望ましい。
ｎ型の導電性を付与するドーパントが添加されている高濃度領域９２８は、酸化物半導体膜９２３中の他の領域に比べて導電性が高くなる。よって、高濃度領域９２８を酸化物半導体膜９２３に設けることで、ソース電極９２４とドレイン電極９２５の間の抵抗を下げることができる。また、低濃度領域９２９をチャネル形成領域９３１と高濃度領域９２８の間に設けることで、短チャネル効果による閾値電圧のマイナスシフトを軽減することができる。
また、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体を酸化物半導体膜９２３に用いた場合、窒素を添加した後、３００℃以上６００℃以下程度で加熱処理を施すことにより、高濃度領域９２８中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。さらに、低濃度領域９２９も、窒素の濃度によっては、上記加熱処理によりウルツ鉱型の結晶構造を有する場合もある。高濃度領域９２８中の酸化物半導体がウルツ鉱型の結晶構造を有することで、さらに高濃度領域９２８の導電性を高め、ソース電極９２４とドレイン電極９２５の間の抵抗を下げることができる。なお、ウルツ鉱型の結晶構造を有する酸化物半導体を形成して、ソース電極９２４とドレイン電極９２５の間の抵抗を効果的に下げるためには、窒素をドーパントとして用いた場合、高濃度領域９２８中の窒素原子の濃度を、１×１０２０／ｃｍ３以上７ａｔｏｍｓ％以下とすることが望ましい。しかし、窒素原子が上記範囲よりも低い濃度であっても、ウルツ鉱型の結晶構造を有する酸化物半導体が得られる場合もある。
また、酸化物半導体膜９２３は、ＣＡＡＣ−ＯＳ膜で構成されていても良い。酸化物半導体膜９２３がＣＡＡＣ−ＯＳ膜で構成されている場合、非晶質の場合に比べて酸化物半導体膜９２３の導電率を高めることができるので、ソース電極９２４とドレイン電極９２５の間の抵抗を下げることができる。
そして、ソース電極９２４とドレイン電極９２５の間の抵抗を下げることで、トランジスタ９２１の微細化を進めても、高いオン電流と、高速動作を確保することができる。また、トランジスタ９２１の微細化により、メモリセルの占める面積を縮小化し、セルアレイの単位面積あたりの記憶容量を高めることができる。
図１９（Ｄ）に示すトランジスタ９４１は、絶縁膜９４２上に形成されたソース電極９４４及びドレイン電極９４５と、ソース電極９４４及びドレイン電極９４５上に形成された活性層として機能する酸化物半導体膜９４３と、酸化物半導体膜９４３、ソース電極９４４及びドレイン電極９４５上のゲート絶縁膜９４６と、ゲート絶縁膜９４６上において酸化物半導体膜９４３と重なる位置に設けられたゲート電極９４７とを有する。さらに、トランジスタ９４１は、ゲート電極９４７の側部に設けられた、絶縁膜で形成されたサイドウォール９５０を有する。
図１９（Ｄ）に示すトランジスタ９４１は、ゲート電極９４７が酸化物半導体膜９４３の上に形成されているトップゲート型であり、なおかつ、ソース電極９４４及びドレイン電極９４５が酸化物半導体膜９４３の下に形成されているボトムコンタクト型である。そして、トランジスタ９４１は、トランジスタ９０１と同様に、ソース電極９４４及びドレイン電極９４５と、ゲート電極９４７とが重なっていないので、ソース電極９４４及びドレイン電極９４５とゲート電極９４７との間に形成される寄生容量を小さく抑えることができ、高速動作を実現することができる。
また、酸化物半導体膜９４３は、ゲート電極９４７が形成された後に酸化物半導体膜９４３にｎ型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域９４８と、一対の低濃度領域９４９とを有する。また、酸化物半導体膜９４３のうち、ゲート絶縁膜９４６を間に挟んでゲート電極９４７と重なる領域がチャネル形成領域９５１である。酸化物半導体膜９４３では、一対の高濃度領域９４８の間に一対の低濃度領域９４９が設けられ、一対の低濃度領域９４９の間にチャネル形成領域９５１が設けられている。そして、一対の低濃度領域９４９は、酸化物半導体膜９４３中の、ゲート絶縁膜９４６を間に挟んでサイドウォール９５０と重なる領域に設けられている。
高濃度領域９４８及び低濃度領域９４９は、上述した、トランジスタ９０１が有する高濃度領域９０８の場合と同様に、イオン注入法を用いて形成することができる。そして、高濃度領域９４８を形成するためのドーパントの種類については、高濃度領域９０８の場合を参照することができる。
例えば、窒素をドーパントとして用いた場合、高濃度領域９４８中の窒素原子の濃度は、５×１０１９／ｃｍ３以上１×１０２２／ｃｍ３以下であることが望ましい。また、例えば、窒素をドーパントとして用いた場合、低濃度領域９４９中の窒素原子の濃度は、５×１０１８／ｃｍ３以上５×１０１９／ｃｍ３未満であることが望ましい。
ｎ型の導電性を付与するドーパントが添加されている高濃度領域９４８は、酸化物半導体膜９４３中の他の領域に比べて導電性が高くなる。よって、高濃度領域９４８を酸化物半導体膜９４３に設けることで、ソース電極９４４とドレイン電極９４５の間の抵抗を下げることができる。また、低濃度領域９４９をチャネル形成領域９５１と高濃度領域９４８の間に設けることで、短チャネル効果による閾値電圧のマイナスシフトを軽減することができる。
また、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体を酸化物半導体膜９４３に用いた場合、窒素を添加した後、３００℃以上６００℃以下程度で加熱処理を施すことにより、高濃度領域９４８中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。さらに、低濃度領域９４９も、窒素の濃度によっては、上記加熱処理によりウルツ鉱型の結晶構造を有する場合もある。高濃度領域９４８中の酸化物半導体がウルツ鉱型の結晶構造を有することで、さらに高濃度領域９４８の導電性を高め、ソース電極９４４とドレイン電極９４５の間の抵抗を下げることができる。なお、ウルツ鉱型の結晶構造を有する酸化物半導体を形成して、ソース電極９４４とドレイン電極９４５の間の抵抗を効果的に下げるためには、窒素をドーパントとして用いた場合、高濃度領域９４８中の窒素原子の濃度を、１×１０２０／ｃｍ３以上７ａｔｏｍｓ％以下とすることが望ましい。しかし、窒素原子が上記範囲よりも低い濃度であっても、ウルツ鉱型の結晶構造を有する酸化物半導体が得られる場合もある。
また、酸化物半導体膜９４３は、ＣＡＡＣ−ＯＳ膜で構成されていても良い。酸化物半導体膜９４３がＣＡＡＣ−ＯＳ膜で構成されている場合、非晶質の場合に比べて酸化物半導体膜９４３の導電率を高めることができるので、ソース電極９４４とドレイン電極９４５の間の抵抗を下げることができる。
そして、ソース電極９４４とドレイン電極９４５の間の抵抗を下げることで、トランジスタ９４１の微細化を進めても、高いオン電流と、高速動作を確保することができる。また、トランジスタ９４１の微細化により、メモリセルの占める面積を縮小化し、セルアレイの単位面積あたりの記憶容量を高めることができる。
なお、酸化物半導体を用いたトランジスタにおいて、ソース領域またはドレイン領域として機能する高濃度領域をセルフアラインプロセスにて作製する方法の一つとして、酸化物半導体膜の表面を露出させて、アルゴンプラズマ処理をおこない、酸化物半導体膜のプラズマにさらされた領域の抵抗率を低下させる方法が開示されている（Ｓ． Ｊｅｏｎ ｅｔ ａｌ． ”１８０ｎｍ Ｇａｔｅ Ｌｅｎｇｔｈ Ａｍｏｒｐｈｏｕｓ ＩｎＧａＺｎＯ Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ ｆｏｒ Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｉｍａｇｅ Ｓｅｎｓｏｒ Ａｐｐｌｉｃａｔｉｏｎ”， ＩＥＤＭ Ｔｅｃｈ． Ｄｉｇ．， ｐ．５０４， ２０１０．）。
しかしながら、上記作製方法では、ゲート絶縁膜を形成した後に、ソース領域またはドレイン領域となるべき部分を露出するべく、ゲート絶縁膜を部分的に除去する必要がある。よって、ゲート絶縁膜が除去される際に、下層の酸化物半導体膜も部分的にオーバーエッチングされ、ソース領域またはドレイン領域となるべき部分の膜厚が小さくなってしまう。その結果、ソース領域またはドレイン領域の抵抗が増加し、また、オーバーエッチングによるトランジスタの特性不良が起こりやすくなる。
トランジスタの微細化を進めるには、加工精度の高いドライエッチング法を採用する必要がある。しかし、上記オーバーエッチングは、酸化物半導体膜とゲート絶縁膜の選択比が十分に確保できないドライエッチング法を採用する場合に、顕著に起こりやすい。
例えば、酸化物半導体膜が十分な厚さであればオーバーエッチングも問題にはならないが、チャネル長を２００ｎｍ以下とする場合には、短チャネル効果を防止する上で、チャネル形成領域となる部分の酸化物半導体膜の厚さは２０ｎｍ以下、好ましくは１０ｎｍ以下であることが求められる。そのような薄い酸化物半導体膜を扱う場合には、酸化物半導体膜のオーバーエッチングは、トランジスタの特性不良を生じさせるため、好ましくない。
しかし、本発明の一態様のように、酸化物半導体膜へのドーパントの添加を、酸化物半導体膜を露出させず、ゲート絶縁膜を残したまま行うことで、酸化物半導体膜のオーバーエッチングを防ぎ、酸化物半導体膜への過剰なダメージを軽減することができる。また、加えて、酸化物半導体膜とゲート絶縁膜の界面も清浄に保たれる。従って、トランジスタの特性及び信頼性を高めることができる。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
本発明の一態様にかかる記憶装置は、不良メモリセルを正確に検出しつつも検証動作に要する時間を短縮化することができるので、高い信頼性を確保しつつも、製造コストを低く抑えることができる。従って、本発明の一態様に係る記憶装置を用いることで、原価が低く抑えられた電子機器、或いは信頼性の高い電子機器を提供することができる。
本発明の一態様に係る記憶装置は、表示装置、ノート型パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る記憶装置を用いることができる電子機器として、携帯電話、携帯型ゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図２０に示す。
図２０（Ａ）は携帯型ゲーム機であり、筐体７０３１、筐体７０３２、表示部７０３３、表示部７０３４、マイクロホン７０３５、スピーカー７０３６、操作キー７０３７、スタイラス７０３８等を有する。本発明の一態様に係る記憶装置は、携帯型ゲーム機の駆動を制御するための集積回路に用いることができる。携帯型ゲーム機の駆動を制御するための集積回路に本発明の一態様に係る記憶装置を用いることで、原価が低く抑えられた小型の携帯型ゲーム機、或いは、信頼性の高い携帯型ゲーム機を提供することができる。なお、図２０（Ａ）に示した携帯型ゲーム機は、２つの表示部７０３３と表示部７０３４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図２０（Ｂ）は携帯電話であり、筐体７０４１、表示部７０４２、音声入力部７０４３、音声出力部７０４４、操作キー７０４５、受光部７０４６等を有する。受光部７０４６において受信した光を電気信号に変換することで、外部の画像を取り込むことができる。本発明の一態様に係る記憶装置は、携帯電話の駆動を制御するための集積回路に用いることができる。携帯電話の駆動を制御するための集積回路に本発明の一態様に係る記憶装置を用いることで、原価が低く抑えられた小型の携帯電話、或いは、信頼性の高い携帯電話を提供することができる。
図２０（Ｃ）は携帯情報端末であり、筐体７０５１、表示部７０５２、操作キー７０５３等を有する。図２０（Ｃ）に示す携帯情報端末は、モデムが筐体７０５１に内蔵されていても良い。本発明の一態様に係る記憶装置は、携帯情報端末の駆動を制御するための集積回路に用いることができる。携帯情報端末の駆動を制御するための集積回路に本発明の一態様に係る記憶装置を用いることで、原価が低く抑えられた小型の携帯情報端末、或いは、信頼性の高い携帯情報端末を提供することができる。
本実施例は、上記実施の形態と適宜組み合わせて実施することが可能である。
１００ メモリセル
１０１ トランジスタ
１０２ トランジスタ
１０３ 容量素子
１０４ 容量素子
１１０ メモリセル
１２０ 基板
１２１ ゲート電極
１２２ 絶縁膜
１２３ 酸化物半導体膜
１２４ ソース電極
１２５ ドレイン電極
１２６ 絶縁膜
１５０ 実線
１５１ 実線
２００ セルアレイ
２０１ セルアレイ
２６０ トランジスタ
２６１ トランジスタ
２６２ オペアンプ
３０１ センスアンプ
３０２ スイッチング素子
３０３ センスアンプ
３０４ スイッチング素子
７００ 基板
７０１ 絶縁膜
７０２ 半導体膜
７０３ ゲート絶縁膜
７０４ 不純物領域
７０５ マスク
７０６ 開口部
７０７ ゲート電極
７０８ 導電膜
７０９ 不純物領域
７１０ チャネル形成領域
７１１ 不純物領域
７１２ 絶縁膜
７１３ 絶縁膜
７１６ 酸化物半導体膜
７１９ 導電膜
７２０ 導電膜
７２１ ゲート絶縁膜
７２２ ゲート電極
７２３ 導電膜
７２４ 絶縁膜
７２５ 開口部
７２６ 配線
７２７ 絶縁膜
７２８ 配線
８００ 記憶装置
８０１ セルアレイ
８０２ 駆動回路
８０３ 回路
８０４ ワード線駆動回路
８０５ データ線駆動回路
８０６ 制御回路
８０７ デコーダ
８０８ レベルシフタ
８０９ バッファ
８１０ デコーダ
８１１ レベルシフタ
８１２ セレクタ
９０１ トランジスタ
９０２ 絶縁膜
９０３ 酸化物半導体膜
９０４ ソース電極
９０５ ドレイン電極
９０６ ゲート絶縁膜
９０７ ゲート電極
９０８ 高濃度領域
９０９ チャネル形成領域
９１１ トランジスタ
９１２ 絶縁膜
９１３ 酸化物半導体膜
９１４ ソース電極
９１５ ドレイン電極
９１６ ゲート絶縁膜
９１７ ゲート電極
９１８ 高濃度領域
９１９ チャネル形成領域
９２１ トランジスタ
９２２ 絶縁膜
９２３ 酸化物半導体膜
９２４ ソース電極
９２５ ドレイン電極
９２６ ゲート絶縁膜
９２７ ゲート電極
９２８ 高濃度領域
９２９ 低濃度領域
９３０ サイドウォール
９３１ チャネル形成領域
９４１ トランジスタ
９４２ 絶縁膜
９４３ 酸化物半導体膜
９４４ ソース電極
９４５ ドレイン電極
９４６ ゲート絶縁膜
９４７ ゲート電極
９４８ 高濃度領域
９４９ 低濃度領域
９５０ サイドウォール
９５１ チャネル形成領域
７０３１ 筐体
７０３２ 筐体
７０３３ 表示部
７０３４ 表示部
７０３５ マイクロホン
７０３６ スピーカー
７０３７ 操作キー
７０３８ スタイラス
７０４１ 筐体
７０４２ 表示部
７０４３ 音声入力部
７０４４ 音声出力部
７０４５ 操作キー
７０４６ 受光部
７０５１ 筐体
７０５２ 表示部
７０５３ 操作キー

Claims (5)

  1. メモリセルを有し、
    前記メモリセルは、第１のトランジスタと、第２のトランジスタと、第１の容量素子と、第２の容量素子と、を有し、
    前記第１のトランジスタのチャネル形成領域は、酸化物半導体を有し、
    前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートと電気的に接続され、
    前記第１の容量素子の第１の電極は、前記第２のトランジスタのゲートと電気的に接続され、
    前記第２の容量素子の第１の電極は、前記第２のトランジスタのゲートと電気的に接続され、
    前記第１の容量素子の容量値と比べて、前記第２の容量素子の容量値が非常に大きく、
    データの保持時間が所定の長さに満たないメモリセルを検出するための検証動作を行う時に、前記第２の容量素子の第２の電極を非選択状態にすることを特徴とする半導体装置。
  2. 第１のメモリセルと、第２のメモリセルと、を有し、
    前記第１のメモリセルは、第１のトランジスタと、第２のトランジスタと、第１の容量素子と、第２の容量素子と、を有し、
    前記第２のメモリセルは、第３のトランジスタと、第４のトランジスタと、第３の容量素子と、第４の容量素子と、を有し、
    前記第１のトランジスタのチャネル形成領域は、酸化物半導体を有し、
    前記第３のトランジスタのチャネル形成領域は、酸化物半導体を有し、
    前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートと電気的に接続され、
    前記第１の容量素子の第１の電極は、前記第２のトランジスタのゲートと電気的に接続され、
    前記第２の容量素子の第１の電極は、前記第２のトランジスタのゲートと電気的に接続され、
    前記第３のトランジスタのソース又はドレインの一方は、前記第４のトランジスタのゲートと電気的に接続され、
    前記第３の容量素子の第１の電極は、前記第４のトランジスタのゲートと電気的に接続され、
    前記第４の容量素子の第１の電極は、前記第４のトランジスタのゲートと電気的に接続され、
    前記第１のトランジスタのソース又はドレインの他方は、前記第３のトランジスタのソース又はドレインの他方と電気的に接続され、
    前記第１、第３の容量素子の容量値と比べて、前記第２、第４の容量素子の容量値が非常に大きく、
    データの保持時間が所定の長さに満たないメモリセルを検出するための検証動作を行う時に、前記第２、第４の容量素子の第２の電極を非選択状態にすることを特徴とする半導体装置。
  3. 第１のメモリセルと、第２のメモリセルと、を有し、
    前記第１のメモリセルは、第１のトランジスタと、第２のトランジスタと、第１の容量素子と、第２の容量素子と、を有し、
    前記第２のメモリセルは、第３のトランジスタと、第４のトランジスタと、第３の容量素子と、第４の容量素子と、を有し、
    前記第１のトランジスタのチャネル形成領域は、酸化物半導体を有し、
    前記第３のトランジスタのチャネル形成領域は、酸化物半導体を有し、
    前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートと電気的に接続され、
    前記第１の容量素子の第１の電極は、前記第２のトランジスタのゲートと電気的に接続され、
    前記第２の容量素子の第１の電極は、前記第２のトランジスタのゲートと電気的に接続され、
    前記第３のトランジスタのソース又はドレインの一方は、前記第４のトランジスタのゲートと電気的に接続され、
    前記第３の容量素子の第１の電極は、前記第４のトランジスタのゲートと電気的に接続され、
    前記第４の容量素子の第１の電極は、前記第４のトランジスタのゲートと電気的に接続され、
    前記第１のトランジスタのゲートは、前記第３のトランジスタのゲートと電気的に接続され、
    前記第１の容量素子の第２の電極は、前記第３の容量素子の第２の電極と電気的に接続され、
    前記第２の容量素子の第２の電極は、前記第４の容量素子の第２の電極と電気的に接続され、
    前記第１、第３の容量素子の容量値と比べて、前記第２、第４の容量素子の容量値が非常に大きく、
    データの保持時間が所定の長さに満たないメモリセルを検出するための検証動作を行う時に、前記第２、第４の容量素子の第２の電極を非選択状態にすることを特徴とする半導体装置。
  4. 第１のメモリセルと、第２のメモリセルと、第３のメモリセルと、第４のメモリセルと、を有し、
    前記第１のメモリセルは、第１のトランジスタと、第２のトランジスタと、第１の容量素子と、第２の容量素子と、を有し、
    前記第２のメモリセルは、第３のトランジスタと、第４のトランジスタと、第３の容量素子と、第４の容量素子と、を有し、
    前記第３のメモリセルは、第５のトランジスタと、第６のトランジスタと、第５の容量素子と、第６の容量素子と、を有し、
    前記第４のメモリセルは、第７のトランジスタと、第８のトランジスタと、第７の容量素子と、第８の容量素子と、を有し、
    前記第１のトランジスタのチャネル形成領域は、酸化物半導体を有し、
    前記第３のトランジスタのチャネル形成領域は、酸化物半導体を有し、
    前記第５のトランジスタのチャネル形成領域は、酸化物半導体を有し、
    前記第７のトランジスタのチャネル形成領域は、酸化物半導体を有し、
    前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートと電気的に接続され、
    前記第１の容量素子の第１の電極は、前記第２のトランジスタのゲートと電気的に接続され、
    前記第２の容量素子の第１の電極は、前記第２のトランジスタのゲートと電気的に接続され、
    前記第３のトランジスタのソース又はドレインの一方は、前記第４のトランジスタのゲートと電気的に接続され、
    前記第３の容量素子の第１の電極は、前記第４のトランジスタのゲートと電気的に接続され、
    前記第４の容量素子の第１の電極は、前記第４のトランジスタのゲートと電気的に接続され、
    前記第５のトランジスタのソース又はドレインの一方は、前記第６のトランジスタのゲートと電気的に接続され、
    前記第５の容量素子の第１の電極は、前記第６のトランジスタのゲートと電気的に接続され、
    前記第６の容量素子の第１の電極は、前記第６のトランジスタのゲートと電気的に接続され、
    前記第７のトランジスタのソース又はドレインの一方は、前記第８のトランジスタのゲートと電気的に接続され、
    前記第７の容量素子の第１の電極は、前記第８のトランジスタのゲートと電気的に接続され、
    前記第８の容量素子の第１の電極は、前記第８のトランジスタのゲートと電気的に接続され、
    前記第１のトランジスタのソース又はドレインの他方は、前記第３のトランジスタのソース又はドレインの他方と電気的に接続され、
    前記第５のトランジスタのソース又はドレインの他方は、前記第７のトランジスタのソース又はドレインの他方と電気的に接続され、
    前記第１のトランジスタのゲートは、前記第５のトランジスタのゲートと電気的に接続され、
    前記第３のトランジスタのゲートは、前記第７のトランジスタのゲートと電気的に接続され、
    前記第１の容量素子の第２の電極は、前記第５の容量素子の第２の電極と電気的に接続され、
    前記第２の容量素子の第２の電極は、前記第６の容量素子の第２の電極と電気的に接続され、
    前記第３の容量素子の第２の電極は、前記第７の容量素子の第２の電極と電気的に接続され、
    前記第４の容量素子の第２の電極は、前記第８の容量素子の第２の電極と電気的に接続され、
    前記第１、第３、第５、第７の容量素子の容量値と比べて、前記第２、第４、第６、第８の容量素子の容量値が非常に大きく、
    データの保持時間が所定の長さに満たないメモリセルを検出するための検証動作を行う時に、前記第２、第４、第６、第８の容量素子の第２の電極を非選択状態にすることを特徴とする半導体装置。
  5. 請求項１乃至請求項４のいずれか一項において、
    前記第２のトランジスタのチャネル形成領域は、シリコンを有することを特徴とする半導体装置。
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