JPH1040698A - 半導体記憶装置およびその製造方法 - Google Patents

半導体記憶装置およびその製造方法

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JPH1040698A
JPH1040698A JP8197136A JP19713696A JPH1040698A JP H1040698 A JPH1040698 A JP H1040698A JP 8197136 A JP8197136 A JP 8197136A JP 19713696 A JP19713696 A JP 19713696A JP H1040698 A JPH1040698 A JP H1040698A
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JP
Japan
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intermediate voltage
voltage
capacitor
generating circuit
type mos
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JP8197136A
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English (en)
Inventor
Toshiaki Kawasaki
利昭 川崎
Makoto Kojima
誠 小島
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Panasonic Holdings Corp
Original Assignee
Matsushita Electronics Corp
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Publication date
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Abstract

(57)【要約】 【課題】検査を容易にすることができる半導体記憶装置
およびその製造方法を提供する。 【解決手段】キャパシタ42を有するメモリセル43
と、電源電圧と接地電圧の中間電圧を発生する中間電圧
発生回路11と、キャパシタ42に外部印加電圧を供給
する検査用の外部パッド15と、外部信号16を入力し
て中間電圧発生回路11の出力をキャパシタに供給する
かどうかを制御する制御回路17とを備えている。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】この発明は、中間電圧発生回
路を有する半導体記憶装置およびその製造方法に関する
ものである。
【0002】
【従来の技術】半導体記憶装置の1つとして、ダイナミ
ックランダムアクセスメモリ(以下DRAMと記す)が
あり、このDRAMのメモリセル43は、図4に示すよ
うに1トランジスタおよび1キャパシタで構成されてい
る。図4において、42はデータを蓄積するためのキャ
パシタで、片方の電極にはセルプレート電圧Vcp (4
4)が印加されている。キャパシタ42の他の片方の電
極には、スイッチング手段であるn型MOSトランジス
タ41の一方が接続され、そのゲートにはワード線45
が接続され、また、n型MOSトランジスタ41の他方
にはビット線46が接続されており、このビット線46
を通してデータの書き込みや読み出しが行われる。
【0003】以下、図4を参照しながらデータの書き込
み動作と読み出し動作について簡単に説明する。まず、
所望のメモリセル43に接続されているワード線45
に、n型MOSトランジスタ41のしきい値以上の電圧
(通常、電源電圧+メモリセルトランジスタのしきい値
電圧)が供給されると、n型MOSトランジスタ41が
オンとなる。
【0004】そして、書き込み時には、外部から入力さ
れたデータがビット線46に転送され、このビット線4
6の電圧レベル(High データならば電源電圧VDD ,Low
データならば接地電圧VSS)が、n型MOSトランジスタ
41を介してキャパシタ42に蓄積される。一方、デー
タの読み出し時には、キャパシタ42の電荷がn型MO
Sトランジスタ41を介して、電源電圧VDD と接地電圧
VSS の中間電圧にプリチャージされているビット線46
に供給される。これによりプリチャージされていたビッ
ト線46の電位が変化し、この微少な電圧変化をセンス
アンプ(図省略)で増幅して外部に出力している。
【0005】ところで、近年DRAMは微細化が進み、
素子構造の薄膜化が進んでいるが、素子の信頼性を確保
するために、素子にかかるストレスを緩和することが必
要となってきている。メモリセルを構成しているキャパ
シタ42は、電極と薄い酸化膜とから形成されており、
データの書き込み時には、前記のようにキャパシタ42
の電極に電源電圧VDD 、または接地電圧VSS が供給され
るため、キャパシタ42の酸化膜には、(VDD-Vcp) また
は(VSS-Vcp) のストレスがかかる。この薄い酸化膜にか
かるストレスを緩和するために、セルプレートに(1/2)V
DDの電圧を供給して、素子の信頼性を確保する技術が公
知となっている。
【0006】図5は、従来の半導体記憶装置における中
間電圧発生回路を示すものであり、図5において、中間
電圧電圧発生回路は、p型MOSトランジスタ1, 3,
6と、n型MOSトランジスタ2, 4, 5とから構成さ
れる。このような構成の中間電圧発生回路において、p
型MOSトランジスタ1、n型MOSトランジスタ4は
それぞれ、n型MOSトランジスタ2、p型MOSトラ
ンジスタ3に流れる電流を制限するためのもので、n型
MOSトランジスタ5, p型MOSトランジスタ6のゲ
ートに、(1/2VDD+Vth5),(1/2VDD+Vth6) の電圧を供給す
ることで、(1/2)VDDの電圧を出力7に出力し、この出力
7をメモリセルのセルプレートに接続している。ただ
し、Vth5はn型MOSトランジスタ5のしきい値電圧、
Vth6はp型MOSトランジスタ6のしきい値電圧であ
る。
【0007】
【発明が解決しようとする課題】しかしながら、従来の
半導体記憶装置における中間電圧発生回路は、以上のよ
うに構成されているので、セルプレートへは(1/2)VDDと
電源電圧VDD の1/2 しか供給できず、また供給電圧の振
り幅も電源電圧VDD の1/2 しかとれない。このため、検
査時に、短時間のストレスの印加による欠陥セルのスク
リーニングを行いにくいという課題や、周辺回路の動作
条件などにより、デバイスに供給できる電源電圧に制限
があるため、マージン試験を行いにくいという課題があ
った。
【0008】また、特殊試験として、データ書き込み時
の電源電圧とデータ読み出し時の電源電圧を変化させる
電源バンプ試験により、動作マージンを確認したり、デ
ータの保持時間をテストするポーズ試験などにより、欠
陥セルのスクリーニングを行っているが、周辺回路の動
作条件等により、十分なバンプ電圧幅の確保が困難であ
った。
【0009】このような理由により、従来プローブ検査
時には、ストレス試験や十分なマージン試験を行ってお
らず、そのため欠陥セルに対する冗長救済が十分になさ
れていない。この発明の目的は、検査を容易にすること
ができる半導体記憶装置およびその製造方法を提供する
ことでである。
【0010】
【課題を解決するための手段】請求項1記載の半導体記
憶装置は、キャパシタを有するメモリセルと、電源電圧
と接地電圧の中間電圧を発生する中間電圧発生回路と、
キャパシタに外部印加電圧を供給する検査用の外部パッ
ドと、外部信号を入力して中間電圧発生回路の出力をキ
ャパシタに供給するかどうかを制御する制御回路とを備
えたものである。
【0011】請求項1記載の半導体記憶装置によれば、
通常使用時は制御回路により中間電圧発生回路の出力を
オンにしてセルプレートに(1/2)VDDの電圧を供給して素
子の信頼性を確保する。一方、検査時にはメモリセルを
中間電圧発生回路の出力から切り離し、メモリセルに外
部パッドを接続して外部から任意の電圧を直接セルプレ
ートに供給することで、メモリセルにかかるストレスを
自由に変化させることができる。このため、ストレス試
験やマージン試験が簡単かつ短時間で行え、検査容易に
なり検査時間を短縮し検査コストを削減できる。また、
レーザートリミング前に、従来よりも厳しい条件での検
査が容易に行えるため、より多くの欠陥セルをスクリー
ニングすることができ、レーザートリミングにより欠陥
セルを冗長セルに置き換えることで歩留の向上にも寄与
できる。
【0012】請求項2記載の半導体記憶装置は、請求項
1において、制御回路が、通常使用時はメモリセルのキ
ャパシタに中間電圧発生回路により中間電圧を供給可能
にし、検査時には制御回路に外部信号を入力して中間電
圧発生回路の出力を切り離し、外部パッドから任意の電
圧をキャパシタに印加するものである。請求項2記載の
半導体記憶装置によれば、請求項1の効果がある。
【0013】請求項3記載の半導体記憶装置の製造方法
は、請求項1または請求項2記載の半導体記憶装置の製
造方法であって、プローブ検査時に制御回路に外部信号
を入力して中間電圧発生回路の出力をキャパシタから切
り離すとともに外部パッドからキャパシタに電圧を印加
し、ストレス試験やマージン試験を行うことを特徴とす
るものである。
【0014】請求項3記載の半導体記憶装置の製造方法
によれば、ストレス試験やマージン試験を行うことによ
り、欠陥セルに関するデータを得るとともに、冗長救済
を行なうことができる等、請求項1と同効果がある。
【0015】
【発明の実施の形態】この発明の第1の実施の形態の半
導体記憶装置について、図1を参照しながら説明する。
図1はこの発明の第1の実施の形態を示す半導体記憶装
置の回路図である。図1において、11は(1/2)VDD の
中間電圧を発生する記憶用の中間電圧発生回路、15は
外部から任意の電圧を供給できる検査用の外部パッド、
17は外部信号16に基づいて動作する制御回路であ
る。ここで、スイッチング手段のメモリセルトランジス
タであるn型MOSトランジスタ41およびキャパシタ
42を有するメモリセル43は図4と同様の構成であ
り、中間電圧発生回路11は図5と同様の構成であり、
制御回路17は外部信号16を入力して中間電圧発生回
路11の出力をオンオフするもので、n型MOSトラン
ジスタ12と、p型MOSトランジスタ10と、インバ
ータ13とから構成され、図のように接続されている。
すなわち、n型MOSトランジスタ12とp型MOSト
ランジスタ10を並列に接続し、各ゲートに外部信号を
入力して同じオンオフ動作となるようにゲート間にイン
バータ13を介在している。
【0016】このように構成された半導体記憶装置につ
いて、以下その動作を説明する。まず、通常使用時は、
外部からの入力信号16を"Low" とすることで、n型M
OSトランジスタ12とp型MOSトランジスタ10が
オンとなって、中間電圧発生回路11の出力が出力端1
4よりメモリセル43のキャパシタ42の一方の電極を
構成するセルプレートに供給される。このため、素子の
信頼性を確保できる。一方プローブ検査時には、外部か
らの入力信号16を"High"とすることで、n型MOSト
ランジスタ12とp型MOSトランジスタ11はオフと
なり、セルプレートと中間電圧発生回路11の出力は切
り離される。
【0017】このように、この実施の形態によれば、外
部信号16に基づいて動作する制御回路17と、外部か
ら任意の電圧を直接セルプレートに供給できる外部パッ
ド15を設けることにより、検査時にセルプレートは中
間電圧発生回路11の出力から切り離されるため、外部
パッド15から任意の電圧を直接セルプレートに供給す
ることが可能となる。
【0018】また、半導体装置の製造方法において、プ
ローブ検査時に制御回路17に外部から入力信号を入力
して外部パッド15からメモリセルに電圧を印加し、ス
トレス試験やマージン試験を行う。これにより、セルプ
レート電圧を自由に変化させてメモリセルにかかるスト
レスを加速することで、ストレス試験やマージン試験を
簡単かつ短時間で行うことができるので、検査時間が短
縮され、検査コストを削減することができる。
【0019】また、レーザートリミング前に、従来より
厳しい条件での検査が容易にできるので、より多くの欠
陥セルをスクリーニングすることができ、レーザートリ
ミングで冗長セルに置き換えることで歩留の向上を実現
できる効果が得られる。この発明の第2の実施の形態を
図2および図3に基づいて説明する。図2は、第2の実
施の形態を示す半導体記憶装置の回路図である。
【0020】図2において、21は中間電圧発生回路、
22は外部パッド、25は前記中間電圧発生回路の出力
端であり、外部パッド22を接続するとともに、出力端
25がセルプレートに接続される。中間電圧発生回路2
1は、図5に示す従来の中間電圧発生回路のP点と、n
型MOSトランジスタ5のゲートR、およびQ点とp型
MOSトランジスタ6のゲートS間に、外部からの外部
信号23に基づいて動作する制御回路24を挿入した構
成となっている。
【0021】また、制御回路24は図3に示すように、
n型MOSトランジスタ31, 34, 35と、p型MO
Sトランジスタ32, 33, 36とインバータ37, 3
8,39とから図3のように接続されて構成されてお
り、外部信号23に基づいてセルプレートに供給する電
圧を切り換える。このように構成された半導体記憶装置
について、以下その動作を説明する。まず、通常使用時
は、外部信号23を"Low" とすることで、制御回路24
において、n型MOSトランジスタ31, 34およびp
型MOSトランジスタ36のゲートは"High"となり、ま
た、p型MOSトランジスタ32, 33およびn型MO
Sトランジスタ35のゲートが"Low" となる。すなわ
ち、n型MOSトランジスタ31, 34およびn型MO
Sトランジスタ32, 33がオンとなり、n型MOSト
ランジスタ35およびp型MOSトランジスタ36がオ
フとなる。これにより、通常使用時は、P点の電圧がn
型MOSトランジスタ5のゲートに印加し、Q点の電圧
がp型MOSトランジスタ6のゲートに印加するので、
中間電圧発生回路21は(1/2)VDDの電圧をセルプレート
に供給する。
【0022】一方、プローブ検査時には、外部信号23
を"High"とすることで、n型MOSトランジスタ35と
p型MOSトランジスタ36がオンとなり、n型MOS
トランジスタ31, 34とp型MOSトランジスタ3
2, 33がオフとなる。よって、n型MOSトランジス
タ5のゲートはロウとなり、p型MOSトランジスタ6
のゲートはハイとなるので、n型MOSトランジスタ5
およびp型MOSトランジスタ6はオフとなり、中間電
圧発生回路21の出力はオフとなり、出力端25からみ
た中間電圧発生回路21はHi-Z(ハイインピーダンス)
状態になる。
【0023】このように第2の実施の形態によれば、検
査時にセルプレートは、中間電圧発生回路21から切り
離されるため、外部パッド22から任意の電圧を直接セ
ルプレートに供給することが可能となる。また半導体装
置の製造方法における検査において、第1の実施の形態
と製造方法を使用している。したがってこれらによって
得られる効果は、第1の実施の形態で得られる効果と同
様である。
【0024】
【発明の効果】請求項1記載の半導体記憶装置によれ
ば、通常使用時は制御回路により中間電圧発生回路の出
力をオンにしてセルプレートに(1/2)VDDの電圧を供給し
て素子の信頼性を確保する。一方、検査時にはメモリセ
ルを中間電圧発生回路の出力から切り離し、メモリセル
に外部パッドを接続して外部から任意の電圧を直接セル
プレートに供給することで、メモリセルにかかるストレ
スを自由に変化させることができる。このため、ストレ
ス試験やマージン試験が簡単かつ短時間で行え、検査容
易になり検査時間を短縮し検査コストを削減できる。ま
た、レーザートリミング前に、従来よりも厳しい条件で
の検査が容易に行えるため、より多くの欠陥セルをスク
リーニングすることができ、レーザートリミングにより
欠陥セルを冗長セルに置き換えることで歩留の向上にも
寄与できる。
【0025】請求項2記載の半導体記憶装置によれば、
請求項1の効果がある。請求項3記載の半導体記憶装置
の製造方法によれば、ストレス試験やマージン試験を行
うことにより、欠陥セルに関するデータを得るととも
に、冗長救済を行なうことができる等、請求項1と同効
果がある。
【図面の簡単な説明】
【図1】この発明の第1の実施の形態における半導体記
憶装置の中間電圧発生回路、外部パッドおよび制御回路
を示す回路図である。
【図2】第2の実施の形態における半導体記憶装置の中
間電圧発生回路、外部パッドおよび制御回路を示す回路
図である。
【図3】図2における制御回路の回路図である。
【図4】メモリセルの構成を示す回路図である。
【図5】従来の半導体記憶装置の中間電圧発生回路を示
す回路図である。
【符号の説明】
11 中間電圧発生回路 15 外部パッド 16 外部信号 17 制御回路 21 中間電圧発生回路 22 外部パッド 23 外部信号 24 制御回路 42 キャパシタ 43 メモリセル

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】 キャパシタを有するメモリセルと、電源
    電圧と接地電圧の中間電圧を発生する中間電圧発生回路
    と、前記キャパシタに外部印加電圧を供給する検査用の
    外部パッドと、外部信号を入力して前記中間電圧発生回
    路の出力を前記キャパシタに供給するかどうかを制御す
    る制御回路とを備えた半導体記憶装置。
  2. 【請求項2】 制御回路は、通常使用時はメモリセルの
    キャパシタに中間電圧発生回路により中間電圧を供給可
    能にし、検査時には制御回路に外部信号を入力して前記
    中間電圧発生回路の出力を切り離し、外部パッドから任
    意の電圧を前記キャパシタに印加する請求項1記載の半
    導体記憶装置。
  3. 【請求項3】 請求項1または請求項2記載の半導体記
    憶装置の製造方法であって、プローブ検査時に制御回路
    に外部信号を入力して中間電圧発生回路の出力を前記キ
    ャパシタから切り離すとともに前記外部パッドから前記
    キャパシタに電圧を印加し、ストレス試験やマージン試
    験を行うことを特徴とする半導体記憶装置の製造方法。
JP8197136A 1996-07-26 1996-07-26 半導体記憶装置およびその製造方法 Pending JPH1040698A (ja)

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Cited By (4)

* Cited by examiner, † Cited by third party
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