JPH1040698A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JPH1040698A JPH1040698A JP8197136A JP19713696A JPH1040698A JP H1040698 A JPH1040698 A JP H1040698A JP 8197136 A JP8197136 A JP 8197136A JP 19713696 A JP19713696 A JP 19713696A JP H1040698 A JPH1040698 A JP H1040698A
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Abstract
(57)【要約】
【課題】検査を容易にすることができる半導体記憶装置
およびその製造方法を提供する。 【解決手段】キャパシタ４２を有するメモリセル４３
と、電源電圧と接地電圧の中間電圧を発生する中間電圧
発生回路１１と、キャパシタ４２に外部印加電圧を供給
する検査用の外部パッド１５と、外部信号１６を入力し
て中間電圧発生回路１１の出力をキャパシタに供給する
かどうかを制御する制御回路１７とを備えている。
およびその製造方法を提供する。 【解決手段】キャパシタ４２を有するメモリセル４３
と、電源電圧と接地電圧の中間電圧を発生する中間電圧
発生回路１１と、キャパシタ４２に外部印加電圧を供給
する検査用の外部パッド１５と、外部信号１６を入力し
て中間電圧発生回路１１の出力をキャパシタに供給する
かどうかを制御する制御回路１７とを備えている。
Description
【０００１】
【発明の属する技術分野】この発明は、中間電圧発生回
路を有する半導体記憶装置およびその製造方法に関する
ものである。
路を有する半導体記憶装置およびその製造方法に関する
ものである。
【０００２】
【従来の技術】半導体記憶装置の１つとして、ダイナミ
ックランダムアクセスメモリ（以下ＤＲＡＭと記す）が
あり、このＤＲＡＭのメモリセル４３は、図４に示すよ
うに１トランジスタおよび１キャパシタで構成されてい
る。図４において、４２はデータを蓄積するためのキャ
パシタで、片方の電極にはセルプレート電圧Vcp （４
４）が印加されている。キャパシタ４２の他の片方の電
極には、スイッチング手段であるｎ型ＭＯＳトランジス
タ４１の一方が接続され、そのゲートにはワード線４５
が接続され、また、ｎ型ＭＯＳトランジスタ４１の他方
にはビット線４６が接続されており、このビット線４６
を通してデータの書き込みや読み出しが行われる。
ックランダムアクセスメモリ（以下ＤＲＡＭと記す）が
あり、このＤＲＡＭのメモリセル４３は、図４に示すよ
うに１トランジスタおよび１キャパシタで構成されてい
る。図４において、４２はデータを蓄積するためのキャ
パシタで、片方の電極にはセルプレート電圧Vcp （４
４）が印加されている。キャパシタ４２の他の片方の電
極には、スイッチング手段であるｎ型ＭＯＳトランジス
タ４１の一方が接続され、そのゲートにはワード線４５
が接続され、また、ｎ型ＭＯＳトランジスタ４１の他方
にはビット線４６が接続されており、このビット線４６
を通してデータの書き込みや読み出しが行われる。
【０００３】以下、図４を参照しながらデータの書き込
み動作と読み出し動作について簡単に説明する。まず、
所望のメモリセル４３に接続されているワード線４５
に、ｎ型ＭＯＳトランジスタ４１のしきい値以上の電圧
（通常、電源電圧＋メモリセルトランジスタのしきい値
電圧）が供給されると、ｎ型ＭＯＳトランジスタ４１が
オンとなる。
み動作と読み出し動作について簡単に説明する。まず、
所望のメモリセル４３に接続されているワード線４５
に、ｎ型ＭＯＳトランジスタ４１のしきい値以上の電圧
（通常、電源電圧＋メモリセルトランジスタのしきい値
電圧）が供給されると、ｎ型ＭＯＳトランジスタ４１が
オンとなる。
【０００４】そして、書き込み時には、外部から入力さ
れたデータがビット線４６に転送され、このビット線４
６の電圧レベル(High データならば電源電圧VDD ，Low
データならば接地電圧VSS)が、ｎ型ＭＯＳトランジスタ
４１を介してキャパシタ４２に蓄積される。一方、デー
タの読み出し時には、キャパシタ４２の電荷がｎ型ＭＯ
Ｓトランジスタ４１を介して、電源電圧VDD と接地電圧
VSS の中間電圧にプリチャージされているビット線４６
に供給される。これによりプリチャージされていたビッ
ト線４６の電位が変化し、この微少な電圧変化をセンス
アンプ（図省略）で増幅して外部に出力している。
れたデータがビット線４６に転送され、このビット線４
６の電圧レベル(High データならば電源電圧VDD ，Low
データならば接地電圧VSS)が、ｎ型ＭＯＳトランジスタ
４１を介してキャパシタ４２に蓄積される。一方、デー
タの読み出し時には、キャパシタ４２の電荷がｎ型ＭＯ
Ｓトランジスタ４１を介して、電源電圧VDD と接地電圧
VSS の中間電圧にプリチャージされているビット線４６
に供給される。これによりプリチャージされていたビッ
ト線４６の電位が変化し、この微少な電圧変化をセンス
アンプ（図省略）で増幅して外部に出力している。
【０００５】ところで、近年ＤＲＡＭは微細化が進み、
素子構造の薄膜化が進んでいるが、素子の信頼性を確保
するために、素子にかかるストレスを緩和することが必
要となってきている。メモリセルを構成しているキャパ
シタ４２は、電極と薄い酸化膜とから形成されており、
データの書き込み時には、前記のようにキャパシタ４２
の電極に電源電圧VDD 、または接地電圧VSS が供給され
るため、キャパシタ４２の酸化膜には、(VDD-Vcp) また
は(VSS-Vcp) のストレスがかかる。この薄い酸化膜にか
かるストレスを緩和するために、セルプレートに(1/2)V
DDの電圧を供給して、素子の信頼性を確保する技術が公
知となっている。
素子構造の薄膜化が進んでいるが、素子の信頼性を確保
するために、素子にかかるストレスを緩和することが必
要となってきている。メモリセルを構成しているキャパ
シタ４２は、電極と薄い酸化膜とから形成されており、
データの書き込み時には、前記のようにキャパシタ４２
の電極に電源電圧VDD 、または接地電圧VSS が供給され
るため、キャパシタ４２の酸化膜には、(VDD-Vcp) また
は(VSS-Vcp) のストレスがかかる。この薄い酸化膜にか
かるストレスを緩和するために、セルプレートに(1/2)V
DDの電圧を供給して、素子の信頼性を確保する技術が公
知となっている。
【０００６】図５は、従来の半導体記憶装置における中
間電圧発生回路を示すものであり、図５において、中間
電圧電圧発生回路は、ｐ型ＭＯＳトランジスタ１, ３,
６と、ｎ型ＭＯＳトランジスタ２, ４, ５とから構成さ
れる。このような構成の中間電圧発生回路において、ｐ
型ＭＯＳトランジスタ１、ｎ型ＭＯＳトランジスタ４は
それぞれ、ｎ型ＭＯＳトランジスタ２、ｐ型ＭＯＳトラ
ンジスタ３に流れる電流を制限するためのもので、ｎ型
ＭＯＳトランジスタ５, ｐ型ＭＯＳトランジスタ６のゲ
ートに、(1/2VDD+Vth5),(1/2VDD+Vth6) の電圧を供給す
ることで、(1/2)VDDの電圧を出力７に出力し、この出力
７をメモリセルのセルプレートに接続している。ただ
し、Vth5はｎ型ＭＯＳトランジスタ５のしきい値電圧、
Vth6はｐ型ＭＯＳトランジスタ６のしきい値電圧であ
る。
間電圧発生回路を示すものであり、図５において、中間
電圧電圧発生回路は、ｐ型ＭＯＳトランジスタ１, ３,
６と、ｎ型ＭＯＳトランジスタ２, ４, ５とから構成さ
れる。このような構成の中間電圧発生回路において、ｐ
型ＭＯＳトランジスタ１、ｎ型ＭＯＳトランジスタ４は
それぞれ、ｎ型ＭＯＳトランジスタ２、ｐ型ＭＯＳトラ
ンジスタ３に流れる電流を制限するためのもので、ｎ型
ＭＯＳトランジスタ５, ｐ型ＭＯＳトランジスタ６のゲ
ートに、(1/2VDD+Vth5),(1/2VDD+Vth6) の電圧を供給す
ることで、(1/2)VDDの電圧を出力７に出力し、この出力
７をメモリセルのセルプレートに接続している。ただ
し、Vth5はｎ型ＭＯＳトランジスタ５のしきい値電圧、
Vth6はｐ型ＭＯＳトランジスタ６のしきい値電圧であ
る。
【０００７】
【発明が解決しようとする課題】しかしながら、従来の
半導体記憶装置における中間電圧発生回路は、以上のよ
うに構成されているので、セルプレートへは(1/2)VDDと
電源電圧VDD の1/2 しか供給できず、また供給電圧の振
り幅も電源電圧VDD の1/2 しかとれない。このため、検
査時に、短時間のストレスの印加による欠陥セルのスク
リーニングを行いにくいという課題や、周辺回路の動作
条件などにより、デバイスに供給できる電源電圧に制限
があるため、マージン試験を行いにくいという課題があ
った。
半導体記憶装置における中間電圧発生回路は、以上のよ
うに構成されているので、セルプレートへは(1/2)VDDと
電源電圧VDD の1/2 しか供給できず、また供給電圧の振
り幅も電源電圧VDD の1/2 しかとれない。このため、検
査時に、短時間のストレスの印加による欠陥セルのスク
リーニングを行いにくいという課題や、周辺回路の動作
条件などにより、デバイスに供給できる電源電圧に制限
があるため、マージン試験を行いにくいという課題があ
った。
【０００８】また、特殊試験として、データ書き込み時
の電源電圧とデータ読み出し時の電源電圧を変化させる
電源バンプ試験により、動作マージンを確認したり、デ
ータの保持時間をテストするポーズ試験などにより、欠
陥セルのスクリーニングを行っているが、周辺回路の動
作条件等により、十分なバンプ電圧幅の確保が困難であ
った。
の電源電圧とデータ読み出し時の電源電圧を変化させる
電源バンプ試験により、動作マージンを確認したり、デ
ータの保持時間をテストするポーズ試験などにより、欠
陥セルのスクリーニングを行っているが、周辺回路の動
作条件等により、十分なバンプ電圧幅の確保が困難であ
った。
【０００９】このような理由により、従来プローブ検査
時には、ストレス試験や十分なマージン試験を行ってお
らず、そのため欠陥セルに対する冗長救済が十分になさ
れていない。この発明の目的は、検査を容易にすること
ができる半導体記憶装置およびその製造方法を提供する
ことでである。
時には、ストレス試験や十分なマージン試験を行ってお
らず、そのため欠陥セルに対する冗長救済が十分になさ
れていない。この発明の目的は、検査を容易にすること
ができる半導体記憶装置およびその製造方法を提供する
ことでである。
【００１０】
【課題を解決するための手段】請求項１記載の半導体記
憶装置は、キャパシタを有するメモリセルと、電源電圧
と接地電圧の中間電圧を発生する中間電圧発生回路と、
キャパシタに外部印加電圧を供給する検査用の外部パッ
ドと、外部信号を入力して中間電圧発生回路の出力をキ
ャパシタに供給するかどうかを制御する制御回路とを備
えたものである。
憶装置は、キャパシタを有するメモリセルと、電源電圧
と接地電圧の中間電圧を発生する中間電圧発生回路と、
キャパシタに外部印加電圧を供給する検査用の外部パッ
ドと、外部信号を入力して中間電圧発生回路の出力をキ
ャパシタに供給するかどうかを制御する制御回路とを備
えたものである。
【００１１】請求項１記載の半導体記憶装置によれば、
通常使用時は制御回路により中間電圧発生回路の出力を
オンにしてセルプレートに(1/2)VDDの電圧を供給して素
子の信頼性を確保する。一方、検査時にはメモリセルを
中間電圧発生回路の出力から切り離し、メモリセルに外
部パッドを接続して外部から任意の電圧を直接セルプレ
ートに供給することで、メモリセルにかかるストレスを
自由に変化させることができる。このため、ストレス試
験やマージン試験が簡単かつ短時間で行え、検査容易に
なり検査時間を短縮し検査コストを削減できる。また、
レーザートリミング前に、従来よりも厳しい条件での検
査が容易に行えるため、より多くの欠陥セルをスクリー
ニングすることができ、レーザートリミングにより欠陥
セルを冗長セルに置き換えることで歩留の向上にも寄与
できる。
通常使用時は制御回路により中間電圧発生回路の出力を
オンにしてセルプレートに(1/2)VDDの電圧を供給して素
子の信頼性を確保する。一方、検査時にはメモリセルを
中間電圧発生回路の出力から切り離し、メモリセルに外
部パッドを接続して外部から任意の電圧を直接セルプレ
ートに供給することで、メモリセルにかかるストレスを
自由に変化させることができる。このため、ストレス試
験やマージン試験が簡単かつ短時間で行え、検査容易に
なり検査時間を短縮し検査コストを削減できる。また、
レーザートリミング前に、従来よりも厳しい条件での検
査が容易に行えるため、より多くの欠陥セルをスクリー
ニングすることができ、レーザートリミングにより欠陥
セルを冗長セルに置き換えることで歩留の向上にも寄与
できる。
【００１２】請求項２記載の半導体記憶装置は、請求項
１において、制御回路が、通常使用時はメモリセルのキ
ャパシタに中間電圧発生回路により中間電圧を供給可能
にし、検査時には制御回路に外部信号を入力して中間電
圧発生回路の出力を切り離し、外部パッドから任意の電
圧をキャパシタに印加するものである。請求項２記載の
半導体記憶装置によれば、請求項１の効果がある。
１において、制御回路が、通常使用時はメモリセルのキ
ャパシタに中間電圧発生回路により中間電圧を供給可能
にし、検査時には制御回路に外部信号を入力して中間電
圧発生回路の出力を切り離し、外部パッドから任意の電
圧をキャパシタに印加するものである。請求項２記載の
半導体記憶装置によれば、請求項１の効果がある。
【００１３】請求項３記載の半導体記憶装置の製造方法
は、請求項１または請求項２記載の半導体記憶装置の製
造方法であって、プローブ検査時に制御回路に外部信号
を入力して中間電圧発生回路の出力をキャパシタから切
り離すとともに外部パッドからキャパシタに電圧を印加
し、ストレス試験やマージン試験を行うことを特徴とす
るものである。
は、請求項１または請求項２記載の半導体記憶装置の製
造方法であって、プローブ検査時に制御回路に外部信号
を入力して中間電圧発生回路の出力をキャパシタから切
り離すとともに外部パッドからキャパシタに電圧を印加
し、ストレス試験やマージン試験を行うことを特徴とす
るものである。
【００１４】請求項３記載の半導体記憶装置の製造方法
によれば、ストレス試験やマージン試験を行うことによ
り、欠陥セルに関するデータを得るとともに、冗長救済
を行なうことができる等、請求項１と同効果がある。
によれば、ストレス試験やマージン試験を行うことによ
り、欠陥セルに関するデータを得るとともに、冗長救済
を行なうことができる等、請求項１と同効果がある。
【００１５】
【発明の実施の形態】この発明の第１の実施の形態の半
導体記憶装置について、図１を参照しながら説明する。
図１はこの発明の第１の実施の形態を示す半導体記憶装
置の回路図である。図１において、１１は（1/2)VDD の
中間電圧を発生する記憶用の中間電圧発生回路、１５は
外部から任意の電圧を供給できる検査用の外部パッド、
１７は外部信号１６に基づいて動作する制御回路であ
る。ここで、スイッチング手段のメモリセルトランジス
タであるｎ型ＭＯＳトランジスタ４１およびキャパシタ
４２を有するメモリセル４３は図４と同様の構成であ
り、中間電圧発生回路１１は図５と同様の構成であり、
制御回路１７は外部信号１６を入力して中間電圧発生回
路１１の出力をオンオフするもので、ｎ型ＭＯＳトラン
ジスタ１２と、ｐ型ＭＯＳトランジスタ１０と、インバ
ータ１３とから構成され、図のように接続されている。
すなわち、ｎ型ＭＯＳトランジスタ１２とｐ型ＭＯＳト
ランジスタ１０を並列に接続し、各ゲートに外部信号を
入力して同じオンオフ動作となるようにゲート間にイン
バータ１３を介在している。
導体記憶装置について、図１を参照しながら説明する。
図１はこの発明の第１の実施の形態を示す半導体記憶装
置の回路図である。図１において、１１は（1/2)VDD の
中間電圧を発生する記憶用の中間電圧発生回路、１５は
外部から任意の電圧を供給できる検査用の外部パッド、
１７は外部信号１６に基づいて動作する制御回路であ
る。ここで、スイッチング手段のメモリセルトランジス
タであるｎ型ＭＯＳトランジスタ４１およびキャパシタ
４２を有するメモリセル４３は図４と同様の構成であ
り、中間電圧発生回路１１は図５と同様の構成であり、
制御回路１７は外部信号１６を入力して中間電圧発生回
路１１の出力をオンオフするもので、ｎ型ＭＯＳトラン
ジスタ１２と、ｐ型ＭＯＳトランジスタ１０と、インバ
ータ１３とから構成され、図のように接続されている。
すなわち、ｎ型ＭＯＳトランジスタ１２とｐ型ＭＯＳト
ランジスタ１０を並列に接続し、各ゲートに外部信号を
入力して同じオンオフ動作となるようにゲート間にイン
バータ１３を介在している。
【００１６】このように構成された半導体記憶装置につ
いて、以下その動作を説明する。まず、通常使用時は、
外部からの入力信号１６を"Low" とすることで、ｎ型Ｍ
ＯＳトランジスタ１２とｐ型ＭＯＳトランジスタ１０が
オンとなって、中間電圧発生回路１１の出力が出力端１
４よりメモリセル４３のキャパシタ４２の一方の電極を
構成するセルプレートに供給される。このため、素子の
信頼性を確保できる。一方プローブ検査時には、外部か
らの入力信号１６を"High"とすることで、ｎ型ＭＯＳト
ランジスタ１２とｐ型ＭＯＳトランジスタ１１はオフと
なり、セルプレートと中間電圧発生回路１１の出力は切
り離される。
いて、以下その動作を説明する。まず、通常使用時は、
外部からの入力信号１６を"Low" とすることで、ｎ型Ｍ
ＯＳトランジスタ１２とｐ型ＭＯＳトランジスタ１０が
オンとなって、中間電圧発生回路１１の出力が出力端１
４よりメモリセル４３のキャパシタ４２の一方の電極を
構成するセルプレートに供給される。このため、素子の
信頼性を確保できる。一方プローブ検査時には、外部か
らの入力信号１６を"High"とすることで、ｎ型ＭＯＳト
ランジスタ１２とｐ型ＭＯＳトランジスタ１１はオフと
なり、セルプレートと中間電圧発生回路１１の出力は切
り離される。
【００１７】このように、この実施の形態によれば、外
部信号１６に基づいて動作する制御回路１７と、外部か
ら任意の電圧を直接セルプレートに供給できる外部パッ
ド１５を設けることにより、検査時にセルプレートは中
間電圧発生回路１１の出力から切り離されるため、外部
パッド１５から任意の電圧を直接セルプレートに供給す
ることが可能となる。
部信号１６に基づいて動作する制御回路１７と、外部か
ら任意の電圧を直接セルプレートに供給できる外部パッ
ド１５を設けることにより、検査時にセルプレートは中
間電圧発生回路１１の出力から切り離されるため、外部
パッド１５から任意の電圧を直接セルプレートに供給す
ることが可能となる。
【００１８】また、半導体装置の製造方法において、プ
ローブ検査時に制御回路１７に外部から入力信号を入力
して外部パッド１５からメモリセルに電圧を印加し、ス
トレス試験やマージン試験を行う。これにより、セルプ
レート電圧を自由に変化させてメモリセルにかかるスト
レスを加速することで、ストレス試験やマージン試験を
簡単かつ短時間で行うことができるので、検査時間が短
縮され、検査コストを削減することができる。
ローブ検査時に制御回路１７に外部から入力信号を入力
して外部パッド１５からメモリセルに電圧を印加し、ス
トレス試験やマージン試験を行う。これにより、セルプ
レート電圧を自由に変化させてメモリセルにかかるスト
レスを加速することで、ストレス試験やマージン試験を
簡単かつ短時間で行うことができるので、検査時間が短
縮され、検査コストを削減することができる。
【００１９】また、レーザートリミング前に、従来より
厳しい条件での検査が容易にできるので、より多くの欠
陥セルをスクリーニングすることができ、レーザートリ
ミングで冗長セルに置き換えることで歩留の向上を実現
できる効果が得られる。この発明の第２の実施の形態を
図２および図３に基づいて説明する。図２は、第２の実
施の形態を示す半導体記憶装置の回路図である。
厳しい条件での検査が容易にできるので、より多くの欠
陥セルをスクリーニングすることができ、レーザートリ
ミングで冗長セルに置き換えることで歩留の向上を実現
できる効果が得られる。この発明の第２の実施の形態を
図２および図３に基づいて説明する。図２は、第２の実
施の形態を示す半導体記憶装置の回路図である。
【００２０】図２において、２１は中間電圧発生回路、
２２は外部パッド、２５は前記中間電圧発生回路の出力
端であり、外部パッド２２を接続するとともに、出力端
２５がセルプレートに接続される。中間電圧発生回路２
１は、図５に示す従来の中間電圧発生回路のＰ点と、ｎ
型ＭＯＳトランジスタ５のゲートＲ、およびＱ点とｐ型
ＭＯＳトランジスタ６のゲートＳ間に、外部からの外部
信号２３に基づいて動作する制御回路２４を挿入した構
成となっている。
２２は外部パッド、２５は前記中間電圧発生回路の出力
端であり、外部パッド２２を接続するとともに、出力端
２５がセルプレートに接続される。中間電圧発生回路２
１は、図５に示す従来の中間電圧発生回路のＰ点と、ｎ
型ＭＯＳトランジスタ５のゲートＲ、およびＱ点とｐ型
ＭＯＳトランジスタ６のゲートＳ間に、外部からの外部
信号２３に基づいて動作する制御回路２４を挿入した構
成となっている。
【００２１】また、制御回路２４は図３に示すように、
ｎ型ＭＯＳトランジスタ３１, ３４, ３５と、ｐ型ＭＯ
Ｓトランジスタ３２, ３３, ３６とインバータ３７, ３
８,３９とから図３のように接続されて構成されてお
り、外部信号２３に基づいてセルプレートに供給する電
圧を切り換える。このように構成された半導体記憶装置
について、以下その動作を説明する。まず、通常使用時
は、外部信号２３を"Low" とすることで、制御回路２４
において、ｎ型ＭＯＳトランジスタ３１, ３４およびｐ
型ＭＯＳトランジスタ３６のゲートは"High"となり、ま
た、ｐ型ＭＯＳトランジスタ３２, ３３およびｎ型ＭＯ
Ｓトランジスタ３５のゲートが"Low" となる。すなわ
ち、ｎ型ＭＯＳトランジスタ３１, ３４およびｎ型ＭＯ
Ｓトランジスタ３２, ３３がオンとなり、ｎ型ＭＯＳト
ランジスタ３５およびｐ型ＭＯＳトランジスタ３６がオ
フとなる。これにより、通常使用時は、Ｐ点の電圧がｎ
型ＭＯＳトランジスタ５のゲートに印加し、Ｑ点の電圧
がｐ型ＭＯＳトランジスタ６のゲートに印加するので、
中間電圧発生回路２１は(1/2)VDDの電圧をセルプレート
に供給する。
ｎ型ＭＯＳトランジスタ３１, ３４, ３５と、ｐ型ＭＯ
Ｓトランジスタ３２, ３３, ３６とインバータ３７, ３
８,３９とから図３のように接続されて構成されてお
り、外部信号２３に基づいてセルプレートに供給する電
圧を切り換える。このように構成された半導体記憶装置
について、以下その動作を説明する。まず、通常使用時
は、外部信号２３を"Low" とすることで、制御回路２４
において、ｎ型ＭＯＳトランジスタ３１, ３４およびｐ
型ＭＯＳトランジスタ３６のゲートは"High"となり、ま
た、ｐ型ＭＯＳトランジスタ３２, ３３およびｎ型ＭＯ
Ｓトランジスタ３５のゲートが"Low" となる。すなわ
ち、ｎ型ＭＯＳトランジスタ３１, ３４およびｎ型ＭＯ
Ｓトランジスタ３２, ３３がオンとなり、ｎ型ＭＯＳト
ランジスタ３５およびｐ型ＭＯＳトランジスタ３６がオ
フとなる。これにより、通常使用時は、Ｐ点の電圧がｎ
型ＭＯＳトランジスタ５のゲートに印加し、Ｑ点の電圧
がｐ型ＭＯＳトランジスタ６のゲートに印加するので、
中間電圧発生回路２１は(1/2)VDDの電圧をセルプレート
に供給する。
【００２２】一方、プローブ検査時には、外部信号２３
を"High"とすることで、ｎ型ＭＯＳトランジスタ３５と
ｐ型ＭＯＳトランジスタ３６がオンとなり、ｎ型ＭＯＳ
トランジスタ３１, ３４とｐ型ＭＯＳトランジスタ３
２, ３３がオフとなる。よって、ｎ型ＭＯＳトランジス
タ５のゲートはロウとなり、ｐ型ＭＯＳトランジスタ６
のゲートはハイとなるので、ｎ型ＭＯＳトランジスタ５
およびｐ型ＭＯＳトランジスタ６はオフとなり、中間電
圧発生回路２１の出力はオフとなり、出力端２５からみ
た中間電圧発生回路２１はHi-Z（ハイインピーダンス）
状態になる。
を"High"とすることで、ｎ型ＭＯＳトランジスタ３５と
ｐ型ＭＯＳトランジスタ３６がオンとなり、ｎ型ＭＯＳ
トランジスタ３１, ３４とｐ型ＭＯＳトランジスタ３
２, ３３がオフとなる。よって、ｎ型ＭＯＳトランジス
タ５のゲートはロウとなり、ｐ型ＭＯＳトランジスタ６
のゲートはハイとなるので、ｎ型ＭＯＳトランジスタ５
およびｐ型ＭＯＳトランジスタ６はオフとなり、中間電
圧発生回路２１の出力はオフとなり、出力端２５からみ
た中間電圧発生回路２１はHi-Z（ハイインピーダンス）
状態になる。
【００２３】このように第２の実施の形態によれば、検
査時にセルプレートは、中間電圧発生回路２１から切り
離されるため、外部パッド２２から任意の電圧を直接セ
ルプレートに供給することが可能となる。また半導体装
置の製造方法における検査において、第１の実施の形態
と製造方法を使用している。したがってこれらによって
得られる効果は、第１の実施の形態で得られる効果と同
様である。
査時にセルプレートは、中間電圧発生回路２１から切り
離されるため、外部パッド２２から任意の電圧を直接セ
ルプレートに供給することが可能となる。また半導体装
置の製造方法における検査において、第１の実施の形態
と製造方法を使用している。したがってこれらによって
得られる効果は、第１の実施の形態で得られる効果と同
様である。
【００２４】
【発明の効果】請求項１記載の半導体記憶装置によれ
ば、通常使用時は制御回路により中間電圧発生回路の出
力をオンにしてセルプレートに(1/2)VDDの電圧を供給し
て素子の信頼性を確保する。一方、検査時にはメモリセ
ルを中間電圧発生回路の出力から切り離し、メモリセル
に外部パッドを接続して外部から任意の電圧を直接セル
プレートに供給することで、メモリセルにかかるストレ
スを自由に変化させることができる。このため、ストレ
ス試験やマージン試験が簡単かつ短時間で行え、検査容
易になり検査時間を短縮し検査コストを削減できる。ま
た、レーザートリミング前に、従来よりも厳しい条件で
の検査が容易に行えるため、より多くの欠陥セルをスク
リーニングすることができ、レーザートリミングにより
欠陥セルを冗長セルに置き換えることで歩留の向上にも
寄与できる。
ば、通常使用時は制御回路により中間電圧発生回路の出
力をオンにしてセルプレートに(1/2)VDDの電圧を供給し
て素子の信頼性を確保する。一方、検査時にはメモリセ
ルを中間電圧発生回路の出力から切り離し、メモリセル
に外部パッドを接続して外部から任意の電圧を直接セル
プレートに供給することで、メモリセルにかかるストレ
スを自由に変化させることができる。このため、ストレ
ス試験やマージン試験が簡単かつ短時間で行え、検査容
易になり検査時間を短縮し検査コストを削減できる。ま
た、レーザートリミング前に、従来よりも厳しい条件で
の検査が容易に行えるため、より多くの欠陥セルをスク
リーニングすることができ、レーザートリミングにより
欠陥セルを冗長セルに置き換えることで歩留の向上にも
寄与できる。
【００２５】請求項２記載の半導体記憶装置によれば、
請求項１の効果がある。請求項３記載の半導体記憶装置
の製造方法によれば、ストレス試験やマージン試験を行
うことにより、欠陥セルに関するデータを得るととも
に、冗長救済を行なうことができる等、請求項１と同効
果がある。
請求項１の効果がある。請求項３記載の半導体記憶装置
の製造方法によれば、ストレス試験やマージン試験を行
うことにより、欠陥セルに関するデータを得るととも
に、冗長救済を行なうことができる等、請求項１と同効
果がある。
【図１】この発明の第１の実施の形態における半導体記
憶装置の中間電圧発生回路、外部パッドおよび制御回路
を示す回路図である。
憶装置の中間電圧発生回路、外部パッドおよび制御回路
を示す回路図である。
【図２】第２の実施の形態における半導体記憶装置の中
間電圧発生回路、外部パッドおよび制御回路を示す回路
図である。
間電圧発生回路、外部パッドおよび制御回路を示す回路
図である。
【図３】図２における制御回路の回路図である。
【図４】メモリセルの構成を示す回路図である。
【図５】従来の半導体記憶装置の中間電圧発生回路を示
す回路図である。
す回路図である。
１１ 中間電圧発生回路 １５ 外部パッド １６ 外部信号 １７ 制御回路 ２１ 中間電圧発生回路 ２２ 外部パッド ２３ 外部信号 ２４ 制御回路 ４２ キャパシタ ４３ メモリセル
Claims (3)
- 【請求項１】 キャパシタを有するメモリセルと、電源
電圧と接地電圧の中間電圧を発生する中間電圧発生回路
と、前記キャパシタに外部印加電圧を供給する検査用の
外部パッドと、外部信号を入力して前記中間電圧発生回
路の出力を前記キャパシタに供給するかどうかを制御す
る制御回路とを備えた半導体記憶装置。 - 【請求項２】 制御回路は、通常使用時はメモリセルの
キャパシタに中間電圧発生回路により中間電圧を供給可
能にし、検査時には制御回路に外部信号を入力して前記
中間電圧発生回路の出力を切り離し、外部パッドから任
意の電圧を前記キャパシタに印加する請求項１記載の半
導体記憶装置。 - 【請求項３】 請求項１または請求項２記載の半導体記
憶装置の製造方法であって、プローブ検査時に制御回路
に外部信号を入力して中間電圧発生回路の出力を前記キ
ャパシタから切り離すとともに前記外部パッドから前記
キャパシタに電圧を印加し、ストレス試験やマージン試
験を行うことを特徴とする半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8197136A JPH1040698A (ja) | 1996-07-26 | 1996-07-26 | 半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8197136A JPH1040698A (ja) | 1996-07-26 | 1996-07-26 | 半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1040698A true JPH1040698A (ja) | 1998-02-13 |
Family
ID=16369361
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8197136A Pending JPH1040698A (ja) | 1996-07-26 | 1996-07-26 | 半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1040698A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6327200B1 (en) | 1997-05-05 | 2001-12-04 | Micron Technology, Inc. | Circuit and method for testing a memory device |
| JP2002230997A (ja) * | 2001-02-01 | 2002-08-16 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2006323949A (ja) * | 2005-05-20 | 2006-11-30 | Matsushita Electric Ind Co Ltd | 半導体記憶装置及びそのテスト方法 |
| JP2018006763A (ja) * | 2011-01-14 | 2018-01-11 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1996
- 1996-07-26 JP JP8197136A patent/JPH1040698A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6327200B1 (en) | 1997-05-05 | 2001-12-04 | Micron Technology, Inc. | Circuit and method for testing a memory device |
| US6359817B1 (en) * | 1997-05-05 | 2002-03-19 | Micron Technology, Inc. | Circuit and method for testing a memory device |
| US6714468B2 (en) | 1997-05-05 | 2004-03-30 | Micron Technology, Inc. | Circuit and method for testing a memory device |
| JP2002230997A (ja) * | 2001-02-01 | 2002-08-16 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2006323949A (ja) * | 2005-05-20 | 2006-11-30 | Matsushita Electric Ind Co Ltd | 半導体記憶装置及びそのテスト方法 |
| JP2018006763A (ja) * | 2011-01-14 | 2018-01-11 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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