JPH0468720B2 - - Google Patents
Info
- Publication number
- JPH0468720B2 JPH0468720B2 JP1871786A JP1871786A JPH0468720B2 JP H0468720 B2 JPH0468720 B2 JP H0468720B2 JP 1871786 A JP1871786 A JP 1871786A JP 1871786 A JP1871786 A JP 1871786A JP H0468720 B2 JPH0468720 B2 JP H0468720B2
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- drain
- test
- write
- decoder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 claims abstract description 15
- 239000000872 buffer Substances 0.000 claims description 19
- 230000007547 defect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000007689 inspection Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/24—Accessing extra cells, e.g. dummy cells or redundant cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Read Only Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
［発明の技術分野］
この発明は、半導体記憶装置に関するもので、
特にMOS型のプログラマブルROMに使用される
ものである。 ［発明の技術的背景とその問題点］ 一般に、MOS型のプログラマブルROMにおけ
るメモリセルは、第３図に示すような周辺とは電
気的に絶縁されたフローテイングゲート構造を有
する二層ゲート構造のトランジスタセルにより構
成されている。すなわち、Ｐ型の半導体基板１１
には、ソース、ドレイン領域としてのＮ型不純物
領域１２，１３が所定間隔に離間して形成され
る。これら不純物領域１２，１３間の半導体基板
上には、酸化膜を介してフローテイングゲート１
４が形成され、このフローテイングゲート１４上
には酸化膜を介してコントロールゲート１５が形
成される。 上記のような構成において、メモリセルへのデ
ータの書き込みは、コントロールゲート１５と、
ドレイン領域１３との間に高電圧を印加し、ドレ
イン領域１３、ソース領域１２間を動く電子に高
いエネルギーを与え、フローテイングゲート１４
に電子を取り込んで行なう。 ところで、フローテイングゲート１４への電子
の注入は、セルサイズの縮小やこのフローテイン
グゲート１４を取り囲む酸化膜の薄膜化により高
速化されており、書き込みに必要な時間は短くな
つている。しかし、上述したセルへの書き込みを
行なつた後、同一のコントロールゲートラインま
たは同一のドレインライン上の他のセルに書か込
みを行なう際、既に書き込みを終了したセルのコ
ントロールゲートまたはドレインに高電圧が印加
されるため、フローテイングゲート１４に取り込
んであつた電子がこのフローテイングゲートを取
り囲む酸化膜を介して逃げる現象が発生すること
がある。 この現象について第４図を参照しつつ詳しく説
明する。第４図においてWL1，WL2はワードラ
イン、BL1，BL2はビツトライン、M11，M12，
……はメモリセル、Q1，Q2，……，Qnはビツト
ラインBL1，BL2の選択用トランジスタ、QDは
書き込み電圧Vppを印加するための負荷トランジ
スタである。上記のような構成において、セル
M11をプログラムする場合には、ワードライン
WL１およびビツトラインBL1に高電圧が印加さ
れる。この時、他のワードラインおよびビツトラ
インは0Vに設定される。そして、上記セルM11
への書き込み終了後、セルM21をプログラムする
ものとすると、ワードラインWL1およびビツト
ライBL2に高電圧が印加される。この際、セル
M11には書き込みの選択がされていないにもかか
わらず、コントロールゲートに高電圧が印加され
る。このため、セルM11のフローテイングゲート
とコントロールゲートとの間の酸化膜の絶縁耐圧
が充分でないと、セルM11のフローテイングゲー
トに取り込まれている電子は、コントロールゲー
ト側の電界により酸化膜を介して逃げてしまう。
また、セルM11への書き込み終了後、セルM12を
プログラムする場合には、ワードラインWL2と
ビツトラインBL1に高電圧が印加される。この
際、セルM11のドレインにも高電圧が印加され
る。この時、フローテイングゲートとドレイン領
域間の酸化膜の絶縁耐圧が充分でないと、フロー
テイングゲートに蓄積された電子がドレイン側に
抜けてしまうことになる。このような不良は書き
込み時間が長いほど発生しやすい。このため、
MOS型のプログラムROMの出荷検査において
は、書き込み時間がカタログで補償するよりもず
つと短時間で可能であるにもかかわらず、上述し
たような不良を回避するために、カタログ通りの
長い書き込み時間でテストしている。 上述したような不良を効果的に除去するための
テスト回路として、ゲートストレス回路およびド
レインストレス回路と呼ばれるものが提案されて
いる。ゲートストレス回路は、外部からの特殊な
制御信号により全てのコントロールゲートライン
に高電圧を印加する回路で、この際全てのドレイ
ンラインは0Vとなる。そして、短い書き込み時
間で全てのセルのフローテイングゲートに電子を
注入したあと、上記ゲートストレス回路を作動さ
せることにより、フローテイングゲートとコント
ロール間の絶縁耐圧不良による電子の流出を短時
間で検査できるようになつている。 一方、ドレインストレス回路は、外部からの制
御信号により全てのドレインラインに高電圧を印
加するものである。この際、全てのコントロール
ラインは0Vとなる。これによつて、上記ゲート
ストレス回路と同様にフローテイングゲートとド
レイン領域間の絶縁耐圧不良による電子の流出を
検査できる。 しかし、上記ドレインストレス回路を用いた場
合、全てのコントロールゲートが0Vであるので
オン状態となるセルが存在せず、印加する高電圧
は実際の書き込み状態でのドレイン印加電圧より
数ボルト高くなつてしまう。例えば、前記第４図
におけるセルM11に書き込みを行なつたあと、セ
ルM12に書き込みを行なう場合、セルM11のドレ
インに高電圧が印加されるが、この時セルM12は
コントロールゲートに高電圧が印加されているた
めオンしており、ドレインの電圧は負荷トランジ
スタQDとセルM12との抵抗比で分圧された電圧
となる。しかし、ドレインストレス回路を使用し
た場合にはオン状態となるセルが存在せず、実際
の使用時より高い電圧でテストすることになる。
このため、実際の使用状態では良品であるものを
不良品と誤判定する危険がある。 ［発明の目的］ この発明は、上記のような事情に鑑みてなされ
たもので、その目的とするところは、ドレインス
トレス回路を使用する際に、実際の使用状態と同
じドレイン印加電圧でテストが可能な半導体記憶
装置を提供することである。 ［発明の概要］ すなわち、この発明においては、上記の目的を
達成するために、正規のメモリセルのほかに各出
力ブロツクあるいは各ビツトラインに検査用のメ
モリセルを設け、ドレインストレス回路の使用時
に上記検査用メモリセルを書き込み状態に設定す
ることにより、正規のメモリセルのドレイン電圧
を実使用状態に近づけるようにしている。 ［発明の実施例］ 以下、この発明の一実施例について図面を参照
して説明する。ここでは、説明を簡単にするため
に記憶容量が16ビツトの半導体記憶装置について
説明する。第１図ににおいて、A1〜A4はアドレ
ス入力端子で、これらアドレス入力端子A1〜A4
に入力されたアドレス信号Add1〜Add4はそれぞ
れ、入力バツフア１６1〜１６4に供給される。上
記入力バツフア１６1の一方の出力BO1，1お
よび入力バツフア１６2の出力はＹデコーダ１７
に、上記入力バツフア１６3，１６4の出力はＸデ
コーダ１８にそれぞ供給される。そして、上記Ｙ
デコーダ１７により上記入力バツフア１６1，１
６2の出力がデコードされてワードラインWL1〜
WL4が選択される。また、上記Ｘデコーダ１８
の出力により上記入力バツフア１６3，１６4の出
力がデコードされてビツトライン選択用トランジ
スタQ1〜Q4が導通制御され、ビツトラインBL1
〜BL4が選択できる。これによつて、メモリセル
アレイ２０の中から所定のメモリセルMij（ｉ＝
１〜４、ｊ＝１〜４）が選択される。上記ビツト
ライン選択用トランジスタQ1〜Q4の一端は共通
接続されており、この共通接続点には例えば外部
からの書き込み制御信号WCSによつて制御され
る書き込み／非書き込み切換回路１９を介して書
き込み電圧Vppが印加される。上記ビツトライン
選択用トランジスタQ1〜Q4の一端側共通接続点
と接地点間には検査用メモリセルDMが接続さ
れ、この検査用メモリセルDMはスイツチ回路２
１の出力によつて導通制御される。上記スイツチ
回路２１は上記入力バツフア１６1の他方の出力
BO2によつて制御され、書き込み電圧Vppを上記
検査用メモリセルDMに印加するか否かを決定す
る。また、上記入力バツフア１６1の出力BO2は、
Ｘデコーダ１８およびＹデコーダ１７にも供給さ
れており、この出力BO2がＸデコーダ１８および
Ｙデコーダ１７に供給された時に、全てのビツト
ラインBL1〜BL4およびワードラインWL1〜WL4
が同時に選択されるようになつている。なお、ワ
ードラインWL1〜WL4に各々接続されたトラン
ジスタWQ1，WQ2はそれぞれ、データの書き込
み時に選択されたワード線に書き込み電圧Vppを
印加するためのもので、上記書き込み／非書き込
み切換回路１９と同様に、例えば外部からの書き
込み制御信号WCSによつて制御される。 上記入力バツフア１６1は、２つのしきい値電
圧を有しており、例えば低レベルを約0V、「3.0V
＜第１高レベル＜5.0V」、「第２高レベル＞6.0V」
とすると、アドレス入力端子A1に低レベルの信
号が供給された場合には、その出力BO1が“０”
レベル（1は“１”レベル）、第１高レベルの
信号が供給された場合には“１”レベル（1は
“０”レベル）、第２高レベルの信号が供給された
場合には、出力BO2が“Ｈ”レベルとなるように
構成されている。 上記入力バツフア１６1の入出力の関係を下表
−１に示す。
特にMOS型のプログラマブルROMに使用される
ものである。 ［発明の技術的背景とその問題点］ 一般に、MOS型のプログラマブルROMにおけ
るメモリセルは、第３図に示すような周辺とは電
気的に絶縁されたフローテイングゲート構造を有
する二層ゲート構造のトランジスタセルにより構
成されている。すなわち、Ｐ型の半導体基板１１
には、ソース、ドレイン領域としてのＮ型不純物
領域１２，１３が所定間隔に離間して形成され
る。これら不純物領域１２，１３間の半導体基板
上には、酸化膜を介してフローテイングゲート１
４が形成され、このフローテイングゲート１４上
には酸化膜を介してコントロールゲート１５が形
成される。 上記のような構成において、メモリセルへのデ
ータの書き込みは、コントロールゲート１５と、
ドレイン領域１３との間に高電圧を印加し、ドレ
イン領域１３、ソース領域１２間を動く電子に高
いエネルギーを与え、フローテイングゲート１４
に電子を取り込んで行なう。 ところで、フローテイングゲート１４への電子
の注入は、セルサイズの縮小やこのフローテイン
グゲート１４を取り囲む酸化膜の薄膜化により高
速化されており、書き込みに必要な時間は短くな
つている。しかし、上述したセルへの書き込みを
行なつた後、同一のコントロールゲートラインま
たは同一のドレインライン上の他のセルに書か込
みを行なう際、既に書き込みを終了したセルのコ
ントロールゲートまたはドレインに高電圧が印加
されるため、フローテイングゲート１４に取り込
んであつた電子がこのフローテイングゲートを取
り囲む酸化膜を介して逃げる現象が発生すること
がある。 この現象について第４図を参照しつつ詳しく説
明する。第４図においてWL1，WL2はワードラ
イン、BL1，BL2はビツトライン、M11，M12，
……はメモリセル、Q1，Q2，……，Qnはビツト
ラインBL1，BL2の選択用トランジスタ、QDは
書き込み電圧Vppを印加するための負荷トランジ
スタである。上記のような構成において、セル
M11をプログラムする場合には、ワードライン
WL１およびビツトラインBL1に高電圧が印加さ
れる。この時、他のワードラインおよびビツトラ
インは0Vに設定される。そして、上記セルM11
への書き込み終了後、セルM21をプログラムする
ものとすると、ワードラインWL1およびビツト
ライBL2に高電圧が印加される。この際、セル
M11には書き込みの選択がされていないにもかか
わらず、コントロールゲートに高電圧が印加され
る。このため、セルM11のフローテイングゲート
とコントロールゲートとの間の酸化膜の絶縁耐圧
が充分でないと、セルM11のフローテイングゲー
トに取り込まれている電子は、コントロールゲー
ト側の電界により酸化膜を介して逃げてしまう。
また、セルM11への書き込み終了後、セルM12を
プログラムする場合には、ワードラインWL2と
ビツトラインBL1に高電圧が印加される。この
際、セルM11のドレインにも高電圧が印加され
る。この時、フローテイングゲートとドレイン領
域間の酸化膜の絶縁耐圧が充分でないと、フロー
テイングゲートに蓄積された電子がドレイン側に
抜けてしまうことになる。このような不良は書き
込み時間が長いほど発生しやすい。このため、
MOS型のプログラムROMの出荷検査において
は、書き込み時間がカタログで補償するよりもず
つと短時間で可能であるにもかかわらず、上述し
たような不良を回避するために、カタログ通りの
長い書き込み時間でテストしている。 上述したような不良を効果的に除去するための
テスト回路として、ゲートストレス回路およびド
レインストレス回路と呼ばれるものが提案されて
いる。ゲートストレス回路は、外部からの特殊な
制御信号により全てのコントロールゲートライン
に高電圧を印加する回路で、この際全てのドレイ
ンラインは0Vとなる。そして、短い書き込み時
間で全てのセルのフローテイングゲートに電子を
注入したあと、上記ゲートストレス回路を作動さ
せることにより、フローテイングゲートとコント
ロール間の絶縁耐圧不良による電子の流出を短時
間で検査できるようになつている。 一方、ドレインストレス回路は、外部からの制
御信号により全てのドレインラインに高電圧を印
加するものである。この際、全てのコントロール
ラインは0Vとなる。これによつて、上記ゲート
ストレス回路と同様にフローテイングゲートとド
レイン領域間の絶縁耐圧不良による電子の流出を
検査できる。 しかし、上記ドレインストレス回路を用いた場
合、全てのコントロールゲートが0Vであるので
オン状態となるセルが存在せず、印加する高電圧
は実際の書き込み状態でのドレイン印加電圧より
数ボルト高くなつてしまう。例えば、前記第４図
におけるセルM11に書き込みを行なつたあと、セ
ルM12に書き込みを行なう場合、セルM11のドレ
インに高電圧が印加されるが、この時セルM12は
コントロールゲートに高電圧が印加されているた
めオンしており、ドレインの電圧は負荷トランジ
スタQDとセルM12との抵抗比で分圧された電圧
となる。しかし、ドレインストレス回路を使用し
た場合にはオン状態となるセルが存在せず、実際
の使用時より高い電圧でテストすることになる。
このため、実際の使用状態では良品であるものを
不良品と誤判定する危険がある。 ［発明の目的］ この発明は、上記のような事情に鑑みてなされ
たもので、その目的とするところは、ドレインス
トレス回路を使用する際に、実際の使用状態と同
じドレイン印加電圧でテストが可能な半導体記憶
装置を提供することである。 ［発明の概要］ すなわち、この発明においては、上記の目的を
達成するために、正規のメモリセルのほかに各出
力ブロツクあるいは各ビツトラインに検査用のメ
モリセルを設け、ドレインストレス回路の使用時
に上記検査用メモリセルを書き込み状態に設定す
ることにより、正規のメモリセルのドレイン電圧
を実使用状態に近づけるようにしている。 ［発明の実施例］ 以下、この発明の一実施例について図面を参照
して説明する。ここでは、説明を簡単にするため
に記憶容量が16ビツトの半導体記憶装置について
説明する。第１図ににおいて、A1〜A4はアドレ
ス入力端子で、これらアドレス入力端子A1〜A4
に入力されたアドレス信号Add1〜Add4はそれぞ
れ、入力バツフア１６1〜１６4に供給される。上
記入力バツフア１６1の一方の出力BO1，1お
よび入力バツフア１６2の出力はＹデコーダ１７
に、上記入力バツフア１６3，１６4の出力はＸデ
コーダ１８にそれぞ供給される。そして、上記Ｙ
デコーダ１７により上記入力バツフア１６1，１
６2の出力がデコードされてワードラインWL1〜
WL4が選択される。また、上記Ｘデコーダ１８
の出力により上記入力バツフア１６3，１６4の出
力がデコードされてビツトライン選択用トランジ
スタQ1〜Q4が導通制御され、ビツトラインBL1
〜BL4が選択できる。これによつて、メモリセル
アレイ２０の中から所定のメモリセルMij（ｉ＝
１〜４、ｊ＝１〜４）が選択される。上記ビツト
ライン選択用トランジスタQ1〜Q4の一端は共通
接続されており、この共通接続点には例えば外部
からの書き込み制御信号WCSによつて制御され
る書き込み／非書き込み切換回路１９を介して書
き込み電圧Vppが印加される。上記ビツトライン
選択用トランジスタQ1〜Q4の一端側共通接続点
と接地点間には検査用メモリセルDMが接続さ
れ、この検査用メモリセルDMはスイツチ回路２
１の出力によつて導通制御される。上記スイツチ
回路２１は上記入力バツフア１６1の他方の出力
BO2によつて制御され、書き込み電圧Vppを上記
検査用メモリセルDMに印加するか否かを決定す
る。また、上記入力バツフア１６1の出力BO2は、
Ｘデコーダ１８およびＹデコーダ１７にも供給さ
れており、この出力BO2がＸデコーダ１８および
Ｙデコーダ１７に供給された時に、全てのビツト
ラインBL1〜BL4およびワードラインWL1〜WL4
が同時に選択されるようになつている。なお、ワ
ードラインWL1〜WL4に各々接続されたトラン
ジスタWQ1，WQ2はそれぞれ、データの書き込
み時に選択されたワード線に書き込み電圧Vppを
印加するためのもので、上記書き込み／非書き込
み切換回路１９と同様に、例えば外部からの書き
込み制御信号WCSによつて制御される。 上記入力バツフア１６1は、２つのしきい値電
圧を有しており、例えば低レベルを約0V、「3.0V
＜第１高レベル＜5.0V」、「第２高レベル＞6.0V」
とすると、アドレス入力端子A1に低レベルの信
号が供給された場合には、その出力BO1が“０”
レベル（1は“１”レベル）、第１高レベルの
信号が供給された場合には“１”レベル（1は
“０”レベル）、第２高レベルの信号が供給された
場合には、出力BO2が“Ｈ”レベルとなるように
構成されている。 上記入力バツフア１６1の入出力の関係を下表
−１に示す。
【表】
ここでは、説明のために各レベルを次のように
定義している。0V近くの低レベル＝０、5V近く
の高レベル＝１、6V以上の高レベル＝H′、0V近
くの低レベルより高い高レベル＝Ｈ。但し、＊は
０または１のどちらでも良い状態を示している。 今、アドレス入力端子A1に供給される信号が
H′のレベルになつた時を含めたＸデコーダ１８
およびＹデコーダ１７の書き込み状態での出力
は、下表−２、表−３に示すようになる。
定義している。0V近くの低レベル＝０、5V近く
の高レベル＝１、6V以上の高レベル＝H′、0V近
くの低レベルより高い高レベル＝Ｈ。但し、＊は
０または１のどちらでも良い状態を示している。 今、アドレス入力端子A1に供給される信号が
H′のレベルになつた時を含めたＸデコーダ１８
およびＹデコーダ１７の書き込み状態での出力
は、下表−２、表−３に示すようになる。
【表】
【表】
通常の書き込みを実施したあと、アドレス入力
端子A1のレベルをH′のレベルに設定すると、全
てのカラムデコード出力１Ｘ〜４ＸはＨレベルと
なり、かつ全てのワードラインWL1〜WL4の電
位は0Vに設定されるため、前述したドレインス
トレスの状態となる。この時、入力バツフア１６
１の出力BO2によりスイツチ回路２１が制御され、
検査用メモリセルDMのコントロールゲートに書
き込み電圧Vppが印加される。この状態で書き込
み制御信号WCSが書き込み／非書き込み切換回
路１９に供給されると、検査用メモリセルDMの
ドレインに書き込み電圧Vppが印加される。従つ
て、検査用メモリセルDMのドレイン、コントロ
ールゲート間に書き込み電圧Vppが印加されて書
き込み状態となり、このセルDMがオン状態とな
る。これによつて正規のメモリセルM11，M12…
…のドレイン印加電圧は、通常の書き込み動作と
同じ値となり、実際の使用条件と同じ条件でテス
トできるので、実使用での良品を不良品と誤判定
する危険がない。 第２図はこの発明の他の実施例を示すもので、
前記第１図においては出力ブロツクに検査用メモ
リセルDMを設けたのに対し、検査用のメモリセ
ルDM1〜DM4を各ビツトラインBL1〜BL4毎に設
けたものである。第２図において、前記第１図と
同一構成部分には同じ符号を付してその詳細な説
明は省略する。このような構成においても前記第
１図の回路と基本的には同様な動作を行ない、同
じ効果が得られる。 ［発明の効果］ 以上説明したようにこの発明によれば、ドレイ
ンストレス回路を使用した際に実際の使用状態と
同じドレイン印加電圧でテストが可能な半導体記
憶装置が得られる。
端子A1のレベルをH′のレベルに設定すると、全
てのカラムデコード出力１Ｘ〜４ＸはＨレベルと
なり、かつ全てのワードラインWL1〜WL4の電
位は0Vに設定されるため、前述したドレインス
トレスの状態となる。この時、入力バツフア１６
１の出力BO2によりスイツチ回路２１が制御され、
検査用メモリセルDMのコントロールゲートに書
き込み電圧Vppが印加される。この状態で書き込
み制御信号WCSが書き込み／非書き込み切換回
路１９に供給されると、検査用メモリセルDMの
ドレインに書き込み電圧Vppが印加される。従つ
て、検査用メモリセルDMのドレイン、コントロ
ールゲート間に書き込み電圧Vppが印加されて書
き込み状態となり、このセルDMがオン状態とな
る。これによつて正規のメモリセルM11，M12…
…のドレイン印加電圧は、通常の書き込み動作と
同じ値となり、実際の使用条件と同じ条件でテス
トできるので、実使用での良品を不良品と誤判定
する危険がない。 第２図はこの発明の他の実施例を示すもので、
前記第１図においては出力ブロツクに検査用メモ
リセルDMを設けたのに対し、検査用のメモリセ
ルDM1〜DM4を各ビツトラインBL1〜BL4毎に設
けたものである。第２図において、前記第１図と
同一構成部分には同じ符号を付してその詳細な説
明は省略する。このような構成においても前記第
１図の回路と基本的には同様な動作を行ない、同
じ効果が得られる。 ［発明の効果］ 以上説明したようにこの発明によれば、ドレイ
ンストレス回路を使用した際に実際の使用状態と
同じドレイン印加電圧でテストが可能な半導体記
憶装置が得られる。
第１図はこの発明の一実施例に係わる半導体記
憶装置について説明するための回路図、第２図は
この発明の他の実施例について説明するための回
路図、第３図および第４図はそれぞれ従来の半導
体記憶装置について説明するための図である。 Add1〜ADD4……アドレス信号、１６1〜１６4
……入力バツフア、１７……Ｙデコーダ、１８…
…Ｘデコーダ、２０……メモリセルアレイ、
M11，M12……メモリセル、DM，DM1〜DM4…
…検査用メモリセル。
憶装置について説明するための回路図、第２図は
この発明の他の実施例について説明するための回
路図、第３図および第４図はそれぞれ従来の半導
体記憶装置について説明するための図である。 Add1〜ADD4……アドレス信号、１６1〜１６4
……入力バツフア、１７……Ｙデコーダ、１８…
…Ｘデコーダ、２０……メモリセルアレイ、
M11，M12……メモリセル、DM，DM1〜DM4…
…検査用メモリセル。
Claims (1)
- 【特許請求の範囲】 １ アドレス信号が供給される入力バツフアと、
この入力バツフアの出力をデコードしてメモリセ
ルアレイ中の所定のメモリセルを選択するＸデコ
ーダおよびＹデコーダと、各メモリセルのドレイ
ンにドレインストレステストのための書き込み電
圧を印加するドレインストレス回路と、上記メモ
リセルアレイの各出力ブロツクに設けられる検査
用のメモリセルとを具備し、メモリセルのドレイ
ンストレス検査時に上記検査用メモリセルを書き
込み状態に設定して導通させることにより、上記
各メモリセルのドレインに印加する書き込み電圧
を低下せしめる如く構成したことを特徴とする半
導体記憶装置。 ２ 前記入力バツフアは、２つのしきい値電圧を
有し、第１のしきい値電圧のアドレス入力では通
常動作を行ない、第２のしきい値電圧のアドレス
入力時に前記検査用メモリセルを選択する如く構
成したことを特徴とする特許請求の範囲第１項記
載の半導体記憶装置。 ３ アドレス信号が供給される入力バツフアと、
この入力バツフアの出力をデコードしてメモリセ
ルアレイ中の所定のメモリセルを選択するＸデコ
ーダおよびＹデコーダと、各メモリセルのドレイ
ンにドレインストレステストのための書き込み電
圧を印加するドレインストレス回路と、上記メモ
リセルアレイが接続される各ビツトラインに各々
接続される検査用のメモリセルとを具備し、メモ
リセルのドレインストレス検査時に上記検査用メ
モリセルを書き込み状態に設定して導通させるこ
とにより、上記各メモリセルのドレインに印加す
る書き込み電圧を低下せしめる如く構成したこと
を特徴とする半導体記憶装置。 ４ 前記入力バツフアは、２つのしきい値電圧を
有し、第１のしきい値電圧のアドレス入力では通
常動作を行ない、第２のしきい値電圧のアドレス
入力時に前記検査用メモリセルを選択する如く構
成したことを特徴とする特許請求の範囲第３項記
載の半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61018717A JPS62177799A (ja) | 1986-01-30 | 1986-01-30 | 半導体記憶装置 |
| US07/007,582 US4802137A (en) | 1986-01-30 | 1987-01-28 | Semiconductor memory device |
| DE8787101309T DE3778388D1 (de) | 1986-01-30 | 1987-01-30 | Halbleiter speichergeraet. |
| EP87101309A EP0231903B1 (en) | 1986-01-30 | 1987-01-30 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61018717A JPS62177799A (ja) | 1986-01-30 | 1986-01-30 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62177799A JPS62177799A (ja) | 1987-08-04 |
| JPH0468720B2 true JPH0468720B2 (ja) | 1992-11-04 |
Family
ID=11979408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61018717A Granted JPS62177799A (ja) | 1986-01-30 | 1986-01-30 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4802137A (ja) |
| EP (1) | EP0231903B1 (ja) |
| JP (1) | JPS62177799A (ja) |
| DE (1) | DE3778388D1 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62229599A (ja) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JPH01113999A (ja) * | 1987-10-28 | 1989-05-02 | Toshiba Corp | 不揮発性メモリのストレステスト回路 |
| JPH01208795A (ja) * | 1988-02-16 | 1989-08-22 | Toshiba Corp | 半導体記憶装置 |
| US5051995A (en) * | 1988-03-14 | 1991-09-24 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having a test mode setting circuit |
| JP3384409B2 (ja) * | 1989-11-08 | 2003-03-10 | 富士通株式会社 | 書換え可能な不揮発性半導体記憶装置及びその制御方法 |
| JPH0679440B2 (ja) * | 1990-03-22 | 1994-10-05 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JPH0756759B2 (ja) * | 1990-12-27 | 1995-06-14 | 株式会社東芝 | スタティック型半導体記憶装置 |
| JP3237127B2 (ja) * | 1991-04-19 | 2001-12-10 | 日本電気株式会社 | ダイナミックランダムアクセスメモリ装置 |
| KR950003014B1 (ko) * | 1992-07-31 | 1995-03-29 | 삼성전자 주식회사 | 반도체 메모리 장치의 번-인 테스트회로 및 번-인 테스트방법 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57172598A (en) * | 1981-04-17 | 1982-10-23 | Toshiba Corp | Nonvolatile semiconductor memory |
| JPS59107493A (ja) * | 1982-12-09 | 1984-06-21 | Ricoh Co Ltd | テスト回路付きｅｐｒｏｍメモリ装置 |
| JPS59198597A (ja) * | 1983-04-22 | 1984-11-10 | Nec Corp | 半導体メモリ |
| JPS6059599A (ja) * | 1983-09-13 | 1985-04-05 | Nec Corp | 不揮発性半導体メモリ |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2094086B (en) * | 1981-03-03 | 1985-08-14 | Tokyo Shibaura Electric Co | Non-volatile semiconductor memory system |
| EP0089397B1 (de) * | 1982-03-24 | 1985-12-04 | Deutsche ITT Industries GmbH | Integrierte Speichermatrix mit nichtflüchtigen, umprogrammierbaren Speicherzellen |
| KR900005666B1 (ko) * | 1984-08-30 | 1990-08-03 | 미쓰비시전기 주식회사 | 반도체기억장치 |
-
1986
- 1986-01-30 JP JP61018717A patent/JPS62177799A/ja active Granted
-
1987
- 1987-01-28 US US07/007,582 patent/US4802137A/en not_active Expired - Lifetime
- 1987-01-30 DE DE8787101309T patent/DE3778388D1/de not_active Expired - Lifetime
- 1987-01-30 EP EP87101309A patent/EP0231903B1/en not_active Expired
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57172598A (en) * | 1981-04-17 | 1982-10-23 | Toshiba Corp | Nonvolatile semiconductor memory |
| JPS59107493A (ja) * | 1982-12-09 | 1984-06-21 | Ricoh Co Ltd | テスト回路付きｅｐｒｏｍメモリ装置 |
| JPS59198597A (ja) * | 1983-04-22 | 1984-11-10 | Nec Corp | 半導体メモリ |
| JPS6059599A (ja) * | 1983-09-13 | 1985-04-05 | Nec Corp | 不揮発性半導体メモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0231903A2 (en) | 1987-08-12 |
| DE3778388D1 (de) | 1992-05-27 |
| EP0231903B1 (en) | 1992-04-22 |
| JPS62177799A (ja) | 1987-08-04 |
| US4802137A (en) | 1989-01-31 |
| EP0231903A3 (en) | 1989-03-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0119887B1 (ko) | 반도체 메모리장치의 웨이퍼 번-인 테스트 회로 | |
| EP0314180B1 (en) | Nonvolatile semiconductor memory having a stress test circuit | |
| US4751679A (en) | Gate stress test of a MOS memory | |
| US5392245A (en) | Redundancy elements using thin film transistors (TFTs) | |
| US5424988A (en) | Stress test for memory arrays in integrated circuits | |
| US4543647A (en) | Electrically programmable non-volatile semiconductor memory device | |
| EP0293339A1 (en) | Nonvolatile memory device with a high number of cycle programming endurance | |
| US20030235095A1 (en) | Semiconductor memory device with an improved memory cell structure and method of operating the same | |
| JPH04232693A (ja) | スタティック型半導体記憶装置 | |
| US5258954A (en) | Semiconductor memory including circuitry for driving plural word lines in a test mode | |
| US4425632A (en) | Nonvolatile semiconductor memory device | |
| US6177830B1 (en) | High voltage charge pump using standard sub 0.35 micron CMOS process | |
| US10964399B2 (en) | One-time programmable (OTP) memory devices and methods of testing OTP memory devices | |
| JPH06325580A (ja) | Ｎａｎｄ形セル構造を有する不揮発性半導体メモリ | |
| JPH0467280B2 (ja) | ||
| KR100491912B1 (ko) | 불휘발성 반도체 메모리 | |
| JP2008084523A (ja) | 低電圧、低キャパシタンスのフラッシュメモリアレイ | |
| JPH04230048A (ja) | 半導体記憶装置 | |
| US5568436A (en) | Semiconductor device and method of screening the same | |
| US5293212A (en) | Non-volatile semiconductor memory device allowing erase of storage data of an arbitrary memory cell and method of erasing data in non-volatile semiconductor memory device | |
| JPH0468720B2 (ja) | ||
| KR100248645B1 (ko) | 반도체 기억 장치 및 그 테스트 방법 | |
| US7324400B2 (en) | Programming and evaluating through PMOS injection | |
| JP2558881B2 (ja) | 半導体メモリ装置 | |
| US5253200A (en) | Electrically erasable and programmable read only memory using stacked-gate cell |