JP2008084523A - 低電圧、低キャパシタンスのフラッシュメモリアレイ - Google Patents
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Abstract
【解決手段】p型フラッシュメモリアレイで、プログラミングビットライン及び読み出しビットラインが別個に提供される。プログラミングビットラインは、そのビットラインに接続したメモリセル内のフローティングゲートトランジスタをプログラムするときにのみ使用され、読み出しビットラインは、メモリ回路動作中に、そのビットラインに接続した選択メモリセル内のフローティングゲートトランジスタの状態を読み出すときにのみ使用される。プログラミング中及びメモリアレイ動作中に低電圧で使用可能な構造であり、従来の比較的低電圧のp型フラッシュメモリ構造で、メモリセルの読み出し中に各ビットラインに関連して可変し予測不可能であったキャパシタンスを排除するような構造である。
【選択図】図2
Description
Claims (15)
- ワンタイムプログラマブルメモリアレイであって、
リードビットラインと、
プログラミングビットラインと、
各々が、基板に形成された制御トランジスタ及びフローティングゲートトランジスタを含む複数のメモリセルと、
第1のソースと、
前記リードビットラインが接続した第2のソースとを備え、
前記制御トランジスタ及び前記フローティングゲートトランジスタは、各々、前記基板の導電型と逆の導電型の第1領域及び第2領域を有し、
前記制御トランジスタの前記第1領域は、前記リードビットラインに接続し、
前記制御トランジスタの前記第2領域は、前記フローティングゲートトランジスタの前記第1領域に接続し、
前記フローティングゲートトランジスタの前記第2領域は、前記プログラミングビットラインに接続し、
前記第1のソースは、前記プログラミングビットラインに接続した1つのフローティングゲートトランジスタのプログラミング中に、第1の電圧を前記プログラミングビットラインに供給し、前記フローティングゲートトランジスタを含む前記メモリセルの読み出し中に、第2の電圧を前記プログラミングビットラインに供給し、
前記第2のソースは、前記メモリセル内の前記フローティングゲートトランジスタのプログラミング中に、第3の電圧を前記メモリセル内の前記制御トランジスタの前記第1領域に供給し、前記フローティングゲートトランジスタの読み出し中に、第4の電圧を前記制御トランジスタの前記第1領域に供給することを特徴とするアレイ。 - 前記プログラミングビットラインは、前記プログラミングビットラインに沿って配置された前記各フローティングゲートトランジスタの前記第2領域と接続し、前記プログラミングビットラインに接続した1つのメモリセル内のフローティングゲートトランジスタをプログラミングするのに使用する前記第1の電圧と、前記プログラミングビットラインに接続した1つのメモリセル内のフローティングゲートトランジスタの読み出し中に、前記全フローティングゲートトランジスタの前記第2領域に印加する前記第2の電圧とを供給することができるようにしたことを特徴とする請求項1に記載のアレイ。
- ワンタイムプログラマブルメモリアレイであって、
リードビットラインC(ただし、Cは第1の選択整数)と、
ロウラインR(ただし、Rは第2の選択整数)と、
プログラミングビットラインCと、
各々が制御トランジスタ及びフローティングゲートトランジスタを含む複数のメモリセルと、
第1の電源と、
第2の電源と
前記各リードビットラインCが接続した第3の電源とを備え、
前記複数のメモリセルは、各々、前記リードビットラインの内の選択された1つのリードビットライン、前記ロウラインの内の選択された1つのロウライン及び前記プログラミングビットラインの内の選択された1つのプログラミングビットラインに接続し、
前記第1の電源は、前記選択された1つのプログラミングビットラインに接続した1つのフローティングゲートトランジスタのプログラミング中に、第1の電圧を前記選択された1つのプログラミングビットラインに供給し、前記選択された1つのプログラミングビットラインに接続したフローティングゲートトランジスタの内の1つを読み出し中に、第2の電圧を前記選択された1つのプログラミングビットラインに供給し、
前記第2の電源は、所定のロウラインに接続した、前記制御トランジスタを含む1つ又は複数の前記メモリセルのプログラミング中に、第1のゲート電圧を前記ロウラインに接続した前記制御トランジスタに供給し、前記ロウラインに接続した1つ又は複数の前記メモリセルの読み出し中に、第2のゲート電圧を前記制御トランジスタに供給し、
前記第3の電源は、前記ビットラインに接続した前記メモリセルのプログラミング中に、第3の電圧を前記選択された1つのリードビットラインに供給し、前記ビットラインに接続した前記選択された1つのメモリセルの読み出し中に、第4の電圧を前記選択された1つのビットラインに供給することを特徴とするアレイ。 - 前記各メモリセル内の前記制御トランジスタ及び前記フローティングゲートトランジスタは、p型トランジスタであることを特徴とする請求項3に記載のアレイ。
- 前記第1の電圧は、略マイナス6(−6)ボルトであることを特徴とする請求項4に記載のアレイ。
- 前記第2の電圧は、略ゼロ(0)ボルトであることを特徴とする請求項5に記載のアレイ。
- 前記第1のゲート電圧は、前記第2のゲート電圧と同じ電圧であることを特徴とする請求項6に記載のアレイ。
- 前記第1及び前記第2のゲート電圧は、略マイナス3(−3)ボルトであることを特徴とする請求項7に記載のアレイ。
- 前記第3の電圧は、ゼロ(0)ボルトであり、前記第4の電圧は、負電圧であることを特徴とする請求項3に記載のアレイ。
- 前記第4の電圧は、略マイナス1.5(−1.5)ボルトであることを特徴とする請求項9に記載のアレイ。
- フラッシュメモリアレイであって、
ロウラインRと、
リードビットラインCと、
プログラミングビットラインCと、
複数のメモリセルとを備え、
前記各メモリセルは、前記ロウラインの内の選択された1つのロウライン、前記リードビットラインの内の選択された1つのリードビットライン及び前記プログラミングビットラインの内の1つの選択されたプログラミングビットラインに接続していることを特徴とするアレイ。 - 各々が選択された1つのロウラインR、選択された1つのリードビットラインC及び選択された1つのプログラミングビットラインCに接続した複数のメモリセルを含むフラッシュメモリアレイを動作させる方法であって、
該方法が、
選択された1つのメモリセルをプログラミングする過程と、
前記メモリセルを読み出す過程とを含み、
前記選択された1つのメモリセルをプログラミングする過程が、
前記メモリセルが接続した前記プログラミングビットラインより、第1の電圧を前記メモリセルに供給する過程と、
前記メモリセルが接続した前記ロウラインより、第2の電圧を前記メモリセルに供給する過程と、
前記メモリセルが接続した前記リードビットラインより、第3の電圧を前記メモリセルに供給する過程とを含み、
前記メモリセルを読み出す過程が、
前記メモリセルが接続した前記プログラミングビットラインより、第4の電圧を前記メモリセルに供給する過程と、
前記前記メモリセルが接続した前記ロウラインより、第5の電圧を前記メモリセルに供給する過程と、
前記メモリセルが接続した前記リードビットラインより、第6の電圧を前記メモリセルに供給する過程とを含むことを特徴とする方法。 - 前記第2の電圧及び前記第5の電圧が、同じ電圧であることを特徴とする請求項12に記載の方法。
- 前記第1の電圧は略マイナス6(−6)ボルトであり、前記第2の電圧は略マイナス3(−3)ボルトであり、前記第3の電圧は略ゼロ(0)ボルトであり、前記第4の電圧は略ゼロ(0)ボルトであり、前記第5の電圧は略マイナス3(−3)ボルトであり、前記第6の電圧は略マイナス1.5(−1.5)ボルトであることを特徴とする請求項12に記載の方法。
- 前記各メモリセルは、p型フローティングゲートトランジスタと直列に接続したp型制御トランジスタを含むことを特徴とする請求項12に記載の方法。
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