JP2009151902A - 半導体記憶装置 - Google Patents

Abstract

【課題】オーバープログラムを防止でき、書込み時間を低減できる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、複数のワード線WLと複数のビット線BLとの交差位置にマトリクス状に配置された複数のメモリセルMCを備えたメモリセルアレイ10と、第１出力電圧VREF1を出力する第１バンドギャップリファレンス回路BGR1と、低温側で前記第１出力電圧よりも低い温度特性（VREF2<VREF1）を有する第２出力電圧VREF2を出力する第２バンドギャップリファレンス回路BGR2とを備え、前記メモリセルのデータ書込み動作の際には前記第２出力電圧VREF2により電源電圧を生成する電源回路41とを具備する。
【選択図】 図１

Description

この発明は、半導体記憶装置に関し、例えば、ＮＯＲ型フラッシュメモリ等に適用されるものである。

半導体記憶装置、例えば、ＮＯＲ型フラッシュメモリのプログラム動作時において、セルの書き込み特性は温度によって変化することが知られている（例えば、特許文献１参照）。例えば、低温側においては、しきい値の変化が大きいため、セルの書き込みが速くなる。しかし、従来では、ゲート電圧とドレイン電圧等を印加する制御は、周辺の温度によらず、書き込みが遅い高温の条件に合わせて一定としていた。そのため、プログラム動作時のセルの書き込みが速くなる低温側において、オーバープログラムが発生するという問題がある。

さらに、多値プログラムを行う際では、セルのしきい値分布を細かく制御する必要があるため、オーバープログラムがより許容されない。そこで、書き込み条件を、書込み速度の遅い低温側の基準に設定すればよいとも思われる。しかし、書込み速度の遅い低温側の基準に設定すれば、高温時に書き込み時間を延ばすことになる。

そのため、書き込み時間の増大を回避するには、低温側と高温側のセルの書き込み特性の変化に合わせて、書き込み電圧（ゲート電圧またはドレイン電圧）を変化させるか、書き込み電圧の印加する時間を変化させる必要がある。

上記のように、従来の半導体記憶装置は、オーバープログラムが発生し、書込み時間が増大するという問題があった。
特開２００２−１７０３９１号公報

この発明は、オーバープログラムを防止でき、書込み時間を低減できる半導体記憶装置を提供する。

この発明の一態様によれば、複数のワード線と複数のビット線との交差位置にマトリクス状に配置された複数のメモリセルを備えたメモリセルアレイと、第１出力電圧を出力する第１バンドギャップリファレンス回路と、低温側で前記第１出力電圧よりも低い温度特性を有する第２出力電圧を出力する第２バンドギャップリファレンス回路とを備え、前記メモリセルのデータ書込み動作の際には前記第２出力電圧により電源電圧を生成する電源回路とを具備する半導体記憶装置を提供できる。

この発明によれば、オーバープログラムを防止でき、書込み時間を低減できる半導体記憶装置が得られる。

［概要］
まず、この発明の概要について、図１および図２を用いて説明する。
この発明の一例では、オーバープログラムを防止でき、書込み時間を低減できる半導体記憶装置を提案する。
その半導体記憶装置の構成とは、例えば、図１のように示すものである。
即ち、半導体記憶装置は、複数のワード線と複数のビット線との交差位置にマトリクス状に配置された複数のメモリセルを備えたメモリセルアレイ（図示せず）と、第１出力電圧ＶREF1を出力する第１バンドギャップリファレンス回路ＢＧＲ１と、低温側で前記第１出力電圧よりも低い温度特性を有する第２出力電圧ＶREF2（＜ＶREF1）を出力する第２バンドギャップリファレンス回路ＢＧＲ２とを備え、メモリセルのデータ書込み動作の際には第２出力電圧ＶREF2により電源電圧を生成する電源回路４１とを具備するものである。

また、第１，第２バンドギャップリファレンス回路ＢＧＲ１，ＢＧＲ２の出力電圧ＶREF1，ＶREF2の温度特性は、図２のように示される。

図示するように、第１バンドギャップリファレンス回路ＢＧＲ１の出力電圧ＶREF1は、温度により一定（const）である。一方、第２バンドギャップリファレンス回路ＢＧＲ２の第２出力電圧ＶREF2は、正の傾きαを有し、低温側で第１出力電圧ＶREF1よりも低い温度特性を有するものである。例えば、−４０℃程度では、第２出力電圧ＶREF2は、第１出力電圧ＶREF1よりもΔＶREF程度出力電圧が低い。同様に、室温程度（２０℃程度）においても、第２出力電圧ＶREF2は、第１出力電圧ＶREF1よりも出力電圧が低い。また、高温側のある温度（８５℃程度）において、出力電圧ＶREF1、ＶREF2は交差する。そのため、高温側においては、第２出力電圧ＶREF2は、第１出力電圧ＶREF1よりも高くなる。

上記のような構成によれば、データ書込み動作の際には、第１出力電圧ＶREF1よりも低い第２出力電圧ＶREF2（＜ＶREF1）による電源電圧により、選択メモリセルに印加するゲート電圧およびドレイン電圧を低減させた電圧関係でデータ書込みを行うことができる。そのため、低温側において、メモリセルのしきい値の変化が大きくなり、セルの書き込みが速くなった場合であっても、書き込みが早いセルの特性に合わせた低い電圧でデータ書込みを行うことができ、オーバープログラムを防止することができる。換言すると、データ書込みの際に、高温時に比較して低温時のメモリセルの書込み電圧を下げることで、しきい値変化をキャンセルするように、均一化することができるものである。

一方、ベリファイ書込み時においては、第２出力電圧ＶREF2から、低温側において第２出力電圧ＶREF2よりも高い第１出力電圧ＶREF1（＞ＶREF2）による電源電圧に、切り替えられる。

そのため、ベリファイ書込みの時において、書き込み時間の増大を防止でき、書込み時間を低減することができる。

以上に説明したように、上記の構成によれば、オーバープログラムを防止でき、書込み時間を低減できる。

以下、この発明の最良と思われる実施形態について図面を参照して説明する。以下の説明では、ＮＯＲ型フラッシュメモリを一例として挙げるが、これに限られるものではない。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。

［第１の実施形態（ＮＯＲ型フラッシュメモリ）］
＜１．構成例＞
１−１．全体構成例
まず、この発明の第１の実施形態に係る半導体記憶装置の全体構成例について、図３を用いて説明する。

図示するように、システムＬＳＩ１として、ＣＰＵ２及び半導体記憶装置（ＥＥＰＲＯＭ）３を備えている。ＣＰＵ１とＥＥＰＲＯＭ２とは、図示せぬデータバスによって互いにデータを授受可能に接続されている。

ＥＥＰＲＯＭ３は、本例の場合、ＮＯＲ型フラッシュメモリであり、ＣＰＵ２が動作するために必要なプログラムやデータ等を保持する。ＣＰＵ２は、ＥＥＰＲＯＭ３に保持されたデータ等を用いて各種の演算処理を行う。ＣＰＵ２及びＥＥＰＲＯＭ３には、外部からクロックＣＬＫが入力される。そしてＣＰＵ２はクロックＣＬＫに同期して動作し、ＥＥＰＲＯＭ３はクロックＣＬＫに同期してデータを出力する。

次に、ＥＥＰＲＯＭ３の構成の詳細について説明する。図１に示すようにＥＥＰＲＯＭ３は、メモリセルアレイ１０、ロウデコーダ１１、カラムデコーダ１２、カラムセレクタ１３、ソース線ドライバ１４、書き込みデータバッファ１５、センスアンプ１６、データ入出力回路１７、入力バッファ１８、アドレスバッファ１９、アドレスレジスタ２０、電圧発生回路２１、及び制御回路２３を備えている。

メモリセルアレイ１０は、複数のワード線と複数のビット線との交差位置にマトリクス状に配置された複数のＮＯＲ型フラッシュメモリセルを備えている。各メモリセルは、ビット線、ワード線、及びソース線に接続されている。

ロウデコーダ１１は、メモリセルアレイ１０のロウ方向を選択する。すなわち、ワード線を選択する。カラムデコーダ１２は、メモリセルアレイ１０のカラム方向を選択する。カラムセレクタ１３は、カラムデコーダ１２の選択動作に基づいてビット線を選択し、ビット線を書き込みデータバッファ１５またはセンスアンプ１６に接続する。ソース線ドライバ１４はソース線に電圧を与える。センスアンプ１６は、ロウデコーダ１１及びカラムデコーダ１２によって選択されたメモリセルから読み出されたデータをセンスして増幅する。書き込みデータバッファ１５は、メモリセルに対して書き込むべきデータを保持し、所定のメモリセル単位で、一括してデータをメモリセルに書き込む。

データ入出力回路１７は、ＣＰＵ２から与えられる書き込みデータを受け取り、書き込みデータバッファ１５に転送する。また、センスアンプ１６で増幅されたデータを、クロックに同期して連続的にＣＰＵ２へ出力する。

入力バッファ１８は、ＣＰＵ２から与えられる外部制御信号を受信し、制御回路２３へ出力する。外部制御信号は、例えば、チップイネーブル信号、ライトイネーブル信号、アウトプットイネーブル信号などである。チップイネーブル信号は、ＥＥＰＲＯＭ３を動作可能とする信号である。ライトイネーブル信号は、ＥＥＰＲＯＭ３に対してデータを書き込み可能とする信号である。またアウトプットイネーブル信号は、ＥＥＰＲＯＭ３に対してデータを出力可能とする信号である。アドレスバッファ１９は、ＣＰＵ２から与えられるアドレスを受信し、アドレスレジスタ２０へ出力する。

アドレスレジスタ２０は、アドレスバッファ１９から与えられるアドレスに従って、カラムデコーダ１２に対してカラムアドレスＣＡを出力し、ロウデコーダ１１に対してロウアドレスＲＡを出力する。カラムデコーダ１２及びロウデコーダ１１はそれぞれ、カラムアドレスＣＡ及びロウアドレスＲＡに基づいて、ビット線及びワード線の選択動作を行う。

電圧発生回路２１は、バンドギャップリファレンス（band gap reference）回路を有する電源回路を備え、外部電圧に従って、所定の書込み／消去／読み出し電圧等を発生する。電圧発生回路２１によって発生された電圧は、例えば、ロウデコーダ１１、メモリセルアレイ１０、ソース線ドライバ１４、書き込みデータバッファ１５、センスアンプ１６等に与えられる。

制御回路３６は、上記回路の動作を制御する。

１−２．メモリセルアレイの構成例
次に、図４および図５を用いて、本例に係るメモリセルアレイ１０の構成例について説明する。

図４は、メモリセルアレイ１０の構成を示す等価回路図である。図示するように、メモリセルアレイ１０は（（ｍ＋１）×（ｎ＋１））個（ｍ、ｎは自然数）のメモリセルＭＣを備えている。メモリセルＭＣは、電荷蓄積層（例えばフローティングゲート）と制御ゲートとを含む積層ゲートを備えたＭＯＳトランジスタである。そして、同一行にあるメモリセルＭＣの制御ゲートは、同一のワード線ＷＬ０〜ＷＬｍのいずれかに共通接続される。また同一列にあるメモリセルＭＣのドレインは、同一のビット線ＢＬ０〜ＢＬｎのいずれかに共通接続される。さらに同一列にあるメモリセルＭＣのソースは、同一のソース線ＳＬに共通接続される。

次に、メモリセルＭＣの断面構成について図５を用いて説明する。図５はメモリセルアレイ１０のビット線方向の一部領域における断面図である。図示するように、ｐ型半導体基板３０の表面領域内にｎ型ウェル領域３１が形成され、ｎ型ウェル領域３１の表面領域内にはｐ型ウェル領域３２が形成されている。ｐ型ウェル領域３２上にはゲート絶縁膜３３が形成され、ゲート絶縁膜３３上に、メモリセルＭＣのゲート電極が形成されている。メモリセルＭＣのゲート電極は、ゲート絶縁膜３３上に形成された多結晶シリコン層３４、多結晶シリコン層３４上にゲート間絶縁膜３５を介在して形成された多結晶シリコン層３６を有している。ゲート間絶縁膜３５は、例えばシリコン酸化膜、またはシリコン酸化膜とシリコン窒化膜との積層構造であるＯＮ膜、ＮＯ膜、またはＯＮＯ膜で形成される。多結晶シリコン層３４はフローティングゲート（ＦＧ）として機能し、メモリセルＭＣ毎に分離されている。他方、多結晶シリコン層３６はビット線に直交する方向で隣接するもの同士で共通接続されており、コントロールゲート（ワード線ＷＬ）として機能する。隣接するゲート電極間に位置するｐ型ウェル領域３２表面内には、ｎ^＋型不純物拡散層３７が形成されている。不純物拡散層３７は隣接するトランジスタ同士で共用されており、ソース領域またはドレイン領域として機能する。そして、メモリセルＭＣのソース領域はソース線ＳＬに接続され、ドレインはビット線ＢＬに接続される。更にｐ型ウェル領域３２の表面領域内にはｐ^＋型不純物拡散層３８が形成され、ｎ型ウェル領域３１の表面領域内にはｎ^＋型不純物拡散層３９が形成されている。ｐ型ウェル領域３２に対しては、不純物拡散層３８を介してソース線ＳＬと同じ電位が与えられ、ｎ型ウェル領域３１に対しては、不純物拡散層３９を介してウェル電圧ＶＮＷが与えられる。

１−３．電圧発生回路の構成例
次に、図６、図７を用いて、本例に係る電圧発生回路２１の構成例について説明する。
図６に示すように、電圧発生回路２１は、電源回路４１、切り替え回路４２、およびレギュレータ回路４３を備えている。

電源回路４１は、第１，第２バンドギャップリファレンス（band gap reference）回路ＢＧＲ１，ＢＧＲ２を備え、第１，第２出力電圧ＶREF1，ＶREF2を電源電圧として生成する。

切り替え回路４２は、入力が電源回路４１の出力（出力電圧ＶREF1，ＶREF2）に接続され、制御回路２３からの制御信号（BGR_B_en）により、出力電圧ＶREF1，ＶREF2のいずれかを切り替えて出力する。例えば、データ書込み動作の際、切り替え回路４２は、制御信号（BGR_B_en）に従い、第１出力電圧ＶREF1から、第１出力電圧ＶREF1よりも低温側で低い温度特性を有する第２出力電圧ＶREF2に切り替えて出力する。一方、例えば、ベリファイ書込み動作の際、切り替え回路４２は、制御信号（BGR_B_en）に従い、第２出力電圧ＶREF2から、第２出力電圧ＶREF2よりも低温側で高く一定な（温度特性がない）第１出力電圧ＶREF1に切り替えて出力する。

レギュレータ回路４３は、入力が切り替え回路４２の出力に接続され、入力電圧を所定の標準化したワード線電圧ＶWL、ビット線電圧ＶBLとして、書込みデータバッファ１５、ロウデコーダ１１等に出力する。

電圧発生回路の具体的構成例
続いて、電圧発生回路２１の具体的な構成例は、図７のように示される。
図示するように、電源回路４１は、第１，第２バンドギャップリファレンス回路ＢＧＲ１，ＢＧＲ２、増幅器amp1,amp2を備えている。

増幅器amp1の第１入力端子は抵抗素子Ｒ１の一端に接続され、第２入力端子は第１バンドギャップリファレンス回路ＢＧＲ１の出力（ＶREF1）に接続され、増幅した電圧を切り替え回路４２に出力する。増幅器amp2の第１入力端子は抵抗素子Ｒ１の一端に接続され、第２入力端子は第２バンドギャップリファレンス回路ＢＧＲ２の出力（ＶREF2）に接続され、増幅した電圧を切り替え回路４２に出力する。

切り替え回路４２は、切り替え信号発生回路４５、スイッチング素子ＳＷ１，ＳＷ２、および抵抗素子Ｒ１〜Ｒ３を備えている。

切り替え信号発生回路４５は、内部電源電圧ＨＶが与えられ、制御回路からの制御信号（BGR_B_en）に従い、切り替え信号（enable, disable）を出力する。ここで、内部電源電圧ＨＶは、第１，第２バンドギャップリファレンス回路ＢＧＲ１，ＢＧＲ２の出力電圧（ＶREF1, ＶREF2）と、スイッチング素子ＳＷ１，ＳＷ２のしきい値電圧（ＶthNch）との和、よりも十分に高い電圧である。

スイッチング素子ＳＷ１のゲートは切り替え信号（disable）に接続され、電流経路の一端は増幅器amp1の出力に接続され、電流経路の他端はレギュレータ回路４３の入力ノード（ＮREF）に接続される。スイッチング素子ＳＷ２のゲートは切り替え信号（enable）に接続され、電流経路の一端は増幅器amp2の出力に接続され、電流経路の他端はレギュレータ回路４３の入力ノード（ＮREF）に接続される。

抵抗素子Ｒ１の他端はノードＮREFに接続される。抵抗素子Ｒ２，Ｒ３の一端および他端は、抵抗素子Ｒ１と接地電源（GND）との間に直列接続される。

レギュレータ回路４３は、ゲート用レギュレータ回路ＲＧ_gate、ドレイン用レギュレータ回路ＲＧ_drainを備えている。

ゲート用レギュレータ回路ＲＧ_gateは、増幅器amp3、および抵抗素子Ｒ４、Ｒ５により構成される。増幅器amp3は、内部電源電圧ＶDDHに接続され、第１入力は切り替え回路４２の出力（ノードＮREF）に接続され、第２入力は抵抗素子Ｒ４の一端に接続され、所定のワード線電圧ＶＷＬ（メモリセルのゲート電圧）を出力する。ここで、内部電源電圧ＶDDHは、出力電圧ＶＷＬよりも高い、例えば、１０Ｖ程度の電圧である。抵抗素子Ｒ４の他端は増幅器amp3の出力に接続される。抵抗素子Ｒ５の一端は抵抗素子Ｒ４の一端に接続され、他端は接地電源に接続される。

ドレイン用レギュレータ回路ＲＧ_drainは、増幅器amp4、および抵抗素子Ｒ６、Ｒ７により構成される。増幅器amp4は、内部電源電圧ＶDDHに接続され、第１入力は切り替え回路４２の出力（ノードＮREF）に接続され、第２入力は抵抗素子Ｒ６の一端に接続され、所定のビット線電圧ＶＢＬ（メモリセルのドレイン電圧）を出力する。ここで、内部電源電圧ＶDDHは、出力電圧ＶＢＬよりも高い、例えば、１０Ｖ程度の電圧である。抵抗素子Ｒ６の他端は増幅器amp4の出力に接続される。抵抗素子Ｒ７の一端は抵抗素子Ｒ６の一端に接続され、他端は接地電源に接続される。

以下、各構成の等価回路構成について、さらに詳しく説明する。

１−３−１．第１バンドギャップリファレンス回路の構成例
図８、図９を用いて、第１バンドギャップリファレンス回路ＢＧＲ１の回路構成について、説明する。

図８に示すように、第１バンドギャップリファレンス回路ＢＧＲ１は、増幅器（オペアンプ）amp5、抵抗素子Ｒ1a〜Ｒ3a、ｐチャネルＭＯＳトランジスタＰ1a、ダイオード５１a、およびＮ個のダイオード５２aを備えている。ダイオード５２aの数は、本例の場合、例えば１００個である（Ｎ＝１００）。

ＭＯＳトランジスタＰ1aは、ゲートが増幅器amp5の出力端子に接続され、ソースに内部電源電圧ＶＤＤが与えられている。

抵抗素子Ｒ1aは、一端がＭＯＳトランジスタＰ1aのドレインに接続され、他端がダイオード５１aのアノードに接続されている。ダイオード５１aのカソードは接地されている。抵抗素子Ｒ2aは、一端がＭＯＳトランジスタＰ1aのドレインに接続され、他端が抵抗素子Ｒ3aの一端に接続されている。抵抗素子Ｒ3aの他端は、Ｎ個のダイオード５２aのアノードに接続されている。ダイオード５２aのカソードは接地されている。

抵抗素子Ｒ1aの他端とダイオード５１aのアノードとの接続ノードは、増幅器amp5の反転入力端子Ｖａ（−）に接続されている。抵抗素子Ｒ2aの他端と抵抗素子Ｒ3aの一端との接続ノードは、オペアンプamp5の正入力端子Ｖｂ（＋）に接続されている。そして、ＭＯＳトランジスタＰ1aのドレインと抵抗素子Ｒ1a, Ｒ2aの一端との接続ノードにおける電圧が、バンドギャップリファレンス回路ＢＧＲ１の出力電圧ＶREF1として出力される。

ここで、バンドギャップリファレンス回路ＢＧＲ１の出力電圧ＶREF1は、抵抗素子Ｒ1a〜Ｒ3aの抵抗値をそれぞれＲ1a〜Ｒ3a、ダイオード５１aにおける電圧降下をＶｆ１とすると、下記の式（１）で表される。
ＶREF1＝Ｖｆ１＋ｋＴ／ｑ・（Ｒ2a／Ｒ3a）・ｌｎ（Ｎ）…式（１）
但し、ｋはボルツマン定数、Ｔは絶対温度、ｑは電子の電荷量である。電圧ｋＴ／ｑの温度特性は、上記（１）式を温度で微分した下記の式（２）で表される。
ｄＶREF1／ｄＴ＝ｄＶｆ１／ｄＴ＋（ｋ／ｑ）・（Ｒ2a／Ｒ3a）ｌｎ（Ｎ）…式（２）
上記（２）式において、第１項はバンドギャップリファレンス回路ＢＧＲ１に含まれる半導体素子の特性で決まる変数であり、第２項は抵抗素子Ｒ1a〜Ｒ3aの抵抗比で決まる変数である。バンドギャップリファレンス回路ＢＧＲ１では、第１項による電圧ＶREF1の温度変化を、第２項によって相殺するように、第２項の抵抗比が設定されている。

従って、図９に示すように、出力電圧ＶREF1は温度によらず一定の値となる。図９は、バンドギャップリファレンス回路ＢＧＲ１の温度特性を示すグラフであり、横軸に温度Ｔ、縦軸に出力電圧ＶREFを示したものである。図示するように、出力電圧ＶREF1は、温度Ｔに対して一定（const）となっている。

１−３−２．第２バンドギャップリファレンス回路の構成例
次に、図１０、図１１を用いて、第２バンドギャップリファレンス回路ＢＧＲ２の回路構成について、説明する。

図１０に示すように、第２バンドギャップリファレンス回路ＢＧＲ２は、増幅器amp6、抵抗素子Ｒ1b〜Ｒ4b、ｐチャネルＭＯＳトランジスタＰ1b〜Ｐ3b、ダイオード５１b、およびＮ個のダイオード５２bを備えている。ダイオード５２bの数は、本例の場合、例えば１００個である（Ｎ＝１００）。

ＭＯＳトランジスタＰ1b〜Ｐ3bは、ゲートが増幅器amp5の出力端子に共通接続され、ソースに内部電源電圧ＶＤＤが共通に与えられている。

抵抗素子Ｒ1bは、一端がＭＯＳトランジスタＰ1bのドレインに接続され、他端が接地されている。ダイオード５１bのアノードはＭＯＳトランジスタＰ1bのドレインに接続され、カソードは接地されている。また、抵抗素子Ｒ1bの他端とダイオード５１bのアノードとの接続ノードは、増幅器amp6の反転入力端子Ｖａ（−）に接続されている。

抵抗素子Ｒ2bは、一端がＭＯＳトランジスタＰ2bのドレインに接続され、他端が接地されている。抵抗素子Ｒ3aの一端はＭＯＳトランジスタＰ2bのドレインに接続され、他端は、Ｎ個のダイオード５２bのアノードに接続されている。ダイオード５２bのカソードは接地されている。また、抵抗素子Ｒ2bの他端と抵抗素子Ｒ3bの一端との接続ノードは、オペアンプamp6の正入力端子Ｖｂ（＋）に接続されている。

抵抗素子Ｒ4bは、一端がＭＯＳトランジスタＰ3bのドレインに接続され、他端が接地されている。

そして、ＭＯＳトランジスタＰ3bのドレインと抵抗素子Ｒ4aとの接続ノードから、第２バンドギャップリファレンス回路ＢＧＲ２の出力電圧ＶREF2が出力される。

ここで、第２バンドギャップリファレンス回路ＢＧＲ２の出力電圧ＶREF2は、抵抗素子Ｒ1b〜Ｒ4bの抵抗値をそれぞれＲ1b〜Ｒ4b、ダイオード５１bにおける電圧降下をＶｆ１とすると、下記の式（３）で表される。
ＶREF2＝（Ｒ4b／Ｒ2b）・Ｖｆ１＋ｋＴ／ｑ・（Ｒ2b／Ｒ3b）・ｌｎ（Ｎ）…式（３）
但し、抵抗値Ｒ1bはＲ2bと同じ抵抗値である。電圧ｋＴ／ｑの温度特性は、上記（３）式を温度で微分した下記の式（４）で表される。
ｄＶREF2／ｄＴ＝ｄ（Ｒ4b／Ｒ2b）・Ｖｆ１／ｄＴ＋（ｋ／ｑ）・（Ｒ2b／Ｒ3b）ｌｎ（Ｎ）…式（４）
上記（４）式において、第１項はバンドギャップリファレンス回路ＢＧＲ２に含まれる半導体素子の特性で決まる変数であり、第２項は抵抗素子Ｒ2b,Ｒ3bの抵抗比で決まる変数である。そのため、第２バンドギャップリファレンス回路ＢＧＲ２では、第２項の抵抗素子Ｒ2b対Ｒ3bの比率を変化させることで、所定の温度特性を持たせることができる。さらに、抵抗値ＲＬの大きさを変更することで、出力する基準電圧を調整することも可能である。

ここで、単一のバンドギャップリファレンス回路ＢＧＲで、本例のようなデータ書込み動作からベリファイ書込み動作への切り替えで使用できる回路構成を実現しようとすると、電源電圧そのものが異なってしまう。そのため、ゲート電圧用／ドレイン電圧用レギュレータ回路ＲＧ_gate, ＲＧ_drainの抵抗分割（Ｒ４〜Ｒ６）設定をも変更しなくてはならず、制御が複雑になってしまう。

しかし、図１０に示すように、本例に係る第２バンドギャップリファレンス回路ＢＧＲ２の構成によれば、抵抗素子Ｒ2b、Ｒ3bの抵抗比を設定した上で、抵抗ＲＬの抵抗値を調節することで、低温側で出力電圧ＶREF1よりも低くなるような所望の温度特性の条件を満たす設定が可能である。

そのため、本例に係る出力電圧ＶREF2の温度特性は、図１１のように示される。図示するように、出力電圧ＶREF2は、正の傾きαを有し、低温側で低い温度特性を有するものである。尚、この出力電圧ＶREF2の温度特性は、例えば、機能テストの際等にテストしたメモリセルの書き込み速度の温度特性を元に設定することが可能である。

上記１−３−１．１−３−２．に説明したように、本例に係る出力電圧ＶREF1、ＶREF2の温度特性は、図１２のように示される。図示するように、第１バンドギャップリファレンス回路ＢＧＲ１の出力電圧ＶREF1は、温度により一定（const）である。一方、第２バンドギャップリファレンス回路ＢＧＲ２の第２出力電圧ＶREF2は、正の傾きαを有し、低温側で第１出力電圧ＶREF1よりも低い温度特性を有するものである。例えば、−４０℃程度では、第２出力電圧ＶREF2は、第１出力電圧ＶREF1よりもΔＶREF程度出力電圧が低い。同様に、室温程度（２０℃程度）においても、第２出力電圧ＶREF2は、第１出力電圧ＶREF1よりも出力電圧が低い。また、高温側のある温度（８５℃程度）において、出力電圧ＶREF1、ＶREF2は交差する。そのため、高温側においては、第２出力電圧ＶREF2は、第１出力電圧ＶREF1よりも高くなる。

１−３−３．切り替え信号発生回路の構成例
次に、図１３を用いて、本例に係る切り替え信号発生回路４５の回路構成例について説明する。

図示するように、切り替え信号発生回路４５は、第１，第２切り替え信号発生部５３−１，５３−２により構成される。

第１切り替え信号発生部５３−１は、偶数個（ｎ個：ｎ＝２，４，…）のインバータinv1、ＮＯＲゲート５５、レベルシフタ５６、および１個のインバータinv2を備えている。

偶数個（ｎ個）のインバータinv1は、入力および出力が、制御信号BGR_B_enとＮＯＲゲート５５の第１入力との間に、直列に接続されている。ＮＯＲゲート５５の第２入力は制御信号BGR_B_enに接続される。電圧レベルシフタ（Ｌ／Ｓ：Voltage Level Shifter）５６は、内部電源電圧ＨＶが入力され、入力はＮＯＲゲート５５の出力が接続されている。インバータinv2は、内部電源電圧ＨＶが入力され、入力は電圧レベルシフタ５６の出力が接続され、入力を反転した切り替え信号（enable）をスイッチング素子ＳＷ２のゲートへ出力する。

第２切り替え信号発生部５３−２は、奇数個（ｍ個：ｍ＝１，３，…）のインバータinv4、ＮＯＲゲート５７、レベルシフタ５８、および１個のインバータinv3, inv5を備えている。

奇数個（ｍ個）のインバータinv4は、入力および出力が、制御信号BGR_B_enとＮＯＲゲート５７の第１入力との間に、直列に接続されている。インバータinv3の入力は制御信号BGR_B_enに接続され、出力はＮＯＲゲート５７の第２入力に接続されている。電圧レベルシフタ５８は、内部電源電圧ＨＶが入力され、入力はＮＯＲゲート５７の出力が接続されている。インバータinv5は、内部電源電圧ＨＶが入力され、入力は電圧レベルシフタ５８の出力が接続され、入力を反転した切り替え信号（disable）をスイッチング素子ＳＷ１のゲートへ出力する。

＜２．書込み動作＞
次に、本例に係る半導体記憶装置の書込み動作について説明する。この説明においては、図１４のタイミングチャートに則して説明する。

２−１．データ書込み動作例
まず、図１４、図１５を用いて、データ書込み動作について説明する。このデータ書込み動作の際には、低温側で第１出力電圧ＶREF1よりも低い第２出力電圧ＶREF2（＜ＶREF1）による電源電圧により、メモリセルにデータ書込みを行う。
図１４中の時刻ｔ１の際、制御回路２３から切り替え回路４２に入力される制御信号BGR_B_enの電圧レベルが“Ｌ”レベルから“Ｈ”レベルに立ち上がると、切り替え信号disableが立ち下がり電圧レベルが“Ｈ”レベルから“Ｌ”レベルとされる。そのため、スイッチング素子ＳＷ１の電流経路はオフされ、第１バンドギャップリファレンス回路ＢＧＲ１からの出力電圧ＶREF1がカットオフされる。

続いて、時間ΔＴ１が経過した時刻ｔ２の際、制御信号BGR_B_enの電圧レベルが “Ｈ”レベルの際、切り替え信号enableが立ち上がり電圧レベルが“Ｌ”レベルから“Ｈ”レベルとされる。そのため、スイッチング素子ＳＷ２の電流経路はオンされ、第２バンドギャップリファレンス回路ＢＧＲ２からの出力電圧ＶREF2が出力される。

ここで、スイッチング素子ＳＷ１，ＳＷ２の切り替えタイミングにおいて、切り替え回路４２は、切り替え信号enable, disableのいずれもが“Ｌ”レベルとなる所定の時間ΔＴ１を設ける。そのため、時間ΔＴ１の間は、電源回路４１中の２つの増幅器amp1,amp2の両者を同時にオフすることで、増幅器amp1,amp2の出力が揺れることを防止することができる。

続いて、第２バンドギャップリファレンス回路ＢＧＲ２からの出力電圧ＶREF2を入力として、レギュレータ回路４３によりワード線電圧ＶＷＬおよびビット線電圧ＶＢＬが生成される。

続いて、制御回路２３は、ロウデコーダ１１、カラムデコーダ１２、書込みデータバッファ１５等を制御し、出力電圧ＶREF2により生成された上記ワード線電圧ＶＷＬおよびビット線電圧ＶＢＬによりデータ書込みを行う。

具体的には、選択メモリセルＭＣの、電荷蓄積層（例えばフローティングゲート）中に電子を注入し（“０”書込み）、選択メモリセルＭＣのしきい値を上昇させることでデータ書き込みを行う。

データ書込みの２値モードおよび多値モードについて
ここで、例えば、データ書込みのうち、２値モード（２値書込み）および多値モード（多値書込み）について説明する。本例では、多値モードのうち、４値モードを一例に挙げて説明する。

まず、４値モードについて説明する。この場合のメモリセルＭＣは、しきい値電圧Ｖthの低い順に“１１”、“０１”、“１０”、“００”の４つのデータを保持できる。“１１”データを保持するメモリセルのしきい値電圧Ｖthは、Ｖth＜０Ｖである。“０１”データを保持するメモリセルのしきい値電圧Ｖthは、０Ｖ＜Ｖth＜Ｖth１である。“１０”データを保持するメモリセルのしきい値電圧Ｖthは、Ｖth１＜Ｖth＜Ｖth２である。“００”データを保持するメモリセルのしきい値電圧Ｖthは、Ｖth２＜Ｖth＜Ｖth３である。

次に、２値モードについて説明する。この場合のメモリセルＭＣは、しきい値電圧Ｖthの低い順に“１”、“０”の２つのデータを保持できる。“１”データを保持するメモリセルのしきい値電圧Ｖthは、Ｖth＜０Ｖである。“０”データを保持するメモリセルのしきい値電圧Ｖthは、Ｖth１＜Ｖth＜Ｖth２である。すなわち、“１”データは４値モードにおける“１１”データに等しく、“０”データは４値モードにおける“１０”データに等しいしきい値電圧を有する。

つまり、言い換えれば２値モードとは、４値モードにおける２ビットデータのうち、下位ビットのみを用いた動作モードと言うことができる。メモリセルに対して２値モードでデータを書き込むか、または４値モードでデータを書き込むかについては、制御回路２３や外部のＣＰＵ２等が制御する。

そして、データの書き込みは、まず下位ビットから行われる。消去状態を“１１”（“−−”、−は不定の意味）とすると、まず下位ビットが書き込まれることにより、メモリセルトランジスタＭＴは“１１”（“−１”）、または“１０”（“−０”）を保持する。２値モードの場合には、以上で書き込みは終了である。

４値モードで書き込む場合には、次に上位ビットが書き込まれる。その結果、“１１”（“−１”）を保持するメモリセルトランジスタＭＴは、“１１”または“０１”を保持し、“１０”（“−０”）を保持するメモリセルトランジスタは“１０”または“００”を保持する。８値モード、１６値モード等、その他の多値モードについても、同様である。

本例のデータ書込み動作の際には、２値モード、多値モードにかかわらず、図１２に示すように低温側（室温程度）で第１出力電圧ＶREF1よりも低い温度特性を有する第２出力電圧ＶREF2（＜ＶREF1）による電源電圧により、メモリセルにデータ書込みを行うことができる。そのため、低温側において、メモリセルのしきい値の変化が大きくなり、メモリセルの書き込みが速くなった場合であっても、書き込みが早いセルの特性に合わせてデータ書込みを行うことができ、オーバープログラムを防止することができる。

２−２．ベリファイ書込み動作例
次に、図１４乃至図１６を用いて、ベリファイ書込み動作について説明する。このベリファイ書込み動作の際には、低温側で第２出力電圧ＶREF2よりも高く、一定な（温度特性がない）第１出力電圧ＶREF1（＞ＶREF2）による電源電圧により、メモリセルにベリファイ書込みを行う。

図１４中の時刻ｔ３の際、制御回路２３から切り替え回路４２に入力される制御信号BGR_B_enの電圧レベルが“Ｈ”レベルから“Ｌ”レベルに立ち下がると、切り替え信号enableが立ち下がり電圧レベルが“Ｈ”レベルから“Ｌ”レベルとされる。そのため、スイッチング素子ＳＷ２の電流経路はオフされ、第２バンドギャップリファレンス回路ＢＧＲ２からの出力電圧ＶREF2がカットオフされる。

続いて、時間ΔＴ２が経過した時刻ｔ４の際、制御信号BGR_B_enの電圧レベルが“Ｌ”レベルにおいて、切り替え信号disableが立ち上がり電圧レベルが“Ｌ”レベルから“Ｈ”レベルとされる。そのため、スイッチング素子ＳＷ１の電流経路はオンされ、第１バンドギャップリファレンス回路ＢＧＲ１からの出力電圧ＶREF１が出力される。

ここで、上記データ書込み動作の際と同様に、切り替えタイミングにおいて、切り替え回路４２は、切り替え信号enable, disableのいずれもが“Ｌ”レベルとなる所定の時間ΔＴ２を設ける。そのため、時間ΔＴ２の間は、電源回路４１中の２つの増幅器amp1,amp2の両者を同時にオフすることで、増幅器amp1,amp2の出力が揺れることを防止することができる。

続いて、第１バンドギャップリファレンス回路ＢＧＲ１からの出力電圧ＶREF1を入力として、レギュレータ回路４３によりワード線電圧ＶＷＬおよびビット線電圧ＶＢＬが生成される。

続いて、制御回路２３は、ロウデコーダ１１、カラムデコーダ１２等を制御し、出力電圧ＶREF1により生成された上記ワード線電圧ＶＷＬおよびビット線電圧ＶＢＬによりベリファイ書込みを行う。

具体的には、選択メモリセルに対してセンスアンプ１６により所定のベリファイ電圧Ｖverifyを満たすか否かの読み出し（ベリファイ読み出し）を行う。そして、ベリファイ電圧Ｖverifyを満たさない場合、さらに選択メモリセルに対して、書込み（ベリファイ書込み）を行う。以後、選択メモリセルに対してベリファイ電圧Ｖverifyを満たすまで、上記ベリファイ読み出しおよびベリファイ書込みを繰り返し、選択メモリセルを目的のしきい値電圧まで書きこむものである。

ベリファイ書込み動作時のしきい値分布
上記のように、ベリファイ書込み時においては、第２出力電圧ＶREF2から、低温側において第２出力電圧ＶREF2よりも高い第１出力電圧ＶREF1（＞ＶREF2）による電源電圧に切り替えられ、ベリファイ書込みを行う。そのため、ベリファイ書込みの時において、書き込み時間の増大を防止でき、書込み時間を低減することができる。

この理由について、図１５を用いて説明する。図１５は４値モードにおけるメモリセルのしきい値分布を示す図であり、（ａ）は第２出力電圧ＶREF2によりベリファイ書込みを行った場合のしきい値分布であり、（ｂ）は第１出力電圧ＶREF1によりベリファイ書込みを行った場合のしきい値分布である。本例では、４値モードの場合に、“１１”状態（“Ｅ”：消去状態）から“００”状態（“Ｃ”：書込み状態）にデータ書込みを行う場合を一例に挙げて説明する。

まず、図１５（ａ）に示すように、第２出力電圧ＶREF2によりベリファイ書込みを行った場合について説明する。図示するように、この場合では、低温側で出力電圧が下がってしまうため、ベリファイ電圧Ｖverify１も出力電圧に伴って低減し、ベリファイ書込み後のしきい値電圧が低減し下側に寄ってしまう（“Ｃ”→“Ｃ´”）。ここで、読み出し電圧Ｖreadは、第１バンドギャップリファレンス回路ＢＧＲ１からの温度特性を持たない電源電圧から生成されるため、図１５（ａ）（ｂ）において、一定である。そのため、ベリファイ電圧Ｖverify１と読み出し電圧Ｖreadと間のマージン電圧ΔＶth１が低減し、データの誤読み出し、およびデータ読み出し遅延が発生する。

一方、本例のベリファイ書込み動作時では、図１５（ｂ）のように示すように、第１出力電圧ＶREF1（＞ＶREF2）により、ベリファイ書込みを行うことができる。そのため、低温側で出力電圧を増大できるため、ベリファイ電圧Ｖverify２も出力電圧に伴って増大でき、所定の“００”状態のしきい値に設定することができる（“Ｃ”）。その結果、ステップアップ回数を低減でき、書き込み時間の増大を防止することができる。さらには、ベリファイ電圧Ｖverify２と読み出し電圧Ｖreadと間のマージン電圧ΔＶth２を増大できるため、データの誤読み出しおよびデータ読み出し遅延を防止することができる。

このように、ベリファイ書込み時においては、低温側において第２出力電圧ＶREF2よりも高い第１出力電圧ＶREF1（＞ＶREF2）による電源電圧に、切り替えられ、ベリファイ書込みを行うことで、書き込み時間の増大を低減でき、マージン電圧を増大することができる。

ベリファイ書込み動作時からデータ書込み動作時への遷移時間
次に、図１６を用いて、ベリファイ書込み動作時からデータ書込み動作時の遷移時間について説明する。ここで、図中の実線６１は、本例に係るベリファイ書込み動作時からデータ書込み動作時への遷移時間である。一方、破線６２は、仮にバンドギャップリファレンス回路ＢＧＲが１つであって、抵抗比を切り替えた場合の遷移時間である。

図中の実線６１に示すように、時刻ｔ１の際に、第１出力電圧ＶREF1から生成されたワード線電圧（ＶＷＬ_verify）によるベリファイ書込み動作が終了する。
続いて、時間ΔＴch１の経過後、時刻ｔ２の際に、第２出力電圧ＶREF2から生成されたワード線電圧（ＶＷＬ_pgm）によるデータ書込み動作に遷移する。

一方、破線６２では、時間ΔＴch２（＞ΔＴch１）の経過後、時刻ｔ３の際に、ようやくワード線電圧（ＶＷＬ_pgm）によるデータ書込み動作に遷移する。ここで、本例の場合、回路の時定数を考えると、例えば、ΔＴch１は数百ns程度、ΔＴch２は数〜数十us程度である。そのため、本例の場合、オーダーを超えて、遷移時間を低減できる。

このように、本例によれば、バンドギャップリファレンス回路ＢＧＲが１つの場合に比べ、ベリファイ書込み動作時からデータ書込み動作時の遷移時間を低減できる点（ΔＴch１＜ΔＴch２）で、有利である。

それは、本例では、電源回路４１に２つのバンドギャップリファレンス回路ＢＧＲ１、ＢＧＲ２を備え、電源回路４１中の２つの増幅器amp1,amp2のいずれも駆動させた状態で、ベリファイ書込み動作時からデータ書込み動作時へ遷移することができるからである。

尚、本例では、ベリファイ書込み動作時からデータ書込み動作時の遷移時間について説明したが、反対の遷移の場合も同様である。即ち、データ書込み動作時からベリファイ書込み動作時への遷移についても同様に適用でき、同様の効果を得ることができる。

＜３．この実施形態に係る効果＞
上記のように、この実施形態に係る半導体記憶装置によれば、少なくとも下記（１）乃至（５）の効果が得られる。

（１）オーバープログラムを防止でき、書込み時間を低減できる。
上記のように、本例に係る半導体記憶装置は、複数のワード線ＷＬと複数のビット線ＢＬとの交差位置にマトリクス状に配置された複数のメモリセルＭＣを備えたメモリセルアレイ１０と、第１出力電圧ＶREF1を出力する第１バンドギャップリファレンス回路ＢＧＲ１と、低温側で第１出力電圧よりも低い温度特性を有する第２出力電圧ＶREF2（＜ＶREF1）を出力する第２バンドギャップリファレンス回路ＢＧＲ２とを備え、メモリセルＭＣのデータ書込み動作の際には第２出力電圧ＶREF2により電源電圧を生成する電源回路４１とを具備している。

ここで、第１，第２バンドギャップリファレンス回路ＢＧＲ１，ＢＧＲ２の出力電圧ＶREF1、ＶREF2の温度特性は、図１２のように示される。図示するように、第１バンドギャップリファレンス回路ＢＧＲ１の出力電圧ＶREF1は、温度により一定（const）である。一方、第２バンドギャップリファレンス回路ＢＧＲ２の第２出力電圧ＶREF2は、正の傾きαを有し、低温側で第１出力電圧ＶREF1よりも低い温度特性を有するものである。例えば、−４０℃程度では、第２出力電圧ＶREF2は、第１出力電圧ＶREF1よりもΔＶREF程度出力電圧が低い。同様に、室温程度（２０℃程度）においても、第２出力電圧ＶREF2は、第１出力電圧ＶREF1よりも出力電圧が低い。また、高温側のある温度（８５℃程度）において、出力電圧ＶREF1、ＶREF2は交差する。そのため、高温側においては、第２出力電圧ＶREF2は、第１出力電圧ＶREF1よりも高くなる。

上記のような構成によれば、データ書込み動作の際には、低温側で第１出力電圧ＶREF1よりも低い第２出力電圧ＶREF2（＜ＶREF1）による電源電圧により、選択メモリセルＭＣに印加するゲート電圧およびドレイン電圧を低減させた電圧関係で、データ書込みを行うことができる。そのため、低温側において、選択メモリセルＭＣのしきい値の変化が大きくなり、セルの書き込みが速くなった場合であっても、書き込みが早いセルの特性に合わせてデータ書込みを行うことができ、オーバープログラムを防止することができる。換言すると、データ書込みの際に、高温時に比較して低温時のメモリセルの書込み電圧を下げることで、しきい値変化をキャンセルするように、均一化することができるものである。

一方、ベリファイ書込み時においては、低温側において第２出力電圧ＶREF2よりも高い第１出力電圧ＶREF1（＞ＶREF2）による電源電圧に切り替えられる。

そのため、本例のベリファイ書込み動作時では、図１５（ｂ）に示すように、出力電圧を増大できるため、ベリファイ電圧Ｖverify２も出力電圧に伴って増大でき、所定の“００”状態のしきい値に設定することができる（“Ｃ”）。その結果、ベリファイ書込み時において、ステップアップ回数を低減でき、書き込み時間の増大を防止することができる。

このように、本例に係る半導体記憶装置によれば、オーバープログラムを防止でき、書込み時間を低減できる点で有利である。

（２）多値プログラム化に対して有利である。

上記のように、本例に係るベリファイ書込みでは、第２出力電圧ＶREF2よりも高い第１出力電圧ＶREF1（＞ＶREF2）による電源電圧に切り替えられて行われる。

そのため、図１５（ｂ）に示すように、ベリファイ電圧Ｖverify２と読み出し電圧Ｖreadと間のマージン電圧ΔＶth２を増大できる。

ここで、多値プログラムを行う際では、メモリセルのしきい値電圧が増えるため、しきい値分布を細かく制御する必要があるところ、本例では、マージン電圧ΔＶth２を増大できる。そのため、多値プログラム化に対して有利である。

（３）製造コストの低減に対して有利である。
単一のバンドギャップリファレンス回路ＢＧＲで、本例のようなデータ書込み動作からベリファイ書込み動作への切り替えで使用できる回路構成を実現しようとすると、電源電圧そのものが異なってしまう。そのため、ゲート電圧用／ドレイン電圧用レギュレータ回路ＲＧ_gate, ＲＧ_drainの抵抗分割（Ｒ４〜Ｒ６）設定をも変更しなくてはならず、制御が複雑になってしまう。

しかし、図１０に示すように、本例に係る第２バンドギャップリファレンス回路ＢＧＲ２の構成によれば、抵抗素子Ｒ1b、Ｒ2bの抵抗比を設定した上で、抵抗ＲＬの抵抗値を調節することで、低温側で出力電圧ＶREF1よりも低くなるような所望の温度特性の条件を満たす設定が可能である。

そのため、設計変更が容易である点で、製造コストの低減に対して有利である。

（４）信頼性の向上に対して有利である。
図１４に示すように、本例に係るデータ書込み動作およびベリファイ書込み動作の切り替えタイミングの際には、切り替え回路４２は、切り替え信号enable, disableのいずれもが“Ｌ”レベルとなる所定の時間ΔＴ１、ΔＴ２を設ける。そのため、時間ΔＴ１、ΔＴ２の間は、電源回路４１中の２つの増幅器amp1,amp2の両者を同時にオフすることで、増幅器amp1,amp2出力が揺れることを防止することができる点で、信頼性の向上に対して有利である。

（５）遷移時間の低減に対して有利である。

本例に係る電源回路４１は、２つのバンドギャップリファレンス回路ＢＧＲ１、ＢＧＲ２を備えている。さらに、電源回路４１中の２つの増幅器amp1,amp2のいずれも駆動させた状態で、ベリファイ書込み動作時からデータ書込み動作時へ遷移することができる。

そのため、図１６に示すように、バンドギャップリファレンス回路ＢＧＲが１つの場合（破線６２）に比べ、ベリファイ書込み動作時からデータ書込み動作時の遷移時間を低減できる点（ΔＴch１＜ΔＴch２）で、有利である。また、反対の遷移時間、即ち、データ書込み動作時からベリファイ書込み動作時への遷移についても同様に適用でき、同様の効果を得ることができる。

尚、以上の説明においては、ＮＯＲ型フラッシュメモリを半導体記憶装置の一例に挙げて説明したが、本発明はこれに限られるものではない。例えば、ＮＡＮＤ型フラッシュメモリ、ＭＲＡＭ（Magnetic Random Access Memory）、ＲｅＲＡＭ（抵抗メモリ）、ＰＲＡＭ（Phase change Random Access Memory）等のその他の半導体記憶装置においても同様に適用でき、同様の効果を得ることが可能である。

以上、発明の概要、および第１の実施形態を用いて本発明の説明を行ったが、この発明は上記発明の概要、実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記発明の概要、実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば、発明の概要、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

この発明の概要に係る半導体記憶装置を説明するためのブロック図。 図１中の第１，第２バンドギャップリファレンス回路の出力電圧の温度特性を示す図。 この発明の第１の実施形態に係る半導体記憶装置の全体構成例を示すブロック図。 第１の実施形態に係る半導体記憶装置が有するメモリセルアレイを示す等価回路図。 第１の実施形態に係る半導体記憶装置が有するメモリセルアレイの断面図。 第１の実施形態に係る半導体記憶装置が有する電源発生回路を示すブロック図。 第１の実施形態に係る半導体記憶装置が有する電源発生回路を示す等価回路図。 図７中の第１バンドギャップリファレンス回路を示す等価回路図。 図８中の第１バンドギャップリファレンス回路の温度特性を示す図。 図７中の第２バンドギャップリファレンス回路を示す等価回路図。 図１０中の第２バンドギャップリファレンス回路の温度特性を示す図。 第１の実施形態に係る第１，第２バンドギャップリファレンス回路の温度特性を示す図。 図７中の切り替え信号発生回路を示す等価回路図。 第１の実施形態に係る半導体記憶装置の書込み動作の切り替えを説明するためのタイミングチャート図。 第１の実施形態に係る半導体記憶装置のベリファイ書込みを説明するためのしきい値分布図。 第１の実施形態に係る半導体記憶装置の遷移時間を説明するためのタイミングチャート図。

符号の説明

４１…電源回路、ＢＧＲ１…第１バンドギャップリファレンス回路、ＢＧＲ２…第２バンドギャップリファレンス回路、ＶREF1…第１出力電圧、ＶREF2…第２出力電圧、BGR_B_en…制御信号、４２…切り替え回路、４３…レギュレータ回路。

Claims (5)

1. 複数のワード線と複数のビット線との交差位置にマトリクス状に配置された複数のメモリセルを備えたメモリセルアレイと、
   第１出力電圧を出力する第１バンドギャップリファレンス回路と、低温側で前記第１出力電圧よりも低い温度特性を有する第２出力電圧を出力する第２バンドギャップリファレンス回路とを備え、前記メモリセルのデータ書込み動作の際には前記第２出力電圧により電源電圧を生成する電源回路とを具備すること
   を特徴とする半導体記憶装置。
2. 制御信号を出力する制御回路と、
   入力が前記電源回路の出力に接続され、データ書込み動作の際、前記制御信号に従い、前記第１出力電圧から前記第２出力電圧に切り替えて出力し、ベリファイ書込み動作の際、前記制御信号に従い、前記第２出力電圧から前記第１出力電圧に切り替えて出力する切り替え回路とを更に具備すること
   を特徴とする請求項１に記載の半導体記憶装置。
3. 入力が前記切り替え回路の出力電圧に接続され、入力電圧を標準化したワード線電圧およびビット線電圧を出力するレギュレータ回路を更に具備すること
   を特徴とする請求項２に記載の半導体記憶装置。
4. 前記切り替え回路は、
   内部電源電圧が与えられ、前記制御回路からの制御信号に従い、第１，第２切り替え信号を出力する切り替え信号発生回路と、
   制御端子が前記第１切り替え信号に接続され、電流経路の一端が前記第１バンドギャップリファレンス回路の出力に電気的に接続され、電流経路の他端が前記レギュレータ回路の入力に接続される第１スイッチング素子と、
   制御端子が前記第２切り替え信号に接続され、電流経路の一端が前記第２バンドギャップリファレンス回路の出力に電気的に接続され、電流経路の他端が前記レギュレータ回路の入力に接続される第２スイッチング素子とを備えること
   を特徴とする請求項３に記載の半導体記憶装置。
5. 前記第１出力電圧は、温度特性がなく一定であり、
   前記第２出力電圧の温度特性は、正の傾きを有すること
   を特徴とする請求項１乃至４のいずれか１項に記載の半導体記憶装置。

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