JP2002170391A - 不揮発性メモリの基準電圧発生回路 - Google Patents
不揮発性メモリの基準電圧発生回路Info
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
-
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/12—Programming voltage switching circuits
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Abstract
(57)【要約】
【課題】 レベル補正用レギュレータ回路と１つのバン
ドギャップ回路によってレイアウト面積を小さくしなが
ら、各モードに応じた温度特性が実現できる不揮発性メ
モリの基準電圧発生回路を提供する。 【解決手段】 基準電圧発生回路１００は、バンドギャ
ップ回路１１０とレベル補正用レギュレータ回路１２０
からなり、バンドギャップ回路１００は、抵抗２５，２
７，２８の抵抗値の設定により書き込み／消去モードお
よびベリファイ／読み出しモードのそれぞれに応じた温
度特性の出力電圧ＲＥＦ１，ＲＥＦ２を生成し、その１
つをトランスファーゲート３０，３１で選択してＲＥＦ
とする。レベル補正用レギュレータ回路１２０は、出力
ＲＥＦに基づいてモード毎に要求されるレベルの出力電
圧ＯＵＴ（基準電圧）を生成する。
ドギャップ回路によってレイアウト面積を小さくしなが
ら、各モードに応じた温度特性が実現できる不揮発性メ
モリの基準電圧発生回路を提供する。 【解決手段】 基準電圧発生回路１００は、バンドギャ
ップ回路１１０とレベル補正用レギュレータ回路１２０
からなり、バンドギャップ回路１００は、抵抗２５，２
７，２８の抵抗値の設定により書き込み／消去モードお
よびベリファイ／読み出しモードのそれぞれに応じた温
度特性の出力電圧ＲＥＦ１，ＲＥＦ２を生成し、その１
つをトランスファーゲート３０，３１で選択してＲＥＦ
とする。レベル補正用レギュレータ回路１２０は、出力
ＲＥＦに基づいてモード毎に要求されるレベルの出力電
圧ＯＵＴ（基準電圧）を生成する。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性メモリの
基準電圧発生回路に関し、特に、書込み、消去、ベリフ
ァイ（verify）の各電圧を生成するに際し、１つのバン
ドギャップ回路によって各動作モード（書き込み／消
去、ベリファイ／リード）に応じた温度特性を得ること
のできる不揮発性メモリの基準電圧発生回路に関する。
基準電圧発生回路に関し、特に、書込み、消去、ベリフ
ァイ（verify）の各電圧を生成するに際し、１つのバン
ドギャップ回路によって各動作モード（書き込み／消
去、ベリファイ／リード）に応じた温度特性を得ること
のできる不揮発性メモリの基準電圧発生回路に関する。
【０００２】
【従来の技術】不揮発性半導体メモリにおいては、消去
または書き込みの後、消去または書き込みが正しく行わ
れたか否かを確認するために、書き込みベリファイまた
は消去ベリファイを行い、これに対して読み出し動作を
行うことが行われている。そのため、不揮発性半導体メ
モリの内部で、消去ベリファイ時（または書き込みベリ
ファイ時）および読み出し時にメモリセルのゲート電圧
として用いられる消去ベリファイ電圧（または書き込み
ベリファイ電圧）および読み出し電圧を基準電圧発生回
路により生成している。上記の消去ベリファイ電圧、書
き込みベリファイ電圧、及び読み出し電圧を切替えるこ
とにより、各ワード線には、選択的に電圧が出力され
る。
または書き込みの後、消去または書き込みが正しく行わ
れたか否かを確認するために、書き込みベリファイまた
は消去ベリファイを行い、これに対して読み出し動作を
行うことが行われている。そのため、不揮発性半導体メ
モリの内部で、消去ベリファイ時（または書き込みベリ
ファイ時）および読み出し時にメモリセルのゲート電圧
として用いられる消去ベリファイ電圧（または書き込み
ベリファイ電圧）および読み出し電圧を基準電圧発生回
路により生成している。上記の消去ベリファイ電圧、書
き込みベリファイ電圧、及び読み出し電圧を切替えるこ
とにより、各ワード線には、選択的に電圧が出力され
る。
【０００３】図５は、従来の不揮発性メモリの基準電圧
発生回路の具体例を示す。基準電圧発生回路５００は、
出力電圧ＲＥＦを発生するバンドギャップ（ＢＧＲ）回
路５１０と、このバンドギャップ回路５１０に接続され
る書込用レギュレータ回路５２０より構成されている。
書込用レギュレータ回路５２０は、バンドギャップ回路
５１０の出力電圧ＲＥＦを入力とし、このＲＥＦに基づ
いて出力電圧ＯＵＴを生成する。バンドギャップ回路５
１０は、Ｐ型トランジスタ１，４，６、Ｎ型トランジス
タ２，５、抵抗３，７、及びダイオード８を備えて構成
されている。
発生回路の具体例を示す。基準電圧発生回路５００は、
出力電圧ＲＥＦを発生するバンドギャップ（ＢＧＲ）回
路５１０と、このバンドギャップ回路５１０に接続され
る書込用レギュレータ回路５２０より構成されている。
書込用レギュレータ回路５２０は、バンドギャップ回路
５１０の出力電圧ＲＥＦを入力とし、このＲＥＦに基づ
いて出力電圧ＯＵＴを生成する。バンドギャップ回路５
１０は、Ｐ型トランジスタ１，４，６、Ｎ型トランジス
タ２，５、抵抗３，７、及びダイオード８を備えて構成
されている。
【０００４】Ｐ型トランジスタ１，４，６の各ソース
は、共に電源ラインに接続されている。Ｐ型トランジス
タ１のゲートとドレインは共通接続され、この部分はＮ
型トランジスタ２のドレインに接続されている。Ｐ型ト
ランジスタ４は、ゲートがＰ型トランジスタ１のドレイ
ンに接続され、更にドレインはＮ型トランジスタ５のド
レインに接続されている。Ｐ型トランジスタ６は、ゲー
トがＰ型トランジスタ１のドレインに接続されている。
Ｐ型トランジスタ６のドレインからは、抵抗３の抵抗値
に反比例した定電流が出力される。Ｐ型トランジスタ
１，４，６は、これらのゲートが並列接続された状態で
Ｎ型トランジスタ２のドレインに接続されている。Ｎ型
トランジスタ２のソースは抵抗３を介して接地され、ゲ
ートはＮ型トランジスタ５のゲートに接続されている。
Ｎ型トランジスタ５のソースは接地され、Ｎ型トランジ
スタ５のドレインとゲートは、共にＰ型トランジスタ６
のソースに接続されている。Ｐ型トランジスタ６のドレ
インと接地間には、抵抗７とダイオード８を直列接続し
た回路が挿入されている。抵抗７の高電位側からは、バ
ンドギャップ回路５１０の出力として、出力電圧ＲＥＦ
が出力される。
は、共に電源ラインに接続されている。Ｐ型トランジス
タ１のゲートとドレインは共通接続され、この部分はＮ
型トランジスタ２のドレインに接続されている。Ｐ型ト
ランジスタ４は、ゲートがＰ型トランジスタ１のドレイ
ンに接続され、更にドレインはＮ型トランジスタ５のド
レインに接続されている。Ｐ型トランジスタ６は、ゲー
トがＰ型トランジスタ１のドレインに接続されている。
Ｐ型トランジスタ６のドレインからは、抵抗３の抵抗値
に反比例した定電流が出力される。Ｐ型トランジスタ
１，４，６は、これらのゲートが並列接続された状態で
Ｎ型トランジスタ２のドレインに接続されている。Ｎ型
トランジスタ２のソースは抵抗３を介して接地され、ゲ
ートはＮ型トランジスタ５のゲートに接続されている。
Ｎ型トランジスタ５のソースは接地され、Ｎ型トランジ
スタ５のドレインとゲートは、共にＰ型トランジスタ６
のソースに接続されている。Ｐ型トランジスタ６のドレ
インと接地間には、抵抗７とダイオード８を直列接続し
た回路が挿入されている。抵抗７の高電位側からは、バ
ンドギャップ回路５１０の出力として、出力電圧ＲＥＦ
が出力される。
【０００５】バンドギャップ回路５１０において、抵抗
７とダイオード８からなる直列回路に供給される定電流
は、抵抗３の抵抗値に反比例する。そのため、抵抗７に
は、抵抗３の抵抗値に応じた降下電圧、すなわち、抵抗
７の抵抗値Ｒ７と抵抗３の抵抗値Ｒ３の抵抗値の比（＝
抵抗Ｒ７／抵抗Ｒ３）で設定された電圧降下ＶＲが発生
し、この電圧降下ＶＲとダイオード８の順方向電圧ＶＦ
の和（＝ＶＲ＋ＶＦ）が、出力電圧ＲＥＦとして出力さ
れる。また、この出力電圧ＲＥＦの温度依存性δ（ＲＥ
Ｆ）／δＴは、抵抗７，３の抵抗値Ｒ７，Ｒ３と、トラ
ンジスタ１，２，４，５，６の各〔チャネル幅／長＝Ｗ
／Ｌ〕比と、ダイオード８の順方向電圧ＶＦにより、次
式で表される。
７とダイオード８からなる直列回路に供給される定電流
は、抵抗３の抵抗値に反比例する。そのため、抵抗７に
は、抵抗３の抵抗値に応じた降下電圧、すなわち、抵抗
７の抵抗値Ｒ７と抵抗３の抵抗値Ｒ３の抵抗値の比（＝
抵抗Ｒ７／抵抗Ｒ３）で設定された電圧降下ＶＲが発生
し、この電圧降下ＶＲとダイオード８の順方向電圧ＶＦ
の和（＝ＶＲ＋ＶＦ）が、出力電圧ＲＥＦとして出力さ
れる。また、この出力電圧ＲＥＦの温度依存性δ（ＲＥ
Ｆ）／δＴは、抵抗７，３の抵抗値Ｒ７，Ｒ３と、トラ
ンジスタ１，２，４，５，６の各〔チャネル幅／長＝Ｗ
／Ｌ〕比と、ダイオード８の順方向電圧ＶＦにより、次
式で表される。
【０００６】 δ（ＲＥＦ３）／δＴ＝（ｋ／ｑ）×ｌｎ［｛（Ｗ４／Ｌ４） ×（Ｗ２／Ｌ２）｝／｛（Ｗ１／Ｌ１）×（Ｗ５／Ｌ５）｝］ ×｛（Ｗ６／Ｌ６）／（Ｗ１／Ｌ１）｝×（Ｒ７／Ｒ３） ＋（δ（ＶＦ）／δＴ） ・・・（１） （ただし、ｋはボルツマン定数で１．３８×ｅ-23 〔Ｊ
／Ｋ〕、ｑは電子単体が持つ電荷量（素電荷）で１．６
×ｅ-19 〔Ｃ〕、Ｔは絶対温度、Ｗ１，Ｗ２，Ｗ４，Ｗ
５，Ｗ６はトランジスタ１〜６の各チャネル幅、Ｌ１，
Ｌ２，Ｌ４，Ｌ５，Ｌ６はトランジスタ１〜６の各チャ
ネル長さ、ｋ／ｑは定数である）この式（１）は、ダイ
オード８の順方向電圧ＶＦの温度依存性δ（ＶＦ）／δ
Ｔが、通常は負の値を持ち、出力電圧ＲＥＦの温度依存
性δ（ＲＥＦ）／δＴが抵抗７，３の抵抗値比Ｒ７／Ｒ
３により設定可能であることがわかる。すなわち、ＲＥ
Ｆレベルに温度依存性を持たせるには、抵抗値比Ｒ７／
Ｒ３を設定するのみでよい。
／Ｋ〕、ｑは電子単体が持つ電荷量（素電荷）で１．６
×ｅ-19 〔Ｃ〕、Ｔは絶対温度、Ｗ１，Ｗ２，Ｗ４，Ｗ
５，Ｗ６はトランジスタ１〜６の各チャネル幅、Ｌ１，
Ｌ２，Ｌ４，Ｌ５，Ｌ６はトランジスタ１〜６の各チャ
ネル長さ、ｋ／ｑは定数である）この式（１）は、ダイ
オード８の順方向電圧ＶＦの温度依存性δ（ＶＦ）／δ
Ｔが、通常は負の値を持ち、出力電圧ＲＥＦの温度依存
性δ（ＲＥＦ）／δＴが抵抗７，３の抵抗値比Ｒ７／Ｒ
３により設定可能であることがわかる。すなわち、ＲＥ
Ｆレベルに温度依存性を持たせるには、抵抗値比Ｒ７／
Ｒ３を設定するのみでよい。
【０００７】また、書込用レギュレータ回路５２０は、
差動増幅器９、Ｐ型トランジスタ１０、および抵抗１１
を備えて構成されている。差動増幅器９の（−）入力端
子には、バンドギャップ回路５１０の出力電圧ＲＥＦが
入力され、（＋）入力端子には抵抗１１の分割端子（抵
抗Ｒ１０とＲ１１により分割）の電圧Ｓref が入力され
ている。差動増幅器９の出力端子にはＰ型トランジスタ
１０のゲートが接続され、ドレインと接地間には抵抗１
１が接続されている。Ｐ型トランジスタ１０のソース
は、電源ラインに接続されている。差動増幅器９は、
（−）および（＋）の入力端子に入力されたＲＥＦ値と
Ｓref 値を比較する。
差動増幅器９、Ｐ型トランジスタ１０、および抵抗１１
を備えて構成されている。差動増幅器９の（−）入力端
子には、バンドギャップ回路５１０の出力電圧ＲＥＦが
入力され、（＋）入力端子には抵抗１１の分割端子（抵
抗Ｒ１０とＲ１１により分割）の電圧Ｓref が入力され
ている。差動増幅器９の出力端子にはＰ型トランジスタ
１０のゲートが接続され、ドレインと接地間には抵抗１
１が接続されている。Ｐ型トランジスタ１０のソース
は、電源ラインに接続されている。差動増幅器９は、
（−）および（＋）の入力端子に入力されたＲＥＦ値と
Ｓref 値を比較する。
【０００８】書き込みモード時において、書き込み用レ
ギュレータ５２０のＯＵＴレベルは、抵抗１１の抵抗値
Ｒ１０，１１による分割比に基づいて、次式のように求
めらる。 ＯＵＴ＝｛（Ｒ１０＋Ｒ１１）／Ｒ１０｝×ＲＥＦ ・・・（２） また、バンドギャップ回路５１０から出力されるＲＥＦ
レベルは、上記のように温度依存性を持たないように設
定したため、書き込み用レギュレータ５２０のＯＵＴレ
ベルも温度依存性を持たない設定になる。
ギュレータ５２０のＯＵＴレベルは、抵抗１１の抵抗値
Ｒ１０，１１による分割比に基づいて、次式のように求
めらる。 ＯＵＴ＝｛（Ｒ１０＋Ｒ１１）／Ｒ１０｝×ＲＥＦ ・・・（２） また、バンドギャップ回路５１０から出力されるＲＥＦ
レベルは、上記のように温度依存性を持たないように設
定したため、書き込み用レギュレータ５２０のＯＵＴレ
ベルも温度依存性を持たない設定になる。
【０００９】ベリファイモードでは、書き込みを行った
後（消去後も含め）、書き込みが正しく行われたか否か
を判定するため、書き込み後に書き込みベリファイが行
われる。また、不揮発性メモリのメモリセルはＭＯＳ
（Metal Oxide SemiconductorTransistor) の一種であ
るため、通常、低温時のしきい値が高く、高温になるに
従って低くなる特性をもっている。したがって、書き込
み後、ベリファイを行う際、低温時にはベリファイレベ
ルが高く、高温になるにつれてベリファイレベルが低く
なるように設定すれば、メモリセルのしきい値の温度特
性に合致するため、ベリファイが有利に行われることに
なる。そこで、高温になるに従ってベリファイレベルが
低くなるような回路が求められる。このような温度特性
を持ったベリファイレベルを得るためには、基準電圧発
生回路を後述する図６の（ｂ）に示す構成にし、温度依
存性を持ったバンドギャップ回路で基準電圧を生成し、
ベリファイ用レギュレータ回路で必要なレベルを得るよ
うにすればよい。
後（消去後も含め）、書き込みが正しく行われたか否か
を判定するため、書き込み後に書き込みベリファイが行
われる。また、不揮発性メモリのメモリセルはＭＯＳ
（Metal Oxide SemiconductorTransistor) の一種であ
るため、通常、低温時のしきい値が高く、高温になるに
従って低くなる特性をもっている。したがって、書き込
み後、ベリファイを行う際、低温時にはベリファイレベ
ルが高く、高温になるにつれてベリファイレベルが低く
なるように設定すれば、メモリセルのしきい値の温度特
性に合致するため、ベリファイが有利に行われることに
なる。そこで、高温になるに従ってベリファイレベルが
低くなるような回路が求められる。このような温度特性
を持ったベリファイレベルを得るためには、基準電圧発
生回路を後述する図６の（ｂ）に示す構成にし、温度依
存性を持ったバンドギャップ回路で基準電圧を生成し、
ベリファイ用レギュレータ回路で必要なレベルを得るよ
うにすればよい。
【００１０】図６は、バンドギャップ回路と書き込み用
レギュレータ回路を備えた従来の基準電圧発生回路の書
き込み用およびベリファイ用の概略構成を示す。図６の
（ａ）は書き込み用の基準電圧発生回路６０１であり、
温度依存性無しのバンドギャップ（ＢＧＲ）回路６１１
と、このバンドギャップ回路６１１に接続された書き込
み用レギュレータ回路６１２を備えて構成され、レギュ
レータ回路６１２からは書き込み用の基準電圧が出力さ
れる。この書き込み用基準電圧は、バンドギャップ回路
６１１が温度依存性を持たないことから、温度依存性無
しになっている。また、図６の（ｂ）はベリファイ用の
基準電圧発生回路６０２であり、温度依存性有りのバン
ドギャップ（ＢＧＲ）回路６１１と、このバンドギャッ
プ回路６２１に接続されたベリファイ用レギュレータ回
路６２２を備えて構成され、レギュレータ回路６２２か
らはベリファイ用の基準電圧が出力される。バンドギャ
ップ回路６２１は、その出力レベルが温度依存性を持つ
ように設定（温度が高くなるに従い、出力レベルが低く
なる）されるため、ベリファイ用レギュレータ６２２の
入力（バンドギャップ回路の出力）が温度に対して変動
し、ベリファイ用レギュレータ回路６２２の出力レベル
も変動することになる。
レギュレータ回路を備えた従来の基準電圧発生回路の書
き込み用およびベリファイ用の概略構成を示す。図６の
（ａ）は書き込み用の基準電圧発生回路６０１であり、
温度依存性無しのバンドギャップ（ＢＧＲ）回路６１１
と、このバンドギャップ回路６１１に接続された書き込
み用レギュレータ回路６１２を備えて構成され、レギュ
レータ回路６１２からは書き込み用の基準電圧が出力さ
れる。この書き込み用基準電圧は、バンドギャップ回路
６１１が温度依存性を持たないことから、温度依存性無
しになっている。また、図６の（ｂ）はベリファイ用の
基準電圧発生回路６０２であり、温度依存性有りのバン
ドギャップ（ＢＧＲ）回路６１１と、このバンドギャッ
プ回路６２１に接続されたベリファイ用レギュレータ回
路６２２を備えて構成され、レギュレータ回路６２２か
らはベリファイ用の基準電圧が出力される。バンドギャ
ップ回路６２１は、その出力レベルが温度依存性を持つ
ように設定（温度が高くなるに従い、出力レベルが低く
なる）されるため、ベリファイ用レギュレータ６２２の
入力（バンドギャップ回路の出力）が温度に対して変動
し、ベリファイ用レギュレータ回路６２２の出力レベル
も変動することになる。
【００１１】図７は、図６の（ａ）の書き込み用レギュ
レータ回路６１２の出力レベルと温度の関係を示す。上
記したように、バンドギャップ回路６１１に温度依存性
が無いことから、に示すように、温度変化に関わらず出
力電圧は一定値を示している（図７）。バンドギャップ
回路６１１に温度依存性が無いことから、書き込み用レ
ギュレータ回路６２２の出力レベルも温度変化と無関係
に一定となる。したがって、不揮発性メモリ（メモリセ
ル）がどの様な温度環境下にあっても、一定レベルの電
圧をドレインおよびゲートに与えることが可能になり、
温度に関係なく書き込みが行えるようになる。
レータ回路６１２の出力レベルと温度の関係を示す。上
記したように、バンドギャップ回路６１１に温度依存性
が無いことから、に示すように、温度変化に関わらず出
力電圧は一定値を示している（図７）。バンドギャップ
回路６１１に温度依存性が無いことから、書き込み用レ
ギュレータ回路６２２の出力レベルも温度変化と無関係
に一定となる。したがって、不揮発性メモリ（メモリセ
ル）がどの様な温度環境下にあっても、一定レベルの電
圧をドレインおよびゲートに与えることが可能になり、
温度に関係なく書き込みが行えるようになる。
【００１２】図８は、図６の（ｂ）のベリファイ用レギ
ュレータ回路６２２の出力レベルと温度の関係を示す。
図８から明らかなように、バンドギャップ回路６２１の
出力レベルが温度依存性を持つように設定されているた
め、ベリファイ用レギュレータ回路６２２の出力レベル
は、温度に応じて変化（温度が高くなるに従い、出力レ
ベルが低くなる）する。このように、メモリセルのしき
い値の温度特性に応じたベリファイレベルが得られるた
め、書き込み後のベリファイにおいて有利な条件を作れ
ることになる。
ュレータ回路６２２の出力レベルと温度の関係を示す。
図８から明らかなように、バンドギャップ回路６２１の
出力レベルが温度依存性を持つように設定されているた
め、ベリファイ用レギュレータ回路６２２の出力レベル
は、温度に応じて変化（温度が高くなるに従い、出力レ
ベルが低くなる）する。このように、メモリセルのしき
い値の温度特性に応じたベリファイレベルが得られるた
め、書き込み後のベリファイにおいて有利な条件を作れ
ることになる。
【００１３】なお、図６において、書き込み用のバンド
ギャップ回路６１１とベリファイ用のバンドギャップ回
路６２１は同一回路構成であり、書き込み用レギュレー
タ回路６１２とベリファイ用レギュレータ回路６２２も
同一回路構成である。ただし、ベリファイ用レギュレー
タ回路６２２の出力レベルをメモリセルのしきい値の温
度特性に応じたレベルと同じ変動にするため、次のよう
な対策がとられる。ベリファイ用バンドギャップ回路６
２１のＲＥＦの温度依存性δ（ＲＥＦ）／δＴは、抵抗
７，抵抗３の抵抗値Ｒ７，Ｒ３と、トランジスタ１，
２，４〜６のチャネル〔幅／長＝Ｗ／Ｌ〕比と、ダイオ
ード８の順方向電圧ＶＦとにより、次式で表される。
ギャップ回路６１１とベリファイ用のバンドギャップ回
路６２１は同一回路構成であり、書き込み用レギュレー
タ回路６１２とベリファイ用レギュレータ回路６２２も
同一回路構成である。ただし、ベリファイ用レギュレー
タ回路６２２の出力レベルをメモリセルのしきい値の温
度特性に応じたレベルと同じ変動にするため、次のよう
な対策がとられる。ベリファイ用バンドギャップ回路６
２１のＲＥＦの温度依存性δ（ＲＥＦ）／δＴは、抵抗
７，抵抗３の抵抗値Ｒ７，Ｒ３と、トランジスタ１，
２，４〜６のチャネル〔幅／長＝Ｗ／Ｌ〕比と、ダイオ
ード８の順方向電圧ＶＦとにより、次式で表される。
【００１４】 δ（ＲＥＦ）／δＴ＝（ｋ／ｑ）×ｌｎ〔｛（Ｗ４／Ｌ４） ×（Ｗ２／Ｌ２）｝／｛（Ｗ１／Ｌ１）×（Ｗ５／Ｌ５）｝］ ×｛（Ｗ６／Ｌ６）×（Ｗ１／Ｌ１）｝×（Ｒ７／Ｒ３） ＋δ（ＶＦ）／δＴ ・・・・・（３） 式（３）は、ダイオード８の順方向電圧ＶＦの温度依存
性δ（ＶＦ）／δＴは、通常は負の値を持ち、ＲＥＦの
温度依存性δ（ＲＥＦ）／δＴは、図５の抵抗７と３の
抵抗値比（Ｒ７／Ｒ３）により設定可能であることを示
している。すなわち、抵抗７と３の抵抗値の設定によ
り、低温では高く、高温では低くなるような温度依存性
をＲＥＦレベルに持たせることができる。
性δ（ＶＦ）／δＴは、通常は負の値を持ち、ＲＥＦの
温度依存性δ（ＲＥＦ）／δＴは、図５の抵抗７と３の
抵抗値比（Ｒ７／Ｒ３）により設定可能であることを示
している。すなわち、抵抗７と３の抵抗値の設定によ
り、低温では高く、高温では低くなるような温度依存性
をＲＥＦレベルに持たせることができる。
【００１５】図５において、書き込みモード時における
書き込み用レギュレータ５２０の出力（ＯＵＴ）レベル
は、抵抗１１を抵抗値Ｒ１０とＲ１１で分割することに
よって、 ＯＵＴ＝｛（Ｒ１０＋Ｒ１１）／Ｒ１０｝×ＲＥＦ ・・・（４） で決まり、抵抗１１の抵抗値Ｒ１０と抵抗値１１により
ベリファイに必要なレベルを得ることができる。また、
ＲＥＦレベルは、温度依存性が低温では高く、高温では
低くなるようにしたため、ベリファイ用レギュレータの
出力（ＯＵＴ）レベルの温度依存性も、低温では高く、
高温では低くなる。以上より明らかなように、書き込み
及びベリファイにおいて、温度依存性が異なる書き込み
レベルとベリファイレベルを得るためには、書き込み用
バンドギャップ回路とベリファイ用バンドギャップ回路
の２つのバンドギャップ回路を持つ必要がある。なお、
式（３）を満たす従来技術として、特開平１１−１５４
３９７号公報があり、メモリセルの閾値電圧と同等の温
度依存性をもち、低温では高い出力レベル、高温では低
い出力レベルを設定できるようにし、低温においてメモ
リセルの読み出しスピードが遅くなるのを改善してい
る。
書き込み用レギュレータ５２０の出力（ＯＵＴ）レベル
は、抵抗１１を抵抗値Ｒ１０とＲ１１で分割することに
よって、 ＯＵＴ＝｛（Ｒ１０＋Ｒ１１）／Ｒ１０｝×ＲＥＦ ・・・（４） で決まり、抵抗１１の抵抗値Ｒ１０と抵抗値１１により
ベリファイに必要なレベルを得ることができる。また、
ＲＥＦレベルは、温度依存性が低温では高く、高温では
低くなるようにしたため、ベリファイ用レギュレータの
出力（ＯＵＴ）レベルの温度依存性も、低温では高く、
高温では低くなる。以上より明らかなように、書き込み
及びベリファイにおいて、温度依存性が異なる書き込み
レベルとベリファイレベルを得るためには、書き込み用
バンドギャップ回路とベリファイ用バンドギャップ回路
の２つのバンドギャップ回路を持つ必要がある。なお、
式（３）を満たす従来技術として、特開平１１−１５４
３９７号公報があり、メモリセルの閾値電圧と同等の温
度依存性をもち、低温では高い出力レベル、高温では低
い出力レベルを設定できるようにし、低温においてメモ
リセルの読み出しスピードが遅くなるのを改善してい
る。
【００１６】
【発明が解決しようとする課題】しかし、従来の不揮発
性メモリの基準電圧発生回路によると、以下の問題があ
る。 （１）バンドギャップ回路はアナログ構成であり、精度
向上のために小さなＭＯＳトランジスタを多数組み合わ
せ、半導体ウエハ内におけるＭＯＳトランジスタのしき
い値のばらつきの影響を抑えている。このため、１つの
バンドギャップ回路のレイアウト面積が大きくなってい
る。近年、ＩＣ（集積回路）のコスト削減のため、レイ
アウト面積を優先にした開発が多くなってきており、レ
イアウト面積が大きくなるバンドギャップ回路はネック
になっている。 （２）書き込み時（消去時）には、メモリセルのドレイ
ン電圧およびゲート電圧に温度依存性が無く常に一定レ
ベルとなって、書き込み特性が温度に依存しないように
し、書き込み後（消去後）には、メモリセルのしきい値
の温度特性に応じたベリファイレベルが得られ、ベリフ
ァイにおけるマージンの確保が得られるようにするため
には、書き込み（消去）用とベリファイ用の２つのバン
ドギャップ回路を設けねばならないが、これによりレイ
アウト面積は更に増加する。この問題は、特開平１１−
１５４３９７号公報においても同様に生じる。
性メモリの基準電圧発生回路によると、以下の問題があ
る。 （１）バンドギャップ回路はアナログ構成であり、精度
向上のために小さなＭＯＳトランジスタを多数組み合わ
せ、半導体ウエハ内におけるＭＯＳトランジスタのしき
い値のばらつきの影響を抑えている。このため、１つの
バンドギャップ回路のレイアウト面積が大きくなってい
る。近年、ＩＣ（集積回路）のコスト削減のため、レイ
アウト面積を優先にした開発が多くなってきており、レ
イアウト面積が大きくなるバンドギャップ回路はネック
になっている。 （２）書き込み時（消去時）には、メモリセルのドレイ
ン電圧およびゲート電圧に温度依存性が無く常に一定レ
ベルとなって、書き込み特性が温度に依存しないように
し、書き込み後（消去後）には、メモリセルのしきい値
の温度特性に応じたベリファイレベルが得られ、ベリフ
ァイにおけるマージンの確保が得られるようにするため
には、書き込み（消去）用とベリファイ用の２つのバン
ドギャップ回路を設けねばならないが、これによりレイ
アウト面積は更に増加する。この問題は、特開平１１−
１５４３９７号公報においても同様に生じる。
【００１７】本発明の目的は、レベル補正用レギュレー
タ回路と１つのバンドギャップ回路によってレイアウト
面積を小さくしながら、各モードに応じた温度特性が実
現できる不揮発性メモリの基準電圧発生回路を提供する
ことにある。
タ回路と１つのバンドギャップ回路によってレイアウト
面積を小さくしながら、各モードに応じた温度特性が実
現できる不揮発性メモリの基準電圧発生回路を提供する
ことにある。
【００１８】
【課題を解決するための手段】本発明は、上記の目的を
達成するため、不揮発性メモリの書き込み／消去モード
およびベリファイ／読み出しモードに応じて書き込み電
圧または消去電圧のほか、ベリファイ電圧を設定してメ
モリセルのゲートに印加するための基準電圧発生回路に
おいて、前記モードのそれぞれに応じた温度特性の出力
電圧を生成すると共に、前記モード毎に前記温度特性を
切り替えるバンドギャップ回路と、前記バンドギャップ
回路の出力電圧に基づいて前記モード毎の基準電圧を生
成するレベル補正用レギュレータ回路を備えることを特
徴とする不揮発性メモリの基準電圧発生回路を提供す
る。
達成するため、不揮発性メモリの書き込み／消去モード
およびベリファイ／読み出しモードに応じて書き込み電
圧または消去電圧のほか、ベリファイ電圧を設定してメ
モリセルのゲートに印加するための基準電圧発生回路に
おいて、前記モードのそれぞれに応じた温度特性の出力
電圧を生成すると共に、前記モード毎に前記温度特性を
切り替えるバンドギャップ回路と、前記バンドギャップ
回路の出力電圧に基づいて前記モード毎の基準電圧を生
成するレベル補正用レギュレータ回路を備えることを特
徴とする不揮発性メモリの基準電圧発生回路を提供す
る。
【００１９】この構成によれば、バンドギャップ回路
は、書き込み／消去モードおよびベリファイ／読み出し
モードのそれぞれに対応した温度−出力電圧特性の出力
電圧が生成され、その１つが前記モードに応じて選択し
て出力される。選択された出力電圧は、レベル補正用レ
ギュレータ回路によってモード毎に出力レベルを補正
し、これを基準電圧とする。したがって、書き込み／消
去モードおよびベリファイ／読み出しモードの各基準電
圧を１つのバンドギャップ回路と１つのレベル補正用レ
ギュレータ回路により生成することができるため、レイ
アウト面積を小さくしながら、各モードに応じた温度特
性が実現できる。
は、書き込み／消去モードおよびベリファイ／読み出し
モードのそれぞれに対応した温度−出力電圧特性の出力
電圧が生成され、その１つが前記モードに応じて選択し
て出力される。選択された出力電圧は、レベル補正用レ
ギュレータ回路によってモード毎に出力レベルを補正
し、これを基準電圧とする。したがって、書き込み／消
去モードおよびベリファイ／読み出しモードの各基準電
圧を１つのバンドギャップ回路と１つのレベル補正用レ
ギュレータ回路により生成することができるため、レイ
アウト面積を小さくしながら、各モードに応じた温度特
性が実現できる。
【００２０】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を基に説明する。 〔第１の実施の形態〕図１は、本発明の不揮発性メモリ
の基準電圧発生回路を示す。本発明の基準電圧発生回路
１００は、バンドギャップ（ＢＧＲ）回路１１０と、こ
のバンドギャップ回路１１０に接続されるレベル補正用
レギュレータ回路１２０より構成されている。バンドギ
ャップ回路１１０から出力される出力電圧ＲＥＦのレベ
ルは、モード（書き込みモード、ベリファイモード）毎
に異なるため、レベル補正用レギュレータ回路１２０に
よってレギュレートを行う。例えば、温度２５℃にて、
各モード毎でも同一レベルが得られるように、レベル補
正用レギュレータ回路１２０の抵抗３５のＳref を取り
出すための抵抗比をトランスファーゲート３６，３７で
モード毎に変更し、出力レベルの調整を行って出力電圧
ＯＵＴ（基準電圧）を生成している。
て図面を基に説明する。 〔第１の実施の形態〕図１は、本発明の不揮発性メモリ
の基準電圧発生回路を示す。本発明の基準電圧発生回路
１００は、バンドギャップ（ＢＧＲ）回路１１０と、こ
のバンドギャップ回路１１０に接続されるレベル補正用
レギュレータ回路１２０より構成されている。バンドギ
ャップ回路１１０から出力される出力電圧ＲＥＦのレベ
ルは、モード（書き込みモード、ベリファイモード）毎
に異なるため、レベル補正用レギュレータ回路１２０に
よってレギュレートを行う。例えば、温度２５℃にて、
各モード毎でも同一レベルが得られるように、レベル補
正用レギュレータ回路１２０の抵抗３５のＳref を取り
出すための抵抗比をトランスファーゲート３６，３７で
モード毎に変更し、出力レベルの調整を行って出力電圧
ＯＵＴ（基準電圧）を生成している。
【００２１】バンドギャップ回路１１０において、Ｐ型
トランジスタ２１，２２，２３の各ソースは、共に電源
ライン３２に接続されている。Ｐ型トランジスタ２１
は、そのゲートとドレインが共通接続され、この部分は
Ｎ型トランジスタ２４のドレインに接続されている。Ｐ
型トランジスタ２２は、Ｐ型トランジスタ２１のドレイ
ンにゲートが接続され、そのドレインはＮ型トランジス
タ２５のドレインに接続されている。さらに、Ｐ型トラ
ンジスタ２３は、ゲートがＰ型トランジスタ２１のドレ
インに接続され、ドレインから抵抗２５の抵抗値に反比
例した定電流を出力する。Ｐ型トランジスタ２１，２
２，２３は、ゲートが並列接続され、Ｎ型トランジスタ
２４のドレインに接続されている。Ｎ型トランジスタ２
４のソースは抵抗２５を介して接地され、ゲートはＮ型
トランジスタ２６のゲートに接続されている。Ｎ型トラ
ンジスタ２６のソースは接地され、ドレインとゲートは
直に接続されている。Ｐ型トランジスタ２３のドレイン
と接地間には、抵抗２７，２８とダイオード２９を直列
にした回路が接続されている。抵抗２７の高電位側（Ｒ
ＥＦ１）と出力端子４２の間にはスイッチとなるトラン
スファーゲート３０が接続され、ＷＲＩＴＥ端子４０の
印加電圧に応じてオン／オフする。さらに、抵抗２７，
２８の接続点（ＲＥＦ２）と出力端子４２の間にはトラ
ンスファーゲート３１が接続され、ベリファイ端子４１
の印加電圧に応じてオン／オフする。出力端子４２から
は、出力電圧ＲＥＦが出力される。トランジスタ２１，
１１，２３の基板電極はそれぞれのドレインに接続さ
れ、トランジスタ２４の基板電極は接地され、トランジ
スタ２６の基板電極はソースに接続されている。
トランジスタ２１，２２，２３の各ソースは、共に電源
ライン３２に接続されている。Ｐ型トランジスタ２１
は、そのゲートとドレインが共通接続され、この部分は
Ｎ型トランジスタ２４のドレインに接続されている。Ｐ
型トランジスタ２２は、Ｐ型トランジスタ２１のドレイ
ンにゲートが接続され、そのドレインはＮ型トランジス
タ２５のドレインに接続されている。さらに、Ｐ型トラ
ンジスタ２３は、ゲートがＰ型トランジスタ２１のドレ
インに接続され、ドレインから抵抗２５の抵抗値に反比
例した定電流を出力する。Ｐ型トランジスタ２１，２
２，２３は、ゲートが並列接続され、Ｎ型トランジスタ
２４のドレインに接続されている。Ｎ型トランジスタ２
４のソースは抵抗２５を介して接地され、ゲートはＮ型
トランジスタ２６のゲートに接続されている。Ｎ型トラ
ンジスタ２６のソースは接地され、ドレインとゲートは
直に接続されている。Ｐ型トランジスタ２３のドレイン
と接地間には、抵抗２７，２８とダイオード２９を直列
にした回路が接続されている。抵抗２７の高電位側（Ｒ
ＥＦ１）と出力端子４２の間にはスイッチとなるトラン
スファーゲート３０が接続され、ＷＲＩＴＥ端子４０の
印加電圧に応じてオン／オフする。さらに、抵抗２７，
２８の接続点（ＲＥＦ２）と出力端子４２の間にはトラ
ンスファーゲート３１が接続され、ベリファイ端子４１
の印加電圧に応じてオン／オフする。出力端子４２から
は、出力電圧ＲＥＦが出力される。トランジスタ２１，
１１，２３の基板電極はそれぞれのドレインに接続さ
れ、トランジスタ２４の基板電極は接地され、トランジ
スタ２６の基板電極はソースに接続されている。
【００２２】レベル補正用レギュレータ回路１２０は差
動増幅器３３を主体に構成され、バンドギャップ回路１
１０の出力電圧ＲＥＦが（−）入力端子に入力され、そ
の出力端子にはＰ型トランジスタ３４のゲートが接続さ
れている。Ｐ型トランジスタ３４のドレインと接地間に
は抵抗３５が接続され、ソースは電源ライン３８および
基板電極に接続されている。抵抗３５は抵抗値Ｒ１，Ｒ
２，Ｒ３の３つに分割され、各境界により２ヵ所の分割
点（取り出し位置）が設けられており、それぞれから電
圧Ｓref1と電圧Ｓref2が取り出される。電圧Ｓref1が出
力される分割点と差動増幅器３３の（＋）入力端子の間
にはトランスファーゲート３６が接続され、電圧Ｓref2
が出力される分割点と差動増幅器３３の（＋）入力端子
の間にはトランスファーゲート３７が接続されている。
トランスファーゲート３６の制御端子はＷＲＩＴＥ端子
４０に接続され、トランスファーゲート３７の制御端子
はベリファイ端子４１に接続されている。差動増幅器３
３は、２つの入力端子に入力されたＲＥＦ値とＳref 値
を比較、その結果に応じた出力電圧ＯＵＴを出力する。
動増幅器３３を主体に構成され、バンドギャップ回路１
１０の出力電圧ＲＥＦが（−）入力端子に入力され、そ
の出力端子にはＰ型トランジスタ３４のゲートが接続さ
れている。Ｐ型トランジスタ３４のドレインと接地間に
は抵抗３５が接続され、ソースは電源ライン３８および
基板電極に接続されている。抵抗３５は抵抗値Ｒ１，Ｒ
２，Ｒ３の３つに分割され、各境界により２ヵ所の分割
点（取り出し位置）が設けられており、それぞれから電
圧Ｓref1と電圧Ｓref2が取り出される。電圧Ｓref1が出
力される分割点と差動増幅器３３の（＋）入力端子の間
にはトランスファーゲート３６が接続され、電圧Ｓref2
が出力される分割点と差動増幅器３３の（＋）入力端子
の間にはトランスファーゲート３７が接続されている。
トランスファーゲート３６の制御端子はＷＲＩＴＥ端子
４０に接続され、トランスファーゲート３７の制御端子
はベリファイ端子４１に接続されている。差動増幅器３
３は、２つの入力端子に入力されたＲＥＦ値とＳref 値
を比較、その結果に応じた出力電圧ＯＵＴを出力する。
【００２３】次に、上記構成による基準電圧発生回路１
００の動作の概略について説明する。バンドギャップ回
路１１０内部の抵抗を抵抗２７と抵抗２８の２つに分
け、それぞれの接続点にトランスファーゲート３０、３
１を接続し、これらをＷＲＩＴＥモードとベリファイモ
ードに応じて駆動することにより、バンドギャップ回路
１１０の出力レベルが変化する。この構成により、バン
ドギャップ回路１１０の出力レベルの温度依存性も異な
るようになる。バンドギャップ回路１１０の出力レベル
が、モード（ＷＲＩＴＥモード、ベリファイモード）毎
に異なる結果、レベル補正用レギュレータ１２０により
レギュレートを行う必要がある。例えば、温度２５℃に
おいてモードによらず同一出力レベルが得られるよう
に、抵抗３５の抵抗比を変更する。この変更は、電圧Ｓ
ref1と電圧Ｓref2の各出力点に接続したトランスファー
ゲート３６と３７をＷＲＩＴＥモードとベリファイモー
ドで切り替えることにより行い、これによってレギュレ
ータレベル補正用レギュレータ１２０の出力レベルが調
整される。
００の動作の概略について説明する。バンドギャップ回
路１１０内部の抵抗を抵抗２７と抵抗２８の２つに分
け、それぞれの接続点にトランスファーゲート３０、３
１を接続し、これらをＷＲＩＴＥモードとベリファイモ
ードに応じて駆動することにより、バンドギャップ回路
１１０の出力レベルが変化する。この構成により、バン
ドギャップ回路１１０の出力レベルの温度依存性も異な
るようになる。バンドギャップ回路１１０の出力レベル
が、モード（ＷＲＩＴＥモード、ベリファイモード）毎
に異なる結果、レベル補正用レギュレータ１２０により
レギュレートを行う必要がある。例えば、温度２５℃に
おいてモードによらず同一出力レベルが得られるよう
に、抵抗３５の抵抗比を変更する。この変更は、電圧Ｓ
ref1と電圧Ｓref2の各出力点に接続したトランスファー
ゲート３６と３７をＷＲＩＴＥモードとベリファイモー
ドで切り替えることにより行い、これによってレギュレ
ータレベル補正用レギュレータ１２０の出力レベルが調
整される。
【００２４】次に、図１の基準電圧発生回路の動作の詳
細について説明をする。バンドギャップ回路１１０にお
いて、Ｐ型トランジスタ２３からダイオードに至る回路
は、定電流回路を形成している。この定電流回路は、Ｐ
型トランジスタ２３のドレインから定電流が出力され、
この定電流は抵抗２５の抵抗値に反比例した値となる。
トランスファゲート３０と３１の選択は、不揮発性メモ
リのＷＲＩＴＥモードとベリファイモードにより選択さ
れる。すなわち、ＷＲＩＴＥモード時にはトランスファ
３０が選択され、ＲＥＦ１（抵抗２７の高電位側出力）
のレベルがＲＥＦとして出力され、ベリファイモード時
にはトランスファ３１が選択され、ＲＥＦ２（抵抗２７
と２８の接続点の出力）のレベルがＲＥＦとして出力さ
れる。
細について説明をする。バンドギャップ回路１１０にお
いて、Ｐ型トランジスタ２３からダイオードに至る回路
は、定電流回路を形成している。この定電流回路は、Ｐ
型トランジスタ２３のドレインから定電流が出力され、
この定電流は抵抗２５の抵抗値に反比例した値となる。
トランスファゲート３０と３１の選択は、不揮発性メモ
リのＷＲＩＴＥモードとベリファイモードにより選択さ
れる。すなわち、ＷＲＩＴＥモード時にはトランスファ
３０が選択され、ＲＥＦ１（抵抗２７の高電位側出力）
のレベルがＲＥＦとして出力され、ベリファイモード時
にはトランスファ３１が選択され、ＲＥＦ２（抵抗２７
と２８の接続点の出力）のレベルがＲＥＦとして出力さ
れる。
【００２５】バンドギャップ回路１１０において、定電
流回路に流れる定電流は、抵抗２５の抵抗値に反比例す
る。そのため、抵抗２７，２８には、これらの抵抗値に
比例し、かつ抵抗２５の抵抗値に反比例した電圧降下、
すなわち、抵抗比｛（抵抗２７＋抵抗２８）／抵抗２
５｝で決まる電圧降下が発生し、この電圧値ＶＲとダイ
オード２９の順方向電圧ＶＦの和が、出力電圧ＲＥＦ１
として出力される。また、この出力電圧ＲＥＦ１の温度
依存性δ（ＲＥＦ１）／δＴは、抵抗２８，２７と抵抗
２５の抵抗値Ｒ２８，Ｒ２７，Ｒ２５と、トランジスタ
２１，２２，２３，２４，２６の各〔チャネル幅／長＝
Ｗ／Ｌ〕比と、ダイオード２９の順方向電圧ＶＦとによ
り定まり、次式で表される。
流回路に流れる定電流は、抵抗２５の抵抗値に反比例す
る。そのため、抵抗２７，２８には、これらの抵抗値に
比例し、かつ抵抗２５の抵抗値に反比例した電圧降下、
すなわち、抵抗比｛（抵抗２７＋抵抗２８）／抵抗２
５｝で決まる電圧降下が発生し、この電圧値ＶＲとダイ
オード２９の順方向電圧ＶＦの和が、出力電圧ＲＥＦ１
として出力される。また、この出力電圧ＲＥＦ１の温度
依存性δ（ＲＥＦ１）／δＴは、抵抗２８，２７と抵抗
２５の抵抗値Ｒ２８，Ｒ２７，Ｒ２５と、トランジスタ
２１，２２，２３，２４，２６の各〔チャネル幅／長＝
Ｗ／Ｌ〕比と、ダイオード２９の順方向電圧ＶＦとによ
り定まり、次式で表される。
【００２６】 δ（ＲＥＦ１）／δＴ＝（ｋ／ｑ）×ｌｎ［｛（Ｗ２２／Ｌ２２） ×（Ｗ２４／Ｌ２４）｝／｛（Ｗ２１／Ｌ２１）×（Ｗ２６／Ｌ２６）｝］ ×｛（Ｗ２３／Ｌ２３）／（Ｗ２１／Ｌ２１）｝×｛（Ｒ２８＋Ｒ２７） ／Ｒ２５）｝＋δ（ＶＦ）／δＴ ・・・・（５） （ただし、Ｗ２１〜 ２４，Ｗ２６はトランジスタ２１
〜２４，２６の各チャネル幅、Ｌ２１〜 ２４，Ｌ２６
はトランジスタ２１〜２４，２６の各チャネル長、ｋ／
ｑである）この式（５）は、ダイオード２９の順電圧Ｖ
Ｆの温度依存性δ（ＶＦ）／δＴは、通常は負の値を持
ち、ＲＥＦ１の温度依存性δ（ＲＥＦ１）／δＴは、抵
抗２８，２７，２５の抵抗値比｛（Ｒ２８＋Ｒ２７）／
Ｒ２５｝により設定可能なことを表している。すなわ
ち、抵抗２７，２８，２５の各抵抗値の設定により、Ｒ
ＥＦ１のレベルが温度依存性を持たないようにすること
ができる。
〜２４，２６の各チャネル幅、Ｌ２１〜 ２４，Ｌ２６
はトランジスタ２１〜２４，２６の各チャネル長、ｋ／
ｑである）この式（５）は、ダイオード２９の順電圧Ｖ
Ｆの温度依存性δ（ＶＦ）／δＴは、通常は負の値を持
ち、ＲＥＦ１の温度依存性δ（ＲＥＦ１）／δＴは、抵
抗２８，２７，２５の抵抗値比｛（Ｒ２８＋Ｒ２７）／
Ｒ２５｝により設定可能なことを表している。すなわ
ち、抵抗２７，２８，２５の各抵抗値の設定により、Ｒ
ＥＦ１のレベルが温度依存性を持たないようにすること
ができる。
【００２７】一方、ＲＥＦ２のレベルは、抵抗２８、ダ
イオード２９の直列回路に供給される定電流は、抵抗２
５の抵抗値に反比例する。そのため、抵抗２８には、抵
抗２８の抵抗値に比例し、かつ抵抗２５の抵抗値に反比
例した電圧降下、すなわち、抵抗２８および２５の抵抗
値比（抵抗２８／抵抗２５）で設定可能な降下電圧が発
生し、この降下電圧とダイオード２９の順方向電圧ＶＦ
の和が、ＲＥＦ２としてトランスファゲート３１を介し
て出力される。また、このＲＥＦ２の温度依存性δ（Ｒ
ＥＦ２）／δＴは、抵抗２８と２５の抵抗値Ｒ２８，Ｒ
２５と、トランジスタ２１〜２４，２６の各〔チャネル
幅／長＝Ｗ／Ｌ〕比と、ダイオード２９の順方向電圧Ｖ
Ｆとにより、次式で表される。
イオード２９の直列回路に供給される定電流は、抵抗２
５の抵抗値に反比例する。そのため、抵抗２８には、抵
抗２８の抵抗値に比例し、かつ抵抗２５の抵抗値に反比
例した電圧降下、すなわち、抵抗２８および２５の抵抗
値比（抵抗２８／抵抗２５）で設定可能な降下電圧が発
生し、この降下電圧とダイオード２９の順方向電圧ＶＦ
の和が、ＲＥＦ２としてトランスファゲート３１を介し
て出力される。また、このＲＥＦ２の温度依存性δ（Ｒ
ＥＦ２）／δＴは、抵抗２８と２５の抵抗値Ｒ２８，Ｒ
２５と、トランジスタ２１〜２４，２６の各〔チャネル
幅／長＝Ｗ／Ｌ〕比と、ダイオード２９の順方向電圧Ｖ
Ｆとにより、次式で表される。
【００２８】 δ（ＲＥＦ２）／δＴ＝（ｋ／ｑ）×ｌｎ［｛（Ｗ２２／Ｌ２２） ×（Ｗ２４／Ｌ２４）｝／｛（Ｗ２１／Ｌ２１）×（Ｗ２５／Ｌ２５）｝］ ×｛（Ｗ２３／Ｌ２３）／（Ｗ２１／Ｌ２１）｝×（Ｒ２８／Ｒ２５） ＋δ（ＶＦ）／δＴ ・・・・・（６） この式（６）は、ダイオード２９の順方向電圧ＶＦの温
度依存性δ（ＶＦ）／δＴは、通常は負の値を持ち、Ｒ
ＥＦ２の温度依存性δ（ＲＥＦ２）／δＴは、抵抗２
８，２５の抵抗値比（Ｒ２８／Ｒ２５）により設定可能
であることを示している。すなわち、ＲＥＦ２のレベル
は、抵抗２８，２５の設定によって温度依存性を持ち、
低温では高く、高温では低くなるように設定される。
度依存性δ（ＶＦ）／δＴは、通常は負の値を持ち、Ｒ
ＥＦ２の温度依存性δ（ＲＥＦ２）／δＴは、抵抗２
８，２５の抵抗値比（Ｒ２８／Ｒ２５）により設定可能
であることを示している。すなわち、ＲＥＦ２のレベル
は、抵抗２８，２５の設定によって温度依存性を持ち、
低温では高く、高温では低くなるように設定される。
【００２９】以上説明したように、トランスファーゲー
ト３０，３１の選択によってＲＥＦ１またはＲＥＦ２が
選択されることにより、最終的な出力であるＲＥＦのレ
ベルは異なるものとなり、同時に、ＲＥＦレベルの温度
依存性も異なることになる。このように、バンドギャッ
プ回路１１０の出力（ＲＥＦ）レベルが、ＷＲＩＴＥモ
ードとベリファイモードで異なるため、一旦、レベル補
正用レギュレータ回路１２０でレギュレートする。ＷＲ
ＩＴＥモード時には、レベル補正用レギュレータ回路１
２０のトランスファーゲート３６が駆動される。また、
バンドギャップ回路１１０ではトランスファーゲート３
０が選択される。このとき、レベル補正用レギュレータ
回路１２０の出力（ＯＵＴ）レベルは、抵抗３５を分割
している抵抗値Ｒ１〜Ｒ３によって決まり、次の式で表
される。
ト３０，３１の選択によってＲＥＦ１またはＲＥＦ２が
選択されることにより、最終的な出力であるＲＥＦのレ
ベルは異なるものとなり、同時に、ＲＥＦレベルの温度
依存性も異なることになる。このように、バンドギャッ
プ回路１１０の出力（ＲＥＦ）レベルが、ＷＲＩＴＥモ
ードとベリファイモードで異なるため、一旦、レベル補
正用レギュレータ回路１２０でレギュレートする。ＷＲ
ＩＴＥモード時には、レベル補正用レギュレータ回路１
２０のトランスファーゲート３６が駆動される。また、
バンドギャップ回路１１０ではトランスファーゲート３
０が選択される。このとき、レベル補正用レギュレータ
回路１２０の出力（ＯＵＴ）レベルは、抵抗３５を分割
している抵抗値Ｒ１〜Ｒ３によって決まり、次の式で表
される。
【００３０】 ＯＵＴ＝｛（Ｒ１＋Ｒ２＋Ｒ３）／（Ｒ１＋Ｒ２）｝×ＲＥＦ１・・・（７） また、ベリファイ時には、レベル補正用レギュレータ回
路１２０ではトランスファーゲート３７が選択される。
また、バンドギャップ回路１１０ではトランスファーゲ
ート３１が選択される。このため、レベル補正用レギュ
レータ回路１２０の出力（ＯＵＴ）レベルは、抵抗３５
を分割している抵抗値Ｒ１〜Ｒ３によって、次式で求め
られる。 ＯＵＴ＝｛（Ｒ１＋Ｒ２＋Ｒ３）／（Ｒ１＋Ｒ２）｝×ＲＥＦ２・・・（８）
路１２０ではトランスファーゲート３７が選択される。
また、バンドギャップ回路１１０ではトランスファーゲ
ート３１が選択される。このため、レベル補正用レギュ
レータ回路１２０の出力（ＯＵＴ）レベルは、抵抗３５
を分割している抵抗値Ｒ１〜Ｒ３によって、次式で求め
られる。 ＯＵＴ＝｛（Ｒ１＋Ｒ２＋Ｒ３）／（Ｒ１＋Ｒ２）｝×ＲＥＦ２・・・（８）
【００３１】以上のように、バンドギャップ回路１１０
のトランスファ３０，３１の選択とレベル補正用レギュ
レータ回路１２０のトランスファーゲート３６，３７の
選択を連動させ、ＷＲＩＴＥモードとベリファイモード
において、ＲＥＦ１とＲＥＦ２のレベルが異なる分を、
レベル補正用レギュレータ回路１２０の抵抗３５の抵抗
比の設定（電圧Ｓref1と電圧Ｓref2の取り出し位置の選
択）により、レベル補正用レギュレータ回路１２０の出
力（ＯＵＴ）レベル（基準電圧）を２つのモードで同一
レベルに設定することが可能になる。例えば、２５℃に
おいて、ＷＲＩＴＥモードとベリファイモードに変化し
ても、レベル補正用レギュレータ回路１２０の出力（Ｏ
ＵＴ）レベルは、常に同一値が得られるようになる。ま
た、レベル補正用レギュレータ回路１２０の出力（ＯＵ
Ｔ）レベル（＝基準電圧）の温度特性は、ＷＲＩＴＥモ
ード時にはＲＥＦ１レベルが温度依存性を持たないた
め、温度に関係なくＯＵＴレベルは一定値になる。更
に、レベル補正用レギュレータ回路１２０のＯＵＴレベ
ルの温度特性は、ベリファイモード時には、ＲＥＦ２が
温度特性を持たない（低温では高く、高温では低い）た
め、低温時にはＯＵＴレベルが高く、高温になるに従っ
て低くなる設定になる。
のトランスファ３０，３１の選択とレベル補正用レギュ
レータ回路１２０のトランスファーゲート３６，３７の
選択を連動させ、ＷＲＩＴＥモードとベリファイモード
において、ＲＥＦ１とＲＥＦ２のレベルが異なる分を、
レベル補正用レギュレータ回路１２０の抵抗３５の抵抗
比の設定（電圧Ｓref1と電圧Ｓref2の取り出し位置の選
択）により、レベル補正用レギュレータ回路１２０の出
力（ＯＵＴ）レベル（基準電圧）を２つのモードで同一
レベルに設定することが可能になる。例えば、２５℃に
おいて、ＷＲＩＴＥモードとベリファイモードに変化し
ても、レベル補正用レギュレータ回路１２０の出力（Ｏ
ＵＴ）レベルは、常に同一値が得られるようになる。ま
た、レベル補正用レギュレータ回路１２０の出力（ＯＵ
Ｔ）レベル（＝基準電圧）の温度特性は、ＷＲＩＴＥモ
ード時にはＲＥＦ１レベルが温度依存性を持たないた
め、温度に関係なくＯＵＴレベルは一定値になる。更
に、レベル補正用レギュレータ回路１２０のＯＵＴレベ
ルの温度特性は、ベリファイモード時には、ＲＥＦ２が
温度特性を持たない（低温では高く、高温では低い）た
め、低温時にはＯＵＴレベルが高く、高温になるに従っ
て低くなる設定になる。
【００３２】このように、レベル補正用レギュレータ回
路１２０の出力電圧ＯＵＴを基準電圧源にした場合、例
えば、温度２５℃時には、ＷＲＩＴＥモードでもベリフ
ァイモードでも同じ値が得られることになる。しかし、
ＷＲＩＴＥモード時には、レベル補正用レギュレータ回
路１２０の出力（ＯＵＴ）レベルは、温度変化に関係な
く温度２５℃のときのＯＵＴレベルと同じ値に設定され
ることになる。ベリファイモード時には、低温時のＯＵ
Ｔレベルが高くなり、高温時のＯＵＴレベルが低くなる
ように設定される。
路１２０の出力電圧ＯＵＴを基準電圧源にした場合、例
えば、温度２５℃時には、ＷＲＩＴＥモードでもベリフ
ァイモードでも同じ値が得られることになる。しかし、
ＷＲＩＴＥモード時には、レベル補正用レギュレータ回
路１２０の出力（ＯＵＴ）レベルは、温度変化に関係な
く温度２５℃のときのＯＵＴレベルと同じ値に設定され
ることになる。ベリファイモード時には、低温時のＯＵ
Ｔレベルが高くなり、高温時のＯＵＴレベルが低くなる
ように設定される。
【００３３】ここで、ＷＲＩＴＥ時およびベリファイ時
のトランスファーゲート３０，３６の動作について説明
する。ＷＲＩＴＥ時においては、メモリセルのドレイン
とゲートの電圧は温度依存性を持たない一定レベルが必
要である。そこで、ＷＲＩＴＥ時には、以下のように動
作する。バンドギャップ回路１１０のＷＲＩＴＥ端子４
０には、ＷＲＩＴＥ信号として“Ｈ”レベルの電圧を印
加する。これにより、バンドギャップ回路１１０からは
ＲＥＦ１＝ＲＥＦが出力される。ここで、ＲＥＦ１は温
度依存性がないため、ＲＥＦ信号も温度依存性がなく、
一定レベルになる。トランスファーゲート３０と同時
に、レベル補正用レギュレータ回路１２０のトランスフ
ァーゲート３６が選択される。これにより、Ｓref1がト
ランスファーゲート３６を通して差動増幅器３３の
（＋）入力端子に印加され、Ｓref1＝Ｓref となる。こ
のレベル補正用レギュレータ回路１２０の出力（ＯＵ
Ｔ）レベルも温度依存性がないので、一定レベルを得る
ことができる。
のトランスファーゲート３０，３６の動作について説明
する。ＷＲＩＴＥ時においては、メモリセルのドレイン
とゲートの電圧は温度依存性を持たない一定レベルが必
要である。そこで、ＷＲＩＴＥ時には、以下のように動
作する。バンドギャップ回路１１０のＷＲＩＴＥ端子４
０には、ＷＲＩＴＥ信号として“Ｈ”レベルの電圧を印
加する。これにより、バンドギャップ回路１１０からは
ＲＥＦ１＝ＲＥＦが出力される。ここで、ＲＥＦ１は温
度依存性がないため、ＲＥＦ信号も温度依存性がなく、
一定レベルになる。トランスファーゲート３０と同時
に、レベル補正用レギュレータ回路１２０のトランスフ
ァーゲート３６が選択される。これにより、Ｓref1がト
ランスファーゲート３６を通して差動増幅器３３の
（＋）入力端子に印加され、Ｓref1＝Ｓref となる。こ
のレベル補正用レギュレータ回路１２０の出力（ＯＵ
Ｔ）レベルも温度依存性がないので、一定レベルを得る
ことができる。
【００３４】一方、ベリファイ時においては、温度依存
性を持った出力レベルが必要である。温度が低いときに
はベリファイレベルは高く、温度が高いときにはベリフ
ァイレベルが低くなることが求められる。そこで、バン
ドギャップ回路１１０のベリファイ端子４１に“Ｈ”レ
ベルの電圧を印加する。このため、バンドギャップ回路
１１０はトランスファーゲート３１を選択し、ＲＥＦ２
＝ＲＥＦにする。この動作により、ＲＥＦレベルは、温
度が低いときには高く、温度が高いときには低くなる。
同時に、レベル補正用レギュレータ回路１２０において
は、トランスファーゲート３１の選択に連動してトラン
スファーゲート３７が選択され、Ｓref2＝Ｓref とな
る。レベル補正用レギュレータ回路１２０の出力（ＯＵ
Ｔ）レベルは、ＲＥＦレベルに応じて温度が低いときに
は高く、温度が高いときには低くなる。
性を持った出力レベルが必要である。温度が低いときに
はベリファイレベルは高く、温度が高いときにはベリフ
ァイレベルが低くなることが求められる。そこで、バン
ドギャップ回路１１０のベリファイ端子４１に“Ｈ”レ
ベルの電圧を印加する。このため、バンドギャップ回路
１１０はトランスファーゲート３１を選択し、ＲＥＦ２
＝ＲＥＦにする。この動作により、ＲＥＦレベルは、温
度が低いときには高く、温度が高いときには低くなる。
同時に、レベル補正用レギュレータ回路１２０において
は、トランスファーゲート３１の選択に連動してトラン
スファーゲート３７が選択され、Ｓref2＝Ｓref とな
る。レベル補正用レギュレータ回路１２０の出力（ＯＵ
Ｔ）レベルは、ＲＥＦレベルに応じて温度が低いときに
は高く、温度が高いときには低くなる。
【００３５】図２は、１つのバンドギャップ回路および
１つのレベル補正用レギュレータ回路を用いて温度依存
性無しの書き込み用電圧と温度依存性有りのベリファイ
用電圧を生成するための回路を示す。この回路構成は、
レベル補正用レギュレータ回路１２０の出力電圧（ＯＵ
Ｔ）を基準電圧源とし、その基準電圧を書き込み用レギ
ュレータ回路１３０とベリファイ用レギュレータ回路１
４０に印加するようにしている。これにより、書き込み
用レギュレータ回路１３０から出力される書き込みレベ
ルは温度依存性を持たず、ベリファイ用レギュレータ回
路１４０から出力されるベリファイレベルは温度依存性
を持つようになる。
１つのレベル補正用レギュレータ回路を用いて温度依存
性無しの書き込み用電圧と温度依存性有りのベリファイ
用電圧を生成するための回路を示す。この回路構成は、
レベル補正用レギュレータ回路１２０の出力電圧（ＯＵ
Ｔ）を基準電圧源とし、その基準電圧を書き込み用レギ
ュレータ回路１３０とベリファイ用レギュレータ回路１
４０に印加するようにしている。これにより、書き込み
用レギュレータ回路１３０から出力される書き込みレベ
ルは温度依存性を持たず、ベリファイ用レギュレータ回
路１４０から出力されるベリファイレベルは温度依存性
を持つようになる。
【００３６】図３は、図２の構成における各回路の出力
電圧レベルと温度の関係を示す。図３から明らかなよう
に、書き込み時には、バンドギャップ回路１１０ではＲ
ＥＦ２が選択され、ＲＥＦが温度依存性を持つように設
定（特性ａ）されることにより、書き込み用レギュレー
タ回路１３０から出力される書き込みレベルは温度依存
性を持つようになる（特性ｃ）。一方、ベリファイ時に
は、バンドギャップ回路１１０ではＲＥＦ１が選択さ
れ、ＲＥＦが温度依存性を持たないように設定（特性
ｂ）することにより、ベリファイ用レギュレータ回路１
４０から出力されるベリファイレベルは温度依存性を持
たないようになる（特性ｄ）。
電圧レベルと温度の関係を示す。図３から明らかなよう
に、書き込み時には、バンドギャップ回路１１０ではＲ
ＥＦ２が選択され、ＲＥＦが温度依存性を持つように設
定（特性ａ）されることにより、書き込み用レギュレー
タ回路１３０から出力される書き込みレベルは温度依存
性を持つようになる（特性ｃ）。一方、ベリファイ時に
は、バンドギャップ回路１１０ではＲＥＦ１が選択さ
れ、ＲＥＦが温度依存性を持たないように設定（特性
ｂ）することにより、ベリファイ用レギュレータ回路１
４０から出力されるベリファイレベルは温度依存性を持
たないようになる（特性ｄ）。
【００３７】以上より明らかなように、上記実施の形態
によれば、書き込み（消去）、ベリファイの際の基準電
圧源となるバンドギャップ回路を従来の２つから１つに
減らせるようになるため、レイアウト面積の削減が可能
になる。また、ベリファイモードにおいて、バンドギャ
ップ回路１１０の出力部のトランスファーゲート及び電
圧補正用のレギュレータ回路の抵抗部のトランスファー
ゲートの選択により、より細かい温度特性のベリファイ
レベルが得られるため、メモリセルの温度特性等の特性
に細かく対応が可能となり、メモリセルの特性を最大限
に引き出すことが可能となる。近年、微細化が進み、メ
モリセルの特性を十分に引き出すことが難しくなってき
ている。また、ローコスト化も要求されている。このよ
うな要求を満たすことは従来技術では不可能であった
が、本発明によれば、書き込み（消去）に応じたレベル
を最適に生成し、ベリファイモードに応じたレベルを最
適に生成でき、メモリセルの特性に合わせたレベルを作
り出せ、さらにレイアウト面積を小さくできる。このた
め、上記した課題が解決される。
によれば、書き込み（消去）、ベリファイの際の基準電
圧源となるバンドギャップ回路を従来の２つから１つに
減らせるようになるため、レイアウト面積の削減が可能
になる。また、ベリファイモードにおいて、バンドギャ
ップ回路１１０の出力部のトランスファーゲート及び電
圧補正用のレギュレータ回路の抵抗部のトランスファー
ゲートの選択により、より細かい温度特性のベリファイ
レベルが得られるため、メモリセルの温度特性等の特性
に細かく対応が可能となり、メモリセルの特性を最大限
に引き出すことが可能となる。近年、微細化が進み、メ
モリセルの特性を十分に引き出すことが難しくなってき
ている。また、ローコスト化も要求されている。このよ
うな要求を満たすことは従来技術では不可能であった
が、本発明によれば、書き込み（消去）に応じたレベル
を最適に生成し、ベリファイモードに応じたレベルを最
適に生成でき、メモリセルの特性に合わせたレベルを作
り出せ、さらにレイアウト面積を小さくできる。このた
め、上記した課題が解決される。
【００３８】次に、本発明の他の実施の形態について説
明をする。 〔第２の実施の形態〕図４は本発明の他の実施の形態を
示す。図４においては、図１と同一または同一機能を有
するものには同一引用数字を用いており、以下において
は、重複する部分の説明を省略する。バンドギャップ回
路２１０は、Ｐ型トランジスタ２３のソースと抵抗２７
の間に挿入され、その接続点からＲＥＦ３を取り出せる
ようにした抵抗５１と、前記接続点と出力端子４２の間
に設けられたトランスファーゲート５２と、このトラン
スファーゲート５２のゲートに接続されたベリファイII
端子５３を、図１のバンドギャップ回路１１０に追加し
て構成されている。トランスファーゲート３０，３１，
５２は、不揮発性メモリのＷＲＩＴＥモード、ベリファ
イモード、ベリファイIIモードに応じて１つが選択され
る。すなわち、ＷＲＩＴＥモード時にはトランスファー
ゲート３０が選択されることによりＲＥＦ１が出力さ
れ、ベリファイモード時にはトランスファーゲート３１
が選択されることによりＲＥＦ２が出力され、さらに、
ベリファイIIモード時にはトランスファーゲート５２が
選択されることによりＲＥＦ３が出力される。
明をする。 〔第２の実施の形態〕図４は本発明の他の実施の形態を
示す。図４においては、図１と同一または同一機能を有
するものには同一引用数字を用いており、以下において
は、重複する部分の説明を省略する。バンドギャップ回
路２１０は、Ｐ型トランジスタ２３のソースと抵抗２７
の間に挿入され、その接続点からＲＥＦ３を取り出せる
ようにした抵抗５１と、前記接続点と出力端子４２の間
に設けられたトランスファーゲート５２と、このトラン
スファーゲート５２のゲートに接続されたベリファイII
端子５３を、図１のバンドギャップ回路１１０に追加し
て構成されている。トランスファーゲート３０，３１，
５２は、不揮発性メモリのＷＲＩＴＥモード、ベリファ
イモード、ベリファイIIモードに応じて１つが選択され
る。すなわち、ＷＲＩＴＥモード時にはトランスファー
ゲート３０が選択されることによりＲＥＦ１が出力さ
れ、ベリファイモード時にはトランスファーゲート３１
が選択されることによりＲＥＦ２が出力され、さらに、
ベリファイIIモード時にはトランスファーゲート５２が
選択されることによりＲＥＦ３が出力される。
【００３９】また、レベル補正用レギュレータ回路２２
０は、図１のレベル補正用レギュレータ回路１２０にト
ランスファーゲート５４を追加した構成にしている。さ
らに、抵抗３５に抵抗値Ｒ４を新たに設定して第３の分
割点を設け、この分割点からＳref3を取り出せるように
し、この分割点と差動増幅器３３の（＋）入力端子との
間にトランスファーゲート５４を設け、そのゲートをベ
リファイII端子５３に接続している。
０は、図１のレベル補正用レギュレータ回路１２０にト
ランスファーゲート５４を追加した構成にしている。さ
らに、抵抗３５に抵抗値Ｒ４を新たに設定して第３の分
割点を設け、この分割点からＳref3を取り出せるように
し、この分割点と差動増幅器３３の（＋）入力端子との
間にトランスファーゲート５４を設け、そのゲートをベ
リファイII端子５３に接続している。
【００４０】バンドギャップ回路２１０においては、抵
抗５１，２７，２８と抵抗２５の抵抗値比｛（Ｒ５１＋
Ｒ２７＋Ｒ２８）／Ｒ２５）｝で決まる電圧降下ＶＲが
発生し、この電圧降下とダイオード２９の順方向電圧Ｖ
Ｆの和（ＶＲ＋ＶＦ）が、ＲＥＦ３として出力される。
また、このＲＥＦ３の温度依存性δ（ＲＥＦ３）／δＴ
は、抵抗５１，２７，２８と抵抗２５の抵抗値Ｒ５１，
Ｒ２７、Ｒ２８、Ｒ２５と、各トランジスタ２１〜２
４，２６の〔チャネル幅／長＝Ｗ／Ｌ〕比と、ダイオー
ド２９の順方向電圧ＶＦとにより、次式で示される。
抗５１，２７，２８と抵抗２５の抵抗値比｛（Ｒ５１＋
Ｒ２７＋Ｒ２８）／Ｒ２５）｝で決まる電圧降下ＶＲが
発生し、この電圧降下とダイオード２９の順方向電圧Ｖ
Ｆの和（ＶＲ＋ＶＦ）が、ＲＥＦ３として出力される。
また、このＲＥＦ３の温度依存性δ（ＲＥＦ３）／δＴ
は、抵抗５１，２７，２８と抵抗２５の抵抗値Ｒ５１，
Ｒ２７、Ｒ２８、Ｒ２５と、各トランジスタ２１〜２
４，２６の〔チャネル幅／長＝Ｗ／Ｌ〕比と、ダイオー
ド２９の順方向電圧ＶＦとにより、次式で示される。
【００４１】 δ（ＲＥＦ３）／δＴ＝（ｋ／ｑ）×ｌｎ［｛（Ｗ２２／Ｌ２２） ×（Ｗ２４／Ｌ２４）｝／｛（Ｗ２１／Ｌ２１）×（Ｗ２６／Ｌ２６）｝］ ×（Ｗ２３／Ｌ２３）／（Ｗ２１／Ｌ２１） ×（Ｒ２８＋Ｒ２７＋Ｒ５１）／Ｒ２５＋δ（ＶＦ）／δＴ・・・（９） （ただし、Ｗ２１〜Ｗ２４，Ｗ２６はトランジスタ２１
〜２４，２６のチャネル幅、Ｌ２１〜Ｌ２４，Ｌ２６は
トランジスタ２１〜２４，２６のチャネル長である）こ
の式（９）は、ダイオード２９の順電圧ＶＦの温度依存
性δ（ＶＦ）／δＴが、通常は負の値を持ち、ＲＥＦ３
の温度依存性δ（ＲＥＦ３）／δＴは、抵抗２７，２
８，５１，２５の抵抗値比｛（Ｒ２７＋Ｒ２８＋Ｒ５
１）／Ｒ２５｝により設定可能であることを示してい
る。すなわち、抵抗２７，２８，５１，２５を適宜設定
することにより、ＲＥＦ３のレベルは温度依存性を持
ち、低温では低く、高温では高い値を得ることができ
る。
〜２４，２６のチャネル幅、Ｌ２１〜Ｌ２４，Ｌ２６は
トランジスタ２１〜２４，２６のチャネル長である）こ
の式（９）は、ダイオード２９の順電圧ＶＦの温度依存
性δ（ＶＦ）／δＴが、通常は負の値を持ち、ＲＥＦ３
の温度依存性δ（ＲＥＦ３）／δＴは、抵抗２７，２
８，５１，２５の抵抗値比｛（Ｒ２７＋Ｒ２８＋Ｒ５
１）／Ｒ２５｝により設定可能であることを示してい
る。すなわち、抵抗２７，２８，５１，２５を適宜設定
することにより、ＲＥＦ３のレベルは温度依存性を持
ち、低温では低く、高温では高い値を得ることができ
る。
【００４２】このように、バンドギャップ回路２１０の
ＲＥＦ１、ＲＥＦ２、およびＲＥＦ３をＷＲＩＴＥモー
ド、ベリファイモード、ベリファイIIモードに応じてト
ランスファーゲート３０，３１，５１により選択するこ
とにより、バンドギャップ回路の出力（ＲＥＦ）レベル
は３種類に変更できる。同時に、バンドギャップ回路の
出力（ＲＥＦ）レベルの温度依存性も異なる。このよう
に、バンドギャップ回路２１０の出力レベルがＷＲＩＴ
Ｅモード、ベリファイモード、ベリファイIIモードのそ
れぞれで異なることになるため、レベル補正用レギュレ
ータ２２０によってレギュレートが行われる。
ＲＥＦ１、ＲＥＦ２、およびＲＥＦ３をＷＲＩＴＥモー
ド、ベリファイモード、ベリファイIIモードに応じてト
ランスファーゲート３０，３１，５１により選択するこ
とにより、バンドギャップ回路の出力（ＲＥＦ）レベル
は３種類に変更できる。同時に、バンドギャップ回路の
出力（ＲＥＦ）レベルの温度依存性も異なる。このよう
に、バンドギャップ回路２１０の出力レベルがＷＲＩＴ
Ｅモード、ベリファイモード、ベリファイIIモードのそ
れぞれで異なることになるため、レベル補正用レギュレ
ータ２２０によってレギュレートが行われる。
【００４３】レベル補正用レギュレータ回路２２０は、
バンドギャップ回路２１０からのＲＥＦを入力とし、こ
のＲＥＦに基づいてレベル補正用レギュレータ２２０の
出力電圧（ＯＵＴ）を設定ならびに生成する。ベリファ
イIIモードのとき、トランスファーゲート５４が選択さ
れる。また、バンドギャップ回路２１０ではトランスフ
ァーゲート５２が選択される。このため、レベル補正用
レギュレータ２２０の出力（ＯＵＴ）レベルは、抵抗３
５の分割点により分割された抵抗値Ｒ１，Ｒ２，Ｒ３，
Ｒ４により、次式で決定される。 ＯＵＴ＝｛（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４）／（Ｒ１＋Ｒ２＋Ｒ３）｝×ＲＥＦ３ ・・・（１０）
バンドギャップ回路２１０からのＲＥＦを入力とし、こ
のＲＥＦに基づいてレベル補正用レギュレータ２２０の
出力電圧（ＯＵＴ）を設定ならびに生成する。ベリファ
イIIモードのとき、トランスファーゲート５４が選択さ
れる。また、バンドギャップ回路２１０ではトランスフ
ァーゲート５２が選択される。このため、レベル補正用
レギュレータ２２０の出力（ＯＵＴ）レベルは、抵抗３
５の分割点により分割された抵抗値Ｒ１，Ｒ２，Ｒ３，
Ｒ４により、次式で決定される。 ＯＵＴ＝｛（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４）／（Ｒ１＋Ｒ２＋Ｒ３）｝×ＲＥＦ３ ・・・（１０）
【００４４】以上のように、バンドギャップ回路２１０
のトランスファーゲート３０，３１，５２の選択と、レ
ベル補正用レギュレータ２２０のトランスファーゲート
３６，３７，５４の選択を連動させることにより、ＷＲ
ＩＴＥモード、ベリファイモード、ベリファイIIモード
に対応して出力されるＲＥＦ１，ＲＥＦ２，ＲＥＦ３の
各レベルは相違するが、これを抵抗３５の抵抗値Ｒ１〜
Ｒ４を最適に設定することにより、レベル補正用レギュ
レータの出力（ＯＵＴ）レベルは、どのモードでも同じ
にすることが可能になる。例えば、２５℃において、Ｗ
ＲＩＴＥモード、ベリファイモード、およびベリファイ
IIモードが変化したとしても、レベル補正用レギュレー
タ２２０の出力（ＯＵＴ）レベルが常に同じ値になるよ
うに設定される。
のトランスファーゲート３０，３１，５２の選択と、レ
ベル補正用レギュレータ２２０のトランスファーゲート
３６，３７，５４の選択を連動させることにより、ＷＲ
ＩＴＥモード、ベリファイモード、ベリファイIIモード
に対応して出力されるＲＥＦ１，ＲＥＦ２，ＲＥＦ３の
各レベルは相違するが、これを抵抗３５の抵抗値Ｒ１〜
Ｒ４を最適に設定することにより、レベル補正用レギュ
レータの出力（ＯＵＴ）レベルは、どのモードでも同じ
にすることが可能になる。例えば、２５℃において、Ｗ
ＲＩＴＥモード、ベリファイモード、およびベリファイ
IIモードが変化したとしても、レベル補正用レギュレー
タ２２０の出力（ＯＵＴ）レベルが常に同じ値になるよ
うに設定される。
【００４５】そして、レベル補正用レギュレータ２２０
の出力（ＯＵＴ）レベルにおいては、ＷＲＩＴＥモード
のときにＲＥＦ１に温度依存性を持たせないため、温度
に関係なく一定レベルになる。また、ベリファイモード
のときには、ＲＥＦ２に温度依存性を持たせたことによ
り、低温時にはＯＵＴレベルが高く、高温になるに従っ
てＯＵＴレベルが低くなる設定になる。更に、ベリファ
イIIモードのときには、ＲＥＦ３に温度特性を持たせた
ため、低温時にはＯＵＴレベルが低く、高温になるに従
ってＯＵＴレベルが高くなる設定になる。
の出力（ＯＵＴ）レベルにおいては、ＷＲＩＴＥモード
のときにＲＥＦ１に温度依存性を持たせないため、温度
に関係なく一定レベルになる。また、ベリファイモード
のときには、ＲＥＦ２に温度依存性を持たせたことによ
り、低温時にはＯＵＴレベルが高く、高温になるに従っ
てＯＵＴレベルが低くなる設定になる。更に、ベリファ
イIIモードのときには、ＲＥＦ３に温度特性を持たせた
ため、低温時にはＯＵＴレベルが低く、高温になるに従
ってＯＵＴレベルが高くなる設定になる。
【００４６】このように、レベル補正用レギュレータ回
路２２０の出力（ＯＵＴ）レベルを基準電圧源にした場
合、ＷＲＩＴＥモードでもベリファイレベルでも同じ出
力値が得られる。しかし、ＷＲＩＴＥモード時における
レベル補正用レギュレータ回路２２０の出力（ＯＵＴ）
レベルは、温度に関係なく、ＯＵＴレベルと同一レベル
に設定されることになる。また、ベリファイモード時に
は、温度に対して低温時にはＯＵＴレベルが高く、高温
になるに従ってＯＵＴレベルが低くなるように設定され
る。更に、ベリファイIIモード時では、低温時にはＯＵ
Ｔレベルが低くなり、高温になるに従ってＯＵＴレベル
が高くなるように設定される。
路２２０の出力（ＯＵＴ）レベルを基準電圧源にした場
合、ＷＲＩＴＥモードでもベリファイレベルでも同じ出
力値が得られる。しかし、ＷＲＩＴＥモード時における
レベル補正用レギュレータ回路２２０の出力（ＯＵＴ）
レベルは、温度に関係なく、ＯＵＴレベルと同一レベル
に設定されることになる。また、ベリファイモード時に
は、温度に対して低温時にはＯＵＴレベルが高く、高温
になるに従ってＯＵＴレベルが低くなるように設定され
る。更に、ベリファイIIモード時では、低温時にはＯＵ
Ｔレベルが低くなり、高温になるに従ってＯＵＴレベル
が高くなるように設定される。
【００４７】次に、図４の実施の形態の全体的な動作に
ついて説明する。ＷＲＩＴＥ時には、メモリセルのドレ
インとゲート電圧は温度依存性を持たない一定レベルが
必要である。そこで、以下のように基準電圧を生成す
る。バンドギャップ回路２１０のＷＲＩＴＥ端子４０に
“Ｈ”レベルの電圧を印加し、バンドギャップ回路２１
０のトランスファーゲート３０を選択し、ＲＥＦ１＝Ｒ
ＥＦにする。ＲＥＦ１は温度依存性がないので、出力Ｒ
ＥＦも温度依存性はなく、一定レベルになる。同時に、
レベル補正用レギュレータ回路２２０のトランスファー
ゲート３６にも“Ｈ”レベルの電圧が選択されるので、
Ｓref1＝Ｓref が差動増幅器３３の（＋）入力端子に入
力され、Ｓref1に対応した出力電圧ＯＵＴが出力され
る。ＲＥＦ１が温度依存性を持たないため、レベル補正
用レギュレータ回路２２０の出力（ＯＵＴ）レベルも温
度に対して依存性がなく、一定レベルを得ることができ
る。
ついて説明する。ＷＲＩＴＥ時には、メモリセルのドレ
インとゲート電圧は温度依存性を持たない一定レベルが
必要である。そこで、以下のように基準電圧を生成す
る。バンドギャップ回路２１０のＷＲＩＴＥ端子４０に
“Ｈ”レベルの電圧を印加し、バンドギャップ回路２１
０のトランスファーゲート３０を選択し、ＲＥＦ１＝Ｒ
ＥＦにする。ＲＥＦ１は温度依存性がないので、出力Ｒ
ＥＦも温度依存性はなく、一定レベルになる。同時に、
レベル補正用レギュレータ回路２２０のトランスファー
ゲート３６にも“Ｈ”レベルの電圧が選択されるので、
Ｓref1＝Ｓref が差動増幅器３３の（＋）入力端子に入
力され、Ｓref1に対応した出力電圧ＯＵＴが出力され
る。ＲＥＦ１が温度依存性を持たないため、レベル補正
用レギュレータ回路２２０の出力（ＯＵＴ）レベルも温
度に対して依存性がなく、一定レベルを得ることができ
る。
【００４８】次に、ベリファイ時においては、温度依存
性を持ったＯＵＴレベルが必要である。そこで、以下の
ように基準電圧を生成する。バンドギャップ回路２１０
のベリファイ端子４１に“Ｈ”レベルの電圧を印加し、
バンドギャップ回路２１０のトランスファーゲート３１
を選択し、ＲＥＦ２＝ＲＥＦにする。これにより、温度
が低いときにはＲＥＦが高く、温度が高いときには低い
値のＲＥＦが生成される。同時に、レベル補正用レギュ
レータ回路２２０のトランスファーゲート３７にも
“Ｈ”レベルの電圧が印加され、Ｓref2＝Ｓref になる
ため、Ｓref2に対応した出力電圧ＯＵＴが出力される。
ＲＥＦ２が温度依存性を持たないため、レベル補正用レ
ギュレータ回路２２０の出力（ＯＵＴ）レベルも温度に
対して依存性がなく、一定レベルを得ることができる。
ベリファイIIのとき、レベル補正用レギュレータ回路２
２０は温度依存性を持った出力レベルである必要があ
る。そこで、以下のように基準電圧を生成する。バンド
ギャップ回路２１０のベリファイII端子に“Ｈ”レベル
の電圧を印加してトランスファーゲート５２を選択し、
ＲＥＦ３＝ＲＥＦにする。ＲＥＦ３は温度が低いときに
は低く、温度が高いときには高くなるため、ＲＥＦも同
じ特性になる。同時に、レベル補正用レギュレータ回路
２２０のトランスファーゲート５４にも“Ｈ”レベルの
電圧が印加されるため、Ｓref3＝Ｓref になるため、Ｓ
ref3に対応した出力電圧ＯＵＴが出力される。このと
き、ＲＥＦ３が温度依存性を持つため、レベル補正用レ
ギュレータ回路２２０の出力（ＯＵＴ）レベルは、温度
が低いときには低く、高いときには高くなる。
性を持ったＯＵＴレベルが必要である。そこで、以下の
ように基準電圧を生成する。バンドギャップ回路２１０
のベリファイ端子４１に“Ｈ”レベルの電圧を印加し、
バンドギャップ回路２１０のトランスファーゲート３１
を選択し、ＲＥＦ２＝ＲＥＦにする。これにより、温度
が低いときにはＲＥＦが高く、温度が高いときには低い
値のＲＥＦが生成される。同時に、レベル補正用レギュ
レータ回路２２０のトランスファーゲート３７にも
“Ｈ”レベルの電圧が印加され、Ｓref2＝Ｓref になる
ため、Ｓref2に対応した出力電圧ＯＵＴが出力される。
ＲＥＦ２が温度依存性を持たないため、レベル補正用レ
ギュレータ回路２２０の出力（ＯＵＴ）レベルも温度に
対して依存性がなく、一定レベルを得ることができる。
ベリファイIIのとき、レベル補正用レギュレータ回路２
２０は温度依存性を持った出力レベルである必要があ
る。そこで、以下のように基準電圧を生成する。バンド
ギャップ回路２１０のベリファイII端子に“Ｈ”レベル
の電圧を印加してトランスファーゲート５２を選択し、
ＲＥＦ３＝ＲＥＦにする。ＲＥＦ３は温度が低いときに
は低く、温度が高いときには高くなるため、ＲＥＦも同
じ特性になる。同時に、レベル補正用レギュレータ回路
２２０のトランスファーゲート５４にも“Ｈ”レベルの
電圧が印加されるため、Ｓref3＝Ｓref になるため、Ｓ
ref3に対応した出力電圧ＯＵＴが出力される。このと
き、ＲＥＦ３が温度依存性を持つため、レベル補正用レ
ギュレータ回路２２０の出力（ＯＵＴ）レベルは、温度
が低いときには低く、高いときには高くなる。
【００４９】上記した第２の実施の形態によれば、不揮
発性メモリが、ＷＲＩＴＥモード、ベリファイモード、
ベリファイIIモードの３つのモードを持つ場合でも、基
準電圧源となるバンドギャップ回路が１つで済ませるこ
とができ、レイアウト面積の削減が可能になる。また、
第１の実施の形態と同様に、各回路のトランスファーゲ
ートを連動させて選択することにより、きめ細かなベリ
ファイレベルが得られるため、メモリセルの温度特性等
の特性に細かく対応することが可能になり、メモリセル
の特性を十分に引き出すことが可能になる。
発性メモリが、ＷＲＩＴＥモード、ベリファイモード、
ベリファイIIモードの３つのモードを持つ場合でも、基
準電圧源となるバンドギャップ回路が１つで済ませるこ
とができ、レイアウト面積の削減が可能になる。また、
第１の実施の形態と同様に、各回路のトランスファーゲ
ートを連動させて選択することにより、きめ細かなベリ
ファイレベルが得られるため、メモリセルの温度特性等
の特性に細かく対応することが可能になり、メモリセル
の特性を十分に引き出すことが可能になる。
【００５０】なお、上記実施の形態においては、選択手
段および切替手段にトランスファーゲートを用いるもの
としたが、本発明はトランスファーゲートに限定される
ものではなく、他の半導体スイッチ素子、マイクロリレ
ー等であってもよい。
段および切替手段にトランスファーゲートを用いるもの
としたが、本発明はトランスファーゲートに限定される
ものではなく、他の半導体スイッチ素子、マイクロリレ
ー等であってもよい。
【００５１】
【発明の効果】以上より明らかなように、本発明の不揮
発性メモリの基準電圧発生回路によれば、書き込み／消
去モードおよびベリファイ／読み出しモードのそれぞれ
に対応した温度−出力電圧特性の出力電圧が生成され、
その１つが前記モードに応じて選択して出力する１つの
バンドギャップ回路と、このバンドギャップ回路からの
出力電圧をモード毎に出力レベルを補正し、これを基準
電圧とする１つのレベル補正用レギュレータ回路により
構成したので、書き込み／消去モードおよびベリファイ
／読み出しモードのそれぞれの基準電圧を最小構成の回
路により生成することができ、レイアウト面積を小さく
しながら、各モードに応じた温度特性が実現できる。
発性メモリの基準電圧発生回路によれば、書き込み／消
去モードおよびベリファイ／読み出しモードのそれぞれ
に対応した温度−出力電圧特性の出力電圧が生成され、
その１つが前記モードに応じて選択して出力する１つの
バンドギャップ回路と、このバンドギャップ回路からの
出力電圧をモード毎に出力レベルを補正し、これを基準
電圧とする１つのレベル補正用レギュレータ回路により
構成したので、書き込み／消去モードおよびベリファイ
／読み出しモードのそれぞれの基準電圧を最小構成の回
路により生成することができ、レイアウト面積を小さく
しながら、各モードに応じた温度特性が実現できる。
【図１】本発明の不揮発性メモリの基準電圧発生回路を
示す回路図である。
示す回路図である。
【図２】１つのバンドギャップ回路および１つのレベル
補正用レギュレータ回路を用いて温度依存性無しの書き
込み用電圧と温度依存性有りのベリファイ用電圧を生成
するための回路を示すブロック図である。
補正用レギュレータ回路を用いて温度依存性無しの書き
込み用電圧と温度依存性有りのベリファイ用電圧を生成
するための回路を示すブロック図である。
【図３】図２の構成における各回路の出力電圧レベルと
温度の関係を示す電圧−温度特性図である。
温度の関係を示す電圧−温度特性図である。
【図４】本発明の他の実施の形態を示す回路図である。
【図５】従来の不揮発性メモリの基準電圧発生回路を示
す回路図である。
す回路図である。
【図６】バンドギャップ回路と書き込み用レギュレータ
回路を備えた従来の基準電圧発生回路の書き込み用およ
びベリファイ用の概略構成を示すブロック図である。
回路を備えた従来の基準電圧発生回路の書き込み用およ
びベリファイ用の概略構成を示すブロック図である。
【図７】図６の（ａ）の書き込み用レギュレータ回路の
出力レベルと温度の関係を示す電圧−温度特性図であ
る。
出力レベルと温度の関係を示す電圧−温度特性図であ
る。
【図８】図６の（ｂ）のベリファイ用レギュレータ回路
の出力レベルと温度の関係を示す電圧−温度特性図であ
る。
の出力レベルと温度の関係を示す電圧−温度特性図であ
る。
２１，２２，２３，３４ Ｐ型トランジスタ ２４，２５，２６ Ｎ型トランジスタ ２５，２７，２８，３５ 抵抗 ２９ ダイオード ３０，３１，３６，３７，５２，５４ トランスファー
ゲート ３３ 差動増幅器 １００，２００ 基準電圧発生回路 １１０，２１０ バンドギャップ（ＢＧＲ）回路 １２０，２２０ レベル補正用レギュレータ回路 １３０ 書き込み用レギュレータ回路 １４０ ベリファイ用レギュレータ回路
ゲート ３３ 差動増幅器 １００，２００ 基準電圧発生回路 １１０，２１０ バンドギャップ（ＢＧＲ）回路 １２０，２２０ レベル補正用レギュレータ回路 １３０ 書き込み用レギュレータ回路 １４０ ベリファイ用レギュレータ回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田村 剛 神奈川県川崎市中原区小杉町一丁目403番 53 日本電気アイシーマイコンシステム株 式会社内 Ｆターム(参考） 5B025 AD09 AE00 AE08 5H430 BB01 BB05 BB09 BB11 EE06 FF02 FF13 GG04 HH03 JJ04 LA21
Claims (9)
- 【請求項１】 不揮発性メモリの書き込み／消去モード
およびベリファイ／読み出しモードに応じて書き込み電
圧または消去電圧のほか、ベリファイ電圧を設定してメ
モリセルのゲートに印加するための基準電圧発生回路に
おいて、 前記モードのそれぞれに応じた温度特性の出力電圧を生
成すると共に、前記モード毎に前記温度特性を切り替え
るバンドギャップ回路と、 前記バンドギャップ回路の出力電圧に基づいて前記モー
ド毎の基準電圧を生成するレベル補正用レギュレータ回
路を備えることを特徴とする不揮発性メモリの基準電圧
発生回路。 - 【請求項２】 前記ベリファイ／読み出しモードは、２
種類のベリファイモードを持つことを特徴とする請求項
１記載の不揮発性メモリの基準電圧発生回路。 - 【請求項３】 前記バンドギャップ回路は、前記温度特
性として、前記ベリファイ／読み出しモードにあっては
温度の低いときには出力レベルが高く、温度が高くなる
につれて出力レベルが低くなる特性を備えることを特徴
とする請求項１記載の不揮発性メモリの基準電圧発生回
路。 - 【請求項４】 前記バンドギャップ回路は、第１の抵抗
と、 前記第１の抵抗に定電流を流す駆動回路と、 抵抗値Ｒ２を持ち、前記第１の抵抗の抵抗値Ｒ１との比
（Ｒ２／Ｒ１）により温度依存性を決定する第２の抵抗
と、 前記第２の抵抗に順方向に直列接続され、出力電圧の一
部を生成するダイオードと、 前記第２の抵抗と前記ダイオードからなる直列回路に定
電流を流し、前記第２の抵抗の所定位置から出力電圧を
取り出す定電流回路と、 前記第２の抵抗を所定の抵抗比で分割し、その分割点の
出力を前記ベリファイ／読み出しモード時に選択し、前
記第２の抵抗の高電位端の出力を前記書き込み／消去モ
ード時に選択する切替手段を備えることを特徴とする請
求項１または３記載の不揮発性メモリの基準電圧発生回
路。 - 【請求項５】 前記切替手段は、前記第２の抵抗の高電
位端に接続され、前記書き込み／消去モード時にオンに
される第１のトランスファーゲートと、 前記第２の抵抗の前記分割点に接続され、前記ベリファ
イ／読み出しモード時にオンにされる第２のトランスフ
ァーゲートを備えることを特徴とする請求項２記載の不
揮発性メモリの基準電圧発生回路。 - 【請求項６】 前記バンドギャップ回路は、第２のベリ
ファイ／読み出しモードに対応した出力電圧を取り出す
第３の抵抗が前記第２の抵抗に直列接続され、前記第３
の抵抗の出力電圧を出力端子に導く第３のトランスファ
ーゲートが前記替手段に設けられていることを特徴とす
る請求項５記載の不揮発性メモリの基準電圧発生回路。 - 【請求項７】 前記レベル補正用レギュレータ回路は、
前記バンドギャップ回路の出力電圧を一方の入力とする
差動増幅器と、 前記差動増幅器の出力段と接地間に接続されると共に前
記２つのモードに対応した第１および第２の抵抗分割点
を持つ第３の抵抗と、 前記書き込み／消去モードと前記ベリファイ／読み出し
モードに応じて選択した前記第１および第２の抵抗分割
点の出力電圧の一方を前記差動増幅器の他方の入力端子
に入力させる選択手段を備えることを特徴とする請求項
１記載の不揮発性メモリの基準電圧発生回路。 - 【請求項８】 前記選択手段は、前記第１の抵抗分割点
と前記差動増幅器の他方の入力端子の間に設けられ、前
記書き込み／消去モード時にオンにされる第４のトラン
スファーゲートと、 前記第２の抵抗分割点と前記差動増幅器の他方の入力端
子の間に設けられ、前記ベリファイ／読み出しモード時
にオンにされる第５のトランスファーゲートを備えるこ
とを特徴とする請求項１記載の不揮発性メモリの基準電
圧発生回路。 - 【請求項９】 前記レベル補正用レギュレータ回路は、
前記第３の抵抗が第２のベリファイ／読み出しモードに
対応する第３の抵抗分割点と、前記選択手段が前記第３
の抵抗分割点と前記差動増幅器の他方の入力端子の間に
設けられ、前記ベリファイ／読み出しモード時にオンに
される第６のトランスファーゲートを備えることを特徴
とする請求項８記載の不揮発性メモリの基準電圧発生回
路。
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|---|---|---|---|
| JP2000362169A JP3633864B2 (ja) | 2000-11-29 | 2000-11-29 | 不揮発性メモリの基準電圧発生回路 |
| KR10-2001-0074569A KR100462238B1 (ko) | 2000-11-29 | 2001-11-28 | 비휘발성 메모리용 기준 전압 발생기 회로 |
| EP01128267A EP1211691A3 (en) | 2000-11-29 | 2001-11-28 | Reference voltage generator circuit for nonvolatile memory |
| TW090129398A TW535165B (en) | 2000-11-29 | 2001-11-28 | Reference voltage generator circuit for nonvolatile memory |
| US09/997,192 US6529411B2 (en) | 2000-11-29 | 2001-11-29 | Reference voltage generator circuit for nonvolatile memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000362169A JP3633864B2 (ja) | 2000-11-29 | 2000-11-29 | 不揮発性メモリの基準電圧発生回路 |
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| Publication Number | Publication Date |
|---|---|
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ID=18833492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000362169A Expired - Fee Related JP3633864B2 (ja) | 2000-11-29 | 2000-11-29 | 不揮発性メモリの基準電圧発生回路 |
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|---|---|
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| EP (1) | EP1211691A3 (ja) |
| JP (1) | JP3633864B2 (ja) |
| KR (1) | KR100462238B1 (ja) |
| TW (1) | TW535165B (ja) |
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| KR100927782B1 (ko) * | 2008-05-20 | 2009-11-20 | 주식회사 하이닉스반도체 | 불휘발성 메모리 장치의 독출/검증 기준전압 공급부 |
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