JPH06119069A - 基準電圧発生回路 - Google Patents
基準電圧発生回路Info
- Publication number
- JPH06119069A JPH06119069A JP26744192A JP26744192A JPH06119069A JP H06119069 A JPH06119069 A JP H06119069A JP 26744192 A JP26744192 A JP 26744192A JP 26744192 A JP26744192 A JP 26744192A JP H06119069 A JPH06119069 A JP H06119069A
- Authority
- JP
- Japan
- Prior art keywords
- channel transistor
- power supply
- transistor
- gate
- current mirror
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Read Only Memory (AREA)
- Continuous-Control Power Sources That Use Transistors (AREA)
Abstract
(57)【要約】
【目的】この発明の目的は、イレイズ・ベリファイの動
作マージンのみならず、プログラム・ベリファイの動作
マージンをも広げることができ、安定した基準電圧を発
生することが可能な基準電圧発生回路を提供することで
ある。 【構成】抵抗11はプログラム・ベリファイまたはイレイ
ズ・ベリファイに応じて、外部電源Ｖppを分圧した電圧
を生成し、この電圧をカレントミラー回路12の一方入力
端に供給する。このカレントミラー回路12はプルアップ
用のトランジスタ19とともに、フィードバック型のカレ
ントミラー回路を構成している。したがって、出力端子
18の電圧が変動した場合においても、カレントミラー回
路12によって元の電圧に復帰しようとする。また、出力
電圧がオーバーシュートした場合、デプレション型Ｎチ
ャネルトランジスタ20によって復帰される。
作マージンのみならず、プログラム・ベリファイの動作
マージンをも広げることができ、安定した基準電圧を発
生することが可能な基準電圧発生回路を提供することで
ある。 【構成】抵抗11はプログラム・ベリファイまたはイレイ
ズ・ベリファイに応じて、外部電源Ｖppを分圧した電圧
を生成し、この電圧をカレントミラー回路12の一方入力
端に供給する。このカレントミラー回路12はプルアップ
用のトランジスタ19とともに、フィードバック型のカレ
ントミラー回路を構成している。したがって、出力端子
18の電圧が変動した場合においても、カレントミラー回
路12によって元の電圧に復帰しようとする。また、出力
電圧がオーバーシュートした場合、デプレション型Ｎチ
ャネルトランジスタ20によって復帰される。
Description
【０００１】
【産業上の利用分野】この発明は、不揮発性半導体メモ
リ、例えば電気的に一括消去可能なフラッシュEEPROM(E
lectricaly Elasable Programmable ROM) に使用される
ものであり、メモリセルに書き込まれたデータおよび消
去されたデータを確認するベリファイ用の基準電圧を発
生する基準電圧発生回路に関する。
リ、例えば電気的に一括消去可能なフラッシュEEPROM(E
lectricaly Elasable Programmable ROM) に使用される
ものであり、メモリセルに書き込まれたデータおよび消
去されたデータを確認するベリファイ用の基準電圧を発
生する基準電圧発生回路に関する。
【０００２】
【従来の技術】例えば紫外線を照射することによってデ
ータを消去するタイプのEPROM において、書き込みデー
タをベリファイする場合、ユーザのスペックにより、電
源電圧Ｖccを例えば6.25±0.25Ｖとし、メモリセルのゲ
ートに印加される電圧を低くしても書き込みデータがス
ペック上の速度で正確に読出されることを保証してい
る。ところが、電気的に一括消去可能なフラッシュEEPR
OMでは、外部システムの制約により、外部電源、例えば
電源電圧Ｖccを変えてメモリセルの書き込みデータまた
は消去データを保証することはできない。通常、フラッ
シュEEPROMは、例えば書き込み用高電圧Ｖppを降圧回路
によって降圧させ、メモリセルのゲートにベリファイ用
の基準電圧を印加している。
ータを消去するタイプのEPROM において、書き込みデー
タをベリファイする場合、ユーザのスペックにより、電
源電圧Ｖccを例えば6.25±0.25Ｖとし、メモリセルのゲ
ートに印加される電圧を低くしても書き込みデータがス
ペック上の速度で正確に読出されることを保証してい
る。ところが、電気的に一括消去可能なフラッシュEEPR
OMでは、外部システムの制約により、外部電源、例えば
電源電圧Ｖccを変えてメモリセルの書き込みデータまた
は消去データを保証することはできない。通常、フラッ
シュEEPROMは、例えば書き込み用高電圧Ｖppを降圧回路
によって降圧させ、メモリセルのゲートにベリファイ用
の基準電圧を印加している。
【０００３】図９は、従来のベリファイ用基準電圧を発
生する基準電圧発生回路の一例を示すものである。外部
電源Ｖpp（約12.0Ｖ）と接地間には、抵抗８０が設けら
れている。この抵抗８０の所定位置には、Ｐチャネルト
ランジスタ８１、８２のゲートが接続されている。これ
らＰチャネルトランジスタ８１、８２の電流通路は外部
電源Ｖpp（約12.0Ｖ）と接地間に直列接続され、トラン
ジスタ８１、８２の接続点は出力端に接続されている。
トランジスタ８１、８２のサイズ（Ｗ／Ｌ：Ｗ＝チャネ
ル幅、Ｌ＝チャネル長）は同一である。
生する基準電圧発生回路の一例を示すものである。外部
電源Ｖpp（約12.0Ｖ）と接地間には、抵抗８０が設けら
れている。この抵抗８０の所定位置には、Ｐチャネルト
ランジスタ８１、８２のゲートが接続されている。これ
らＰチャネルトランジスタ８１、８２の電流通路は外部
電源Ｖpp（約12.0Ｖ）と接地間に直列接続され、トラン
ジスタ８１、８２の接続点は出力端に接続されている。
トランジスタ８１、８２のサイズ（Ｗ／Ｌ：Ｗ＝チャネ
ル幅、Ｌ＝チャネル長）は同一である。
【０００４】
【発明が解決しようとする課題】上記回路の特徴は、抵
抗８０によって外部電源Ｖppを分割し、この分割した電
圧によって、２つのトランジスタ８１、８２を五極管領
域で動作させ、基準電圧を発生させている。つまり、抵
抗８０全体の抵抗値をＲ、外部電源Ｖppとトランジスタ
８１のゲートまでの抵抗値をＲ1 、トランジスタ８１の
ゲートからトランジスタ８２のゲートまでの抵抗値をＲ
2 、トランジスタ８２のゲートから接地までの抵抗値を
Ｒ3 とした場合、トランジスタ８１のゲート電圧ＶG1
は、 ＶG1＝（Ｒ2 ＋Ｒ3 ）・Ｖpp／Ｒ …（１） トランジスタ８２のゲート電圧ＶG2は、 ＶG2＝Ｒ3 ・Ｖpp／Ｒ …（２） となる。各トランジスタが五極管領域で動作すると仮定
すると、トランジスタ８１、８２に流れる電流Ｉd は、 Ｉd ＝β（ＶG1−Ｖpp−Ｖpt）2 ／２ ＝β（ＶG2−Ｖout −Ｖpt）2 ／２ …（３）
抗８０によって外部電源Ｖppを分割し、この分割した電
圧によって、２つのトランジスタ８１、８２を五極管領
域で動作させ、基準電圧を発生させている。つまり、抵
抗８０全体の抵抗値をＲ、外部電源Ｖppとトランジスタ
８１のゲートまでの抵抗値をＲ1 、トランジスタ８１の
ゲートからトランジスタ８２のゲートまでの抵抗値をＲ
2 、トランジスタ８２のゲートから接地までの抵抗値を
Ｒ3 とした場合、トランジスタ８１のゲート電圧ＶG1
は、 ＶG1＝（Ｒ2 ＋Ｒ3 ）・Ｖpp／Ｒ …（１） トランジスタ８２のゲート電圧ＶG2は、 ＶG2＝Ｒ3 ・Ｖpp／Ｒ …（２） となる。各トランジスタが五極管領域で動作すると仮定
すると、トランジスタ８１、８２に流れる電流Ｉd は、 Ｉd ＝β（ＶG1−Ｖpp−Ｖpt）2 ／２ ＝β（ＶG2−Ｖout −Ｖpt）2 ／２ …（３）
【０００５】となる。但し、ＶptはＰチャネルトランジ
スタの閾値電圧、Ｖout は出力電圧である。（３）式を
Ｖout について変形し、（１）（２）式を代入すると、
出力電圧Ｖout は Ｖout ＝（Ｒ1 ＋Ｒ3 ）・Ｖpp／Ｒ となり、出力電圧Ｖout はＰチャネルトランジスタの閾
値電圧Ｖpt、および抵抗値依存性がないことが分かる。
トランジスタ８１、８２が五極管領域で動作する条件
は、トランジスタ８１の場合、 ＶG1−Ｖpp−Ｖpt≧Ｖout −Ｖpp であり、トランジスタ８２の場合、 ＶG2−Ｖout −Ｖpt≧０−Ｖout である。また、トランジスタ８１、８２がオンとなるこ
とを考慮すると、トランジスタ８１の場合、 Ｖpp＋Ｖpt＞ＶG1≧Ｖout ＋Ｖpt であり、トランジスタ８２の場合、 Ｖout ＋Ｖpt＞ＶG2≧０ となる。
スタの閾値電圧、Ｖout は出力電圧である。（３）式を
Ｖout について変形し、（１）（２）式を代入すると、
出力電圧Ｖout は Ｖout ＝（Ｒ1 ＋Ｒ3 ）・Ｖpp／Ｒ となり、出力電圧Ｖout はＰチャネルトランジスタの閾
値電圧Ｖpt、および抵抗値依存性がないことが分かる。
トランジスタ８１、８２が五極管領域で動作する条件
は、トランジスタ８１の場合、 ＶG1−Ｖpp−Ｖpt≧Ｖout −Ｖpp であり、トランジスタ８２の場合、 ＶG2−Ｖout −Ｖpt≧０−Ｖout である。また、トランジスタ８１、８２がオンとなるこ
とを考慮すると、トランジスタ８１の場合、 Ｖpp＋Ｖpt＞ＶG1≧Ｖout ＋Ｖpt であり、トランジスタ８２の場合、 Ｖout ＋Ｖpt＞ＶG2≧０ となる。
【０００６】ここで、この回路によって書き込みデータ
のベリファイ（プログラム・ベリファイと称す）用の基
準電圧を発生させたとき、出力電圧Ｖout を約7.0 Ｖと
すると、11.0＞ＶG1≧6.0 Ｖとなり、トランジスタ８１
が安定に動作するマージンは4.0 Ｖ程度である。しか
し、この回路によって消去データのベリファイ（イレイ
ズ・ベリファイと称す）用の基準電圧を発生させたとき
は、出力電圧Ｖout を約3.5 Ｖとすると、2.5 ＞ＶG2≧
０Ｖとなり、トランジスタ８２が安定に動作するマージ
ンは1.0 Ｖ程度となる。したがって、この回路は特に、
イレイズ・ベリファイのとき、動作マージンが非常に少
なくなることが分かる。
のベリファイ（プログラム・ベリファイと称す）用の基
準電圧を発生させたとき、出力電圧Ｖout を約7.0 Ｖと
すると、11.0＞ＶG1≧6.0 Ｖとなり、トランジスタ８１
が安定に動作するマージンは4.0 Ｖ程度である。しか
し、この回路によって消去データのベリファイ（イレイ
ズ・ベリファイと称す）用の基準電圧を発生させたとき
は、出力電圧Ｖout を約3.5 Ｖとすると、2.5 ＞ＶG2≧
０Ｖとなり、トランジスタ８２が安定に動作するマージ
ンは1.0 Ｖ程度となる。したがって、この回路は特に、
イレイズ・ベリファイのとき、動作マージンが非常に少
なくなることが分かる。
【０００７】この発明は、上記課題を解決するためにな
されたものであり、その目的とするところは、イレイズ
・ベリファイの動作マージンのみならず、プログラム・
ベリファイの動作マージンをも広げることができ、しか
も、抵抗値やトランジスタの閾値電圧のばらつきの影響
を受けず、安定した基準電圧を発生することが可能な基
準電圧発生回路を提供しようとするものである。
されたものであり、その目的とするところは、イレイズ
・ベリファイの動作マージンのみならず、プログラム・
ベリファイの動作マージンをも広げることができ、しか
も、抵抗値やトランジスタの閾値電圧のばらつきの影響
を受けず、安定した基準電圧を発生することが可能な基
準電圧発生回路を提供しようとするものである。
【０００８】
【課題を解決するための手段】この発明は、上記課題を
解決するため、外部電源に接続され、プログラム・ベリ
ファイまたはイレイズ・ベリファイに応じて分圧された
電圧を生成する抵抗と、この抵抗によって分圧された電
圧が一方入力端に供給され、他方入力端が出力端子に接
続されたカレントミラー回路と、前記出力端子と前記外
部電源より低い第１の電源との相互間に電流通路が接続
され、ゲートが前記カレントミラー回路の出力端に接続
されたトランジスタと、前記出力端子に接続された定電
流源とを設けている。
解決するため、外部電源に接続され、プログラム・ベリ
ファイまたはイレイズ・ベリファイに応じて分圧された
電圧を生成する抵抗と、この抵抗によって分圧された電
圧が一方入力端に供給され、他方入力端が出力端子に接
続されたカレントミラー回路と、前記出力端子と前記外
部電源より低い第１の電源との相互間に電流通路が接続
され、ゲートが前記カレントミラー回路の出力端に接続
されたトランジスタと、前記出力端子に接続された定電
流源とを設けている。
【０００９】
【作用】すなわち、この発明は、プログラム・ベリファ
イまたはイレイズ・ベリファイに応じて、抵抗により外
部電源を分圧した電圧を生成し、この電圧をカレントミ
ラー回路の一方入力端に供給する。このカレントミラー
回路はプルアップ用のトランジスタとともに、フィード
バック型のカレントミラー回路を構成している。したが
って、出力端子の電圧が変動した場合においても、カレ
ントミラー回路によって元の電圧に復帰しようとする。
また、出力電圧がオーバーシュートした場合、定電流源
によって復帰される。
イまたはイレイズ・ベリファイに応じて、抵抗により外
部電源を分圧した電圧を生成し、この電圧をカレントミ
ラー回路の一方入力端に供給する。このカレントミラー
回路はプルアップ用のトランジスタとともに、フィード
バック型のカレントミラー回路を構成している。したが
って、出力端子の電圧が変動した場合においても、カレ
ントミラー回路によって元の電圧に復帰しようとする。
また、出力電圧がオーバーシュートした場合、定電流源
によって復帰される。
【００１０】
【実施例】以下、図面を参照してこの発明の一実施例に
ついて説明する。
ついて説明する。
【００１１】図１に示す基準電圧発生回路において、抵
抗１１は例えば拡散層あるいはポリシリコン等によって
構成された高抵抗である。この抵抗１１の一端は外部電
源Ｖppに接続され、他端は接地されている。外部電源Ｖ
ppはこの抵抗１１によって分圧され、この分圧された電
圧はノード１１ａから出力される。このノード１１ａに
は、カレントミラー回路１２の一方入力端子を構成する
Ｎチャネルトランジスタ１３のゲートが接続されてい
る。このトランジスタのドレインはＰチャネルトランジ
スタ１４のドレインに接続されている。このＰチャネル
トランジスタ１４のソースは電源Ｖppd に接続され、ゲ
ートはＰチャネルトランジスタ１５のゲートに接続され
ている。前記電源Ｖppd は外部電源Ｖppを図示せぬ内部
回路によって降圧した電源である。
抗１１は例えば拡散層あるいはポリシリコン等によって
構成された高抵抗である。この抵抗１１の一端は外部電
源Ｖppに接続され、他端は接地されている。外部電源Ｖ
ppはこの抵抗１１によって分圧され、この分圧された電
圧はノード１１ａから出力される。このノード１１ａに
は、カレントミラー回路１２の一方入力端子を構成する
Ｎチャネルトランジスタ１３のゲートが接続されてい
る。このトランジスタのドレインはＰチャネルトランジ
スタ１４のドレインに接続されている。このＰチャネル
トランジスタ１４のソースは電源Ｖppd に接続され、ゲ
ートはＰチャネルトランジスタ１５のゲートに接続され
ている。前記電源Ｖppd は外部電源Ｖppを図示せぬ内部
回路によって降圧した電源である。
【００１２】前記Ｐチャネルトランジスタ１５のソース
は前記電源Ｖppd に接続され、ドレインはそのゲートに
接続されるとともに、Ｎチャネルトランジスタ１６のド
レインに接続されている。このＮチャネルトランジスタ
１６のソースは前記Ｎチャネルトランジスタ１３のソー
スに接続されるとともに、Ｎチャネルトランジスタ１７
のドレインに接続されている。このＮチャネルトランジ
スタ１７のゲートは前記Ｐチャネルトランジスタ１５の
ドレインおよびゲートに接続され、ソースは接地されて
いる。
は前記電源Ｖppd に接続され、ドレインはそのゲートに
接続されるとともに、Ｎチャネルトランジスタ１６のド
レインに接続されている。このＮチャネルトランジスタ
１６のソースは前記Ｎチャネルトランジスタ１３のソー
スに接続されるとともに、Ｎチャネルトランジスタ１７
のドレインに接続されている。このＮチャネルトランジ
スタ１７のゲートは前記Ｐチャネルトランジスタ１５の
ドレインおよびゲートに接続され、ソースは接地されて
いる。
【００１３】また、カレントミラー回路１２の他方入力
端子を構成する前記Ｎチャネルトランジスタ１６のゲー
トは、出力ノード１８に接続されるとともに、プルアッ
プ用のＰチャネルトランジスタ１９のドレインに接続さ
れている。このＰチャネルトランジスタ１９のソースは
前記電源Ｖppd に接続され、ゲートは前記カレントミラ
ー回路１２の出力端子、すなわち、前記Ｎチャネルトラ
ンジスタ１３のドレインに接続されている。したがっ
て、このカレントミラー回路１２はフィードバック型カ
レントミラー回路を構成している。さらに、出力ノード
１８にはデプレション型Ｎチャネルトランジスタ２０の
ドレインが接続されている。このＮチャネルトランジス
タ２０のゲートおよびソースは接地されている。尚、出
力ノード１８は図示せぬワード線に接続されている。
端子を構成する前記Ｎチャネルトランジスタ１６のゲー
トは、出力ノード１８に接続されるとともに、プルアッ
プ用のＰチャネルトランジスタ１９のドレインに接続さ
れている。このＰチャネルトランジスタ１９のソースは
前記電源Ｖppd に接続され、ゲートは前記カレントミラ
ー回路１２の出力端子、すなわち、前記Ｎチャネルトラ
ンジスタ１３のドレインに接続されている。したがっ
て、このカレントミラー回路１２はフィードバック型カ
レントミラー回路を構成している。さらに、出力ノード
１８にはデプレション型Ｎチャネルトランジスタ２０の
ドレインが接続されている。このＮチャネルトランジス
タ２０のゲートおよびソースは接地されている。尚、出
力ノード１８は図示せぬワード線に接続されている。
【００１４】上記構成において、抵抗１１のノード１１
ａから出力される電位は、カレントミラー回路１２を構
成するＮチャネルトランジスタ１３のゲートに供給され
る。Ｎチャネルトランジスタ１３の導通に伴って、プル
アップ用のＰチャネルトランジスタ１９、Ｎチャネルト
ランジスタ１６が順次導通する。カレントミラー回路１
２はＮチャネルトランジスタ１３のゲート電位とＮチャ
ネルトランジスタ１６のゲート電位とを比較、増幅し、
Ｐチャネルトランジスタ１９を介してＮチャネルトラン
ジスタ１３のゲート電位とＮチャネルトランジスタ１６
のゲート電位が等しくなった状態で安定する。カレント
ミラー回路１２はフィードバック型カレントミラー回路
を構成しているため、出力ノード１８の電位が変動した
場合においても、安定状態に戻ろうとする。仮に、出力
電位が所望の電位より高くなった場合、デプレション型
Ｎチャネルトランジスタ２０が導通し、出力ノード１８
の電位を低下させるようになっている。
ａから出力される電位は、カレントミラー回路１２を構
成するＮチャネルトランジスタ１３のゲートに供給され
る。Ｎチャネルトランジスタ１３の導通に伴って、プル
アップ用のＰチャネルトランジスタ１９、Ｎチャネルト
ランジスタ１６が順次導通する。カレントミラー回路１
２はＮチャネルトランジスタ１３のゲート電位とＮチャ
ネルトランジスタ１６のゲート電位とを比較、増幅し、
Ｐチャネルトランジスタ１９を介してＮチャネルトラン
ジスタ１３のゲート電位とＮチャネルトランジスタ１６
のゲート電位が等しくなった状態で安定する。カレント
ミラー回路１２はフィードバック型カレントミラー回路
を構成しているため、出力ノード１８の電位が変動した
場合においても、安定状態に戻ろうとする。仮に、出力
電位が所望の電位より高くなった場合、デプレション型
Ｎチャネルトランジスタ２０が導通し、出力ノード１８
の電位を低下させるようになっている。
【００１５】上記基準電圧発生回路によれば、抵抗１１
の分圧電圧を適宜設定することにより、ベリファイ用の
基準電圧あるいはイレーズ用の基準電圧を発生すること
ができる。また、上記基準電圧発生回路は、動作マージ
ンがカレントミラー回路１２の動作マージンと同一であ
り、抵抗値やトランジスタの閾値電圧のばらつきに影響
を受けることがない。
の分圧電圧を適宜設定することにより、ベリファイ用の
基準電圧あるいはイレーズ用の基準電圧を発生すること
ができる。また、上記基準電圧発生回路は、動作マージ
ンがカレントミラー回路１２の動作マージンと同一であ
り、抵抗値やトランジスタの閾値電圧のばらつきに影響
を受けることがない。
【００１６】図２は上記基準電圧発生回路のシミュレー
ション結果を示すものである。図２は、カレントミラー
回路１２の入力電圧と基準電圧との差が直流的に0.05Ｖ
である場合、カレントミラー回路１２の出力電圧が何ボ
ルトに増幅されたかを示している。すなわち、例えば基
準電圧Vref＝4.0 Ｖ、入力電圧Vin1＝4.05Ｖのとき、出
力電圧Vout1 は約 5Ｖであり、基準電圧Vref＝4.0 Ｖ、
入力電圧Vin2＝3.95Ｖとした場合、出力電圧Vout2 は約
9Ｖであった。つまり、図２に示すシミュレーション結
果は、基準電圧が一定で、入力電圧が基準電圧に対して
±0.05Ｖ変動した場合、出力電圧がどの程度変動するか
を示している。
ション結果を示すものである。図２は、カレントミラー
回路１２の入力電圧と基準電圧との差が直流的に0.05Ｖ
である場合、カレントミラー回路１２の出力電圧が何ボ
ルトに増幅されたかを示している。すなわち、例えば基
準電圧Vref＝4.0 Ｖ、入力電圧Vin1＝4.05Ｖのとき、出
力電圧Vout1 は約 5Ｖであり、基準電圧Vref＝4.0 Ｖ、
入力電圧Vin2＝3.95Ｖとした場合、出力電圧Vout2 は約
9Ｖであった。つまり、図２に示すシミュレーション結
果は、基準電圧が一定で、入力電圧が基準電圧に対して
±0.05Ｖ変動した場合、出力電圧がどの程度変動するか
を示している。
【００１７】図２に示すシミュレーションの結果から明
らかなように、回路の動作マージンがカレントミラー回
路１２の動作マージンと同一であり、約9.0 Ｖ以上の広
範囲となっている。したがって、1.0 Ｖ〜10Ｖの任意の
入力電位に対して、カレントミラー回路１２のセンス感
度は変化しないため、安定した電位を得ることができ
る。また、上記シミュレーションの場合、基準電圧Vref
＝4.0 Ｖにおいて、出力電圧Vout1 とVout2 の差ΔVout
は、 ΔVout＝Vout2 −Vout1 ＝4.0 Ｖ、 入力電圧の差ΔVin は、 ΔVin ＝Vin1−Vin2＝4.05−3.95＝0.10Ｖ であり、増幅率Ｓは、 Ｓ＝ΔVout／ΔVin ＝4.0 ／0.10＝40 となる。したがって、出力電圧Vout1 とVout2 の差が大
きいほど感度が良いと言える。
らかなように、回路の動作マージンがカレントミラー回
路１２の動作マージンと同一であり、約9.0 Ｖ以上の広
範囲となっている。したがって、1.0 Ｖ〜10Ｖの任意の
入力電位に対して、カレントミラー回路１２のセンス感
度は変化しないため、安定した電位を得ることができ
る。また、上記シミュレーションの場合、基準電圧Vref
＝4.0 Ｖにおいて、出力電圧Vout1 とVout2 の差ΔVout
は、 ΔVout＝Vout2 −Vout1 ＝4.0 Ｖ、 入力電圧の差ΔVin は、 ΔVin ＝Vin1−Vin2＝4.05−3.95＝0.10Ｖ であり、増幅率Ｓは、 Ｓ＝ΔVout／ΔVin ＝4.0 ／0.10＝40 となる。したがって、出力電圧Vout1 とVout2 の差が大
きいほど感度が良いと言える。
【００１８】尚、フィードバック回路は、発振すること
があるが、上記プルアップ用のＰチャネルトランジスタ
１９の相互コンダクタンスｇｍを、カレントミラー回路
１２のセンス感度よりも小さくすることにより、発振モ
ードを防止できる。
があるが、上記プルアップ用のＰチャネルトランジスタ
１９の相互コンダクタンスｇｍを、カレントミラー回路
１２のセンス感度よりも小さくすることにより、発振モ
ードを防止できる。
【００１９】また、カレントミラー回路１２を構成する
トランジスタと、デプレション型Ｎチャネルトランジス
タ２０の電流を削減することにより、回路全体の消費電
流を抑えることができる。図３は、この発明の第２の実
施例を示すものであり、図１と同一部分には同一符号を
付し、異なる部分についてのみ説明する。
トランジスタと、デプレション型Ｎチャネルトランジス
タ２０の電流を削減することにより、回路全体の消費電
流を抑えることができる。図３は、この発明の第２の実
施例を示すものであり、図１と同一部分には同一符号を
付し、異なる部分についてのみ説明する。
【００２０】この実施例は、基準電圧発生回路をディジ
タル信号によって制御することにより、ベリファイ用の
基準電圧あるいはイレーズ用の基準電圧を発生可能とす
るものである。
タル信号によって制御することにより、ベリファイ用の
基準電圧あるいはイレーズ用の基準電圧を発生可能とす
るものである。
【００２１】前記抵抗１１のノード１１ａには、抵抗３
１の一端が接続されている。この抵抗３１の他端は、Ｎ
チャネルトランジスタ３２のドレインに接続されてい
る。このＮチャネルトランジスタ３２のゲートには電源
Ｖccが供給され、ソースはＮチャネルトランジスタ３３
のドレインに接続されている。このＮチャネルトランジ
スタ３３のゲートにはプログラム・ベリファイを示す信
号ＰＶが供給され、ソースは接地されている。
１の一端が接続されている。この抵抗３１の他端は、Ｎ
チャネルトランジスタ３２のドレインに接続されてい
る。このＮチャネルトランジスタ３２のゲートには電源
Ｖccが供給され、ソースはＮチャネルトランジスタ３３
のドレインに接続されている。このＮチャネルトランジ
スタ３３のゲートにはプログラム・ベリファイを示す信
号ＰＶが供給され、ソースは接地されている。
【００２２】また、前記抵抗１１の他端には、Ｎチャネ
ルトランジスタ３４のドレインに接続されている。この
Ｎチャネルトランジスタ３４のゲートには電源Ｖccが供
給され、ソースはＮチャネルトランジスタ３５のドレイ
ンに接続されている。このＮチャネルトランジスタ３５
のゲートにはイレーズ・ベリファイを示す信号ＥＶが供
給され、ソースは接地されている。
ルトランジスタ３４のドレインに接続されている。この
Ｎチャネルトランジスタ３４のゲートには電源Ｖccが供
給され、ソースはＮチャネルトランジスタ３５のドレイ
ンに接続されている。このＮチャネルトランジスタ３５
のゲートにはイレーズ・ベリファイを示す信号ＥＶが供
給され、ソースは接地されている。
【００２３】さらに、前記カレントミラー回路１２の出
力端としてのＮチャネルトランジスタ１３のドレインは
Ｐチャネルトランジスタ３６のドレインに接続されてい
る。このＰチャネルトランジスタ３６のソースは電源Ｖ
ppd に接続され、ゲートには信号VERIP が供給されてい
る。
力端としてのＮチャネルトランジスタ１３のドレインは
Ｐチャネルトランジスタ３６のドレインに接続されてい
る。このＰチャネルトランジスタ３６のソースは電源Ｖ
ppd に接続され、ゲートには信号VERIP が供給されてい
る。
【００２４】また、前記Ｎチャネルトランジスタ３７の
ソースと接地間には、Ｎチャネルトランジスタ３７の電
流通路が接続され、このＮチャネルトランジスタ３７の
ゲートには信号VERIが供給されている。
ソースと接地間には、Ｎチャネルトランジスタ３７の電
流通路が接続され、このＮチャネルトランジスタ３７の
ゲートには信号VERIが供給されている。
【００２５】さらに、前記出力ノード１８とＮチャネル
トランジスタ２０の相互間には、Ｎチャネルトランジス
タ３８の電流通路が接続され、このＮチャネルトランジ
スタ３８のゲートには信号VERIが供給されている。ま
た、前記出力ノード１８にはデプレション型Ｎチャネル
トランジスタ３９のソースが接続されている。このトラ
ンジスタ３９のドレインは電源Ｖccに接続され、ゲート
には信号VERIの反転信号/VERI が供給されている。尚、
電源Ｖpp、Ｖppd 、Ｖccの関係は、Ｖpp≧Ｖppd ＞Ｖcc
である。上記構成において、図４を参照して動作につい
て説明する。
トランジスタ２０の相互間には、Ｎチャネルトランジス
タ３８の電流通路が接続され、このＮチャネルトランジ
スタ３８のゲートには信号VERIが供給されている。ま
た、前記出力ノード１８にはデプレション型Ｎチャネル
トランジスタ３９のソースが接続されている。このトラ
ンジスタ３９のドレインは電源Ｖccに接続され、ゲート
には信号VERIの反転信号/VERI が供給されている。尚、
電源Ｖpp、Ｖppd 、Ｖccの関係は、Ｖpp≧Ｖppd ＞Ｖcc
である。上記構成において、図４を参照して動作につい
て説明する。
【００２６】Ｎチャネルトランジスタ３２、３４は通常
導通状態であり、プログラム・ベリファイを示す信号Ｐ
ＶがＮチャネルトランジスタ３３のゲートに供給される
と、抵抗１１の電源ＶPP接続端からノード１１ａまでの
抵抗値と抵抗３１の抵抗値によって分圧された電圧がノ
ード１１ａから出力される。
導通状態であり、プログラム・ベリファイを示す信号Ｐ
ＶがＮチャネルトランジスタ３３のゲートに供給される
と、抵抗１１の電源ＶPP接続端からノード１１ａまでの
抵抗値と抵抗３１の抵抗値によって分圧された電圧がノ
ード１１ａから出力される。
【００２７】一方、プログラム・ベリファイを示す信号
ＰＶとともに、Ｎチャネルトランジスタ３７、３８のゲ
ートにはハイレベルの信号VERIが供給され、Ｐチャネル
トランジスタ３６のゲートにはハイレベルの信号VERIP
が供給される。このため、Ｎチャネルトランジスタ３
７、３８はオン、Ｐチャネルトランジスタ３６はオフ状
態となる。したがって、カレントミラー回路１２は図１
に示す回路と同様に、抵抗１１ａから出力される電圧に
従って、Ｎチャネルトランジスタ１３のゲート電位とＮ
チャネルトランジスタ１６のゲート電位とを比較、増幅
し、Ｎチャネルトランジスタ１３のゲート電位とＮチャ
ネルトランジスタ１６のゲート電位が等しくなった状態
で安定する。このとき、電源Ｖpp＝12Ｖ、Ｖcc＝4.5 〜
5.5 Ｖである場合、出力ノード１８の出力電圧は例えば
7.0 Ｖとなる。
ＰＶとともに、Ｎチャネルトランジスタ３７、３８のゲ
ートにはハイレベルの信号VERIが供給され、Ｐチャネル
トランジスタ３６のゲートにはハイレベルの信号VERIP
が供給される。このため、Ｎチャネルトランジスタ３
７、３８はオン、Ｐチャネルトランジスタ３６はオフ状
態となる。したがって、カレントミラー回路１２は図１
に示す回路と同様に、抵抗１１ａから出力される電圧に
従って、Ｎチャネルトランジスタ１３のゲート電位とＮ
チャネルトランジスタ１６のゲート電位とを比較、増幅
し、Ｎチャネルトランジスタ１３のゲート電位とＮチャ
ネルトランジスタ１６のゲート電位が等しくなった状態
で安定する。このとき、電源Ｖpp＝12Ｖ、Ｖcc＝4.5 〜
5.5 Ｖである場合、出力ノード１８の出力電圧は例えば
7.0 Ｖとなる。
【００２８】また、イレーズ・ベリファイを示す信号Ｅ
ＶがＮチャネルトランジスタ３５のゲートに供給される
と、抵抗１１のノード１１ａからは図１に示す回路と同
様の電圧が出力され、図１に示す回路と同様の動作が行
われる。
ＶがＮチャネルトランジスタ３５のゲートに供給される
と、抵抗１１のノード１１ａからは図１に示す回路と同
様の電圧が出力され、図１に示す回路と同様の動作が行
われる。
【００２９】さらに、プログラム・ベリファイおよびイ
レーズ・ベリファイのいずれでもない場合、信号VERIP
はローレベル、プログラム・ベリファイを示す信号Ｐ
Ｖ、およびイレーズ・ベリファイを示す信号ＥＶがとも
にローレベルとなる。このため、Ｐチャネルトランジス
タ３６は導通し、このドレインがゲートに接続されたＰ
チャネルトランジスタ１９は非導通となる。このとき、
信号/VERI はハイレベルであるため、トランジスタ３９
が導通する。したがって、出力電圧Voutは電源と同じＶ
ccとなる。このようにベリファイモード以外のとき、出
力電圧Voutを電位Ｖccとすることにより、ベリファイモ
ードとなったとき、電位Ｖccから出力電圧が充放電され
るため、出力電圧が安定化するまでの時間を短縮するこ
とができる。尚、トランジスタ３９のドレインが接続さ
れる電位はＶccに限定されるものではなく、接地電位よ
り高い任意の電位であればよい。図５は、この発明の第
３の実施例を示すものであり、図１と同一部分には同一
符号を付し、異なる部分についてのみ説明する。
レーズ・ベリファイのいずれでもない場合、信号VERIP
はローレベル、プログラム・ベリファイを示す信号Ｐ
Ｖ、およびイレーズ・ベリファイを示す信号ＥＶがとも
にローレベルとなる。このため、Ｐチャネルトランジス
タ３６は導通し、このドレインがゲートに接続されたＰ
チャネルトランジスタ１９は非導通となる。このとき、
信号/VERI はハイレベルであるため、トランジスタ３９
が導通する。したがって、出力電圧Voutは電源と同じＶ
ccとなる。このようにベリファイモード以外のとき、出
力電圧Voutを電位Ｖccとすることにより、ベリファイモ
ードとなったとき、電位Ｖccから出力電圧が充放電され
るため、出力電圧が安定化するまでの時間を短縮するこ
とができる。尚、トランジスタ３９のドレインが接続さ
れる電位はＶccに限定されるものではなく、接地電位よ
り高い任意の電位であればよい。図５は、この発明の第
３の実施例を示すものであり、図１と同一部分には同一
符号を付し、異なる部分についてのみ説明する。
【００３０】図５において、Ｐチャネルトランジスタ１
９のドレインとＮチャネルトランジスタ１６のゲートの
相互間にはイントリシック型Ｎチャネルトランジスタ５
１の電流通路が接続されている。このＮチャネルトラン
ジスタ５１のゲートは、そのドレインに接続されるとと
もに、イントリシック型Ｎチャネルトランジスタ５２の
ゲートに接続されている。このＮチャネルトランジスタ
５２のドレインは電源Ｖppd に接続され、ソースは出力
ノード１８に接続されるとともに、デプレション型Ｎチ
ャネルトランジスタ５３のドレインに接続されている。
このＮチャネルトランジスタ５３のゲートおよびソース
は接地されている。尚、前記イントリシック型Ｎチャネ
ルトランジスタ５１、５２は五極管動作し、これらイン
トリシック型Ｎチャネルトランジスタ５１、５２の閾値
電圧は０Ｖと考えてよい。
９のドレインとＮチャネルトランジスタ１６のゲートの
相互間にはイントリシック型Ｎチャネルトランジスタ５
１の電流通路が接続されている。このＮチャネルトラン
ジスタ５１のゲートは、そのドレインに接続されるとと
もに、イントリシック型Ｎチャネルトランジスタ５２の
ゲートに接続されている。このＮチャネルトランジスタ
５２のドレインは電源Ｖppd に接続され、ソースは出力
ノード１８に接続されるとともに、デプレション型Ｎチ
ャネルトランジスタ５３のドレインに接続されている。
このＮチャネルトランジスタ５３のゲートおよびソース
は接地されている。尚、前記イントリシック型Ｎチャネ
ルトランジスタ５１、５２は五極管動作し、これらイン
トリシック型Ｎチャネルトランジスタ５１、５２の閾値
電圧は０Ｖと考えてよい。
【００３１】図５に示す回路の動作は、図１に示す回路
とほぼ同様である。但し、図１に示す回路では、カレン
トミラー回路１２を構成するＮチャネルトランジスタ１
６のゲートが直接出力ノード１８に接続されていたが、
図５に示す回路の場合、Ｎチャネルトランジスタ１６の
ゲートは、イントリシック型Ｎチャネルトランジスタ５
１、５２を介して出力ノード１８に接続されている。出
力ノード１８は図示せぬデコーダの電源に接続されてい
るため、デコーダに供給されるアドレス信号が切り替わ
り、これに伴ってデコーダの電源が変動すると、出力ノ
ード１８の電位が変動するが、この実施例のように、出
力ノード１８とＮチャネルトランジスタ１６のゲートの
間にイントリシック型Ｎチャネルトランジスタ５１、５
２を介在することにより、出力ノード１８の電位が変動
したとしてもカレントミラー回路１２の出力端には影響
が及ぶことがない。したがって、フィードバック型カレ
ントミラー回路１２が発振モードとなることを確実に防
止できる。図６は、この発明の第４の実施例を示すもの
であり、図３と図５を組み合わせたものであり、図３、
図５と同一部分には同一符号を付す。
とほぼ同様である。但し、図１に示す回路では、カレン
トミラー回路１２を構成するＮチャネルトランジスタ１
６のゲートが直接出力ノード１８に接続されていたが、
図５に示す回路の場合、Ｎチャネルトランジスタ１６の
ゲートは、イントリシック型Ｎチャネルトランジスタ５
１、５２を介して出力ノード１８に接続されている。出
力ノード１８は図示せぬデコーダの電源に接続されてい
るため、デコーダに供給されるアドレス信号が切り替わ
り、これに伴ってデコーダの電源が変動すると、出力ノ
ード１８の電位が変動するが、この実施例のように、出
力ノード１８とＮチャネルトランジスタ１６のゲートの
間にイントリシック型Ｎチャネルトランジスタ５１、５
２を介在することにより、出力ノード１８の電位が変動
したとしてもカレントミラー回路１２の出力端には影響
が及ぶことがない。したがって、フィードバック型カレ
ントミラー回路１２が発振モードとなることを確実に防
止できる。図６は、この発明の第４の実施例を示すもの
であり、図３と図５を組み合わせたものであり、図３、
図５と同一部分には同一符号を付す。
【００３２】この実施例によれば、ベリファイ用の基準
電圧あるいはイレーズ用の基準電圧をディジタル信号に
応じて発生することが可能であり、しかも、フィードバ
ック型カレントミラー回路１２が発振モードとなること
を確実に防止できる。図７は、この発明の第５の実施例
を示すものであり、図３に示す回路を変形したものであ
る。
電圧あるいはイレーズ用の基準電圧をディジタル信号に
応じて発生することが可能であり、しかも、フィードバ
ック型カレントミラー回路１２が発振モードとなること
を確実に防止できる。図７は、この発明の第５の実施例
を示すものであり、図３に示す回路を変形したものであ
る。
【００３３】すなわち、図７において、Ｐチャネルトラ
ンジスタ１９のソースと電源Ｖppdの相互間には、Ｐチ
ャネルトランジスタ７１の電流通路が接続されている。
このＰチャネルトランジスタ７１のゲートには、プログ
ラム・ベリファイを示す信号ＰＶの反転信号／ＰＶが供
給されている。また、出力ノード１８と電源Ｖppd の相
互間には、Ｐチャネルトランジスタ７２、７３の電流通
路が直列接続されている。前記Ｐチャネルトランジスタ
７２のゲートには、イレーズ・ベリファイを示す信号Ｅ
Ｖの反転信号／ＥＶが供給され、前記Ｐチャネルトラン
ジスタ７３のゲートは、前記Ｐチャネルトランジスタ１
９のゲートに接続されている。このＰチャネルトランジ
スタ７３はＰチャネルトランジスタ１９と同様にプルア
ップ用のトランジスタである。また、Ｐチャネルトラン
ジスタ７１と７２はチャネル幅やチャネル長が互いに変
えられている。
ンジスタ１９のソースと電源Ｖppdの相互間には、Ｐチ
ャネルトランジスタ７１の電流通路が接続されている。
このＰチャネルトランジスタ７１のゲートには、プログ
ラム・ベリファイを示す信号ＰＶの反転信号／ＰＶが供
給されている。また、出力ノード１８と電源Ｖppd の相
互間には、Ｐチャネルトランジスタ７２、７３の電流通
路が直列接続されている。前記Ｐチャネルトランジスタ
７２のゲートには、イレーズ・ベリファイを示す信号Ｅ
Ｖの反転信号／ＥＶが供給され、前記Ｐチャネルトラン
ジスタ７３のゲートは、前記Ｐチャネルトランジスタ１
９のゲートに接続されている。このＰチャネルトランジ
スタ７３はＰチャネルトランジスタ１９と同様にプルア
ップ用のトランジスタである。また、Ｐチャネルトラン
ジスタ７１と７２はチャネル幅やチャネル長が互いに変
えられている。
【００３４】この実施例において、Ｐチャネルトランジ
スタ７１はプログラム・ベリファイ時にオンとされ、Ｐ
チャネルトランジスタ７２はイレーズ・ベリファイ時に
オンとされる。Ｐチャネルトランジスタ７１と７２はサ
イズが異なっているため、プログラム・ベリファイ時と
イレーズ・ベリファイ時にプルアップ用のＰチャネルト
ランジスタ１９、７３の負荷を変えることができ、各ベ
リファイ時に安定した基準電圧を発生できる。図８は、
この発明の第６の実施例を示すものであり、図７と図６
を組み合わせたものであり、図７、図６と同一部分には
同一符号を付す。
スタ７１はプログラム・ベリファイ時にオンとされ、Ｐ
チャネルトランジスタ７２はイレーズ・ベリファイ時に
オンとされる。Ｐチャネルトランジスタ７１と７２はサ
イズが異なっているため、プログラム・ベリファイ時と
イレーズ・ベリファイ時にプルアップ用のＰチャネルト
ランジスタ１９、７３の負荷を変えることができ、各ベ
リファイ時に安定した基準電圧を発生できる。図８は、
この発明の第６の実施例を示すものであり、図７と図６
を組み合わせたものであり、図７、図６と同一部分には
同一符号を付す。
【００３５】この実施例によれば、プログラム・ベリフ
ァイ時とイレーズ・ベリファイ時にプルアップ用のＰチ
ャネルトランジスタ１９、７３の負荷を変えることがで
きるため、各ベリファイ時に安定した基準電圧を発生で
きる。しかも、出力ノード１８の電位が変動したとして
もカレントミラー回路１２の出力端には影響が及ぶこと
がないため、フィードバック型カレントミラー回路１２
が発振モードとなることを確実に防止できる。その他、
この発明の要旨を変えない範囲において、種々変形実施
可能なことは勿論である。
ァイ時とイレーズ・ベリファイ時にプルアップ用のＰチ
ャネルトランジスタ１９、７３の負荷を変えることがで
きるため、各ベリファイ時に安定した基準電圧を発生で
きる。しかも、出力ノード１８の電位が変動したとして
もカレントミラー回路１２の出力端には影響が及ぶこと
がないため、フィードバック型カレントミラー回路１２
が発振モードとなることを確実に防止できる。その他、
この発明の要旨を変えない範囲において、種々変形実施
可能なことは勿論である。
【００３６】
【発明の効果】以上、詳述したようにこの発明によれ
ば、イレイズ・ベリファイの動作マージンのみならず、
プログラム・ベリファイの動作マージンをも広げること
ができ、しかも、抵抗値やトランジスタの閾値電圧のば
らつきの影響を受けず、安定した基準電圧を発生するこ
とが可能な基準電圧発生回路を提供できる。
ば、イレイズ・ベリファイの動作マージンのみならず、
プログラム・ベリファイの動作マージンをも広げること
ができ、しかも、抵抗値やトランジスタの閾値電圧のば
らつきの影響を受けず、安定した基準電圧を発生するこ
とが可能な基準電圧発生回路を提供できる。
【図１】この発明の一実施例を示す回路構成図。
【図２】図１に示す回路のシミューレーション結果を示
す特性図。
す特性図。
【図３】この発明の第２の実施例を示す回路図。
【図４】図３の動作を示すタイミングチャート。
【図５】この発明の第３の実施例を示す回路図。
【図６】この発明の第４の実施例を示す回路図。
【図７】この発明の第５の実施例を示す回路図。
【図８】この発明の第６の実施例を示す回路図。
【図９】従来のベリファイ用基準電圧を発生する基準電
圧発生回路の一例を示す図。
圧発生回路の一例を示す図。
１１…抵抗、１２…カレントミラー回路、１８…出力端
子、１９…プルアップ用Ｐチャネルトランジスタ、２０
…デプレション型Ｎチャネルトランジスタ、Ｖpp…外部
電源。
子、１９…プルアップ用Ｐチャネルトランジスタ、２０
…デプレション型Ｎチャネルトランジスタ、Ｖpp…外部
電源。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 番場 博則 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内
Claims (5)
- 【請求項１】 外部電源に接続され、プログラム・ベリ
ファイまたはイレイズ・ベリファイに応じて分圧された
電圧を生成する抵抗と、 この抵抗によって分圧された電圧が一方入力端に供給さ
れ、他方入力端が出力端子に接続されたカレントミラー
回路と、 前記出力端子と前記外部電源より低い第１の電源との相
互間に電流通路が接続され、ゲートが前記カレントミラ
ー回路の出力端に接続されたトランジスタと、 前記出力端子に接続された定電流源と、 を具備することを特徴とした基準電圧発生回路。 - 【請求項２】 外部電源に接続され、プログラム・ベリ
ファイまたはイレイズ・ベリファイに応じて分圧された
電圧を生成する抵抗と、 この抵抗によって分圧された電圧が一方入力端に供給さ
れたカレントミラー回路と、 ゲートが前記カレントミラー回路の出力端に接続され、
カレントミラー回路の出力に応じて、カレントミラー回
路の他方入力端を制御するトランジスタと、 前記カレントミラー回路の他方入力端に接続された定電
流源と、 電流通路の一端が前記カレントミラー回路の他方入力端
に接続され、電流通路の他端が前記トランジスタの電流
通路の一端に接続され、ゲートがこの電流通路の他端に
接続された第１のイントリシック型トランジスタと、 この第１のイントリシック型トランジスタの電流通路の
他端にゲートが接続され、電流通路の一端が出力端に接
続され、電流通路の他端が前記外部電源より低い電源ま
たは外部電源電圧に等しい電源に接続された第２のイン
トリシック型トランジスタと、 を具備することを特徴とした基準電圧発生回路。 - 【請求項３】 前記定電流源は、ゲートとソースが接続
されたデプレション型Ｎチャネルトランジスタであるこ
とを特徴とする請求項１または２記載の基準電圧発生回
路。 - 【請求項４】 前記抵抗は第１、第２、第３の抵抗素子
によって構成され、第１の抵抗素子の一端は前記外部電
源に接続され、第２、第３の抵抗素子の一端は前記第１
の抵抗素子の他端に接続され、前記第２の抵抗素子の他
端はゲートが前記第１の電源より低い第２の電源または
外部電源電圧に等しい電源に接続された第１のＮチャネ
ルトランジスタのゲートに接続され、この第１のＮチャ
ネルトランジスタのソースはプログラム・ベリファイ時
に活性化される第２のＮチャネルトランジスタのドレイ
ンに接続され、前記第３の抵抗素子の他端はゲートが前
記第１の電源より低い第２の電源に接続された第３のＮ
チャネルトランジスタのゲートに接続され、この第３の
Ｎチャネルトランジスタのソースはイレイズ・ベリファ
イ時に活性化される第４のＮチャネルトランジスタのド
レインに接続され、前記カレントミラー回路および定電
流源はプログラム・ベリファイおよびイレイズ・ベリフ
ァイ時に活性化されることを特徴とする請求項１または
２記載の基準電圧発生回路。 - 【請求項５】 前記出力端子には、プログラム・ベリフ
ァイおよびイレイズ・ベリファイ時以外に活性化され、
出力端子を接地電位より高い任意の電位を出力する負荷
トランジスタが接続されていることを特徴とする請求項
１または２記載の基準電圧発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26744192A JPH06119069A (ja) | 1992-10-06 | 1992-10-06 | 基準電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26744192A JPH06119069A (ja) | 1992-10-06 | 1992-10-06 | 基準電圧発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06119069A true JPH06119069A (ja) | 1994-04-28 |
Family
ID=17444890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26744192A Pending JPH06119069A (ja) | 1992-10-06 | 1992-10-06 | 基準電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06119069A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012160239A (ja) * | 2011-02-02 | 2012-08-23 | Lapis Semiconductor Co Ltd | メモリ装置 |
-
1992
- 1992-10-06 JP JP26744192A patent/JPH06119069A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012160239A (ja) * | 2011-02-02 | 2012-08-23 | Lapis Semiconductor Co Ltd | メモリ装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3648304B2 (ja) | 不揮発性半導体記憶装置 | |
| JP3139542B2 (ja) | 参照電圧発生回路 | |
| JP3247402B2 (ja) | 半導体装置及び不揮発性半導体記憶装置 | |
| US6600692B2 (en) | Semiconductor device with a voltage regulator | |
| US6943617B2 (en) | Low voltage CMOS bandgap reference | |
| JP4707841B2 (ja) | 電圧レギュレータ回路および半導体メモリ装置 | |
| US6026023A (en) | Non-volatile semiconductor memory | |
| US6529411B2 (en) | Reference voltage generator circuit for nonvolatile memory | |
| JPH07176698A (ja) | 半導体集積回路装置 | |
| JP2001035177A (ja) | 電圧発生回路 | |
| JP3450629B2 (ja) | 負電圧検知回路及び不揮発性半導体記憶装置 | |
| JP2003173691A (ja) | 半導体メモリ装置 | |
| US6466059B1 (en) | Sense amplifier for low voltage memories | |
| JP3920943B2 (ja) | 不揮発性半導体記憶装置 | |
| US8004902B2 (en) | Nonvolatile semiconductor memory device | |
| JP4493169B2 (ja) | 不揮発性半導体記憶装置 | |
| JPH09320283A (ja) | 半導体記憶装置 | |
| JP3866481B2 (ja) | 半導体集積回路 | |
| JP2000501874A (ja) | フラッシュｅｐｒｏｍ消去のための、電源とは独立した電流源 | |
| JPH06119069A (ja) | 基準電圧発生回路 | |
| US7835185B2 (en) | Nonvolatile semiconductor memory device | |
| JP4443759B2 (ja) | 電圧・電流特性調整方法 | |
| EP0903754B1 (en) | Nonvolatile semiconductor memory | |
| JPH05250889A (ja) | 不揮発性半導体記憶装置 | |
| JP3621542B2 (ja) | 半導体集積回路 |