JP2000501874A

JP2000501874A - フラッシュｅｐｒｏｍ消去のための、電源とは独立した電流源

Info

Publication number: JP2000501874A
Application number: JP9521236A
Authority: JP
Inventors: チュン，マイケル; ユウ，ジェイムズ
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 1995-12-01
Filing date: 1996-08-08
Publication date: 2000-02-15
Also published as: EP0864158A1; US5680348A; KR19990071783A; WO1997021226A1; DE69605446D1; DE69605446T2; EP0864158B1; KR100440745B1

Abstract

(57)【要約】フラッシュＥＰＲＯＭに対して、消去中に、電源の変動に影響されない一定の電界を提供するための、システムおよび方法。該システムは、複数のセクタソースドライバと、電源に影響されない定電流源とを含む。各セクタは、少なくとも１つの２進記憶素子を有する。各記憶素子は、ソースを有する。セクタソースドライバは、消去されるセクタの少なくとも１つのソースを電源に影響されない定電流源に結合する。電源に影響されない定電流源は、電源の変動に影響されない一定の電界を、トンネル酸化物にわたって提供する。これにより、２進記憶素子の消耗特性および寿命が改善される。加えて、このシステムは、短チャネル効果、電子トラップ、および種々の電圧源の使用に関する問題を解消する。

Description

【発明の詳細な説明】フラッシュＥＰＲＯＭ消去のための、電源とは独立した電流源発明の分野この発明はフラッシュＥＰＲＯＭ装置に関し、より特定的には、その消去を改良するための方法およびシステムに関する。発明の背景典型的なフラッシュＥＰＲＯＭメモリチップは、複数の２進記憶素子を含む。記憶素子のアレイは、セクタに配列される。フラッシュＥＰＲＯＭの各セクタは、他のセクタとは独立して消去することができる。セクタを消去する場合、そのセクタ内のすべての記憶素子が消去される。２進記憶素子は、ソースとドレインとゲートから構成される。通常、２進記憶素子は、記憶素子のソースに定電圧を提供することによって消去される。消去中、トンネル酸化物にわたって生成される電界は、そのトンネル酸化物に過度の応力がかかることのないよう、一定に保たれなければならない。記憶素子のソースに、電圧電位が直接加えられると、消去の開始時に非常に高いピーク電界が生成され、トンネル酸化物に過度の応力がかけられる。また、最高±１０％の電源の変動は一般的であり、このような変動もまた、トンネル酸化物にわたって電界の変動を引起こしかねない。これまで、このような問題は、電圧供給源と記憶素子のソースとの間に抵抗を置くことによって対処された。しかし、生成される電界はやはり一定ではない。加えて、この方法では電源の変動の問題に対処できない。この方法はまた、消去中に生成される、ソースから基板への大量のバンド間トンネル電流の問題に対処できない。２進記憶素子を消去するための先の方法に付随する他の問題が、タング（Tang ）等による米国特許出願連続番号第０８／４４０，０４６号（「タング」）に記載されている。タングは、２進記憶素子のトンネル酸化物にわたって一定の電界を提供することによってこれらの間題の多くを取除くための方法を開示している。具体的には、タングは、２進記憶素子のソースにカレントミラーを結合して、ソースに対して定電流を提供する方法を開示している。この定電流は、トンネル酸化物にわたって一定の電界を生成する。タングの方法はその所期の目的についてはうまく機能するが、電源の変動の問題に対処することはできない。したがって、必要とされているのは、フラッシュＥＰＲＯＭのセクタの消去中に、電源電圧の変動の影響を受けない、一定の電界を提供するためのシステムおよび方法である。この発明は、このような必要に対処する。発明の概要この発明は、フラッシュＥＰＲＯＭメモリチップのセクタを消去するための方法およびシステムを提供する。消去中、トンネル酸化物にわたる電界は一定であって、電源の変動とは独立している。特定のセクタを消去するためのシステムは、複数のセクタソースドライバおよび電源に影響されない定電流源から構成される。特定のセクタソースドライバは、消去すべきセクタを電源に影響されない定電流源に選択的に結合する。定電流源は、ソースによって引出される電流を制限して、ソースから基板へのバンド間トンネル電流を制限する。これにより、電源に影響されない定電流源によって、消去されるべきセクタ内の各記憶素子のトンネル酸化物にわたって、一定の電界が確実に加えられるようになる。ここに開示するシステムおよび方法に従って、この発明は、各記憶素子のトンネル酸化物およびソース接合部に過度の応力をかけることなくセクタを消去し、それにより、記憶素子の耐久性を向上させる。記憶素子の消耗を減じるばかりでなく、この発明は、その特性に影響を及ぼすことなく、種々の電源を用いて使用することができる。この発明はまた、ソースから基板への大きいバンド間トンネル電流の問題を取除く。加えて、トンネル酸化物内の電子トラップ問題、短チャネル効果、および、ソース−基板間の高ピーク電流の問題も解消できる。図面の簡単な説明図１は、フラッシュＥＰＲＯＭ記憶素子を消去するための、従来の回路の概略図である。図１ａは、フラッシュＥＰＲＯＭ記憶素子の消去中に、より安定した電界を提供するための、システムの概略図である。図２は、この発明に従った、フラッシュＥＰＲＯＭセクタを消去するための、電源に影響されない回路のブロック図である。図３は、この発明に従った、電源に影響されない電流源の一実施例を示す概略図である。発明の説明この発明は、フラッシュＥＰＲＯＭのセクタの消去に関し、その消去中、電界が一定であって電源の変動からの影響を受けない、フラッシュＥＰＲＯＭのセクタの消去に関する。以下の説明は、当業者がこの発明を実行および使用することができるように提示されたものであり、かつ、特許出願およびその要件に関して述べたものである。これらの好ましい実施例に対する種々の修正案が、当業者には容易に明らかであろう。また、ここに述べた包括的原理は、他の実施例にも当てはまるであろう。したがって、この発明は、示された実施例に限定されるものではなく、ここに記載する原理および特徴と矛盾しない、最も広い範囲が与えられるものである。図１は、フラッシュＥＰＲＯＭ記憶素子のソースをバイアスするための、先行技術の回路を示す概略図である。図１に示すように、この先行技術においては、値Ｖ_CCを有する電圧供給源と２進記憶素子１０のソース１２との間に抵抗器２０が配される。このシステムにおいては、しかし、トンネル酸化物にわたる電界は、消去中、一定ではない。加えて、電源の変動もまた、トンネル酸化物にわたる電界のばらつきを引き起こす。したがって、２進記憶素子上には、応力がやはりかかる。また、消去中、ソースから基板へのバンド間トンネル電流を制限または制御するための機構が存在しない。加えて、この構成では、短チャネル効果、電子トラップ、および種々の電圧供給源の使用という問題に対処できない。図１ａは、米国特許出願連続番号第０８／４４０，０４６号に記載されている、２進記憶素子を消去するための電流を示す。この実施例においては、ソースから基板へのバンド間トンネル電流Ｉ_BBが一定である限り、トンネル酸化物にわたる電界は一定である。トンネル電流Ｉ_BBは、２進記憶素子のソースに加えられる電流Ｉ_Sが一定である場合に一定である。したがって、ソースに定電流を提供することで、一定の電界が確実に得られる。図１ａでは、カレントミラー４０が記憶素子５０のソース５２に、安定なＩ_S を提供する。したがって、比較的一定の電界がトンネル酸化物内に生成される。このシステムはまた、短チャネル効果、電子トラップ、および、ソース−基板間の高ピーク電流に関する問題を解決する。このシステムは、上述の所期の目的のためには有効に作動するが、電源の変動により電界が変動するという問題に対処することができない。カレントミラー４０は、可変抵抗器４６を通じて流れる電流Ｉ_Bによってバイアスされる。オームの法則により、I_Bは、電圧供給源の電圧に依存する。典型的に、この電圧は±１０％程度変動する。電圧供給源における変動はしたがって、I_Bのばらつきを引き起こす。I_Bのばらつきは、I_Bのばらつきを引き起こす。したがって、電源における変動は、トンネル酸化物にわたる電界のばらつきを引き起こす。この発明は、一定でありかつ電源Ｖ_CCの変動の影響を受けない電界を供給するための、システムを提供する。この発明を、フラッシュＥＰＲＯＭのためのバイアス電流発生器、カレントミラー、およびソースセクタセレクトドライバに関して記載するが、当業者には、この方法およびシステムが他の種類の構成要素を使用しても有効に動作することは、容易に理解されるであろう。したがって、ここに記載する包括的な原理を他の実施例を作成するのに使用できることは、当業者には理解されるであろう。先に記載した理由により、一定でかつ電源の変動に影響されない電界は、一定でかつ電源の影響を受けない電流をセクタの２進記憶素子のソースに提供することによって、確実に得ることができる。この発明に従った電源の変動の影響を受けない一定の電界を選択的に供給するためのシステム９０をより具体的に説明するために、ここで図２を参照されたい。図２は、そのようなシステム９０の一実施例のブロック図を示す。このブロック図は、電源に影響されない定電流源１００を含む。定電流源１００は、フラッシュのｎ個のセクタに、セクタソースドライバ１１０−１から１１０−ｎによって選択的に結合される。好ましい実施例においては、各セクタソースドライバ１１０−ｉは、セクタ論理ブロック１０８−ｉと、プルアップ装置１０４−ｉおよびプッシュダウン装置１０６−ｉからなるプッシュ−プル装置とから構成される。好ましい実施例においては、プルアップ装置１０４−ｉはＰＭＯＳトランジスタであって、プッシュダウン装置１０６−ｉはＮＭＯＳトランジスタである。プルアップ装置１０４−１から１０４−ｎは、共通線１１２に並列に結合される。プッシュダウン装置１０６−１から１０６−ｎは、接地に並列に結合される。プッシュ−プルの組合せの各々は、対応するセクタの２進記憶素子のソースに、ソースノード１１４−ｉによって結合される。各セクタソースドライバ１１０−ｉはまた、プルアップ装置１０４−ｉかプッシュダウン装置１０６−ｉのどちらを活性化するかを判定するための、論理ブロック１０８−ｉを有する。セクタを消去する際、論理ブロック１０８−ｉは、対応するプルアップ装置１０４−ｉを「オン」にする。このため、ソースノード１１４−ｉは、共通線１１２を介して、電源の影響を受けない電流源１００に結合される。消去されないセクタの論理ブロックは、対応するプッシュダウン装置を「オン」にし、かつ対応するプルアップ装置を「オフ」にする。したがって、消去されないセクタのソースノードは接地に駆動され、一方、消去されるセクタのソースノードは、電源に影響されない定電流源１００に結合される。電源に影響されない定電流源の一実施例を、図３に、より詳細に示す。電源に影響されない電流源１００の好ましい実施例は、バイアス電流発生器２００およびカレントミラー３００から構成される。バイアス電流発生器２００は、電源に影響されないバイアス電流Ｉ_BIASを、抵抗器２０６を介して提供する。バイアス電流発生器２００は、差動増幅器２０２とＮＭＯＳソースホロワ２０４と抵抗器２０６とから構成される。抵抗器２０６は値Ｒを有する。電源に影響されない基準電圧Ｖ_REFが、差動増幅器２０２の非反転入力に与えられる。電源に影響されない基準電圧を生成する手段は当業者には理解されているため、ここで説明はしない。差動増幅器２０２およびソースホロワ２０４は、Ｖ_REFにほぼ等しい電圧を、ノード２０８に提供する。抵抗器２０６がノード２０８と接地との間に結合されているため、バイアス電流Ｉ_BIAS＝Ｖ_REF/Ｒが抵抗器２０６を介して流れる。したがって、バイアス電流Ｉ_BIASもまた、電源の変動の影響を受けることはない。好ましい実施例においては、I_BIASは、カレントミラー３００のためのバイアス電流としての役割を果たす。カレントミラー３００は、ダイオード結合されたＰＭＯＳデバイス３０２および３０４から構成される。カレントミラーの出力はソース電流Ｉ_Sる。Ｉ_BIASあって電源の変動に影響されないため、Ｉ_Sもまた一定であり電源の変動の影響を受けない。ソース電流Ｉ_Sは線１１２に供給され、線１１２は、図２に示すように、消去されるセクタのソースに選択的に結合される。セクタのソースに一定でありかつ電源に影響されない電流Ｉ_Sが提供されるため、ソースから基板へのバンド間のトンネル電流は、一定の、予測可能な方法で制限される。したがって、生成される電界もまた、一定でありかつ電源の変動の影響を受けることはない。当業者には、バイアス電流Ｉ_BIASに対するソース電流Ｉ_sの比率が、装置３０４の形状係数に対する装置３０２の形状係数の比率に依存することが理解されるであろう。したがって、Ｉ_s／Ｉ_BIAS＝Ｓ₃₀₄／Ｓ₃₀₂であり、ここでＳ_jは装置ｊの形状係数である。消去中にソースセクタをバイアスするのに、電源に影響されない電流源を使用することで、以下のような顕著な利点が得られる。第１に、電流源が電源の変動とは独立しているため、ソース電流Ｉ_sは一定の、予測可能な方法で制限される。ソースから基板へのバンド間のトンネル電流もまたしたがって、制御された、予測可能な方法で制限される。したがって、トンネル酸化物にわたる電界は一定となり、電源の変動の影響を受けることはない。このため、トンネル酸化物に過度の応力がかけられることはなく、記憶素子の耐久性が改善される。第２に、セクタの２進記憶素子を消去するのに、種々の値を有する電圧供給源を使用することができる。電界はＩ_Sによって一定に保たれるため、消去電圧を提供するのに使用される電圧供給源を上下に傾斜させる必要はない。加えて、出願連続番号第０８／４４０，０４６号に記載されるように、この発明は、短チャネル効果、トンネル酸化物における電子トラップ、および大きい傾斜段による問題にも対処できる。以上に、セクタのソースに対して、消去中に、一定でありかつ電源に影響されない電流を提供するための、方法およびシステムについて説明した。このシステムは、トンネル酸化物にわたって一定でかつ電源の影響を受けない電界を提供して、フラッシュＥＰＲＯＭの耐久性、精密度および信頼性を向上させる。この発明を、実施例を示しそれに従って説明したが、当業者には、それらの実施例に変更が加えられ得ること、および、それらの変更がこの発明の精神および範囲内であることは、容易に理解されるであろう。したがって、添付の請求の範囲で述べられた精神および範囲から離れることなく、多くの修正が当業者によってなされ得るであろう。

【手続補正書】特許法第１８４条の８第１項【提出日】１９９７年１０月１６日（１９９７．１０．１６）【補正内容】明細書フラッシュＥＰＲＯＭ消去のための、電源とは独立した電流源発明の分野この発明はフラッシュＥＰＲＯＭ装置に関し、より特定的には、その消去を改良するための方法およびシステムに関する。発明の背景 Symposium on VLSI Circuits，４−６ June 1992の第２２頁から第２３頁に記載の、ナカヤマ等による、「５Ｖの、セクタのみ消去可能なフラッシュメモリのための、新しいデコーディング方法および消去シーケンス（“A new decodingsc heme and erase sequence for 5V only sector erasable flash memory”）」は、フラッシュＥＰＲＯＭに対して消去中に電界を提供するための公知のシステムについて説明している。 IEICET ransactions on Electronics，vol e77c，no 5，May 1994 の第７９１頁から７９８頁に記載の、アツミシゲル等による、「セクタ消去動作のための新しいセルフデータリフレッシュ方式を有する、１６-ＭｂフラッシュＥＥＰＲＯＭ（“A 16-Mb FLASH EEPROM with a new self-data refresh scheme for ase ctor erase operation”）」は、選択されないセクタのセルに対するドレイン妨害問題を克服するためにセルフデータリフレッシュ方式を有する、先行技術によるフラッシュＥＥＰＲＯＭについて説明している。ＥＰ−Ａ−０６６８５９３号は、不揮発性メモリセルの消去段階のための、先行技術による調整回路および方法を開示している。典型的なフラッシュＥＰＲＯＭメモリチップは、複数の２進記憶素子を含む。記憶素子のアレイは、セクタに配列される。フラッシュＥＰＲＯＭの各セクタは、他のセクタとは独立して消去することができる。セクタを消去する場合、そのセクタ内のすべての記憶素子が消去される。２進記憶素子は、ソースとドレインとゲートから構成される。通常、２進記憶素子は、記憶素子のソースに定電圧を提供することによって消去される。消去中、トンネル酸化物にわたって生成される電界は、そのトンネル酸化物に過度の応力がかかることのないよう、一定に保たれなければならない。記憶素子のソースに、電圧電位が直接加えられると、消去の開始時に非常に高いピーク電界が生成され、トンネル酸化物に過度の応力がかけられる。また、最高±１０％の電源の変動は一般的であり、このような変動もまた、トンネル酸化物にわたって電界の変動を引起こしかねない。これまで、このような問題は、電圧供給源と記憶素子のソースとの間に抵抗を置くことによって対処された。しかし、生成される電界はやはり一定ではない。加えて、この方法では電源の変動の問題に対処できない。この方法はまた、消去中に生成される、ソースから基板への大量のバンド間トンネル電流の問題に対処できない。２進記憶素子を消去するための先の方法に付随する他の問題が、タング（Tang ）等による米国特許出願連続番号第０８／４４０，０４６号（「タング」）に記載されている。タングは、２進記憶素子のトンネル酸化物にわたって一定の電界を提供することによってこれらの問題の多くを取除くための方法を開示している。具体的には、タングは、２進記憶素子のソースにカレントミラーを結合して、ソースに対して定電流を提供する方法を開示している。この定電流は、トンネル酸化物にわたって一定の電界を生成する。タングの方法はその所期の目的についてはうまく機能するが、電源の変動の問題に対処することはできない。したがって、必要とされているのは、フラッシュＥＰＲＯＭのセクタの消去中に、電源電圧の変動の影響を受けない、一定の電界を提供するためのシステムおよび方法である。この発明は、このような必要に対処する。発明の概要第１の局面に従えば、この発明は、フラッシュＥＰＲＯＭに対して、消去中に、電源の変動に影響されない一定の電界を提供するための、システムを提供する。このシステムにおいて、フラッシュＥＰＲＯＭは複数のセクタを含み、その各々は少なくとも１つの２進記憶素子をその中に有し、各２進記憶素子はソースを有し、上記システムは、消去が行なわれる特定のセクタの少なくとも１つのソースに対して一定でかつ電源に影響されない電流を提供し、それにより、電源の変動に影響されない一定の電界を生成するための、電源に影響されない定電流源と、消去が行なわれる特定のセクタの少なくとも１つのソースに対して電源に影響されない定電流源を選択的に結合するための複数のセクタソースドライバとを含み、電源に影響されない定電流源がさらに、一定でかつ電源に影響されないバイアス電流を提供するためのバイアス電流発生器と、バイアス電流発生器に結合されたカレントミラーとを含み、カレントミラーが入力として、一定でかつ電源に影響されないバイアス電流を有することを特徴とする、システムである。第２の局面に従えば、この発明は、フラッシュＥＰＲＯＭに対して消去中に、電源の変動に影響されない一定の電界を提供するための方法を提供する。ここで、フラッシュＥＰＲＯＭは複数のセクタを含み、各セクタは少なくとも１つの２進記憶素子を有し、各２進記憶素子はソースを有し、上記方法は、一定でかつ電源に影響されない電流を提供するステップと、その一定でかつ電源に影響されない電流を消去が行われるセクタの少なくとも１つのソースに選択的に結合し、それにより、電源の変動に影響されない一定の電界を生成するステップとを含み、上記方法は、一定でかつ電源に影響されないバイアス電流をカレントミラーに提供し、それにより、一定でかつ電源に影響されない電流を生成するステップを含むことを特徴とする、方法である。ここに開示するシステムおよび方法に従って、この発明は、各記憶素子のトンネル酸化物およびソース接合部に過度の応力をかけることなくセクタを消去し、それにより、記憶素子の耐久性を向上させる。記憶素子の消耗を減じるばかりでなく、この発明は、その特性に影響を及ぼすことなく、種々の電源を用いて使用することができる。この発明はまた、ソースから基板への大きいバンド間トンネル電流の問題を取除く。加えて、トンネル酸化物内の電子トラップ問題、短チャネル効果、および、ソース−基板間の高ピーク電流の問題も解消できる。図面の簡単な説明図１は、フラッシュＥＰＲＯＭ記憶素子を消去するための、従来の回路の概略請求の範囲１．フラッシュＥＰＲＯＭに対して消去中に、電源の変動に影響されない一定の電界を提供するためのシステム（９０）であって、フラッシュＥＰＲＯＭは複数のセクタを含み、各セクタはその中に少なくとも１つの２進記憶素子を有し、各２進記憶素子はソースを有し、前記システムは、消去が行なわれる特定のセクタの少なくとも１つのソースに対して一定でありかつ電源に影響されない電流を提供して、それにより、電源の変動に影響されない一定の電界を生成するための、電源に影響されない定電流源（１００）と、電源に影響されない定電流源を消去される特定のセクタの少なくとも１つのソースに選択的に結合するための複数のセクタソースドライバ（１１０−１から１１０−ｎ）とを含み、前記電源に影響されない定電流源（１００）がさらに、一定でかつ電源に影響されないバイアス電流を提供するためのバイアス電流発生器（２００）と、バイアス電流発生器（２００）に結合されたカレントミラー（３００）とを含み、カレントミラーが入力として、一定でかつ電源に影響されないバイアス電流を有することを特徴とする、システム（９０）。２．前記一定でありかつ電源に影響されない電流は、前記一定でありかつ電源に影響されないバイアス電流の倍数である、請求項１に記載のシステム。３．前記バイアス電流発生器（２００）はさらに、差動増幅器（２０２）を含み、差動増幅器は入力として電源に影響されない基準電圧を有し、さらに、ソースホロワ装置（２０４）を含む、請求項１または２に記載のシステム。４．前記複数のセクタソースドライバ（１１０−１から１１０−ｎ）の各々はさらに、対応のセクタの少なくとも１つのソースが電源に影響されない定電流源に結合されるべきかどうかを判定するための論理回路（１０８−ｉ）と、論理回路に結合されたプッシュ−プルの組合せ（１０４−ｉ，１０６−ｉ）とを含み、プッシュ−プルの組合せは、論理回路からの信号に応答して、対応のセクタの少なくとも１つのソースを電源に影響されない定電流源に選択的に結合し、プッシュ−プルの組合せはプルアップ装置（１０４−ｉ）およびプッシュダウン装置（１０６−ｉ）を有する、請求項１に記載のシステム。５．消去が行なわれる特定のセクタに対応するセクタドライバ（１１０−ｉ）の論理回路（１０８−ｉ）は、結合されたプルアップ装置（１０４−ｉ）を「オン」にして、それにより、消去が行なわれるセクタを電源に影響されない定電流源に結合し、さらに、消去が行なわれない特定のセクタに対応するセクタソースドライバの論理回路（１０８−ｉ）は、結合されたプッシュダウン装置（１０６−ｉ）を「オン」にしかつ結合されたプルアップ装置を「オフ」にして、それにより、消去が行なわれないセクタを接地に結合する、請求項４に記載のシステム。６．フラッシュＥＰＲＯＭに対して消去中に電源の変動に影響されない一定の電界を提供するための方法であって、フラッシュＥＰＲＯＭは複数のセクタを含み、各セクタは少なくとも１つの２進記憶素子を有し、各２進記憶素子はソースを有し、前記方法は、一定でかつ電源に影響されない電流（２００）を提供するステップと、一定で電源に影響されない電流を消去が行なわれるセクタの少なくとも１つのソースに選択的に結合し、それにより、電源の変動に影響されない一定の電界を生成するステップとを含み、上記方法は、一定でかつ電源に影響されないバイアス電流をカレントミラー（３００）に提供し、それにより、一定でかつ電源に影響されない電流を生成するステップを含むことを特徴とする、方法。７．一定でかつ電源に影響されない電流は、一定でかつ電源に影響されないバイアス電流の倍数である、請求項６に記載の方法。８．電源に影響されない基準電圧をソースホロワに結合された差動増幅器に提供し、それにより、電源に影響されないバイアス電流を提供するステップをさらに含む、請求項６に記載の方法。９．前記複数のセクタの各々が消去されるかどうかを判定するステップと、消去される特定のセクタに結合されたプルアップ装置（１０４−ｉ）を「オン」にして、それにより、一定でかつ電源に影響されない電流を消去が行なわれるセクタの少なくとも１つのソースに選択的に結合するステップと、消去が行なわれない特定のセクタに結合されたプッシュダウン装置（１０６− ｉ）を「オン」にして、それにより、消去が行われないセクタを接地に結合するステップとをさらに含む、請求項６に記載の方法。

───────────────────────────────────────────────────── フロントページの続き (72)発明者ユウ，ジェイムズアメリカ合衆国、95120 カリフォルニア州、サン・ノゼ、バレィ・クエイル・サークル、1134

Claims

【特許請求の範囲】１．フラッシュＥＰＲＯＭに対して消去中に、電源の変動に影響されない一定の電界を提供するためのシステムであって、フラッシュＥＰＲＯＭは複数のセクタを含み、各セクタはその中に少なくとも１つの２進記憶素子を有し、各２進記憶素子はソースを有し、前記システムは、消去が行なわれる特定のセクタの少なくとも１つのソースに対して一定でありかつ電源に影響されない電流を提供して、それにより、電源の変動に影響されない一定の電界を生成するための、電源に影響されない定電流源と、電源に影響されない定電流源を消去される特定のセクタの少なくとも１つのソースに選択的に結合するための複数のセクタソースドライバとを含む、システム。２．前記電源に影響されない定電流源はさらに、一定でありかつ電源に影響されないバイアス電流を提供するためのバイアス電流発生器と、バイアス電流発生器に結合されたカレントミラーとを含み、カレントミラーは入力として一定でありかつ電源に影響されないバイアス電流を有する、請求項１に記載のシステム。３．前記一定でありかつ電源に影響されない電流は、前記一定でありかつ電源に影響されないバイアス電流の倍数である、請求項２に記載のシステム。４．前記バイアス電流発生器はさらに、差動増幅器を含み、差動増幅器は入力として電源に影響されない基準電圧を有し、さらに、ソースホロワ装置を含む、請求項２に記載のシステム。５．前記複数のセクタソースドライバの各々はさらに、対応のセクタの少なくとも１つのソースが電源に影響されない定電流源に結合されるべきかどうかを判定するための論理回路と、論理回路に結合されたプッシュ−プルの組合せとを含み、プッシュ−プルの組合せは、論理回路からの信号に応答して、対応のセクタの少なくとも１つのソースを電源に影響されない定電流源に選択的に結合し、プッシュ−プルの組合せはプルアップ装置およびプッシュダウン装置を有する、請求項１に記載のシステム。６．消去が行なわれる特定のセクタに対応するセクタソースドライバの論理回路は、結合されたプルアップ装置を「オン」にして、それにより、消去が行なわれるセクタを電源に影響されない定電流源に結合し、さらに、消去が行なわれない特定のセクタに対応するセクタソースドライバの論理回路は、結合されたプッシュダウン装置を「オン」にしかつ結合されたプルアップ装置を「オフ」にして、それにより、消去が行なわれないセクタを接地に結合する、請求項５に記載のシステム。７．フラッシュＥＰＲＯＭに対して消去中に電源の変動に影響されない一定の電界を提供するための方法であって、フラッシュＥＰＲＯＭは複数のセクタを含み、各セクタは少なくとも１つの２進記憶素子を有し、各２進記憶素子はソースを有し、前記方法は、一定でかつ電源に影響されない電流を提供するステップと、一定で電源に影響されない電流を消去が行なわれるセクタの少なくとも１つのソースに選択的に結合し、それにより、電源の変動に影響されない一定の電界を生成するステップとを含む、方法。８．一定でかつ電源に影響されないバイアス電流をカレントミラーに提供し、それにより、一定で電源に影響されない電流を生成するステップをさらに含む、請求項７に記載の方法。９．一定でかつ電源に影響されない電流は、一定でかつ電源に影響されないバイアス電流の倍数である、請求項８に記載の方法。１０．電源に影響されない基準電圧をソースホロワに結合された差動増幅器に提供し、それにより、電源に影響されないバイアス電流を提供するステップをさらに含む、請求項８に記載の方法。１１．前記複数のセクタの各々が消去されるかどうかを判定するステップと、消去される特定のセクタに結合されたプルアップ装置を「オン」にして、それにより、一定でかつ電源に影響されない電流を消去が行なわれるセクタの少なくとも１つのソースに選択的に結合するステップと、消去が行なわれない特定のセクタに結合されたプッシュダウン装置を「オン」にして、それにより、消去が行われないセクタを接地に結合するステップとをさらに含む、請求項７に記載の方法。