JPH0757487A - 仮想接地型半導体記憶装置 - Google Patents
仮想接地型半導体記憶装置Info
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- JPH0757487A JPH0757487A JP5222219A JP22221993A JPH0757487A JP H0757487 A JPH0757487 A JP H0757487A JP 5222219 A JP5222219 A JP 5222219A JP 22221993 A JP22221993 A JP 22221993A JP H0757487 A JPH0757487 A JP H0757487A
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- G11C16/08—Address circuits; Decoders; Word-line control circuits
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/12—Programming voltage switching circuits
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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Abstract
(57)【要約】
【目的】 仮想接地型半導体記憶装置の消費電流を低減
すること。 【構成】 非選択メモリセルＭ21’を狭んだ２つのメモ
リセルＭ22、Ｍ22’を同時に読出す。このため、行線Ｘ
２をハイレベルにし、列線Ｃ２、Ｃ５を接地電位ＧＮＤ
にし、列線Ｃ３、Ｃ４を２つのデータ読出し回路に接続
する。これにより、２つの選択メモリセルＭ22、Ｍ22’
に流れる電流ＩRA、ＩRBをデータ読出し回路によってデ
ータＤＯA、ＤＯBに変換する。
すること。 【構成】 非選択メモリセルＭ21’を狭んだ２つのメモ
リセルＭ22、Ｍ22’を同時に読出す。このため、行線Ｘ
２をハイレベルにし、列線Ｃ２、Ｃ５を接地電位ＧＮＤ
にし、列線Ｃ３、Ｃ４を２つのデータ読出し回路に接続
する。これにより、２つの選択メモリセルＭ22、Ｍ22’
に流れる電流ＩRA、ＩRBをデータ読出し回路によってデ
ータＤＯA、ＤＯBに変換する。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置、特
に、浮遊ゲート型不揮発性メモリセル仮想接地メモリア
レイを有する仮想接地型半導体記憶装置に関する。
に、浮遊ゲート型不揮発性メモリセル仮想接地メモリア
レイを有する仮想接地型半導体記憶装置に関する。
【０００２】
【従来の技術】浮遊ゲートを有する不揮発性メモリセル
は、図９に示すように、Ｐ型半導体基板１内にソース拡
散領域２Ａ、ドレイン拡散領域２Ｂを設け、さらに、Ｐ
型半導体基板１上に絶縁膜５により外部から電気的に絶
縁された浮遊ゲート３及びメモリセルをスイッチング制
御する制御ゲート４を設けてある。このメモリセルに情
報の書込みを行う場合は、メモリセルの制御ゲート４及
びドレイン拡散領域２Ｂに高電圧を印加し、ソース拡散
領域２Ａを接地電位とする。これにより発生するホット
キャリアの注入によって浮遊ゲート３に電子を注入し、
制御ゲート４から見たメモリセルのしきい値電圧を変化
させることにより情報を記憶させる。
は、図９に示すように、Ｐ型半導体基板１内にソース拡
散領域２Ａ、ドレイン拡散領域２Ｂを設け、さらに、Ｐ
型半導体基板１上に絶縁膜５により外部から電気的に絶
縁された浮遊ゲート３及びメモリセルをスイッチング制
御する制御ゲート４を設けてある。このメモリセルに情
報の書込みを行う場合は、メモリセルの制御ゲート４及
びドレイン拡散領域２Ｂに高電圧を印加し、ソース拡散
領域２Ａを接地電位とする。これにより発生するホット
キャリアの注入によって浮遊ゲート３に電子を注入し、
制御ゲート４から見たメモリセルのしきい値電圧を変化
させることにより情報を記憶させる。
【０００３】上述の浮遊ゲート型不揮発性メモリセルを
用いて高速かつ低価格の半導体記憶装置を実現するため
に、データの読み出しが改善された仮想接地型半導体記
憶装置を図１０を参照して説明する（参照：特開平３−
１７６８９５号公報）。
用いて高速かつ低価格の半導体記憶装置を実現するため
に、データの読み出しが改善された仮想接地型半導体記
憶装置を図１０を参照して説明する（参照：特開平３−
１７６８９５号公報）。
【０００４】図１０においては、行線Ｘ１、Ｘ２、…及
び列線Ｃ１、Ｃ２、…が設けられ、図９に示す各浮遊ゲ
ート型不揮発性メモリセル（以下、単にメモリセルとす
る）Ｍ11、Ｍ12、…、Ｍ21、Ｍ22、…が２つ列線間に接
続され行線の１つによって制御される。たとえば、浮遊
ゲート型不揮発性メモリセルＭ11のソース拡散領域、ド
レイン拡散領域は列線Ｃ１、Ｃ２に接続され、その制御
ゲートは行線Ｘ１に接続されている。
び列線Ｃ１、Ｃ２、…が設けられ、図９に示す各浮遊ゲ
ート型不揮発性メモリセル（以下、単にメモリセルとす
る）Ｍ11、Ｍ12、…、Ｍ21、Ｍ22、…が２つ列線間に接
続され行線の１つによって制御される。たとえば、浮遊
ゲート型不揮発性メモリセルＭ11のソース拡散領域、ド
レイン拡散領域は列線Ｃ１、Ｃ２に接続され、その制御
ゲートは行線Ｘ１に接続されている。
【０００５】図１０に示す仮想接地型半導体半導体記憶
装置においてメモリセルＭ25のデータを読出す場合を想
定する。この場合、行線Ｘ２を読出し電圧ＶCC（たとえ
ば５Ｖ）とし、列線Ｃ６を接地電位ＧＮＤとにし、列線
Ｃ５をデータ読出し回路ＤＲＢに接続し、メモリセルＭ
25を流れる電流ＩRによりデータを読出す。このとき、
メモリセルＭ25に隣接する非選択メモリセルＭ24におい
ても、読出し電圧ＶCCがメモリセルＭ24の制御ゲートに
印加されているので、リーク電流が列線Ｃ５から非選択
メモリセルＭ24を介して列線Ｃ４に流れ、この結果、デ
ータ読出し速度が低下する。このデータ読出し速度の低
下を防止するために、列線Ｃ４にも列線Ｃ５の電圧と同
等の電圧ＲＤＰ（たとえば１．２Ｖ）を印加させてい
た。
装置においてメモリセルＭ25のデータを読出す場合を想
定する。この場合、行線Ｘ２を読出し電圧ＶCC（たとえ
ば５Ｖ）とし、列線Ｃ６を接地電位ＧＮＤとにし、列線
Ｃ５をデータ読出し回路ＤＲＢに接続し、メモリセルＭ
25を流れる電流ＩRによりデータを読出す。このとき、
メモリセルＭ25に隣接する非選択メモリセルＭ24におい
ても、読出し電圧ＶCCがメモリセルＭ24の制御ゲートに
印加されているので、リーク電流が列線Ｃ５から非選択
メモリセルＭ24を介して列線Ｃ４に流れ、この結果、デ
ータ読出し速度が低下する。このデータ読出し速度の低
下を防止するために、列線Ｃ４にも列線Ｃ５の電圧と同
等の電圧ＲＤＰ（たとえば１．２Ｖ）を印加させてい
た。
【０００６】
【発明が解決しようとする課題】しかしながら、上述の
従来の仮想接地型半導体記憶装置においては、データを
読み出す場合に、本来非選択である列線たとえばＣ４に
電圧を印加するために、この列線Ｃ４の寄生容量を所定
の電位に上昇させるために電流を消費する。また、印加
される電圧１．２Ｖを発生する回路にも電流を消費す
る。従って、半導体記憶装置の消費電流を増加させる課
題がある。さらに、このような仮想接地型半導体記憶装
置は、一般的には、８ビット出力や１６ビット出力等多
ビットを同時に読み出すために、上述の付加回路は半導
体記憶装置内部に複数必要となり、その消費電流や半導
体記憶装置上の占有面積もさらに増大する。従って、本
発明の目的は、消費電流を低減した仮想接地型半導体記
憶装置を提供することにある。
従来の仮想接地型半導体記憶装置においては、データを
読み出す場合に、本来非選択である列線たとえばＣ４に
電圧を印加するために、この列線Ｃ４の寄生容量を所定
の電位に上昇させるために電流を消費する。また、印加
される電圧１．２Ｖを発生する回路にも電流を消費す
る。従って、半導体記憶装置の消費電流を増加させる課
題がある。さらに、このような仮想接地型半導体記憶装
置は、一般的には、８ビット出力や１６ビット出力等多
ビットを同時に読み出すために、上述の付加回路は半導
体記憶装置内部に複数必要となり、その消費電流や半導
体記憶装置上の占有面積もさらに増大する。従って、本
発明の目的は、消費電流を低減した仮想接地型半導体記
憶装置を提供することにある。
【０００７】
【課題を解決するための手段】上述の課題を解決するた
めに本発明に係る仮想接地型半導体記憶装置は、複数の
列線（Ｃ１、Ｃ２、…）と、各々が複数の列線の２つの
隣接する列線間に接続され、複数の行線の１つによって
制御される複数の浮遊ゲート型不揮発性メモリセルと、
複数の行線の１つを選択し、読出し時には第１の電源電
圧ＶCCを印加し、書込み時には書込み電源電圧ＶPPを印
加する行選択手段と、読出し時に、複数の列線のうち隣
接する２つの列線を選択して選択された列線上の各電位
を２つの読出しデータとして送出し、選択された２つの
列線の直外側の列線を選択して第２の電源電圧ＧＮＤを
印加する読出し時列選択手段と、書込み時に、複数の列
線のうち隣接する２つの列線を選択して第２の電源電圧
を印加し、選択された２つの列線の一方側に位置する列
線に１つの書込みデータに応じた電圧を印加し、選択さ
れた２つの列線の他方側に位置する列線に他の書込みデ
ータに応じた書込み電圧を印加する書込み時列選択手段
とを備えている。
めに本発明に係る仮想接地型半導体記憶装置は、複数の
列線（Ｃ１、Ｃ２、…）と、各々が複数の列線の２つの
隣接する列線間に接続され、複数の行線の１つによって
制御される複数の浮遊ゲート型不揮発性メモリセルと、
複数の行線の１つを選択し、読出し時には第１の電源電
圧ＶCCを印加し、書込み時には書込み電源電圧ＶPPを印
加する行選択手段と、読出し時に、複数の列線のうち隣
接する２つの列線を選択して選択された列線上の各電位
を２つの読出しデータとして送出し、選択された２つの
列線の直外側の列線を選択して第２の電源電圧ＧＮＤを
印加する読出し時列選択手段と、書込み時に、複数の列
線のうち隣接する２つの列線を選択して第２の電源電圧
を印加し、選択された２つの列線の一方側に位置する列
線に１つの書込みデータに応じた電圧を印加し、選択さ
れた２つの列線の他方側に位置する列線に他の書込みデ
ータに応じた書込み電圧を印加する書込み時列選択手段
とを備えている。
【０００８】
【作用】読出し時及び書込み時には、１つの行線に接続
されたメモリセルのうち、１つの非選択メモリセルを狭
んだ２つのメモリセルが同時にアクセスされ、これによ
り、非選択メモリセルを介して流れるリーク電流は減少
する。
されたメモリセルのうち、１つの非選択メモリセルを狭
んだ２つのメモリセルが同時にアクセスされ、これによ
り、非選択メモリセルを介して流れるリーク電流は減少
する。
【０００９】
【実施例】図１は本発明の読出し動作原理を説明するた
めの仮想接地型半導体装置を示す回路図である。図１に
おいては、メモリセルは２ビット同時に読出す構成とな
っている。たとえば、メモリセルＭ11とメモリセル
Ｍ11’とが同時に読出され、メモリセルＭ12とメモリセ
ルＭ12’とが同時に読出される。
めの仮想接地型半導体装置を示す回路図である。図１に
おいては、メモリセルは２ビット同時に読出す構成とな
っている。たとえば、メモリセルＭ11とメモリセル
Ｍ11’とが同時に読出され、メモリセルＭ12とメモリセ
ルＭ12’とが同時に読出される。
【００１０】たとえばメモリセルＭ22とメモリセル
Ｍ22’とを同時に読出す場合を考察する。この場合、行
線Ｘ２をデータ読出し電圧ＶCC（＝５Ｖ）とし、列線Ｃ
２、Ｃ５を接地電位ＧＮＤとする。これにより、メモリ
セルＭ22においては、列線Ｃ２が接地電位ＧＮＤである
ので、メモリセルＭ22のデータに応じて読出し電流ＩRA
が流れ、これを図示しないデータ読出し回路が読出しデ
ータＤＯAとして認識して出力する。他方、メモリセル
Ｍ22’においては、列線Ｃ５が接地電位ＧＮＤであるの
で、メモリセルＭ22’のデータに応じて読出し電流ＩRB
が流れ、これを図示しないデータ読出し回路が読出しデ
ータＤＯBとして認識して出力する。
Ｍ22’とを同時に読出す場合を考察する。この場合、行
線Ｘ２をデータ読出し電圧ＶCC（＝５Ｖ）とし、列線Ｃ
２、Ｃ５を接地電位ＧＮＤとする。これにより、メモリ
セルＭ22においては、列線Ｃ２が接地電位ＧＮＤである
ので、メモリセルＭ22のデータに応じて読出し電流ＩRA
が流れ、これを図示しないデータ読出し回路が読出しデ
ータＤＯAとして認識して出力する。他方、メモリセル
Ｍ22’においては、列線Ｃ５が接地電位ＧＮＤであるの
で、メモリセルＭ22’のデータに応じて読出し電流ＩRB
が流れ、これを図示しないデータ読出し回路が読出しデ
ータＤＯBとして認識して出力する。
【００１１】上述の２つのメモリセルＭ22、Ｍ22’に狭
まれた非選択メモリセルＭ21’においても、その制御ゲ
ートである行線Ｘ２が読出し電圧ＶCCであるが、列線Ｃ
３と列線Ｃ４との電位差が非常に小さいので、電流はほ
とんど流れず、この結果、選択された列線Ｃ３、Ｃ４か
らのリーク電流はほとんどない。従って、データ読み出
し速度の低下を防止できる。
まれた非選択メモリセルＭ21’においても、その制御ゲ
ートである行線Ｘ２が読出し電圧ＶCCであるが、列線Ｃ
３と列線Ｃ４との電位差が非常に小さいので、電流はほ
とんど流れず、この結果、選択された列線Ｃ３、Ｃ４か
らのリーク電流はほとんどない。従って、データ読み出
し速度の低下を防止できる。
【００１２】図２は本発明の書込み動作原理を説明する
ための仮想接地型半導体装置を示す回路図である。図２
においても、メモリセルは２ビット同時に書込む構成と
なっている。たとえば、メモリセルＭ11とメモリセルＭ
11’とが同時に書込まれ、メモリセルＭ12とメモリセル
Ｍ12’とが同時に書込まれる。
ための仮想接地型半導体装置を示す回路図である。図２
においても、メモリセルは２ビット同時に書込む構成と
なっている。たとえば、メモリセルＭ11とメモリセルＭ
11’とが同時に書込まれ、メモリセルＭ12とメモリセル
Ｍ12’とが同時に書込まれる。
【００１３】たとえば、メモリセルＭ22とメモリセルＭ
22’とを同時に書込む場合を考察する。この場合、行線
Ｘ２をデータ書込み電圧ＶPP（＝１２Ｖ）とし、列線Ｃ
３、Ｃ４を接地電位ＧＮＤとする。また、メモリセルＭ
22の左側に位置する列線Ｃ１、Ｃ２には書込みデータＤ
Ａに対応する書込み電流ＩPAを図示しない書込み制御回
路から供給する。他方、メモリセルＭ22’の左側に位置
する列線Ｃ５、Ｃ６、Ｃ７、Ｃ８、Ｃ９には書込みデー
タＤＡに対応する書込み電流ＩPAを図示しない書込み制
御回路から供給する。
22’とを同時に書込む場合を考察する。この場合、行線
Ｘ２をデータ書込み電圧ＶPP（＝１２Ｖ）とし、列線Ｃ
３、Ｃ４を接地電位ＧＮＤとする。また、メモリセルＭ
22の左側に位置する列線Ｃ１、Ｃ２には書込みデータＤ
Ａに対応する書込み電流ＩPAを図示しない書込み制御回
路から供給する。他方、メモリセルＭ22’の左側に位置
する列線Ｃ５、Ｃ６、Ｃ７、Ｃ８、Ｃ９には書込みデー
タＤＡに対応する書込み電流ＩPAを図示しない書込み制
御回路から供給する。
【００１４】上述の２つのメモリセルＭ22、Ｍ22’に狭
まれた非選択メモリセルＭ21’においても、その制御ゲ
ートである行線Ｘ２が書込み電圧ＶPPであるが、列線Ｃ
３と列線Ｃ４との電位差が０であるので、電流は流れ
ず、この結果、選択された列線Ｃ３、Ｃ４からのリーク
電流は全くない。従って、非選択メモリセルＭ21’に対
する書込み動作はない。
まれた非選択メモリセルＭ21’においても、その制御ゲ
ートである行線Ｘ２が書込み電圧ＶPPであるが、列線Ｃ
３と列線Ｃ４との電位差が０であるので、電流は流れ
ず、この結果、選択された列線Ｃ３、Ｃ４からのリーク
電流は全くない。従って、非選択メモリセルＭ21’に対
する書込み動作はない。
【００１５】図３は本発明に係る仮想接地型半導体記憶
装置の一実施例を示す回路図であって、図１の読出し原
理及び図２の書込み原理を実現している。図３におい
て、メモリセルアレイＭＡは図１、図２のメモリセルＭ
11、Ｍ12、Ｍ11’、Ｍ12’、…を有している。ＧＥＮは
ＶPP／ＶCC電圧発生回路であって、プログラム端子ＰＧ
Ｍの電圧がローレベルのときに、つまり、読出し時（Ｐ
ＧＭ＝０）にＶPP／ＶCC＝ＶCCなる電圧を出力し、他
方、プログラム端子ＰＧＭの電圧がハイレベルのとき
に、つまり、書込み時（ＰＧＭ＝１）にＶPP／ＶCC＝Ｖ
PPなる電圧を出力する。なお、ＶPP／ＶCC電圧発生回路
ＧＥＮの詳細については後述する。
装置の一実施例を示す回路図であって、図１の読出し原
理及び図２の書込み原理を実現している。図３におい
て、メモリセルアレイＭＡは図１、図２のメモリセルＭ
11、Ｍ12、Ｍ11’、Ｍ12’、…を有している。ＧＥＮは
ＶPP／ＶCC電圧発生回路であって、プログラム端子ＰＧ
Ｍの電圧がローレベルのときに、つまり、読出し時（Ｐ
ＧＭ＝０）にＶPP／ＶCC＝ＶCCなる電圧を出力し、他
方、プログラム端子ＰＧＭの電圧がハイレベルのとき
に、つまり、書込み時（ＰＧＭ＝１）にＶPP／ＶCC＝Ｖ
PPなる電圧を出力する。なお、ＶPP／ＶCC電圧発生回路
ＧＥＮの詳細については後述する。
【００１６】行線Ｘ１、Ｘ２の選択は行デコーダＸＤＥ
Ｃによって行われる。すなわち、行アドレス信号Ａ０’
及びその反転信号＊Ａ０’を受けて行線Ｘ１、Ｘ２の１
つを選択してその電圧をハイレベルにする。この場合、
読出し時には当該ハイレベルはＶCCであり、書込み時に
は当該ハイレベルはＶPPである。ここで、行線の数を４
（＝２2）、８（＝２3）、…とすれば、行アドレス信号
のビット数は２、３、…となることは言うまでもない。
なお、行デコーダＸＤＥＣの詳細については後述する。
Ｃによって行われる。すなわち、行アドレス信号Ａ０’
及びその反転信号＊Ａ０’を受けて行線Ｘ１、Ｘ２の１
つを選択してその電圧をハイレベルにする。この場合、
読出し時には当該ハイレベルはＶCCであり、書込み時に
は当該ハイレベルはＶPPである。ここで、行線の数を４
（＝２2）、８（＝２3）、…とすれば、行アドレス信号
のビット数は２、３、…となることは言うまでもない。
なお、行デコーダＸＤＥＣの詳細については後述する。
【００１７】列線Ｃ１、Ｃ２、…の選択は、トランジス
タＱ11、Ｑ12、Ｑ11’、Ｑ12’、…よりなるセレクタＳ
ＥＬ１及び列デコーダＹＤＥＣ１と、トランジスタ
Ｑ21、Ｑ22、Ｑ23、Ｑ24、…よりなるセレクタＳＥＬ２
及び列デコーダＹＤＥＣ２とよって行われる。
タＱ11、Ｑ12、Ｑ11’、Ｑ12’、…よりなるセレクタＳ
ＥＬ１及び列デコーダＹＤＥＣ１と、トランジスタ
Ｑ21、Ｑ22、Ｑ23、Ｑ24、…よりなるセレクタＳＥＬ２
及び列デコーダＹＤＥＣ２とよって行われる。
【００１８】列デコーダＹＤＥＣ１は、列アドレス信号
Ａ０、Ａ１及びこれらの反転信号＊Ａ０、＊Ａ１を受け
て４つの出力Ｙ１、Ｙ２、Ｙ３、Ｙ４のうちの１つを選
択してハイレベルＶCCとする。たとえば、Ｙ２がハイレ
ベルＶCCとなると、セレクタＳＥＬ１のトランジスタＱ
12、Ｑ12’がオンとなり、従って、２つの隣接する列線
Ｃ３、Ｃ４が選択されることになり、この結果、メモリ
セルＭ11’を狭む２つのメモリセルＭ12、Ｍ12’が選択
されたことになる。列デコーダＹＤＥＣ１及びセレクタ
ＳＥＬ１によって選択された２つのメモリセルたとえば
Ｍ12、Ｍ12’は、それぞれ、ノードＣＡ、ＣＢに接続さ
れる。これらのノードＣＡ、ＣＢには、データ読出し回
路ＡＭＰA、ＡＭＰB及びこれらを活性化／非活性化する
トランジスタＱ1、Ｑ2が接続されている。従って、読出
し時（ＰＧＭ＝０）では、トランジスタＱ1、Ｑ2がオフ
状態であるので、列線Ｃ３、Ｃ４は、それぞれ、データ
読出し回路ＡＭＰA、ＡＭＰBに有効に接続され、選択メ
モリセルＭ12、Ｍ12’がデータ読出し回路ＡＭＰA、Ａ
ＭＰBに有効に接続されることになる。他方、書込み時
（ＰＧＭ＝１）では、トランジスタＱ1、Ｑ2がオン状態
であるので、データ読出し回路ＡＭＰA、ＡＭＰBは非活
性化されると共に、列線Ｃ３、Ｃ４の電圧は接地電位Ｇ
ＮＤとなる。ここで、列線の数が増大すれば、列アドレ
ス信号のビット数は増大することは言うまでもないが、
セレクタＳＥＬ１におけるトランジスタは４つたとえば
Ｑ11、Ｑ12、Ｑ11’、Ｑ12’が単位であり、従って、セ
レクタＳＥＬ１のトランジスタ数は、４、８、１２、１
６、…である。同様に、列デコーダＹＤＥＣ１の出力は
２つたとえばＹ１、Ｙ２が単位であり、従って、列デコ
ーダの出力数は２、４、６、８、…である。なお、列デ
コーダＹＤＥＣ１の詳細については、後述する。
Ａ０、Ａ１及びこれらの反転信号＊Ａ０、＊Ａ１を受け
て４つの出力Ｙ１、Ｙ２、Ｙ３、Ｙ４のうちの１つを選
択してハイレベルＶCCとする。たとえば、Ｙ２がハイレ
ベルＶCCとなると、セレクタＳＥＬ１のトランジスタＱ
12、Ｑ12’がオンとなり、従って、２つの隣接する列線
Ｃ３、Ｃ４が選択されることになり、この結果、メモリ
セルＭ11’を狭む２つのメモリセルＭ12、Ｍ12’が選択
されたことになる。列デコーダＹＤＥＣ１及びセレクタ
ＳＥＬ１によって選択された２つのメモリセルたとえば
Ｍ12、Ｍ12’は、それぞれ、ノードＣＡ、ＣＢに接続さ
れる。これらのノードＣＡ、ＣＢには、データ読出し回
路ＡＭＰA、ＡＭＰB及びこれらを活性化／非活性化する
トランジスタＱ1、Ｑ2が接続されている。従って、読出
し時（ＰＧＭ＝０）では、トランジスタＱ1、Ｑ2がオフ
状態であるので、列線Ｃ３、Ｃ４は、それぞれ、データ
読出し回路ＡＭＰA、ＡＭＰBに有効に接続され、選択メ
モリセルＭ12、Ｍ12’がデータ読出し回路ＡＭＰA、Ａ
ＭＰBに有効に接続されることになる。他方、書込み時
（ＰＧＭ＝１）では、トランジスタＱ1、Ｑ2がオン状態
であるので、データ読出し回路ＡＭＰA、ＡＭＰBは非活
性化されると共に、列線Ｃ３、Ｃ４の電圧は接地電位Ｇ
ＮＤとなる。ここで、列線の数が増大すれば、列アドレ
ス信号のビット数は増大することは言うまでもないが、
セレクタＳＥＬ１におけるトランジスタは４つたとえば
Ｑ11、Ｑ12、Ｑ11’、Ｑ12’が単位であり、従って、セ
レクタＳＥＬ１のトランジスタ数は、４、８、１２、１
６、…である。同様に、列デコーダＹＤＥＣ１の出力は
２つたとえばＹ１、Ｙ２が単位であり、従って、列デコ
ーダの出力数は２、４、６、８、…である。なお、列デ
コーダＹＤＥＣ１の詳細については、後述する。
【００１９】列デコーダＹＤＥＣ２は列デコーダＹＤＥ
Ｃ１の出力Ｙ１、Ｙ２、Ｙ３、Ｙ４を受けて出力Ｙ１２
３４Ｈ、Ｙ２３４Ｈ、Ｙ３４Ｈ、Ｙ４Ｈ、Ｙ１２３Ｈ、
Ｙ１２Ｈ、Ｙ１Ｈを出力する。たとえば、列デコーダＤ
ＥＣ１の出力Ｙ２がハイレベル（＝ＶCC）のときには、
２を添字とするＹ１２３４Ｈ、Ｙ２３４Ｈ、Ｙ１２３
Ｈ、Ｙ１２ＨがハイレベルＶPP／ＶCCとなり、セレクタ
ＳＥＬ２のトランジスタＱ21、Ｑ22、Ｑ27、Ｑ29、
Ｑ30、Ｑ31、Ｑ32がオンとなる。この結果、選択メモリ
セルをＭ22、Ｍ22’とすれば、選択メモリセルＭ22の左
外側の列線Ｃ１、Ｃ２は書込み制御回路ＷＣAに接続さ
れ、他方、選択メモリセルＭ22’の右外側の列線Ｃ５、
Ｃ６、Ｃ７、Ｃ８、Ｃ９は書込み制御回路ＷＣBに接続
される。
Ｃ１の出力Ｙ１、Ｙ２、Ｙ３、Ｙ４を受けて出力Ｙ１２
３４Ｈ、Ｙ２３４Ｈ、Ｙ３４Ｈ、Ｙ４Ｈ、Ｙ１２３Ｈ、
Ｙ１２Ｈ、Ｙ１Ｈを出力する。たとえば、列デコーダＤ
ＥＣ１の出力Ｙ２がハイレベル（＝ＶCC）のときには、
２を添字とするＹ１２３４Ｈ、Ｙ２３４Ｈ、Ｙ１２３
Ｈ、Ｙ１２ＨがハイレベルＶPP／ＶCCとなり、セレクタ
ＳＥＬ２のトランジスタＱ21、Ｑ22、Ｑ27、Ｑ29、
Ｑ30、Ｑ31、Ｑ32がオンとなる。この結果、選択メモリ
セルをＭ22、Ｍ22’とすれば、選択メモリセルＭ22の左
外側の列線Ｃ１、Ｃ２は書込み制御回路ＷＣAに接続さ
れ、他方、選択メモリセルＭ22’の右外側の列線Ｃ５、
Ｃ６、Ｃ７、Ｃ８、Ｃ９は書込み制御回路ＷＣBに接続
される。
【００２０】一方、書込み制御回路ＷＣA（ＷＣB）は、
プログラム端子ＰＧＭ及びデータＤＡ（ＤＢ）に応じた
電圧ＤＩA（ＤＩB）を出力する。たとえば、読出し時
（ＰＧＭ＝０）であれば、データＤＡ（ＤＢ）に関係な
く、電圧ＤＩA（ＤＩB）は接地電位ＧＮＤとなる。ま
た、書込み時（ＰＧＭ＝１）であれば、データＤＡ（Ｄ
Ｂ）が０のときに、電圧ＤＩA（ＤＩB）は接地電位ＧＮ
Ｄとなるが、データＤＡ（ＤＢ）が１のときに、電圧Ｄ
ＩA（ＤＩB）はハイレベル電圧ＶPPとなる。
プログラム端子ＰＧＭ及びデータＤＡ（ＤＢ）に応じた
電圧ＤＩA（ＤＩB）を出力する。たとえば、読出し時
（ＰＧＭ＝０）であれば、データＤＡ（ＤＢ）に関係な
く、電圧ＤＩA（ＤＩB）は接地電位ＧＮＤとなる。ま
た、書込み時（ＰＧＭ＝１）であれば、データＤＡ（Ｄ
Ｂ）が０のときに、電圧ＤＩA（ＤＩB）は接地電位ＧＮ
Ｄとなるが、データＤＡ（ＤＢ）が１のときに、電圧Ｄ
ＩA（ＤＩB）はハイレベル電圧ＶPPとなる。
【００２１】従って、読出し時においては、列デコーダ
ＹＤＥＣ２及びセレクタＳＥＬ２によって、選択メモリ
セルＭ22の左外側の列線Ｃ１、Ｃ２は接地電位ＧＮＤと
なり、また、選択メモリセルＭ22’の右外側の列線Ｃ
５、Ｃ６、Ｃ７、Ｃ８、Ｃ９も接地電位なる。また、書
込み時においては、選択メモリセルＭ22の左外側の列線
Ｃ１、Ｃ２はデータＤＡに応じた電圧ＤＩAとなり、選
択メモリセルＭ22’の右外側の列線Ｃ５、Ｃ６、Ｃ７、
Ｃ８、Ｃ９はデータＤＢに応じた電圧ＤＩBとなる。
ＹＤＥＣ２及びセレクタＳＥＬ２によって、選択メモリ
セルＭ22の左外側の列線Ｃ１、Ｃ２は接地電位ＧＮＤと
なり、また、選択メモリセルＭ22’の右外側の列線Ｃ
５、Ｃ６、Ｃ７、Ｃ８、Ｃ９も接地電位なる。また、書
込み時においては、選択メモリセルＭ22の左外側の列線
Ｃ１、Ｃ２はデータＤＡに応じた電圧ＤＩAとなり、選
択メモリセルＭ22’の右外側の列線Ｃ５、Ｃ６、Ｃ７、
Ｃ８、Ｃ９はデータＤＢに応じた電圧ＤＩBとなる。
【００２２】なお、図３において、読出し時において
は、選択メモリセルの外側の列線をすべて接地電位にし
ているが、図１に示すごとく、直外側の列線のみを接地
電位としてもメモリセルＭＡの動作は変らないが、列デ
コーダＹＤＥＣ２及びセレクタＳＥＬ２を読出し時と書
込み時とで異なる動作をさせる必要がある。列デコーダ
ＹＤＥＣ２及びセレクタＳＥＬ２の詳細については後述
する。
は、選択メモリセルの外側の列線をすべて接地電位にし
ているが、図１に示すごとく、直外側の列線のみを接地
電位としてもメモリセルＭＡの動作は変らないが、列デ
コーダＹＤＥＣ２及びセレクタＳＥＬ２を読出し時と書
込み時とで異なる動作をさせる必要がある。列デコーダ
ＹＤＥＣ２及びセレクタＳＥＬ２の詳細については後述
する。
【００２３】上述のごとく、図３において、読出し動作
を行うと、選択メモリセルたとえばＭ22、Ｍ22’の内側
の列線Ｃ３、Ｃ４はデータ読出し回路ＡＭＰA、ＡＭＰB
に有効に接続されると共に、選択メモリセルＭ22、
Ｍ22’の外側の列線Ｃ１、Ｃ２、Ｃ５、Ｃ６、Ｃ７、Ｃ
８、Ｃ９は接地電位ＧＮＤとされ、この場合、２つの列
線Ｃ３、Ｃ４間の電位差は小さいので、選択メモリセル
Ｍ22、Ｍ22’間の非選択メモリセルＭ11’がオンとなっ
ても非選択メモリセルＭ11’を介して２つの列線Ｃ３、
Ｃ４間を流れる電流は少ない。
を行うと、選択メモリセルたとえばＭ22、Ｍ22’の内側
の列線Ｃ３、Ｃ４はデータ読出し回路ＡＭＰA、ＡＭＰB
に有効に接続されると共に、選択メモリセルＭ22、
Ｍ22’の外側の列線Ｃ１、Ｃ２、Ｃ５、Ｃ６、Ｃ７、Ｃ
８、Ｃ９は接地電位ＧＮＤとされ、この場合、２つの列
線Ｃ３、Ｃ４間の電位差は小さいので、選択メモリセル
Ｍ22、Ｍ22’間の非選択メモリセルＭ11’がオンとなっ
ても非選択メモリセルＭ11’を介して２つの列線Ｃ３、
Ｃ４間を流れる電流は少ない。
【００２４】上述のごとく、図３において、書込み動作
を行うと、選択メモリセルたとえばＭ22、Ｍ22’の内側
の列線Ｃ３、Ｃ４はトランジスタＱ1、Ｑ2によって接地
電位ＧＮＤとされると共に、選択メモリセルＭ22、
Ｍ22’の外側に列線Ｃ１、Ｃ２、Ｃ５、Ｃ６、Ｃ７、Ｃ
８、Ｃ９は書込み制御回路ＷＣA、ＷＣBによってデータ
ＤＡ、ＤＢに応じた電圧ＤＩA、ＤＩBとされる。従っ
て、この場合、２つの列線Ｃ３、Ｃ４間の電位差は０と
なるので、選択メモリセルＭ22、Ｍ22’間の非選択メモ
リセルＭ11’がオンとなっても非選択メモリセルＭ11’
を介して２つの列線Ｃ３、Ｃ４間を流れる電流は０とな
る。
を行うと、選択メモリセルたとえばＭ22、Ｍ22’の内側
の列線Ｃ３、Ｃ４はトランジスタＱ1、Ｑ2によって接地
電位ＧＮＤとされると共に、選択メモリセルＭ22、
Ｍ22’の外側に列線Ｃ１、Ｃ２、Ｃ５、Ｃ６、Ｃ７、Ｃ
８、Ｃ９は書込み制御回路ＷＣA、ＷＣBによってデータ
ＤＡ、ＤＢに応じた電圧ＤＩA、ＤＩBとされる。従っ
て、この場合、２つの列線Ｃ３、Ｃ４間の電位差は０と
なるので、選択メモリセルＭ22、Ｍ22’間の非選択メモ
リセルＭ11’がオンとなっても非選択メモリセルＭ11’
を介して２つの列線Ｃ３、Ｃ４間を流れる電流は０とな
る。
【００２５】次に、図３の各部の詳細を説明する。図４
は図３のＶPP／ＶCC電圧発生回路ＧＥＮの詳細を示す回
路図である。図４において、電源電圧ＶPP、ＶCCが用意
されており、上述のごとく、ＶCCはたとえば５Ｖ、ＶPP
はたとえば１２Ｖである。この場合、電源電圧ＶPPは図
示しない昇圧回路を用いて発生しておく。また、Ｑ41は
エンハンスメント形ＭＯＳトランジスタであって、ポン
プ回路４１によって制御され、Ｑ42はデプレッション形
ＭＯＳトランジスタである。図４において、読出し時で
あれば、つまり、ＰＧＭ＝ＯＶであれば、ポンプ回路４
１の出力ＰＧＭＨもローレベル（＝ＯＶ）となり、トラ
ンジスタＱ41はオフとなる。＊ＰＧＭ＝ＶCCであるの
で、トランジスタＱ42を介して出力ＶPP／ＶCCはＶCCに
プルアップされる。つまり、ＶPP／ＶCC＝ＶCCとなる。
また、図４において、書込み時であれば、つまり、ＰＧ
Ｍ＝ＶCCであれば、ポンプ回路４１の出力ＰＧＭＨはハ
イレベル（たとえばＶPP＋Ｑ41のしきい値電圧以上）で
１７Ｖとなり、トランジスタＱ41を介して出力ＶPP／Ｖ
CCはＶPPにプルアップされる。なお、この場合、トラン
ジスタＱ42はオフ状態もしくは導電率が小さい状態とな
る。このようにして、図４の回路により、ＶPP／ＶCC電
圧発生回路ＧＥＮは、プログラム端子ＰＧＭの電圧に応
じてＶPPもしくはＶCCなる電圧ＶPP／ＶCCを発生する。
は図３のＶPP／ＶCC電圧発生回路ＧＥＮの詳細を示す回
路図である。図４において、電源電圧ＶPP、ＶCCが用意
されており、上述のごとく、ＶCCはたとえば５Ｖ、ＶPP
はたとえば１２Ｖである。この場合、電源電圧ＶPPは図
示しない昇圧回路を用いて発生しておく。また、Ｑ41は
エンハンスメント形ＭＯＳトランジスタであって、ポン
プ回路４１によって制御され、Ｑ42はデプレッション形
ＭＯＳトランジスタである。図４において、読出し時で
あれば、つまり、ＰＧＭ＝ＯＶであれば、ポンプ回路４
１の出力ＰＧＭＨもローレベル（＝ＯＶ）となり、トラ
ンジスタＱ41はオフとなる。＊ＰＧＭ＝ＶCCであるの
で、トランジスタＱ42を介して出力ＶPP／ＶCCはＶCCに
プルアップされる。つまり、ＶPP／ＶCC＝ＶCCとなる。
また、図４において、書込み時であれば、つまり、ＰＧ
Ｍ＝ＶCCであれば、ポンプ回路４１の出力ＰＧＭＨはハ
イレベル（たとえばＶPP＋Ｑ41のしきい値電圧以上）で
１７Ｖとなり、トランジスタＱ41を介して出力ＶPP／Ｖ
CCはＶPPにプルアップされる。なお、この場合、トラン
ジスタＱ42はオフ状態もしくは導電率が小さい状態とな
る。このようにして、図４の回路により、ＶPP／ＶCC電
圧発生回路ＧＥＮは、プログラム端子ＰＧＭの電圧に応
じてＶPPもしくはＶCCなる電圧ＶPP／ＶCCを発生する。
【００２６】図５は図３の行デコーダＸＤＥＣの詳細を
示す回路図である。図５においては、各行Ｘ１、Ｘ２に
対して同一構成である行アドレス信号Ａ０’、＊Ａ０’
を受けるインバータＩ51、Ｉ52及び回路Ｃ51、Ｃ52を設
けてある。回路Ｃ51（Ｃ52）は、インバータＩ
51（Ｉ52）に高電圧ＶPPが流入するのを防止するＮチャ
ネルトランジスタＱ51、インバータを構成するＰチャネ
ルトランジスタＱ52及びＮチャネルトランジスタＱ53、
該インバータのフィードバック用Ｐチャネルトランジス
タＱ54により構成されている。たとえば、Ａ０’がハイ
レベル（ＶCC）、＊Ａ０’がローレベル（ＧＮＤ）であ
れば、インバータＩ51、Ｉ52の出力はローレベル、ハイ
レベルとなる。この結果、回路Ｃ51におけるインバータ
（Ｑ52、Ｑ53）により行線Ｘ１はハイレベル（ＶPP／Ｖ
CC）となり、回路Ｃ52におけるインバータ（Ｑ52、
Ｑ53）により行線Ｘ２はローレベル（ＧＮＤ）となる。
つまり、行線Ｘ１が選択される。この場合、読出し動作
であれば、行線Ｘ１のハイレベルはＶCCとなり、書込み
動作であれば、行線Ｘ１のハイレベルはＶPPとなる。な
お、行線の数が増大した場合には、インバータＩ51、Ｉ
52の代りにナンド回路、ノア回路等を用いることにな
る。
示す回路図である。図５においては、各行Ｘ１、Ｘ２に
対して同一構成である行アドレス信号Ａ０’、＊Ａ０’
を受けるインバータＩ51、Ｉ52及び回路Ｃ51、Ｃ52を設
けてある。回路Ｃ51（Ｃ52）は、インバータＩ
51（Ｉ52）に高電圧ＶPPが流入するのを防止するＮチャ
ネルトランジスタＱ51、インバータを構成するＰチャネ
ルトランジスタＱ52及びＮチャネルトランジスタＱ53、
該インバータのフィードバック用Ｐチャネルトランジス
タＱ54により構成されている。たとえば、Ａ０’がハイ
レベル（ＶCC）、＊Ａ０’がローレベル（ＧＮＤ）であ
れば、インバータＩ51、Ｉ52の出力はローレベル、ハイ
レベルとなる。この結果、回路Ｃ51におけるインバータ
（Ｑ52、Ｑ53）により行線Ｘ１はハイレベル（ＶPP／Ｖ
CC）となり、回路Ｃ52におけるインバータ（Ｑ52、
Ｑ53）により行線Ｘ２はローレベル（ＧＮＤ）となる。
つまり、行線Ｘ１が選択される。この場合、読出し動作
であれば、行線Ｘ１のハイレベルはＶCCとなり、書込み
動作であれば、行線Ｘ１のハイレベルはＶPPとなる。な
お、行線の数が増大した場合には、インバータＩ51、Ｉ
52の代りにナンド回路、ノア回路等を用いることにな
る。
【００２７】図６は図３の列デコーダＹＤＥＣ１の詳細
を示す論理回路図である。図６においては、４つのナン
ド回路Ｇ61、Ｇ62、Ｇ63、Ｇ64、及びインバータＩ61、
Ｉ62、Ｉ63、Ｉ64を設けている。これらのナンド回路Ｇ
61、Ｇ62、Ｇ63、Ｇ64には、列アドレス信号Ａ０、Ａ
１、＊Ａ０、＊Ａ１のいずれか２つの組合せが供給され
ており、従って、いずれか１つの出力Ｙ１、Ｙ２、Ｙ
３、Ｙ４がハイレベル（＝ＶCC）となり、他の出力はロ
ーレベル（＝ＧＮＤ）となる。たとえば、Ａ０＝Ａ１＝
ハイレベルであれば、出力Ｙ１のみハイレベルとなり、
出力Ｙ２、Ｙ３、Ｙ４はローレベルとなる。
を示す論理回路図である。図６においては、４つのナン
ド回路Ｇ61、Ｇ62、Ｇ63、Ｇ64、及びインバータＩ61、
Ｉ62、Ｉ63、Ｉ64を設けている。これらのナンド回路Ｇ
61、Ｇ62、Ｇ63、Ｇ64には、列アドレス信号Ａ０、Ａ
１、＊Ａ０、＊Ａ１のいずれか２つの組合せが供給され
ており、従って、いずれか１つの出力Ｙ１、Ｙ２、Ｙ
３、Ｙ４がハイレベル（＝ＶCC）となり、他の出力はロ
ーレベル（＝ＧＮＤ）となる。たとえば、Ａ０＝Ａ１＝
ハイレベルであれば、出力Ｙ１のみハイレベルとなり、
出力Ｙ２、Ｙ３、Ｙ４はローレベルとなる。
【００２８】図７は図３の列デコーダＹＤＥＣ２の詳細
を示す回路図である。図７においては、ノア回路Ｇ71〜
Ｇ75、インバータＩ71、Ｉ72、及び図５の回路Ｃ51、Ｃ
52と同一構成の回路Ｃ71〜Ｃ77を設けてある。たとえ
ば、ハイレベルＶPP／ＶCCの出力Ｙ１２３４Ｈを得るた
めには、添字１、２、３、４に対応する信号Ｙ１、Ｙ
２、Ｙ３、Ｙ４をノア回路Ｇ71に供給している。この場
合、少なくとも信号Ｙ１、Ｙ２、Ｙ３、Ｙ４のいずれか
１つがハイレベルとなると、ノア回路Ｇ71の出力がロー
レベルとなり、この結果、回路Ｃ71の出力Ｙ１２３Ｈが
ハイレベルＶPP／ＶCCとなる。全体をみた場合には、信
号Ｙ１がハイレベルとなったときには、ノア回路Ｇ71、
Ｇ74、Ｇ75、インバータＩ73の出力がローレベルとな
り、この結果、回路Ｃ71、Ｃ75、Ｃ76、Ｃ77の出力Ｙ１
２３４Ｈ、Ｙ１２３Ｈ、Ｙ１２Ｈ、Ｙ１Ｈがハイレベル
ＶPP／ＶCCとなる。
を示す回路図である。図７においては、ノア回路Ｇ71〜
Ｇ75、インバータＩ71、Ｉ72、及び図５の回路Ｃ51、Ｃ
52と同一構成の回路Ｃ71〜Ｃ77を設けてある。たとえ
ば、ハイレベルＶPP／ＶCCの出力Ｙ１２３４Ｈを得るた
めには、添字１、２、３、４に対応する信号Ｙ１、Ｙ
２、Ｙ３、Ｙ４をノア回路Ｇ71に供給している。この場
合、少なくとも信号Ｙ１、Ｙ２、Ｙ３、Ｙ４のいずれか
１つがハイレベルとなると、ノア回路Ｇ71の出力がロー
レベルとなり、この結果、回路Ｃ71の出力Ｙ１２３Ｈが
ハイレベルＶPP／ＶCCとなる。全体をみた場合には、信
号Ｙ１がハイレベルとなったときには、ノア回路Ｇ71、
Ｇ74、Ｇ75、インバータＩ73の出力がローレベルとな
り、この結果、回路Ｃ71、Ｃ75、Ｃ76、Ｃ77の出力Ｙ１
２３４Ｈ、Ｙ１２３Ｈ、Ｙ１２Ｈ、Ｙ１Ｈがハイレベル
ＶPP／ＶCCとなる。
【００２９】図８の（Ａ）、（Ｂ）は図３の書込み制御
回路ＷＣA、ＷＣBの詳細を示す回路図である。すなわ
ち、図８の（Ａ）に示すように、書込み制御回路ＷＣA
は、プログラム端子ＰＧＭ及び書込みデータＤＡを受け
るナンド回路Ｇ81及び図５の回路Ｃ51、Ｃ52と同一構成
の回路Ｃ81よりなる。また、図８の（Ｂ）に示すよう
に、書込み制御回路ＷＣBは、プログラム端子ＰＧＭ及
び書込みデータＤＢを受けるナンド回路Ｇ82及び図５の
回路Ｃ51、Ｃ52と同一構成の回路Ｃ82よりなる。たとえ
ば、読出し時には、ＰＧＭ＝ＧＮＤであり、従って、デ
ータＤＡ、ＤＢに関係なく、ナンド回路Ｇ81、Ｇ82の出
力はハイレベル（＝ＶCC）となり、この結果、回路
Ｃ81、Ｃ82の出力ＤＩA、ＤＩBはローレベル（＝ＧＮ
Ｄ）となる。また、書込み時には、ＰＧＭ＝ＶCCであ
り、従って、ナンド回路Ｇ81、Ｇ82の出力はデータＤ
Ａ、ＤＢに応じてハイレベル（＝ＶCC）、ローレベル
（＝ＧＮＤ）となり、この結果、回路Ｃ81、Ｃ82の出力
ＤＩA、ＤＩBもデータＤＡ、ＤＢに応じてハイレベルＶ
PP／ＶCC、ローレベルとなる。
回路ＷＣA、ＷＣBの詳細を示す回路図である。すなわ
ち、図８の（Ａ）に示すように、書込み制御回路ＷＣA
は、プログラム端子ＰＧＭ及び書込みデータＤＡを受け
るナンド回路Ｇ81及び図５の回路Ｃ51、Ｃ52と同一構成
の回路Ｃ81よりなる。また、図８の（Ｂ）に示すよう
に、書込み制御回路ＷＣBは、プログラム端子ＰＧＭ及
び書込みデータＤＢを受けるナンド回路Ｇ82及び図５の
回路Ｃ51、Ｃ52と同一構成の回路Ｃ82よりなる。たとえ
ば、読出し時には、ＰＧＭ＝ＧＮＤであり、従って、デ
ータＤＡ、ＤＢに関係なく、ナンド回路Ｇ81、Ｇ82の出
力はハイレベル（＝ＶCC）となり、この結果、回路
Ｃ81、Ｃ82の出力ＤＩA、ＤＩBはローレベル（＝ＧＮ
Ｄ）となる。また、書込み時には、ＰＧＭ＝ＶCCであ
り、従って、ナンド回路Ｇ81、Ｇ82の出力はデータＤ
Ａ、ＤＢに応じてハイレベル（＝ＶCC）、ローレベル
（＝ＧＮＤ）となり、この結果、回路Ｃ81、Ｃ82の出力
ＤＩA、ＤＩBもデータＤＡ、ＤＢに応じてハイレベルＶ
PP／ＶCC、ローレベルとなる。
【００３０】なお、上述の実施例においては、書込み制
御回路ＷＣA、ＷＣBの出力ＤＩA、ＤＩBのハイレベルＶ
PP／ＶCCと列デコーダＹＤＥＣ２の出力のハイレベルＶ
PP／ＶCCとが同一レベルであるが、セレクタＳＥＬ２の
エンハンスメント形トランジスタＱ21〜Ｑ32を有効にオ
ンさせるために、列デコーダＹＤＥＣ２の出力のハイレ
ベルを書込み制御回路ＷＣA、ＷＣBの出力のハイレベル
よりトランジスタＱ21〜Ｑ32のしきい値電圧分だけ高く
してもよい。
御回路ＷＣA、ＷＣBの出力ＤＩA、ＤＩBのハイレベルＶ
PP／ＶCCと列デコーダＹＤＥＣ２の出力のハイレベルＶ
PP／ＶCCとが同一レベルであるが、セレクタＳＥＬ２の
エンハンスメント形トランジスタＱ21〜Ｑ32を有効にオ
ンさせるために、列デコーダＹＤＥＣ２の出力のハイレ
ベルを書込み制御回路ＷＣA、ＷＣBの出力のハイレベル
よりトランジスタＱ21〜Ｑ32のしきい値電圧分だけ高く
してもよい。
【００３１】上述の図１０に示す従来の仮想接地型半導
体記憶装置においては、非選択列線をバイアスするバイ
アス回路が必要であり、その消費電流は、非選択列線の
寄生容量を１０ｐＦ、バイアス電位を１．２Ｖとし、５
０ｎｓサイクルで動作させると、非選択列線を接地電位
から１．２Ｖに上昇させるたけで、１０ｐＦ×１．２Ｖ
／５０ｎｓ＝０．２４ｍＡの消費電流が必要であり、半
導体記憶装置の出力ビット数が１６ビット出力ならば
０．２４ｍＡ×１６＝３．８４ｍＡの消費電流の増加と
なるが、本発明では、このようなバイアス回路が不要な
のでこれによる消費電流の増加はまったくない。
体記憶装置においては、非選択列線をバイアスするバイ
アス回路が必要であり、その消費電流は、非選択列線の
寄生容量を１０ｐＦ、バイアス電位を１．２Ｖとし、５
０ｎｓサイクルで動作させると、非選択列線を接地電位
から１．２Ｖに上昇させるたけで、１０ｐＦ×１．２Ｖ
／５０ｎｓ＝０．２４ｍＡの消費電流が必要であり、半
導体記憶装置の出力ビット数が１６ビット出力ならば
０．２４ｍＡ×１６＝３．８４ｍＡの消費電流の増加と
なるが、本発明では、このようなバイアス回路が不要な
のでこれによる消費電流の増加はまったくない。
【発明の効果】以上説明したように本発明によれば、非
選択メモリセルを狭む２つのメモリセルを同時にアクセ
スして読出し／書込み動作を行うことにより、非選択メ
モリセル間をリークする電流を減少でき、従って、消費
電流を低減できる。
選択メモリセルを狭む２つのメモリセルを同時にアクセ
スして読出し／書込み動作を行うことにより、非選択メ
モリセル間をリークする電流を減少でき、従って、消費
電流を低減できる。
【図１】本発明の読出し動作原理を説明するための仮想
接地型半導体記憶装置を示す回路図である。
接地型半導体記憶装置を示す回路図である。
【図２】本発明の書込み動作原理を説明するための仮想
接地型半導体記憶装置を示す回路図である。
接地型半導体記憶装置を示す回路図である。
【図３】本発明に係る仮想接地型半導体記憶装置の一実
施例を示す回路図である。
施例を示す回路図である。
【図４】図３のＶPP／ＶCC電圧発生回路の詳細を示す回
路図である。
路図である。
【図５】図３の行デコーダＸＤＥＣの詳細を示す回路図
である。
である。
【図６】図３の列デコーダＹＤＥＣ１の詳細を示す回路
図である。
図である。
【図７】図３の列デコーダＹＤＥＣ２の詳細を示す回路
図である。
図である。
【図８】図３の書込み制御回路の詳細を示す回路図であ
る。
る。
【図９】浮遊ゲート型不揮発性メモリセルの一例を示す
断面図である。
断面図である。
【図１０】従来の仮想接地型半導体記憶装置を示す回路
図である。
図である。
Ｘ１、Ｘ２…行線 Ｃ１、Ｃ２…列線 Ｍ11、Ｍ12…浮遊ゲート型メモリセル ＩRA、ＩRB…読出し電流 ＤＯA、ＤＯB…読出しデータ ＩPA、ＩPB…書込み電流 ＤＡ、ＤＢ…書込みデータ ＧＥＮ…ＶPP／ＶCC電圧発生回路 ＸＤＥＣ…行デコーダ ＹＤＥＣ１、ＹＤＥＣ２…列デコーダ ＳＥＬ１、ＳＥＬ２…セレクタ ＡＭＰA、ＡＭＰB…データ読出し回路 ＷＣA、ＷＣB…書込み制御回路
【手続補正書】
【提出日】平成６年８月１２日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正内容】
【０００７】
【課題を解決するための手段】 上述の課題を解決する
ために本発明に係る仮想接地型半導体記憶装置は、複数
の列線と、各々が複数の列線の２つの隣接する列線間に
接続され、複数の行線の１つによって制御される複数の
浮遊ゲート型不揮発性メモリセルと、複数の行線の１つ
を選択し、読出し時には第１の電源電圧ＶCCを印加し、
書込み時には書込み電源電圧ＶPPを印加する行選択手段
と、読出し時に、複数の列線のうち隣接する２つの列線
を選択して選択された列線上の各電位を２つの読出しデ
ータとして送出し、選択された２つの列線の直外側の列
線を選択して第２の電源電圧ＧＮＤを印加する読出し時
列選択手段と、書込み時に、複数の列線のうち隣接する
２つの列線を選択して第２の電源電圧を印加し、選択さ
れた２つの列線の一方側に位置する列線に１つの書込み
データに応じた電圧を印加し、選択された２つの列線の
他方側に位置する列線に他の書込みデータに応じた書込
み電圧を印加する書込み時列選択手段とを備えている。
ために本発明に係る仮想接地型半導体記憶装置は、複数
の列線と、各々が複数の列線の２つの隣接する列線間に
接続され、複数の行線の１つによって制御される複数の
浮遊ゲート型不揮発性メモリセルと、複数の行線の１つ
を選択し、読出し時には第１の電源電圧ＶCCを印加し、
書込み時には書込み電源電圧ＶPPを印加する行選択手段
と、読出し時に、複数の列線のうち隣接する２つの列線
を選択して選択された列線上の各電位を２つの読出しデ
ータとして送出し、選択された２つの列線の直外側の列
線を選択して第２の電源電圧ＧＮＤを印加する読出し時
列選択手段と、書込み時に、複数の列線のうち隣接する
２つの列線を選択して第２の電源電圧を印加し、選択さ
れた２つの列線の一方側に位置する列線に１つの書込み
データに応じた電圧を印加し、選択された２つの列線の
他方側に位置する列線に他の書込みデータに応じた書込
み電圧を印加する書込み時列選択手段とを備えている。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正内容】
【００１３】 たとえば、メモリセルＭ22とメモリセル
Ｍ22’とを同時に書込む場合を考察する。この場合、行
線Ｘ２をデータ書込み電圧ＶPP（＝１２Ｖ）とし、列線
Ｃ３、Ｃ４を接地電位ＧＮＤとする。また、メモリセル
Ｍ22の左側に位置する列線Ｃ１、Ｃ２には書込みデータ
ＤＡに対応する書込み電流ＩPAを図示しない書込み制御
回路から供給する。他方、メモリセルＭ22’の左側に位
置する列線Ｃ５、Ｃ６、Ｃ７、Ｃ８、Ｃ９には書込みデ
ータＤＢに対応する書込み電流ＩPB を図示しない書込み
制御回路から供給する。
Ｍ22’とを同時に書込む場合を考察する。この場合、行
線Ｘ２をデータ書込み電圧ＶPP（＝１２Ｖ）とし、列線
Ｃ３、Ｃ４を接地電位ＧＮＤとする。また、メモリセル
Ｍ22の左側に位置する列線Ｃ１、Ｃ２には書込みデータ
ＤＡに対応する書込み電流ＩPAを図示しない書込み制御
回路から供給する。他方、メモリセルＭ22’の左側に位
置する列線Ｃ５、Ｃ６、Ｃ７、Ｃ８、Ｃ９には書込みデ
ータＤＢに対応する書込み電流ＩPB を図示しない書込み
制御回路から供給する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正内容】
【００１８】 列デコーダＹＤＥＣ１は、列アドレス信
号Ａ０、Ａ１及びこれらの反転信号＊Ａ０、＊Ａ１を受
けて４つの出力Ｙ１、Ｙ２、Ｙ３、Ｙ４のうちの１つを
選択してハイレベルＶCCとする。たとえば、Ｙ２がハイ
レベルＶCCとなると、セレクタＳＥＬ１のトランジスタ
Ｑ12、Ｑ12’がオンとなり、従って、２つの隣接する列
線Ｃ３、Ｃ４が選択されることになり、この結果、メモ
リセルＭ11’を狭む２つのメモリセルＭ12、Ｍ12’が選
択されたことになる。列デコーダＹＤＥＣ１及びセレク
タＳＥＬ１によって選択された２つのメモリセルたとえ
ばＭ12、Ｍ12’は、それぞれ、ノードＣＡ、ＣＢに接続
される。これらのノードＣＡ、ＣＢには、データ読出し
回路ＡＭＰA、ＡＭＰB及びこれらを活性化／非活性化す
るトランジスタＱ1、Ｑ2が接続されている。従って、読
出し時（ＰＧＭ＝０）では、トランジスタＱ1、Ｑ2がオ
フ状態であるので、列線Ｃ３、Ｃ４は、それぞれ、デー
タ読出し回路ＡＭＰA、ＡＭＰBに有効に接続され、選択
メモリセルＭ12、Ｍ12’がデータ読出し回路ＡＭＰA、
ＡＭＰBに有効に接続されることになる。他方、書込み
時（ＰＧＭ＝１）では、トランジスタＱ1、Ｑ2がオン状
態であるので、データ読出し回路ＡＭＰA、ＡＭＰBは非
活性化されると共に、列線Ｃ３、Ｃ４の電圧は接地電位
ＧＮＤとなる。ここで、列線の数が増大すれば、列アド
レス信号のビット数は増大することは言うまでもない
が、セレクタＳＥＬ１におけるトランジスタは４つたと
えばＱ11、Ｑ12、Ｑ11’、Ｑ12’が単位であり、従っ
て、セレクタＳＥＬ１のトランジスタ数は、４、８、１
６、…である。同様に、列デコーダＹＤＥＣ１の出力は
２つたとえばＹ１、Ｙ２が単位であり、従って、列デコ
ーダの出力数は２、４、８、…である。なお、列デコー
ダＹＤＥＣ１の詳細については、後述する。
号Ａ０、Ａ１及びこれらの反転信号＊Ａ０、＊Ａ１を受
けて４つの出力Ｙ１、Ｙ２、Ｙ３、Ｙ４のうちの１つを
選択してハイレベルＶCCとする。たとえば、Ｙ２がハイ
レベルＶCCとなると、セレクタＳＥＬ１のトランジスタ
Ｑ12、Ｑ12’がオンとなり、従って、２つの隣接する列
線Ｃ３、Ｃ４が選択されることになり、この結果、メモ
リセルＭ11’を狭む２つのメモリセルＭ12、Ｍ12’が選
択されたことになる。列デコーダＹＤＥＣ１及びセレク
タＳＥＬ１によって選択された２つのメモリセルたとえ
ばＭ12、Ｍ12’は、それぞれ、ノードＣＡ、ＣＢに接続
される。これらのノードＣＡ、ＣＢには、データ読出し
回路ＡＭＰA、ＡＭＰB及びこれらを活性化／非活性化す
るトランジスタＱ1、Ｑ2が接続されている。従って、読
出し時（ＰＧＭ＝０）では、トランジスタＱ1、Ｑ2がオ
フ状態であるので、列線Ｃ３、Ｃ４は、それぞれ、デー
タ読出し回路ＡＭＰA、ＡＭＰBに有効に接続され、選択
メモリセルＭ12、Ｍ12’がデータ読出し回路ＡＭＰA、
ＡＭＰBに有効に接続されることになる。他方、書込み
時（ＰＧＭ＝１）では、トランジスタＱ1、Ｑ2がオン状
態であるので、データ読出し回路ＡＭＰA、ＡＭＰBは非
活性化されると共に、列線Ｃ３、Ｃ４の電圧は接地電位
ＧＮＤとなる。ここで、列線の数が増大すれば、列アド
レス信号のビット数は増大することは言うまでもない
が、セレクタＳＥＬ１におけるトランジスタは４つたと
えばＱ11、Ｑ12、Ｑ11’、Ｑ12’が単位であり、従っ
て、セレクタＳＥＬ１のトランジスタ数は、４、８、１
６、…である。同様に、列デコーダＹＤＥＣ１の出力は
２つたとえばＹ１、Ｙ２が単位であり、従って、列デコ
ーダの出力数は２、４、８、…である。なお、列デコー
ダＹＤＥＣ１の詳細については、後述する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正内容】
【００２３】 上述のごとく、図３において、読出し動
作を行うと、選択メモリセルたとえばＭ22、Ｍ22’の内
側の列線Ｃ３、Ｃ４はデータ読出し回路ＡＭＰA、ＡＭ
ＰBに有効に接続されると共に、選択メモリセルＭ22、
Ｍ22’の外側の列線Ｃ１、Ｃ２、Ｃ５、Ｃ６、Ｃ７、Ｃ
８、Ｃ９は接地電位ＧＮＤとされ、この場合、２つの列
線Ｃ３、Ｃ４間の電位差は小さいので、選択メモリセル
Ｍ22、Ｍ22’間の非選択メモリセルＭ21’がオンとなっ
ても非選択メモリセルＭ21’を介して２つの列線Ｃ３、
Ｃ４間を流れる電流は少ない。
作を行うと、選択メモリセルたとえばＭ22、Ｍ22’の内
側の列線Ｃ３、Ｃ４はデータ読出し回路ＡＭＰA、ＡＭ
ＰBに有効に接続されると共に、選択メモリセルＭ22、
Ｍ22’の外側の列線Ｃ１、Ｃ２、Ｃ５、Ｃ６、Ｃ７、Ｃ
８、Ｃ９は接地電位ＧＮＤとされ、この場合、２つの列
線Ｃ３、Ｃ４間の電位差は小さいので、選択メモリセル
Ｍ22、Ｍ22’間の非選択メモリセルＭ21’がオンとなっ
ても非選択メモリセルＭ21’を介して２つの列線Ｃ３、
Ｃ４間を流れる電流は少ない。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正内容】
【００２４】 上述のごとく、図３において、書込み動
作を行うと、選択メモリセルたとえばＭ22、Ｍ22’の内
側の列線Ｃ３、Ｃ４はトランジスタＱ1、Ｑ2によって接
地電位ＧＮＤとされると共に、選択メモリセルＭ22、Ｍ
22’の外側に列線Ｃ１、Ｃ２、Ｃ５、Ｃ６、Ｃ７、Ｃ
８、Ｃ９は書込み制御回路ＷＣA、ＷＣBによってデータ
ＤＡ、ＤＢに応じた電圧ＤＩA、ＤＩBとされる。従っ
て、この場合、２つの列線Ｃ３、Ｃ４間の電位差は０と
なるので、選択メモリセルＭ22、Ｍ22’間の非選択メモ
リセルＭ21’がオンとなっても非選択メモリセルＭ21’
を介して２つの列線Ｃ３、Ｃ４間を流れる電流は０とな
る。
作を行うと、選択メモリセルたとえばＭ22、Ｍ22’の内
側の列線Ｃ３、Ｃ４はトランジスタＱ1、Ｑ2によって接
地電位ＧＮＤとされると共に、選択メモリセルＭ22、Ｍ
22’の外側に列線Ｃ１、Ｃ２、Ｃ５、Ｃ６、Ｃ７、Ｃ
８、Ｃ９は書込み制御回路ＷＣA、ＷＣBによってデータ
ＤＡ、ＤＢに応じた電圧ＤＩA、ＤＩBとされる。従っ
て、この場合、２つの列線Ｃ３、Ｃ４間の電位差は０と
なるので、選択メモリセルＭ22、Ｍ22’間の非選択メモ
リセルＭ21’がオンとなっても非選択メモリセルＭ21’
を介して２つの列線Ｃ３、Ｃ４間を流れる電流は０とな
る。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正内容】
【００２８】 図７は図３の列デコーダＹＤＥＣ２の詳
細を示す回路図である。図７においては、ノア回路Ｇ71
〜Ｇ75、インバータＩ71、Ｉ72、及び図５の回路Ｃ51、
Ｃ52と同一構成の回路Ｃ71〜Ｃ77を設けてある。たとえ
ば、ハイレベルＶPP／ＶCCの出力Ｙ１２３４Ｈを得るた
めには、添字１、２、３、４に対応する信号Ｙ１、Ｙ
２、Ｙ３、Ｙ４をノア回路Ｇ71に供給している。この場
合、少なくとも信号Ｙ１、Ｙ２、Ｙ３、Ｙ４のいずれか
１つがハイレベルとなると、ノア回路Ｇ71の出力がロー
レベルとなり、この結果、回路Ｃ71の出力Ｙ１２３４Ｈ
がハイレベルＶPP／ＶCCとなる。全体をみた場合には、
信号Ｙ１がハイレベルとなったときには、ノア回路
Ｇ71、Ｇ74、Ｇ75、インバータＩ72 の出力がローレベル
となり、この結果、回路Ｃ71、Ｃ75、Ｃ76、Ｃ77の出力
Ｙ１２３４Ｈ、Ｙ１２３Ｈ、Ｙ１２Ｈ、Ｙ１Ｈがハイレ
ベルＶPP／ＶCCとなる。
細を示す回路図である。図７においては、ノア回路Ｇ71
〜Ｇ75、インバータＩ71、Ｉ72、及び図５の回路Ｃ51、
Ｃ52と同一構成の回路Ｃ71〜Ｃ77を設けてある。たとえ
ば、ハイレベルＶPP／ＶCCの出力Ｙ１２３４Ｈを得るた
めには、添字１、２、３、４に対応する信号Ｙ１、Ｙ
２、Ｙ３、Ｙ４をノア回路Ｇ71に供給している。この場
合、少なくとも信号Ｙ１、Ｙ２、Ｙ３、Ｙ４のいずれか
１つがハイレベルとなると、ノア回路Ｇ71の出力がロー
レベルとなり、この結果、回路Ｃ71の出力Ｙ１２３４Ｈ
がハイレベルＶPP／ＶCCとなる。全体をみた場合には、
信号Ｙ１がハイレベルとなったときには、ノア回路
Ｇ71、Ｇ74、Ｇ75、インバータＩ72 の出力がローレベル
となり、この結果、回路Ｃ71、Ｃ75、Ｃ76、Ｃ77の出力
Ｙ１２３４Ｈ、Ｙ１２３Ｈ、Ｙ１２Ｈ、Ｙ１Ｈがハイレ
ベルＶPP／ＶCCとなる。
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
【手続補正８】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】
【手続補正９】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】
【手続補正１０】
【補正対象書類名】図面
【補正対象項目名】図８
【補正方法】変更
【補正内容】
【図８】
【手続補正１１】
【補正対象書類名】図面
【補正対象項目名】図１０
【補正方法】変更
【補正内容】
【図１０】
Claims (2)
- 【請求項１】 複数の行線（Ｘ１、Ｘ２、…）と、 複数の列線（Ｃ１、Ｃ２、…）と、 各々が前記複数の列線の２つの隣接する列線間に接続さ
れ、前記複数の行線の１つによって制御される複数の浮
遊ゲート型不揮発性メモリセル（Ｍ11、Ｍ12、Ｍ11’、
Ｍ12’、…）と、 前記複数の行線の１つを選択し、読出し時には第１の電
源電圧（ＶCC）を印加し、書込み時には書込み電源電圧
（ＶPP）を印加する行選択手段（ＸＤＥＣ）と、 読出し時に、前記複数の列線のうち隣接する２つの列線
を選択して該選択された列線上の各電位を２つの読出し
データ（ＤＯA、ＤＯB）として送出し、該選択された２
つの列線の直外側の列線を選択して第２の電源電圧（Ｇ
ＮＤ）を印加する読出し時列選択手段と、 書込み時に、前記複数の列線のうち隣接する２つの列線
を選択して前記第２の電源電圧を印加し、該選択された
２つの列線の一方側に位置する列線に１つの書込みデー
タ（ＤＡ）に応じた電圧（ＤＩA）を印加し、該選択さ
れた２つの列線の他方側に位置する列線に他の書込みデ
ータ（ＤＢ）に応じた書込み電圧（ＤＩB）を印加する
書込み時列選択手段とを具備する仮想接地型半導体記憶
装置。 - 【請求項２】 複数の行線（Ｘ１、Ｘ２、…）と、 複数の列線（Ｃ１、Ｃ２、…）と、 各々が前記複数の列線の２つの隣接する列線間に接続さ
れ、前記複数の行線の１つによって制御される複数の浮
遊ゲート型不揮発性メモリセル（Ｍ11、Ｍ12、Ｍ11’、
Ｍ12’、…）と、 ２つのデータ読出し回路（ＡＭＰA、ＡＭＰB）と、 読出し時に前記データ読出し回路を活性化し、書込み時
に前記データ読出し回路を非活性化するデータ読出し回
路活性化／非活性化回路（Ｑ1、Ｑ2）と、 前記複数の行線の１つを選択し、読出し時には第１の電
源電圧（ＶCC）を印加し、書込み時には書込電源電圧
（ＶPP）を印加する行選択手段（ＸＤＥＣ）と、 読出し時には第２の電源電圧（ＧＮＤ）を発生し、書込
み時には書込みデータ（ＤＡ、ＤＢ）に応じた書込み電
圧（ＤＩA、ＤＩB）を発生する２つの書込み制御回路
（ＷＣA、ＷＣB）と、 前記複数の列線のうち隣接する２つの列線を選択して前
記各データ読出し回路に接続する第１の列選択手段（Ｙ
ＤＥＣ１、ＳＥＬ１）と、 該第１の列選択手段によって選択された列線の一方側に
位置する列線を選択して前記書込み制御回路の１つに接
続し、該第１の列選択手段によって選択された列線の他
方側に位置する列線を選択して前記書込み制御回路の他
の１つに接続する第２の列選択手段（ＹＤＥＣ２、ＳＥ
Ｌ２）とを具備する仮想接地型半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22221993A JP2565104B2 (ja) | 1993-08-13 | 1993-08-13 | 仮想接地型半導体記憶装置 |
| KR1019940020018A KR970004073B1 (ko) | 1993-08-13 | 1994-08-13 | 2개의 셀을 동시에 액세스할 수 있는 가상 접지형 불휘발성 반도체 메모리장치 |
| US08/290,498 US5448518A (en) | 1993-08-13 | 1994-08-15 | Virtual ground type nonvolatile semiconductor memory device capable of simultaneously accessing two memory cells |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22221993A JP2565104B2 (ja) | 1993-08-13 | 1993-08-13 | 仮想接地型半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0757487A true JPH0757487A (ja) | 1995-03-03 |
| JP2565104B2 JP2565104B2 (ja) | 1996-12-18 |
Family
ID=16778997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22221993A Expired - Fee Related JP2565104B2 (ja) | 1993-08-13 | 1993-08-13 | 仮想接地型半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5448518A (ja) |
| JP (1) | JP2565104B2 (ja) |
| KR (1) | KR970004073B1 (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100304750B1 (ko) * | 1996-06-28 | 2001-11-22 | 가네꼬 히사시 | 반도체기억장치 |
| KR100356769B1 (ko) * | 1999-03-30 | 2002-10-18 | 샤프 가부시키가이샤 | 반도체 메모리 장치 |
| US6674670B2 (en) | 2001-05-07 | 2004-01-06 | Samsung Electronics Co., Ltd. | Methods of reading and/or writing data to memory devices including virtual ground lines and/ or multiple write circuits and related devices |
| WO2006103734A1 (ja) * | 2005-03-28 | 2006-10-05 | Fujitsu Limited | 不揮発性半導体メモリおよびその読み出し方法並びにマイクロプロセッサ |
| US7251165B2 (en) * | 2003-09-17 | 2007-07-31 | Renesas Technology Corp. | Semiconductor flash memory |
| JP2008004164A (ja) * | 2006-06-22 | 2008-01-10 | Sharp Corp | 半導体記憶装置及びこれを備えた電子機器 |
| WO2008007416A1 (fr) * | 2006-07-10 | 2008-01-17 | Panasonic Corporation | Circuit de mesure de courant ou de tension, circuit de détection, mémoire non volatile à semiconducteur et amplificateur différentiel |
| JP2009141640A (ja) * | 2007-12-06 | 2009-06-25 | Seiko Instruments Inc | 電源切換回路 |
| JP2010027162A (ja) | 2008-07-22 | 2010-02-04 | Oki Semiconductor Co Ltd | 不揮発性半導体メモリおよび不揮発性半導体メモリのデータ書込み方法 |
| US8711629B2 (en) | 2010-03-10 | 2014-04-29 | Panasonic Corporation | Nonvolatile semiconductor memory device |
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| JPH10320989A (ja) | 1997-05-16 | 1998-12-04 | Toshiba Microelectron Corp | 不揮発性半導体メモリ |
| JP3608919B2 (ja) * | 1997-10-07 | 2005-01-12 | シャープ株式会社 | 半導体記憶装置 |
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| ITMI20011150A1 (it) | 2001-05-30 | 2002-11-30 | St Microelectronics Srl | Multiplatore di colonna per memorie a semiconduttore |
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| CN100435241C (zh) * | 2002-09-12 | 2008-11-19 | 哈娄利公司 | 位线解码器电路及选择双位存储器阵列的位线的方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1993
- 1993-08-13 JP JP22221993A patent/JP2565104B2/ja not_active Expired - Fee Related
-
1994
- 1994-08-13 KR KR1019940020018A patent/KR970004073B1/ko not_active IP Right Cessation
- 1994-08-15 US US08/290,498 patent/US5448518A/en not_active Expired - Lifetime
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|---|---|
| US5448518A (en) | 1995-09-05 |
| KR950006875A (ko) | 1995-03-21 |
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