JPS59198597A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPS59198597A JPS59198597A JP58071044A JP7104483A JPS59198597A JP S59198597 A JPS59198597 A JP S59198597A JP 58071044 A JP58071044 A JP 58071044A JP 7104483 A JP7104483 A JP 7104483A JP S59198597 A JPS59198597 A JP S59198597A
- Authority
- JP
- Japan
- Prior art keywords
- level
- output
- memory cell
- high level
- decoder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体記憶装置、特にＭＯ８型プログラマブル
ＲＯＭに関するものである。
ＲＯＭに関するものである。
現在ＭＯ８型プログラマブルＢ、ＯＭとして電気的書込
み、紫外線照射によって消去するＵＶＰＲＯＭが一般的
である。そのＵＶＰＲＯＭの外形形状は紫外線を透過さ
せるための窓があり、その材質は石英ガラスが用いられ
ており、さらにパッケージにはセラミックと高価なケー
ス材質を使用しているのが一般的である。
み、紫外線照射によって消去するＵＶＰＲＯＭが一般的
である。そのＵＶＰＲＯＭの外形形状は紫外線を透過さ
せるための窓があり、その材質は石英ガラスが用いられ
ており、さらにパッケージにはセラミックと高価なケー
ス材質を使用しているのが一般的である。
しかしＵＶＰＲＯＭは必ずしも消去されるとは限らず、
−回限〕の書込みで使用される事が大半であるので紫外
線透過のための窓をもたない安価ケースの製品が望まれ
る。
−回限〕の書込みで使用される事が大半であるので紫外
線透過のための窓をもたない安価ケースの製品が望まれ
る。
そこでＵＶＰＲＯＭのチップ全体を樹脂で覆ったモール
ドＦＲＯＭが出現する事は明らかである。
ドＦＲＯＭが出現する事は明らかである。
しかしこのモールドＦＲＯＭは書込みはｌ＠限シである
ためモールド封入が完了すると再消去は出来ないため電
気的特性を測定する事は不可能である。そこで本発明は
その欠点を鑑みてモールド樹脂封入後も諸電気的特性を
測定する事が可能なモ−ルドＦＲＯＭを提供するもので
ある。
ためモールド封入が完了すると再消去は出来ないため電
気的特性を測定する事は不可能である。そこで本発明は
その欠点を鑑みてモールド樹脂封入後も諸電気的特性を
測定する事が可能なモ−ルドＦＲＯＭを提供するもので
ある。
以下本発明の説明に紫外線消去式ＦＲＯＭのＮチャンネ
ル型を例にして説明する。
ル型を例にして説明する。
第１図に本発明の一実施例の回路図を示し、ここでは説
明簡略化のためメモリ容量は１６ビツトで、データの入
出力は１個である。
明簡略化のためメモリ容量は１６ビツトで、データの入
出力は１個である。
ｌは出力バッファ１２の出力をコントロールする出力コ
ントロール端子、６はその人カッくソファであるがこの
入力回路のしきい値は２つある回路である。たとえば低
レベルΣＯＶ、３．０く第１高レベル（５，ＯＶ第２高
レベル〉ｆ＋、ｏｖとすると、１の端子に低レベルが印
加されると出力６１は０”レベル、第１高レベルが印加
されると１”レベル、第２高レベルが印加されると出力
６２が°°Ｈ”レベルになる様動作するものとする。こ
れは従来技術で容易に実現できる。これを表にあられす
といま説明のためレベルを次の様に定義する。
ントロール端子、６はその人カッくソファであるがこの
入力回路のしきい値は２つある回路である。たとえば低
レベルΣＯＶ、３．０く第１高レベル（５，ＯＶ第２高
レベル〉ｆ＋、ｏｖとすると、１の端子に低レベルが印
加されると出力６１は０”レベル、第１高レベルが印加
されると１”レベル、第２高レベルが印加されると出力
６２が°°Ｈ”レベルになる様動作するものとする。こ
れは従来技術で容易に実現できる。これを表にあられす
といま説明のためレベルを次の様に定義する。
０■近傍の低レベル＝０．５Ｖ近傍の高レベル＝１，５
Ｖ以上の高レベル−Ｈ／、書込み可能な程屁の高レベル
＝Ｈ，２，３，４，５はアドレス入力端子で７は２，３
端子入力とする入力バッファ回路でその出力はデジット
ラインセレクターをデコードするＹデコーダ９に接続さ
れる。一方この入力回路も２つのしきい値を持つ回路で
、２の端子に低レベルが入力されるとその出カフ２ 、
７２はそれぞれ″θ″レベル、１”レベルが出力され第
１高レベルが入力されると出力は各々″１″レベル、０
”レベルが出力される。また第２高レベルが入力された
場合は各々の出力とも″１″レベルになる回路である。
Ｖ以上の高レベル−Ｈ／、書込み可能な程屁の高レベル
＝Ｈ，２，３，４，５はアドレス入力端子で７は２，３
端子入力とする入力バッファ回路でその出力はデジット
ラインセレクターをデコードするＹデコーダ９に接続さ
れる。一方この入力回路も２つのしきい値を持つ回路で
、２の端子に低レベルが入力されるとその出カフ２ 、
７２はそれぞれ″θ″レベル、１”レベルが出力され第
１高レベルが入力されると出力は各々″１″レベル、０
”レベルが出力される。また第２高レベルが入力された
場合は各々の出力とも″１″レベルになる回路である。
この真理表を第２表に示す。
第２表
８は４．５端子を入力とする入カッ（ソファ回路でその
出力はワードライン１００．１０１．１０２゜１０３を
デコードするＸデコーダ回路に接続される回路で７の入
力回路と同一であシ、同じ同作するものである。９はＮ
ＯＲ回路で構成されるＹデコーダでその入カフ２，７２
，７３．７３にそれぞれｌ”レベルが入力されるとＹデ
コーダ出力９０゜９１．９２．９３は各々″０″レベル
を出力するデコーダ回路であシ、書込み時には書込み用
電源電圧に近電位が出力される。工０はワードラインを
デコードするＸデコード回路で９のＹデコーダと同一の
回路で構成されてお９動作も同様である。
出力はワードライン１００．１０１．１０２゜１０３を
デコードするＸデコーダ回路に接続される回路で７の入
力回路と同一であシ、同じ同作するものである。９はＮ
ＯＲ回路で構成されるＹデコーダでその入カフ２，７２
，７３．７３にそれぞれｌ”レベルが入力されるとＹデ
コーダ出力９０゜９１．９２．９３は各々″０″レベル
を出力するデコーダ回路であシ、書込み時には書込み用
電源電圧に近電位が出力される。工０はワードラインを
デコードするＸデコード回路で９のＹデコーダと同一の
回路で構成されてお９動作も同様である。
１１はメモリセルのオン、オフ状態検出のためのセンス
アンプ。１２は出力バッファと書込みデータをとシ入れ
る入力回路からなる回路で、１３はその端子である。１
４はアドレス入力４本に対する正規の容量を示すυＶＰ
ＲＯＭメモリセル１００ａ。
アンプ。１２は出力バッファと書込みデータをとシ入れ
る入力回路からなる回路で、１３はその端子である。１
４はアドレス入力４本に対する正規の容量を示すυＶＰ
ＲＯＭメモリセル１００ａ。
１００ｂ 、 １ｏｏｃ 、 １ｏｏｄ 、 １０１ａ
、 １０１ｂ 、１０１ｃ。
、 １０１ｂ 、１０１ｃ。
１ｏｔａ 、 １０２ａ 、 １０２ｂ 、 １０２１
：、 １０２ｄ、 １０３ａ。
：、 １０２ｄ、 １０３ａ。
１０３ｂ 、１０３ｃ 、１０３ｄである。１００ｅ
、１ｏ１ｅ。
、１ｏ１ｅ。
１０２ｅ、１０３ｅ、６２ａ、６２ｂ、６２ｃ、６２ｄ
のＵＶＰＲＯＭセルは本発明によるチェック用メモリセ
ルである。
のＵＶＰＲＯＭセルは本発明によるチェック用メモリセ
ルである。
モールド樹脂によって封入された書込みが１回限りのＦ
ＲＯＭは初期状態では消去されている必要があるので封
入時にはメモリセルは全べて消去状態にあシ、封入後は
書込みを行なうと消去は不可能であるので封入後の書込
み特性、スイッチスピード、ＤＣ特性等の測定は不可能
である。そこで本発明によるとチェック用ＵＶＰＲＯＭ
メモリセルに書込みを行ないその後読出し測定を行なう
事によシ、書込み回路の確認、Ｘ−Ｙデコーダ→センス
アンプ系のスイッチング（ＳＷ）スピードの測定が可能
になる。
ＲＯＭは初期状態では消去されている必要があるので封
入時にはメモリセルは全べて消去状態にあシ、封入後は
書込みを行なうと消去は不可能であるので封入後の書込
み特性、スイッチスピード、ＤＣ特性等の測定は不可能
である。そこで本発明によるとチェック用ＵＶＰＲＯＭ
メモリセルに書込みを行ないその後読出し測定を行なう
事によシ、書込み回路の確認、Ｘ−Ｙデコーダ→センス
アンプ系のスイッチング（ＳＷ）スピードの測定が可能
になる。
次に本発明の詳細な説明する。
１端子に第２高レベルを入力すると出力コントロール回
路の出力６２には書込み用の高電圧″Ｈ１＋レベルが出
力されさらに出力６１には出力禁止のためにｌ”レベル
が出力されている。２，３端子には第２高レベルを入力
し、その入力回路の出カフ２，７２，７３．７３の各々
はすべてｌ”レベルが出力されている。すなわち９のＸ
デコーダの入力はすべてｌ”レベルであるのでその出力
９０，９１，９２．９３はすべてｔｌ ＯＩＩレベルに
ある。この状態ではデジットラインｅのチェック用トラ
ンジスタ１００ｅ 、１０１ｅ 、１０２ｅ 、１０３
ｅが書込まれる様になシそこで４，５端子にＸデコーダ
の出力１００ 、１０１ 、１０２ 、１０３を遂次選
択される様なアドレス信号を低レベルと第１高レベルで
入力すると、デジットラインｅメモリセルは遂次書込ま
れる。又４，５端子には第２高レベルを入力するとその
入力回路８の出力８４，８４゜８５．８５はすべてｌ”
レベルが出力されＸデコーダ１（１）出力ｉｏｏ 、１
０１．１０２．１０３ははすべて０”レベルが出方され
る。この状態で２．３端ＫＹデコータ出カ９０ 、９１
、９２．９３が遂次選択される様なアドレス信号を低
レベルと第１高レベルで入力を行なうとワードライン６
２につながるメモｌＪセル６２ａ 、６２ｂ 、６２ｃ
。
路の出力６２には書込み用の高電圧″Ｈ１＋レベルが出
力されさらに出力６１には出力禁止のためにｌ”レベル
が出力されている。２，３端子には第２高レベルを入力
し、その入力回路の出カフ２，７２，７３．７３の各々
はすべてｌ”レベルが出力されている。すなわち９のＸ
デコーダの入力はすべてｌ”レベルであるのでその出力
９０，９１，９２．９３はすべてｔｌ ＯＩＩレベルに
ある。この状態ではデジットラインｅのチェック用トラ
ンジスタ１００ｅ 、１０１ｅ 、１０２ｅ 、１０３
ｅが書込まれる様になシそこで４，５端子にＸデコーダ
の出力１００ 、１０１ 、１０２ 、１０３を遂次選
択される様なアドレス信号を低レベルと第１高レベルで
入力すると、デジットラインｅメモリセルは遂次書込ま
れる。又４，５端子には第２高レベルを入力するとその
入力回路８の出力８４，８４゜８５．８５はすべてｌ”
レベルが出力されＸデコーダ１（１）出力ｉｏｏ 、１
０１．１０２．１０３ははすべて０”レベルが出方され
る。この状態で２．３端ＫＹデコータ出カ９０ 、９１
、９２．９３が遂次選択される様なアドレス信号を低
レベルと第１高レベルで入力を行なうとワードライン６
２につながるメモｌＪセル６２ａ 、６２ｂ 、６２ｃ
。
６２ｄのが遂次書込まれる。この真理値関係を第２図に
示す。この様に第２高レベルを入力する事によシ正規の
メモリセルを選択する事なく、チェック用メモリセルだ
けの書込み・読出し測定を行なう事によってモールド封
入後もそのＵＶＰ几ＯＭチップの諸電気的特性を可能に
するものである。
示す。この様に第２高レベルを入力する事によシ正規の
メモリセルを選択する事なく、チェック用メモリセルだ
けの書込み・読出し測定を行なう事によってモールド封
入後もそのＵＶＰ几ＯＭチップの諸電気的特性を可能に
するものである。
本実施例はＮチャンネル型で説明したがＰチャンネル型
Ｃ−ＭＯＳ型でも同様であり、チェック用メモリセルの
構成の方法も本実施例以外でも可能である事はもちろん
である８
Ｃ−ＭＯＳ型でも同様であり、チェック用メモリセルの
構成の方法も本実施例以外でも可能である事はもちろん
である８
第１図は本発明の一実施例の回路図である。第２図は本
発明の一実施例の動作を説明する図である。 なお図中、１・・・・・・出力コントロール端子、２゜
３．４．５・・・・・・アドレス入力端子、６・・団・
出力コントロール入力回路、７，８・・・・・・アドレ
ス入力回路、９・・・・・・Ｘデコーダ、１０・・・・
・・Ｘデコーダ、１１・・印・センスアンプ、１２７…
…出力バツフアおよびデータ入力回路、１３・・・・・
・出力・入力端子、１４・・・・・・正規のメモリ容量
のトランジスタセル、１５・・・・・・書込みデーター
、６１．６２・・・・・・出方コントロール入力回路の
出力、７２，７逼、７３，７３゜７４．７４．７５．７
５・・川・それぞれアドレス入力回路出力、９０，９１
，９２，９３・・団・Ｘデコーダ回路出力、１００．１
０１．１０２．１０３−・・・−Ｘデコーダ回路出力、
６２ａ 、６２ｂ 、６２ｃ 。 ６２ｄ 、１ｏｏａ 、１００ｂ 、１００ｃ 、１０
０ｄ 、１ｏｏｅ。 １０１ａ 、１０１ｂ、１０１ｃ 、ｆｏｌｄ 、１０
１ｅ、１０２ａ。 １０２ｂ、１０２ｃ 、１０２ｄ 、１０１ｅ 、１０
３ａ 、１０３ｂ。 １ｏａＣ，１ｏ３ａ 、１０３ｅ ・−−−・−ＵＶＰ
Ｒ，ＯＭｙ＜モリセル。
発明の一実施例の動作を説明する図である。 なお図中、１・・・・・・出力コントロール端子、２゜
３．４．５・・・・・・アドレス入力端子、６・・団・
出力コントロール入力回路、７，８・・・・・・アドレ
ス入力回路、９・・・・・・Ｘデコーダ、１０・・・・
・・Ｘデコーダ、１１・・印・センスアンプ、１２７…
…出力バツフアおよびデータ入力回路、１３・・・・・
・出力・入力端子、１４・・・・・・正規のメモリ容量
のトランジスタセル、１５・・・・・・書込みデーター
、６１．６２・・・・・・出方コントロール入力回路の
出力、７２，７逼、７３，７３゜７４．７４．７５．７
５・・川・それぞれアドレス入力回路出力、９０，９１
，９２，９３・・団・Ｘデコーダ回路出力、１００．１
０１．１０２．１０３−・・・−Ｘデコーダ回路出力、
６２ａ 、６２ｂ 、６２ｃ 。 ６２ｄ 、１ｏｏａ 、１００ｂ 、１００ｃ 、１０
０ｄ 、１ｏｏｅ。 １０１ａ 、１０１ｂ、１０１ｃ 、ｆｏｌｄ 、１０
１ｅ、１０２ａ。 １０２ｂ、１０２ｃ 、１０２ｄ 、１０１ｅ 、１０
３ａ 、１０３ｂ。 １ｏａＣ，１ｏ３ａ 、１０３ｅ ・−−−・−ＵＶＰ
Ｒ，ＯＭｙ＜モリセル。
Claims (2)
- （１）紫外線消去式プログラマブルリード・オンリー・
メモリにおいて、正規メモリ容量のほかに各デジットラ
インあるいはワードラインにチェック用メモリセルを具
備することを特徴とする半導体メモリ。 - （２）上記チェック用メモリセルと、少なくとも２つ以
上のしきい値を持つ入力回路を同一基板用に具備し、第
１のしきい値では従来通シの動作を行ない、第２のしき
い値ではチェック用メモリセルが併択され、書込み、読
出し動作が行なえることを特徴とする特許請求の範囲第
（１１項記載の半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58071044A JPS59198597A (ja) | 1983-04-22 | 1983-04-22 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58071044A JPS59198597A (ja) | 1983-04-22 | 1983-04-22 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59198597A true JPS59198597A (ja) | 1984-11-10 |
Family
ID=13449124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58071044A Pending JPS59198597A (ja) | 1983-04-22 | 1983-04-22 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59198597A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62177799A (ja) * | 1986-01-30 | 1987-08-04 | Toshiba Corp | 半導体記憶装置 |
-
1983
- 1983-04-22 JP JP58071044A patent/JPS59198597A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62177799A (ja) * | 1986-01-30 | 1987-08-04 | Toshiba Corp | 半導体記憶装置 |
| JPH0468720B2 (ja) * | 1986-01-30 | 1992-11-04 | Tokyo Shibaura Electric Co |
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