JPH03116494A - 半導体記憶回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体記憶回路装置に関し、特に、１ビツトで
３通り以上の状態を表す多値論理型の半導体記憶回路装
置に関する。

［従来の技術］ 従来、半導体記憶回路装置は、１ビツトで１“１″か０
”かを表すいわゆる２値論理型を基本とした回路で構成
しており、一つのメモリセルで１ビツト分のデータを記
憶していた。

［発明が解決しようとする課題］ 上述した従来技術の半導体記憶回路装置は、一つのメモ
リセル当りで１ビツト分のデータを記憶する構成となっ
ているので、４Ｍビット、１６Ｍビットとメモリの大容
量化が進展する中で、メモリセル数もそれぞれ４Ｍ個、
１６Ｍ個を必要とする欠点がある。従って、チップサイ
ズの増大を招くと共に、素子寸法の微細化というデバイ
スプロセスへの要求となり、歩留まりの低下を招くとい
う欠点がある。

本発明は上記従来の事情に鑑みなされたもので、少ない
メモリセル数でも記憶容量を大幅に拡大することができ
る半導体記憶回路装置を提供することを目的とする。

［発明の従来技術に対する相違点コ 上述した従来の２値論理型の半導体記憶回路装置に対し
、本発明は多値論理型の構成となっているので、一つの
メモリセルで、従来１ビット分しか記憶しなかったのに
対し、２ビット分以上のデータを記憶するという相違点
を有する。

［課題を解決するための手段］ 本発明の半導体記憶回路装置は、２値にコード化された
ｎビットのデータ入力に対応して２ｎ通りの異なる電圧
値を有した電圧信号をディジット線へ出力する信号電圧
変換回路と、アドレス信号に応じてディジット線に接続
されてディジット線からの電圧信号を保持あるいはディ
ジット線へ電圧信号を出力する電圧保持型メモリセルと
、電圧保持型メモリセルからディジット線を介して電圧
信号が入力されて当該電圧信号の電圧値に対応する２値
にコード化したｎビットのデータを出力する電圧信号変
換回路とを備えたことを特徴とする。

更に具体的には、本発明に係る半導体記憶回路装置は、
データ入力端子をｎ個（ｎ：自然数）有し、入力数ｎビ
ットの状態数２ｎに一対一に対応した２ｎ通りの電圧信
号を出力する出力端子を有し、かつ、前記出力端子に電
圧信号を出力するか、出力しないかを制御する制御端子
を有する少なくとも一つ以上の信号電圧変換回路と、ア
ドレス端子とデータ端子とを有し、アドレス端子で選択
した場合に、データ端子に印加された電圧信号を入力し
て保持したり、保持した電圧信号をデータ端子に出力し
たりする少なくとも一つ以上の電圧保持型メモリセルと
、電圧信号を入力する端子を有し、かつ、データ出力端
子をｎ個有し、前記入力端子に印加された電圧信号の２
ｎ通りの電圧に応じて、前記ｎビットの出力端子の各ビ
ットの“１″または“０″の状態を一対一対応にコード
化する少なくとも一つ以上の電圧信号変換回路と、前記
信号電圧変換回路の出力端子と、前記電圧信号変換回路
の入力端子と、前記電圧保持型メモリセルのデータ端子
とを接続した少なくとも一つ以上のディジット線と、ｋ
ビット（ｋ：自然数）のアドレス入力端子を有し、３個
（ｊ：２’）のアドレス出力端子を有する少なくとも一
つ以上のアドレスデコーダと、前記アドレス出力端子と
前記電圧保持型メモリセルのアドレス端子とを一対一対
応で接続するアドレスワード線とを有している。

［実施例］ 第１図は本発明に係る半導体記憶回路装置の第１の実施
例の構成図である。

同図において、１２は信号電圧変換回路で、ＩＯ〜Ｉｎ
はｎビットのデータ入力端子、ＶＯはｎビットの“０”
または“１”の状態数２ｎに一対一に対応した２ｎ通り
の電圧信号を出力する出力端子、ＷＥは出力端子に電圧
信号を出力するか出力しないかを制御する制御端子であ
る。

１３は電圧信号変換回路で、ｖ■は電圧信号を入力する
入力端子、０ｌ−Ｏｎはｎビットのデータ出力端子で、
データ出力端子０ｆ−Ｏｎの各ビットの“１′”または
“０′”の状態（２’通り）は入力端子ＶＩに入力され
た電圧信号の２ｎ通りの電圧に一対一に対応して決定さ
れて出力される。Ｍ１〜Ｍｊは電圧保持型メモリセルで
あり、この場合、ｊ（自然数）ワードを構成している。

Ａはアドレス端子、Ｄはデータ端子である。

１１はアドレスデコーダであり、ＡＤＯ−ＡＤｋはｋ（
自然数）ビットのアドレス入力端子である。

ＡＤＲＯ〜ＡＤＲｊはアドレス出力端子で、５個（ｊワ
ード）の電圧保持型メモリセルＭ１〜Ｍｊのどれかひと
つを選択する。

１４はアドレスワード線、ＤＬはディジット線である。

第２図は第１図に示した信号電圧変換回路１２のｎ＝２
とした場合の具体的な一例を示す回路図である。

同図において、２１はイネーブル信号ＷＥ付の２−４デ
コーダである。１０．Ｉ２はデータ入力端子、ＤＯＩ−
ＤＯ４はデコードされた出力端子てある。２３はインバ
ータゲート、２４は３入力のＡＮＤゲートであり、イネ
ーブル信号ＷＥが１”の場合においてデータ入力端子Ｉ
Ｏが“０”でデータ入力端子１１も“０″の場合には出
力端子ＤＯＩのみが“ｌ”となり、出力端子ＤＯ２〜Ｄ
Ｏ４は“０″となる。一方、イネーブル信号ＷＥが“０
”の場合は出力端子ＤＯＩ−ＤＯ４全てが“０”となる
。このようなデコーダ２１は当業者には既知であるので
、詳細説明は省略する。

また、第２図において、２２は電圧信号発生回路・で、
２５は抵抗素子Ｒである。ＶＤＤはＶボルトの電圧電源
、ＧＮＤは接地電源である。２６〜２９はＭＯＳタイプ
のトランジスタで、トランスファゲートを構成している
。Ｄｌｌ−ＤＩ４は入力端子、ＶＯは電圧信号出力端子
である。抵抗素子２５は第３図（ａ）に示すような純抵
抗素子３３か、第３図（ｂ）に示すようなトランジスタ
タイプの抵抗素子３４で構成する。尚、抵抗素子３３は
ポリシリコン抵抗や拡散抵抗等を使用する。３５は端子
である。第２図に示すデコーダ回路２１が正論理で構成
されている場合、出力端子Ｄｏｔ−ＤＯ４の出力が“１
”の場合はハイレベル（■ボルトとする）、“０”の場
合はロウレベル（０ボルトとする）となるから、この場
合トランスファゲート２６〜２９はｎチャンネルタイプ
のＭＯＳ）ランジスタて構成する。

上記構成の信号電圧変換回路において、イネーブル信号
ＷＥ＝“１″の時、データ入力ｒｏ＝“０”　１１＝“
０”の場合には出力ＤＯ１＝“１”となり、トランスフ
ァゲート２６が開き、電圧信号出力端子■ＯにはＶ−Ｖ
Ｔボルトが出力される。尚、ＶＴはトランジスタ２６の
スレッショルド電圧である。また、このときデータ入力
ＩＯ＝“０”　　■１＝“１”の場合には出力ＤＯ２＝
“１”となり、トランスファゲート２７が開き、電圧信
号出力端子■０には２／３■ボルトの電圧が出力される
。同様に、データ入力ＩＯ＝“１”　１１＝“０”の場
合には電圧信号出力端子ｖＯは、１／３Ｖボルト、デー
タ入力ＩＯ＝“１”　Ｉｌ＝“１”の場合には電圧信号
出力端子■０はＯボルトとなる。すなわち、２ビツトの
データ入力ＩＯ，１１０４つの状態（２’＝４：　ｎ＝
２）に一対一に対応して、４通りの電圧を発生する。こ
れを表にまとめたのが、第１表である。尚、イネーブル
信号ＷＥが４４０Ｉｆ。

時は出力Ｄｏｔ−ＤＯ４は“０”となるのでトランスフ
ァゲート２６〜２９は閉じて、電圧信号出力端子ＶＯは
インピーダンス状態（Ｈ２）になる。

電圧保持型メモリセルＭ１−Ｍｊへ書き込むときはイネ
ーブル信号ＷＥ＝“１２′とし、メモリセルＭ１〜Ｍｊ
から読み出すときはイネーブル信号ＷＥ＝“０″とすれ
ば、イネーブル信号ＷＥは書き込み／読み出し制御端子
として機能する。

第４図には電圧保持型メモリセルの一例を示す。

４２はトランスファゲート（説明のためＮチャンネルタ
イプとする）、４３はコンデンサである。

Ａはアドレス端子、Ｄはデータ端子である。電圧信号出
力端子ｖＯからディジット線ＤＬに出力された電圧信号
がデータ端子りに到達し、また、アドレス端子Ａがハイ
レベル（Ｖボルト）になると、トランスファゲート４２
が問いて電圧信号の電圧がメモリセルに書き込まれる。

アドレス端子Ａがロウレベル（０ボルト）になると、メ
モリセルに書き込まれた電圧は保持される。イネーブル
信号ＷＥが“０”　（読み出し動作）であれば、電圧信
号出力端子ｖＯはインピーダンス状態であるから、アド
レス端子Ａがハイレベルでトランスファゲート４２が開
くと、メモリセルに記憶していた電圧がディジット線Ｄ
Ｌに表れ、電圧信号変換回路１３の入力端子Ｖｌへ到達
する。

第５図は、第１図に示した電圧信号変換回路１３のｎ＝
２とした場合の具体的な一例を示す回路図である。同図
において、Ｖｌは入力端子、ＤＯ２Ｄ１はデータ出力端
子、５５はインバータ回路、５６．５７はトランスファ
ゲート、５２は第１のスレッショルド電圧（ここては１
７２ｖボルト）を持つインバータ回路、５３は第２のス
レッショルド電圧（ここでは５／６Ｖ−１／２ＶＴボル
ト）を持つインバータ回路、５４は第３のスレッショル
ド電圧（ここでは１／６ｖボルト）をもつインバータ回
路である。このように、インバータ回路５２〜５４のス
レッショルド電圧ＶＴ）Ｉを設定しておくことにより、
入力端子ＶＩに４通りの電圧Ｖ−ＶＴ、２／３Ｖ、１／
３Ｖ、Ｏボルトが入力されたとき、出力端子ｏｏ、ｏｔ
の出力は第１表にまとめた通りになる。第６図はＣＭＯ
Ｓタイプのインバータ回路の一例である。同図において
、ＩＮは入力端子、ＯＵＴは出力端子、ＶＤＤは電源端
子、ＧＮＤは接地端子、６１はＰチャンネルトランジス
タ、６２はＮチャンネルトランジスタである。インバー
タ回路のスレッショルド電圧を決定するにはトランジス
タ６１．６２のチャンネル幅Ｗやチャンネル長しのサイ
ズを変えるか、それぞれのトランジスタ６１．６２のス
レッショルド電圧ＶＴをイオン注入の制御等で変える方
法があり、当業者には既知である。また、アドレスデコ
ーダ１１も当業者には既知のため説明を省略する。

以上、説明したように、本実施例のように半導体記憶回
路装置を構成すれば、多値論理型の半導体記憶回路装置
となり、ひとつのメモリセルに数ビット分のデータを記
憶することが可能になる。

尚、上述した説明では、ｎ＝２の場合についての信号電
圧変換回路、電圧信号変換回路について示したが、ｎ＝
３以上のものもｎ＝２と同じ考えで構成できることは明
かである。

第７図は本発明の第２の実施例の構成図である。

同図において、７１はアドレスデコーダ、７２゜７３は
信号電圧変換回路、７４．７５は電圧信号変化回路、７
６はアドレスワード線、Ｍｌｌ〜Ｍ１ｊは第１のグルー
プの電圧保持型メモリセル、Ｍ２１−Ｍ２　ｊは第２の
グループの電圧保持型メモリセルである。ＩＯ〜Ｉｎ、
ＨＯ−Ｈｍはデータ入力端子（ここてｍ：自然数）、Ｖ
ＯＩ、ＶＯ２は電圧信号出力端子、ＷＥＩ、ＷＦ２は制
御信号端子（書き込み／読み出し制御端子）、Ｖｌｌと
Ｖｌ２は電圧信号変換回路の入力端子、００〜Ｏｎ、　
　ＮＯ−Ｎｍはデータ出力端子、Ａはアドレス端子、Ｄ
はデータ端子、ＤＬＩ、ＤＬ２はディジット線、ＡＤＯ
−ＡＤｋはアドレス入力端子、ＡＤＲＯ〜ＡＤＲｊはア
ドレス出力端子である。

本実施例は第１の実施例に更に、ビット方向に記憶保持
型メモリセルを増やして、記憶容量を増加させた構成を
とっている。本実施例においても第１の実施例と全く同
様の動作をするので詳細な説明は省略する。

［発明の効果］ 以上説明したように本発明は、多値論理型の半導体記憶
回路装置を構成することにより、少ないメモリセル敢て
大容量の半導体記憶回路装置を提供することができ、更
にデバイスプロセスにおける歩留まり低下を防止するこ
とができる効果かある。

【図面の簡単な説明】

第１図は本発明の第１の実施例の構成図、第２図は信号
電圧変換回路の一例を示す構成図、第３図（ａ）、（ｂ
）はそれぞれ抵抗素子の例を示す構成図、第４図は電圧
保持型メモリセルの一例を示す構成図、第５図は電圧信
号変換回路の一例を示す構成図、第６図はインバータ回
路の一例を示す構成図、第７図は本発明の第２の実施例
の構成図である。 １２．７２，７３・・・・ １３．７４，７５・Φ・φ １１．７１・・◆・・・・ ・信号電圧変換回路、 ・電圧信号変換回路、 ・アドレスデコーダ、 Ｍ１〜Ｍ　Ｊ　＋ Ｍｌｌ〜Ｍｌ　　ｊ。 Ｍ２１〜Ｍ２ｊ・・・争Φ電圧保持型メモリセル、ＤＬ
、　　ＤＬｌ、　　ＤＬ２・ １４．７６　・　・　・　◆　・ ＩＯ〜Ｉｎ、　　ＨＯ〜Ｈｍ・ ＶＯ，ＶＯＩ、　　ＶＯ２・ Ｖｌ、　　ＶＩＩ、　　Ｖｌ２− ＡＤＯヘーＡＤｋ拳　φ　・　・ ＡＤ　　ＲＯ〜ＡＤＲｊ　拳　・ ００〜Ｏｎ、　ＮＯ〜Ｎｍ◆ Ａ◆　・　・　・　・　Φ　φ　・　φＤ争・・・・−
・・争 ＷＥ、ＷＥＩ、ＷＦ２中 ２１　・　・　・　φ　−・　・　・ ・・・ディジット線、 ・・・アドレスワード線、 ・・・データ入力端子、 ・・・電圧信号出力端子、 ・・・電圧信号入力端子、 ・・・アドレス入力端子、 ・・・アドレス出力端子、 ・・・データ出力端子、 ・・・アドレス端子、 ・・・データ端子、 ・・・・制御信号端子、 ・２−４デコ一ダ回路 （イネーブル信号ＷＥ付）、 ２２　・　・　・　・　・ ２３．５５φ　・ ２４　・　・　争　・　φ ＤＯＩ〜ＤＯ４・ ＤＩＩ〜ＤＩ４Φ ２５・命拳ψ・ ・電圧信号発生回路、 ・インバータ回路、 ・３入力ＡＮＤゲート、 ・・デコードされた出力端子、 ・電圧信号発生回路入力端子、 ・抵抗素子、 ２６〜２９゜ ５６．５７　・ ＶＤＤ・　・　・　・ ＧＮＤ　　争　　・　・ ３３　・　・　・　舎 ３４　ψ　ψ　＃　普 ３５　φ　・　・　φ ４３　争　・　争　曇 ５２　・　φ　・　・ ５３　・　・　φ　・ ５４　・　φ　・　◆ ６１　・　・　φ　φ ６２　・　φ　・　・ ４２゜ ・・・・トランスファゲート、 ・・・・電源電圧端子、 ・・・・接地電圧端子、 ・・・・純抵抗素子、 ・・・・トランジスタ抵抗素子、 ・・・・端子、 ・・・・コンデンサ、 ・・・第１のスレッショルド電圧の インバータ回路、 ・・・第２のスレッショルド電圧の インバータ回路、 ・・・第３のスレッショルド電圧の インバータ回路、 ・・・Ｐチャンネルトランジスタ、 ・・・Ｎチャンネルトランジスタ。

Claims (1)

【特許請求の範囲】
1. 　２値にコード化されたｎビットのデータ入力に対応し
   て２ｎ通りの異なる電圧値を有した電圧信号をディジッ
   ト線へ出力する信号電圧変換回路と、アドレス信号に応
   じてディジット線に接続されてディジット線からの電圧
   信号を保持あるいはディジット線へ電圧信号を出力する
   電圧保持型メモリセルと、電圧保持型メモリセルからデ
   ィジット線を介して電圧信号が入力されて当該電圧信号
   の電圧値に対応する２値にコード化したｎビットのデー
   タを出力する電圧信号変換回路とを備えたことを特徴と
   する半導体記憶回路装置。