JP2012142066A - 半導体装置 - Google Patents
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Abstract
【解決手段】1つの電位制御回路に、複数のスイッチング特性を有するトランジスタを接続することで、書き込み電位を一括で確定する。電位を段階的に変化(上昇又は下降)させ続け、推移させながら所望の書き込み電位を確定し、書き込まれたデータに対する読み出しの結果のデータの正誤を常に監視することで、高精度な書き込み動作と高精度な読み出し動作を実現する。また酸化物半導体を用いたトランジスタの良好なスイッチング特性と高い保持特性を利用する。
【選択図】図1
Description
本実施の形態では、開示する発明の一態様に係る半導体メモリ装置の回路構成およびその駆動方法について、図1乃至図4を参照して説明する。なお、開示する発明の一態様に係る半導体メモリ装置は、同一ワード線上の各メモリセルの電位を一括で確定する事を可能とした駆動方法を有するものである。
101 トランジスタ
102 トランジスタ
103 容量素子
104 メモリセルアレイ
105 フローティングノード
200 半導体メモリ装置
201 回路
202 制御回路
203 電位制御回路
204 ビット線選択回路
205 ワード線選択回路
206 トランジスタ
207 高電圧源端子
208 低電圧源端子
300 比較器
301 トランジスタ
302 抵抗素子
303 制御部
306 高電圧源端子
401 比較回路
402 論理変換回路
403 比較判定回路
410 入力端子
420 出力端子
430 データ
431 データ
440 ラッチデータ
450 出力端子
460 コンパレータ
470 入力端子
471 ANDゲート
472 ANDゲート
473 インバータ
474 インバータ
475 出力端子
476 入力端子
477 EXORゲート
478 EXORゲート
479 ORゲート
500 データ
501 状態検出データ
600 幅
601 幅
603 差
604 幅
605 幅
606 幅
607 幅
Claims (4)
- 第1のトランジスタと第2のトランジスタと容量素子とを含む複数のメモリセルと、
ビット線選択回路と、
ワード線選択回路と、
前記第1のトランジスタのソース端子又はドレイン端子の一方となる第1端子と電気的に接続される第1のビット線と、
前記第2のトランジスタのソース端子又はドレイン端子の一方となる第1端子と電気的に接続される第2のビット線と、
前記容量素子の一方の端子と、前記第1のトランジスタのソース端子又はドレイン端子の他方となる第2端子と、前記第2のトランジスタのゲート端子と、が電気的に接続されるノードと、
前記第1のトランジスタのゲート端子と電気的に接続される第1のワード線と、
前記容量素子の一方の端子と電気的に接続される第2のワード線と、
複数の第3のトランジスタのソース端子又はドレイン端子の一方となる第1端子に対して、段階的に変化する出力電圧を同時に供給し、且つ、前記出力電圧から選出された書き込み電圧が、前記第3のトランジスタのソース端子又はドレイン端子の他方となる第2端子のそれぞれにおいて確定した時に、前記出力電圧の供給を停止する電位制御回路と、
制御回路により前記メモリセルに設定された閾値電圧と、前記第2のビット線の電圧とを比較して、読み出し電圧を出力する読み出し回路と、
前記書き込み電圧が正確に読み出されるまで、前記第3のトランジスタのゲート端子に、前記第3のトランジスタを導通させる電圧を供給し続け、前記書き込み電圧が正確に読み出された後、前記第3のトランジスタのゲート端子に前記第3のトランジスタを非導通させる電圧を供給する比較判定回路と、
を有することを特徴とする半導体装置。 - 請求項1において、
前記第1のトランジスタの半導体層は、酸化物半導体材料で構成されていることを特徴とする半導体装置。 - 請求項1乃至請求項2のいずれか一において、
前記第3のトランジスタの半導体層は、酸化物半導体材料で構成されていることを特徴とする半導体装置。 - 請求項2又は請求項3のいずれか一において、
前記酸化物半導体材料は、In、GaおよびZnを含むことを特徴とする半導体装置。
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