TWI525622B

TWI525622B - 半導體裝置

Info

Publication number: TWI525622B
Application number: TW100145982A
Authority: TW
Inventors: 鎌田康一郎
Original assignee: 半導體能源研究所股份有限公司
Priority date: 2010-12-17
Filing date: 2011-12-13
Publication date: 2016-03-11
Also published as: KR101883503B1; US20120153276A1; JP5839976B2; TW201246215A; US8686415B2; JP2012142066A; KR20120068717A

Description

半導體裝置

本發明係關於使用半導體元件的半導體記憶體裝置及半導體記憶體裝置的驅動方法。

目前，主要的非依電性ROM是批次抹拭型記憶體，稱為快閃記憶體。快閃記憶體大致分成反或(NOR)可快閃記憶體以及反及(NAND)型快閃記憶體。NOR型快閃記憶體用於例如行動電話等電子設備的程式碼儲存、BIOS、以及韌體。NAND型快閃記憶體用於大容量記憶體以及SD卡。

雖然NOR型記憶體裝置具有高可靠度，但是，寫入時速度增加、耗電改良、集成度增進等等都是NOR型記憶體裝置的課題。雖然NAND型記憶體裝置具有高的集成度及大容量，且NAND型記憶體裝置的寫入速度比NOR型記憶體裝置的寫入速度快，但是，可靠度的增進、開發校正錯誤的功能、等等是NAND型記憶體裝置的課題。

快閃記憶體包含儲存MOS電晶體，MOS電晶體包含由絕緣膜圍繞的微小浮動閘極、用於資料輸入/輸出的佈線、等等，且電荷累積在浮動閘極中以固持資料。此外，藉由接觸浮動閘極的薄氧化物膜中強制的電荷流動，改寫資料。因此，不可輕忽薄膜的退化。此外，對於寫入的次數有限制且使用壽命是短的。此外，無法同時地執行寫入操作及讀取操作(舉例而言，請參見專利文獻1)。

此外，半導體記憶體的成本通常視半導體記憶體裝置的尺寸而定。藉由降低半導體記憶體裝置中的驅動電路或半導體元件佔據的面積，以執行取得高集成度及降低成本之開發。關於微小化半導體元件的技術，開發與稱為三維半導體的下一代半導體相關的技術。

慮及半導體記憶體裝置的高集成度，多值記憶體技術的開發已引起注意。在多值記憶體中，具有比二值(一位元)還多的值中之任一值的資料儲存於一記憶胞中，其中，相較於二值記憶體，儲存電容大幅增加。但是，為了偵測多值記憶體中的第2儲存狀態，記憶胞組的臨界電壓需要設定在2ⁿ-1位準或更多，此外，也需要複數以各別不同的臨界位準為基礎的偵測循環。現在，8值(3位元)或更多值的多值記憶體尚未實用。

[參考文獻]

[專利文獻1]：日本公開專利申請號S57-105889

在NOR型半導體記憶體裝置中，順序地(以列方向)對字線執行寫入操作。順序地(以行方向)依位元線，決定寫入操作時一字線上的記憶胞的電位。也順序地(以行方向)依位元線，決定讀取操作時一字線上的記憶胞的電位。在寫入操作時，直到決定一字線上所有的記憶胞的電位為止，無法開始下一字線的寫入操作，因此，需要保持電位。如上所述，在NOR型半導體記憶體裝置中，無法同時地決定一字線上記憶胞的電位，此為阻礙高速寫入操作的一因素。

此外，NOR型半導體記憶體裝置具有一結構，其中，記憶胞與它們各別的位元線並聯。臨界電壓被設定在多重位準的多值NOR型半導體記憶體裝置，由於也需要複雜的控制電路，所以，具有難以高度集成的問題。

為了取得多值NOR型半導體記憶體裝置的高可靠度，正確決定所需的電位是相當重要的。此外，為了降低耗電，需要精確控制累積於電荷累積部(浮動節點)中的電荷量。結果，需要適當控制臨界電壓視窗寬度、高度精確的寫入操作、及高度精確的讀取操作，但是相當難以達成這些。

慮及上述問題，本發明的一實施例之目的在於提供半導體記憶體裝置，其藉由同時決定字線上複數記憶胞的電位，能夠縮短固持一字線上所有記憶胞中所要求的電荷之所需時間。此外，本發明的一實施例之目的是提供半導體記憶體裝置，其藉由增加集成度及取得高度精確的寫入操作及高度精確的讀取操作，降低其耗電及增進其可靠度。又，本發明的一實施例之目的是提供具有新穎特點的半導體記憶體裝置，其中，設置包含氧化物半導體的電晶體(具有高固持特徵及有利的切換特徵之電晶體)。

本發明的一實施例是半導體記憶體裝置，其包含：複數記憶胞，每一記憶胞均包含第一電晶體、第二電晶體、及電容器；位元線選取電路；字線選取電路；第一位元線，電連接至第一電晶體的源極和汲極中之一；第二位元線，電連接至第二電晶體的源極和汲極中之一；節點，電容器的第一端、第一電晶體的源極和汲極中之另一極、及第二電晶體的源極和汲極的閘極在此節點彼此連接；第一字線，電連接至第一電晶體的閘極；第二字線，電連接至電容器的第二端；複數第三電晶體；電位控制電路，將以逐步方式改變的輸出電壓供應至複數第三電晶體中每一第三電晶體的源極和汲極中之一，以及，當在每一複數第三電晶體的源極和汲極中的另一極中決定寫入電壓時，停止輸出電壓的供應；讀取電路，比較參考電壓與第二位元線的電壓以輸出讀取訊號；以及，比較決定電路，將使複數第三電晶體進入導通的電壓供應至複數第三電晶體中的每一第三電晶體的閘極直到正確地讀出寫入電壓為止，以及，在正確地讀出寫入電壓之後，將使複數第三電晶體脫離導通的電壓供應至複數第三電晶體中的每一第三電晶體的閘極。

本發明的一實施例是半導體記憶體裝置，其中，第一電晶體的半導體層包含氧化物半導體材料。

本發明的一實施例是半導體記憶體裝置，其中，第三電晶體的半導體層包含氧化物半導體材料。

本發明的一實施例是半導體記憶體裝置，其中，氧化物半導體材料包含In、Ga、及Zn。

本發明的一實施例是半導體記憶體裝置的驅動方法。半導體記憶體裝置包含：複數記憶胞，每一記憶胞均包含第一電晶體、第二電晶體、及電容器；第一位元線，電連接至第一電晶體的源極和汲極中之一；第二位元線，電連接至第二電晶體的源極和汲極中之一；第一字線，電連接至第一電晶體的閘極；第二字線，電連接至電容器的端；電位控制電路；複數讀取電路；複數比較決定電路；具有切換特徵的複數第三電晶體；位元線選取電路；及字線選取電路。電位控制電路，將以逐步方式改變的輸出電壓同時地供應至複數第三電晶體中每一第三電晶體的源極和汲極中之一，以及，當在每一複數第三電晶體的源極和汲極中的另一極中決定寫入電壓時，停止輸出電壓的供應。複數讀取電路均比較參考電壓與第二位元線的電壓以輸出讀取訊號。複數比較決定電路均繼續供應使複數第三電晶體中進入導通的電壓供應至複數第三電晶體中的每一第三電晶體的閘極，直到正確地讀出寫入電壓為止，以及，在正確地讀出寫入電壓之後，將使複數第三電晶體脫離導通的電壓供應至複數第三電晶體中的每一第三電晶體的閘極，以決定第一位元線的電位。具有切換特徵的複數第三電晶體均保持第一位元線的電壓。

此外，在本說明書等中，例如「電極」或「佈線」等詞未限定元件的功能。舉例而言，「電極」有時可以作為「佈線」的一部份，反之亦然。此外，「電極」或「佈線」等詞包含以集成方式形成的複數「電極」或「佈線」。

舉例而言，當使用具有相反極性的電晶體時或當電流流動方向在電路操作中改變時，「源極」和「汲極」的功能有時可以彼此互換。因此，在本說明書中，「源極」和「汲極」等詞可以用以分別代表汲極和源極。

注意，在本說明書等中，「電連接」一詞包含複數個元件經由具有任何電功能的物體而連接的情形。對於具有任何電功能的物體並無特別限定，只要可以在經由物體而連接的複數個元件之間傳送及接收電訊號即可。

「具有任何電功能的物體」的實施例是例如電晶體等切換元件、電阻器、電感器、電容器、及具有各種不同功能的元件以及電極和佈線。

此外，在本說明書中，當「A正交B(在矩陣中)」時，A及B以直角交會；或者，A與B實體上以不同角度交會，在最簡單的電路圖中表示成直角交會。當「A平行於B(在矩陣中)」時，二佈線可以設置成實體地交會，在最簡單的電路圖中表示成平行的。

根據本發明的一實施例，藉由同時地決定一字線上的記憶胞的電位，取得半導體記憶體裝置，在半導體記憶體裝置中，固持一字線上所有的記憶胞之要求的電荷所需的時間縮短。此外，取得集成度增進以及高精確度寫入操作及高精確度讀取操作，因而降低耗電及取得具有增進的可靠度之半導體記憶體裝置。此外，取得具有設有包含氧化物半導體的電晶體之新穎特點的半導體記憶體裝置。

於下，將參考附圖，詳述本發明的實施例。注意，本發明不限於下述說明，以及，習於此技藝者清楚容易知道，在不悖離本發明的精神及範圍之下，可以各種方式修改模式及細節。因此，本發明不應被解釋成侷限於下述實施例的說明。

注意，為了易於瞭解，在某些情形中，顯示於圖式中的每一結構的位置、尺寸、範圍、等等並未準確地表示。因此，本發明不必侷限於圖式等中揭示的位置、尺寸、範圍、等等。

在本說明書中，為了避免元件之間的混淆，使用例如「第一」、「第二」、及「第三」等序數，這些名詞並非限定元件的數目。

(實施例1)

在本實施例中，將參考圖1、圖2、圖3A及3B、以及圖4A及4B，說明根據本發明的一實施例之半導體記憶體裝置的電路配置及驅動方法。注意，根據本發明的一實施例之半導體記憶體裝置的驅動方法允許同時決定一字線上的複數記憶胞的電位。

首先，參考圖1，說明根據本發明的一實施例之半導體記憶體裝置的電路配置實施例。注意，在圖1中，未顯示半導體記憶體裝置的所有元件，以及，省略未顯示的裝置、複雜的周邊電路、等等。

圖1中所示的半導體記憶體裝置200包含複數讀取電路201、複數控制電路202、電位控制電路203、複數比較決定電路403、位元線選取電路204、字線選取電路205、複數電晶體206、複數字線WLO、複數字線WL、複數位元線BLO、複數位元線BL、以及記憶胞陣列104，在記憶胞陣列104中，複數記憶胞100以矩陣配置。記憶胞100包含電晶體101、電晶體102、電容器103、及浮動節點105。

作為電晶體206的源極端和汲極端中之一的第一端電連接至電位控制電路203。作為電晶體206的源極端和汲極端中之另一端的第二端電連接至位元線選取電路204。電晶體206的閘極端電連接至比較決定電路403的輸出端。控制電路202的一端及位元線BL電連接至讀取電路201的輸入端。讀取電路201的輸出端電連接至比較決定電路403的輸入端。位元線選取電路204電連接至位元線BLO及位元線BL。字線選取電路205電連接至字線WLO及字線WL。控制電路202的另一端電連接至高電壓源端207。

作為電晶體101的源極端和汲極端中之一的第一端電連接至位元線BLO。作為電晶體101的源極端和汲極端中之另一端的第二端電連接至電容器103的一端及電晶體102的閘極端。電晶體101的閘極端電連接至字線WLO。作為電晶體102的源極端和汲極端中之一的第一端電連接至位元線BL。作為電晶體206的源極端和汲極端中之另一端的第二端電連接至低電壓源端208。電容器103的其它端電連接至字線WL。

氧化物半導體材料較佳地用於電晶體101的半導體層。關於氧化物半導體材料，可以使用任何下述材料：氧化銦；氧化錫；氧化鋅；例如In-Zn為基礎的氧化物、Sn-Zn為基礎的氧化物、Al-Zn為基礎的氧化物、Zn-Mg為基礎的氧化物、Sn-Mg為基礎的氧化物、In-Mg為基礎的氧化物、或In-Ga為基礎的氧化物等二成分金屬氧化物；例如In-Ga-Zn為基礎的氧化物(也稱為IGZO)、In-Al-Zn為基礎的氧化物、In-Sn-Zn為基礎的氧化物、In-Hf-Zn為基礎的氧化物、In-La-Zn為基礎的氧化物、In-Ce-Zn為基礎的氧化物、In-Pr-Zn為基礎的氧化物、In-Nd-Zn為基礎的氧化物、In-Sm-Zn為基礎的氧化物、In-Eu-Zn為基礎的氧化物、In-Gd-Zn為基礎的氧化物、In-Tb-Zn為基礎的氧化物、In-Dy-Zn為基礎的氧化物、In-Ho-Zn為基礎的氧化物、In-Er-Zn為基礎的氧化物、In-Tm-Zn為基礎的氧化物、In-Yb-Zn為基礎的氧化物、In-Lu-Zn為基礎的氧化物、Sn-Ga-Zn為基礎的氧化物、Al-Ga-Zn為基礎的氧化物、或Sn-Al-Zn為基礎的氧化物等三成分金屬氧化物；以及，例如In-Sn-Ga-Zn為基礎的氧化物、In-Hf-Ga-Zn為基礎的氧化物、In-Al-Ga-Zn為基礎的氧化物、In-Sn-Al-Zn為基礎的氧化物、In-Sn-Hf-Zn為基礎的氧化物、或In-Hf-Al-Zn為基礎的氧化物等四成分金屬氧化物。

注意，舉例而言，In-Ga-Zn為基礎的氧化物意指含有In、Ga、及Zn的氧化物，對於In、Ga、及Zn的比例並無特別限定。除了In、Ga、及Zn之外，在In-Ga-Zn為基礎的氧化物中可以含有其它金屬元素。

舉例而言，使用原子比為In：Ga：Zn=1：1：1(=1/3：1/3：1/3)或In：Ga：Zn=2：2：1(=2/5：2/5：1/5)的In-Ga-Zn為基礎的氧化物、或是使用原子比接近上述原子比的氧化物。或者，使用原子比為In：Sn：Zn=1：1：1(=1/3：1/3：1/3)、In：Sn：Zn=2：1：3(=1/3：1/6：1/2)、或In：Sn：Zn=2：1：5(=1/4：1/8：5/8)的In-Sn-Zn為基礎的氧化物、或是原子比接近上述原子比的氧化物。

但是，不限於上述材料，可以視所需的半導體特徵(例如，遷移率、臨界電壓、及變異)而使用具有適當成分的材料。為了取得所需半導體特徵，較佳的是載子密度、雜質濃度、缺陷密度、金屬元素與氧之間的原子比、原子間距離、密度、等等設定於適當值。

氧化物半導體可以是單晶或非單晶。在後一情形中，氧化物半導體可以是非晶的或多晶的。此外，氧化物半導體可以具有包含具有結晶性的部份之非晶結構或非非晶結構。

接著，說明二值半導體記憶體裝置的情形中之驅動方法，作為根據本發明的一實施例之半導體記憶體裝置的驅動方法之實施例。

高電源電位Vdd供應至高電壓源端207，接地電位Vgnd供應至低電壓源端208，以及，參考電位Vref供應至讀取電路201的輸入端。在該情形中，參考電位Vref是高電源電位Vdd的一半，以及滿足高電源電位Vdd>參考電位Vref>接地電位Vgnd的關係。

說明寫入操作的實施例。首先，所有字線WL的電位以及所有位元線BL的電位設定於接地電位Vgnd。使記憶胞100中的所有電晶體102脫離導通。

接著，執行寫入的之列中的字線WLO的電位被設定於電位Vw，以及，未執行寫入的列中的字線WLO的電位被設定於接地電位Vgnd。使執行寫入的之列中的記憶胞100中的電晶體101進入導通，以及，使未執行寫入的之列中的記憶胞100中的電晶體101脫離導通。接著，位元線BLO的電位逐漸地改變。當執行寫入的行中的位元線BL的電位變成與參考電位相同時，執行寫入的行中的電晶體206關閉。此時，執行寫入的行中的位元線BLO的電位是電位Va以及執行寫入的行中的浮動節點105的電位也設定於電位Va。未執行寫入的行中的電晶體206處於關閉狀態，因此，未執行寫入的行中的浮動節點105的電位是接地電位Vgnd。此時，同時決定執行寫入的行中的位元線BLO的電位Va以及未執行寫入的位元線BLO的接地電位Vgnd。電位Va的值視每一記憶胞的特徵而定。

注意，能夠藉由調整電位Va以控制累積於浮動節點105中的電荷量。當電位Va與接地電位Vgnd之間的差大時，臨界電壓視窗寬度可以擴大；當電位Va與接地電位Vgnd之間的差小時，臨界電壓視窗寬度可以窄化。注意，臨界電壓視窗寬度意指由電晶體102的原始特徵決定的臨界電壓、與由累積於浮動節點105中的電荷量決定的臨界電壓之間的差。在供應至作為電晶體101的源極端與汲極端中之一的第一端的電位Vramp以逐步方式改變(上升或下降)時，決定電位Va，因而更精確地控制電位Va。

接著，在執行寫入的列中的字線WLO的電位設定於接地電位Vgnd，然後，所有位元線BLO的電位被設定於接地電位Vgnd。使所有記憶胞100中的電晶體101脫離導通。因此，累積在浮動節點105中的電荷被保持在浮動節點105中。

注意，電晶體101是包含氧化物半導體的電晶體，它們具有小的關閉狀態電流。因此，長時間地固持累積於浮動節點105中的電荷。

說明讀取操作的實施例。首先，所有字線WL的電位設定於電位Vb，以便使所有記憶胞100中的電晶體102無故障地脫離導通。注意，在電荷累積於浮動節點105中的狀態中或是在無電荷累積於浮動節點105中的狀態中，電位Vb設定於使電晶體102脫離導通的電位。因此，電位Vb較佳地低於至少接地電位Vgnd。

接著，所有位元線BL的電位設定於電位Vc。此時，電位Vc處於所有位元線BL中的浮動狀態。執行讀取的列中的字線WL的電位設定於接地電位Vgnd，以及，未執行讀取的列中的字線WL的電位保持在電位Vb。

當使連接至位元線BL的電晶體102進入導通時，執行讀取的行中的位元線BL的電位從電位Vc改變至接地電位Vgnd。當使連接至位元線BL的電晶體102脫離導通時，執行讀取的行中的位元線BL的電位保持在電位Vc。此時，同時決定位元線BL的電位。藉由電位的改變，決定寫入的資料。舉例而言，作出決定，以致於電晶體102處於導通狀態的狀態被當作「1」讀出，以及電晶體102處於非導通狀態的狀態被當作「0」讀出。

根據半導體記憶體裝置的結構，同時執行位元線BLO的電位的同時判定以作為位元線BLO的電位的同時決定。換言之，同時判定及同時決定一字線上複數記憶胞的電位。

根據半導體記憶體裝置的結構，電位Vramp逐步改變；比較決定電路403連續地檢查導因於讀取的資料相對於寫入的資料是否正確；重複電位Vramp的上升(或下降)直到正確地讀取資料為止，以及，當資料被正確地讀出時，停止電位Vramp的上升(或下降)。換言之，由於同時地執行寫入操作及讀取操作，所以，能夠檢查是否可以取得能夠根據寫入資料來讀取資料的特徵。舉例而言，即使當應被作為「1」讀出的資料被誤判為「0」時，可以在該瞬間發現該誤判。因此，讀取的結果可以將資料正如同被寫入般讀出。依此方式，同時執行寫入操作及讀取操作導致可靠度增進以及縮減操作時間。

接著，參考圖2，說明電位控制電路203。電位控制電路203包含比較器300、電晶體301、複數電阻器302、控制器303、端子304、端子305、及高電壓源端306。端子304、端子305、及高電壓源端306分別設定於電位Vr、電位Vramp、及電位Vdd。

電位控制電路203繼續逐步地改變(上升或下降)電位Vramp，以及具有當改變電位Vramp時供應電位Vramp的功能、以及停止電位Vramp的供應之功能。為了逐步地改變電位Vramp，使用彼此串聯的複數個電晶體302以及執行電阻式分壓。隨著電阻值的逐步改變，電位Vramp能夠逐步改變。注意，對於電位控制電路203的配置並無特別限定，只要能夠取得與上述功能相同的功能即可。電位控制電路也稱為斜波電壓產生電路。

接著，參考圖3A及3B以及圖4A及4B，說明讀取電路201及比較決定電路403。圖3A顯示整個讀取電路201，以及，圖3B顯示比較決定電路403。圖4A及4B顯示包含於讀取電路201中的比較電路401及邏輯轉換器電路402的細節。

讀取電路201包含輸入端410、輸出端475、比較電路401、及邏輯轉換器電路402。注意，在四值或更多值的多值半導體記憶體裝置中需要邏輯轉換器電路402。由於本實施例說明二值半導體記憶體裝置的情形，所以，不需要邏輯轉換器電路402。

比較電路401包含輸入端410、比較器460、及輸出端450。注意，比較器460的數目是儲存於一記憶胞中的值的數目。因此，舉例而言，在二值半導體裝置的情形中設置一比較器，在四值半導體裝置的情形中設置三比較器，在多值半導體裝置的情形中設置(2ⁿ-1)比較器。這是因為一記憶胞的臨界值需要被設定於(2ⁿ-1)位準或更多。由於本實施例說明二值半導體記憶體裝置，所以，設置一比較器。

邏輯轉換器電路402包含及(AND)閘471、AND閘472、反相器473、反相器474、輸入端470、及輸出端475。

比較決定電路403包含互斥或(EXOR)閘477、EXOR閘478、或(OR)閘479、輸入端476、及輸出端420。

比較電路401比較位元線BL的電位與參考電位Vref，以及將取得的結果作為資料430從輸出端450輸出至邏輯轉換器電路402。邏輯轉換器電路402將自比較電路401取得的資料430轉換，以致於所有資料430可以僅被決定為「0」及「1」，以及，邏輯轉換器電路402將資料430作為431從輸出端475輸出。

藉由使用佇鎖資料440，比較決定電路403決定從讀取電路201取得的資料431是否正確。當導因於讀取的資料相對於寫入的資料是正確時，使電晶體206脫離導通的資料500從輸出端420輸出。當導因於讀取的資料相對於寫入的資料是不正確時，使電晶體206進入導通的資料500從輸出端420輸出。連續地檢查資料431是否正確以及電位繼續供應至位元線BL直到正確地讀取資料為止；以及，當資料被正確地讀取時，輸出停止電位供應的資料。比較決定電路403的功能使得寫入操作及讀取操作能夠同時執行。

控制電路202連續地偵測NOR型半導體記憶體裝置的狀態，以及具有藉由使用狀態偵測資料501以使NOR型半導體記憶體裝置進入所需狀態之功能。藉由包含於控制電路202中的演繹法，控制電路202界定整個狀態，以及偵測及控制狀態。舉例而言，當執行讀取或寫入時電壓供應至位元線BL，以及，在操作的靜止模式期間，電壓未供應至位元線BL。

注意，對於比較電路401、邏輯轉換器電路402、比較決定電路403、及控制電路202的配置並無特別限定，只要可以取得與上述功能相同的功能即可。

半導體記憶體裝置200包含具有切換特徵的電晶體206。均作為包含於半導體記憶體裝置200中的電晶體206的源極端和汲極端中之一的第一端都連接至一電位控制電路203，而均作為電晶體206的源極端和汲極端中之另一端的第二端電連接至它們各別的位元線BLO。

當導因於讀取的資料相對於寫入資料是不正確時，比較決定電路403決定電位Vramp未達到所需電位，以及，自輸出端420輸出的資料500使電晶體206保持在導通狀態。相反地，當導因於讀取的資料相對於寫入資料是正確時，比較決定電路403決定電位Vramp達到所需電位，以及，自輸出端420輸出的資料500使電晶體206保持在導通狀態。注意，電位控制電路203繼續將逐步改變的電位供應至作為每一電晶體206的源極端和汲極端中之一的第一端，直到當一字線上的所有記憶胞的位元線BLO的電位達到所需電位時為止。此外，在一字線上的所有記憶胞的位元線BLO的電位達到所需電位以及使所有電晶體206脫離導通的時刻，電位控制電路203停止供應電位至作為每一電晶體206的源極端和汲極端中之一的第一端。此時，作為電晶體206的源極端和汲極端中之一的第一端連接至一電位控制電路203，因此，可以同時地供應電位以及同時地停止電位的供應。在此刻之後，均作為電晶體206的源極端和汲極端中之另一端的第二端都被保持在所需電位。

換言之，電位同時地供應至均作為電晶體206的源極端和汲極端中之一的第一端；同時停止對其之供應；以及，僅藉由包含於位元線BLO中的各別電晶體206的導通或非導通，決定位元線BLO的電位。結果，同時地決定一字線上的記憶胞的電位。此外，由於同時地執行讀取操作及寫入操作，所以，同時決定一字線上的記憶胞的電位。

此外，用於保持決定的電位之時間可以大幅地降低。在半導體記憶體裝置200中，用於保持決定的電位之時間最多是電位Vramp從最低(最高)電位改變成最高(最低)電位所需的時間。在習知的半導體記憶體裝置中，決定的電位應被保持直到一字線上所有的記憶胞的電位被決定為止，因此，在根據本發明的一實施例之半導體記憶體裝置與習知的半導體記憶體裝置之間，在用於保持決定的電位之時間上有顯著的差異。

注意，當包含氧化物半導體的電晶體作為電晶體206時，關閉狀態電流小且取得有利的切換特徵。此外，包含氧化物半導體的電晶體具有相當高的固持特徵，保持在作為電晶體206的源極端和汲極端中之另一端的第二端中的電位具有相當高的可靠度。

藉由採用半導體記憶體裝置，能夠同時決定一字線上複數個記憶胞的電位。此外，由於同時執行讀取操作及寫入操作，所以，也能夠同時決定一字線上複數個記憶胞的電位。能夠連續地檢查導因於讀取的資料相對於寫入資料是否正確，以及當電位逐步地改變(上升或下降)時決定所需的電位。因此，取得高精確度寫入操作及高精確度讀取操作。此外，藉由電位的精確控制，在半導體記憶體裝置中以最高操作效率執行電位供應或停止供應，因此，耗電降低且可靠度增進。

接著，參考圖5A至5C以及圖6A至6C，說明臨界電壓視窗寬度及臨界電壓變異。在圖5A至5C以及圖6A至6C中，垂直軸代表電流值，水平軸代表電壓值。一般而言，半導體記憶體裝置包含大量的電晶體102。電晶體102具有不同的臨界電壓且這些臨界電壓有變異。因此，慮及臨界電壓變異，在半導體記憶體裝置中需要供應或停止閘極端的電位限制近處之電位，在此電位，在每一電晶體102中切換導通及非導通且操作效率是有利的。圖5A為示意圖，顯示所有電晶體102的臨界電壓沒有變異之理想狀態。藉由此狀態，容易決定執行電晶體的導通與非導通之間的切換之電位。

但是，事實上，如圖5B及5C所示，臨界電壓有變異。因此，難以決定電晶體的導通與非導通之間的切換之電位。注意，圖5B顯示以寬度600執行二值記憶體裝置中的資料決定之情形，圖5C顯示以寬度601執行二值記憶體裝置中的資料決定之情形。

在圖5B中所示之在電位A和A’下以決定導因於讀取的資料相對於寫入資料是否正確的情形中，能夠無誤地取得正確的資料。但是，即使在圖5C中所示之在電位B和B’下以決定導因於讀取的資料相對於寫入資料是否正確的情形中，也能夠無誤地取得正確的資料。

寬度600大於寬度601。換言之，相較於在電位B和B’下以決定導因於讀取的資料相對於寫入資料是否正確的情形中，在電位A和A’下以決定導因於讀取的資料相對於寫入資料是否正確的情形中，大電位供應至半導體記憶體裝置。

希望在執行電晶體102的導通與不導通之間的切換之閘極端的電位限制(電位B及B’)下，決定正確及不正確。這些電位是耗電降低但未降低可靠度之具有最高操作效率的電位。

接著，參考圖6A至6C，說明臨界電壓視窗寬度。注意，圖6B顯示以圖5B中所示的寬度600執行四值記憶體裝置中的資料決定之情形，圖6C顯示以圖5C中所示的寬度601執行四值記憶體裝置中的資料決定之情形。

如圖6A中所示，臨界電壓視窗寬度意指由電晶體的原始特徵決定的臨界電壓C’與由電荷累積部(浮動節點105)中累積的電荷量決定的臨界電壓C之間的差603。注意，浮動節點105中累積的電荷量由位元線BL的電位控制。臨界視窗寬度需要某寬度。特別地，當在具有很多臨界電壓變異的半導體記憶體裝置中臨界電壓視窗寬度太小時，透成變異重疊以及未執行資料的正確決定。無誤地執行正確決定之電位的臨界電壓視窗寬度是圖6B中所示的寬度606，以及，無誤地執行正確決定之閘極端的電位限制近處的電位之臨界電壓視窗寬度是圖6C中所示的寬度607。

如圖6B所示，在以圖5B中所示的寬度600執行資料決定的情形中，總臨界電壓視窗寬度是寬度604。如圖6C所示，在以圖5C中所示的寬度601執行資料決定的情形中，總臨界電壓視窗寬度是寬度605。寬度604大於寬度605。換言之，相較於圖6C的情形中，在圖6B中，在資料決定時，大電位供應至半導體記憶體裝置。亦即，在臨界電壓設定在多重位準之多值半導體記憶體裝置的情形中，重要的是在執行電晶體102的導通與不導通之間切換的閘極端的限制電位下，決定正確及不正確。

在根據本發明的一實施例之半導體裝置中，考慮安裝於半導體記憶體裝置上的所有電晶體102的特徵之臨界電壓變異，能夠在執行電晶體102的導通與不導通之間切換的閘極端的限制電位下，決定正確及不正確。因此，能夠執行高精確的寫入操作及高精確的讀取操作，而不用供應額外的電位給半導體記憶體裝置。因此，可以降低耗電以及取得具有增進的可靠度之半導體記憶體裝置。

此外，即使在臨界電壓設定在多位準之多值半導體記憶體裝置的情形中，可以正確地辨認臨界電壓變異。亦即，相對於多位準的臨界電壓，在臨界電壓視窗寬度最小化下，執行所需電壓下的正確決定。因此，未要求複雜的控制電路，因而取得半導體記憶體裝置的高度集成。

藉由同時地決定一字線上的複數記憶胞的電位，取得固持一字線上所有記憶胞中的要求電荷所需之時間縮短的半導體記憶體裝置。此外，集成度增進以及取得高精確的寫入操作及高精確的讀取操作，因而降低耗電以及取得具有增進的可靠度之半導體記憶體裝置。此外，取得具有設有包含氧化物半導體的電晶體之新穎特點的半導體記憶體裝置。

本申請案根據2010年12月17日向日本專利局申請的日本專利申請序號2010-281631，其整體內容於此一併列入參考。

100．．．記憶胞

101．．．電晶體

102．．．電晶體

103．．．電容器

104．．．記憶胞陣列

105．．．浮動節點

200．．．半導體記憶體裝置

201．．．讀取電路

202．．．控制電路

203．．．電位控制電路

204．．．位元線選取電路

205．．．字線選取電路

206．．．電晶體

208．．．低電壓源端

300．．．比較器

301．．．電晶體

302．．．電阻器

303．．．控制器

304．．．端子

305．．．端子

306．．．高電壓源端

401．．．比較電路

402．．．邏輯轉換器電路

403．．．比較決定電路

410．．．輸入端

420．．．輸出端

430．．．資料

431．．．資料

440．．．佇鎖資料

450．．．輸出端

460．．．比較器

470．．．輸入端

471．．．及閘

472．．．及閘

473．．．反相器

474．．．反相器

475．．．輸出端

476．．．輸入端

477．．．互斥或閘

478．．．或閘

479．．．或閘

500．．．資料

BL．．．位元線

BLO．．．位元線

WL．．．字線

WLO．．．字線

在附圖中：

圖1是半導體記憶體裝置的電路圖；

圖2是半導體記憶體裝置的電路圖；

圖3A及3B是半導體記憶體裝置的電路圖；

圖4A及4B是半導體記憶體裝置的電路圖；

圖5A至5C顯示包含於半導體記憶體裝置中的電晶體的特徵；以及

圖6A至6C顯示包含於半導體記憶體裝置中的電晶體的特徵。