KR101883503B1 - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR101883503B1
KR101883503B1 KR1020110135297A KR20110135297A KR101883503B1 KR 101883503 B1 KR101883503 B1 KR 101883503B1 KR 1020110135297 A KR1020110135297 A KR 1020110135297A KR 20110135297 A KR20110135297 A KR 20110135297A KR 101883503 B1 KR101883503 B1 KR 101883503B1
Authority
KR
South Korea
Prior art keywords
potential
transistor
terminal
memory device
semiconductor memory
Prior art date
Application number
KR1020110135297A
Other languages
English (en)
Other versions
KR20120068717A (ko
Inventor
고이찌로 가마따
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Publication of KR20120068717A publication Critical patent/KR20120068717A/ko
Application granted granted Critical
Publication of KR101883503B1 publication Critical patent/KR101883503B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)
  • Thin Film Transistor (AREA)
  • Non-Volatile Memory (AREA)

Abstract

동일 워드선 위의 각 메모리 셀의 전위를 일괄적으로 확정함으로써, 기입 동작을 단축시키는 것을 가능하게 한 반도체 메모리 장치를 제공한다.
1개의 전위 제어 회로에, 복수의 스위칭 특성을 갖는 트랜지스터를 접속함으로써, 기입 전위를 일괄적으로 확정한다. 전위를 단계적으로 계속하여 변화(상승 또는 하강)시켜, 추이시키면서 원하는 기입 전위를 확정하고, 기입된 데이터에 대한 판독 결과의 데이터의 정오를 항상 감시함으로써, 고정밀도의 기입 동작과 고정밀도의 판독 동작을 실현한다. 또한 산화물 반도체를 사용한 트랜지스터의 양호한 스위칭 특성과 높은 유지 특성을 이용한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
개시하는 발명은 반도체 소자를 이용한 반도체 메모리 장치 및 반도체 메모리 장치의 구동 방법에 관한 것이다.
현재, 불휘발성 ROM에서는, 플래시 메모리라고 불리는 일괄 소거형의 메모리가 주류로 되어 있다. 플래시 메모리는, 크게 NOR형과 NAND형으로 나뉜다. NOR형 플래시 메모리는, 휴대 전화를 비롯한 전자 기기의 프로그램·코드 저장, 펌웨어, BIOS 용도로 사용되며, NAND형 플래시 메모리는, 대용량 메모리, SD 카드 용도로 사용된다.
NOR형 메모리 장치는, 높은 신뢰성을 갖는 것을 특징으로 하는 한편, 기입 시의 고속화, 소비 전력의 개선, 집적도의 향상 등이 과제로 되어 있다. NAND형 메모리 장치는, 고 집적화·대용량화가 가능하며, 기입 속도는 NOR형 메모리 장치보다 빠른 것을 특징으로 하는 한편, 신뢰성의 향상, 에러를 정정하는 기능의 개발등이 과제로 되어 있다.
플래시 메모리는, 절연막으로 둘러싸인 미소한 부유 게이트를 갖는 기억용MOS 트랜지스터와, 데이터 입출력의 배선 등으로 구성되며, 부유 게이트에 전하를 축적하여 데이터를 유지한다. 또한, 부유 게이트에 접하는 얇은 산화막에, 전하를 강제적으로 통과시킴으로써, 데이터 재기입을 행하기 때문에, 막의 열화를 무시할 수 없어, 재기입 횟수에 한도가 있어 수명이 짧다. 또한, 기입 동작과 동시에 판독 동작을 행하는 것은 불가능하다(예를 들어, 특허문헌 1 참조).
또한, 일반적으로 반도체 메모리 장치의 비용은, 반도체 메모리 장치의 크기에 의존한다. 반도체 메모리 장치에 있어서의 반도체 소자나 구동 회로의 점유 면적을 보다 축소함으로써, 고 집적화를 실현하여, 저 비용화를 목표로 하기 위한 개발이 행해지고 있다. 반도체 소자의 미세화 기술로서, 3차원 반도체라는 차세대 반도체에 관한 기술 개발도 진행되고 있다.
반도체 메모리 장치의 고 집적화라는 관점에서, 다치 메모리 기술의 개발에도 주목이 모아지고 있다. 1개의 메모리 셀에 2치(1비트)보다 많은 값 중 어느 1개의 값을 갖는 데이터를 기억하는 다치 메모리는, 2치 메모리와 비교하여 각별히 기억 용량을 증대시키는 것이 가능하다. 그러나, 다치 메모리에 있어서, 2n의 기억 상태를 검지하기 위해서는, 메모리 셀 군의 임계값을 2n-1 단계 이상으로 설정해야 하며, 또한 각각 상이한 분계 임계값 레벨을 기준으로 하는 복수의 검지 사이클도 또 필요하게 된다. 현재는, 8치(3비트) 이상의 다치 메모리는 실용화까지 이르지 않는다.
일본 특허 공개 소57-105889호 공보
NOR형 반도체 메모리 장치에 있어서, 기입 동작은, 워드선마다(행 방향으로) 순서대로 행해진다. 기입 동작 시의 동일 워드선 위의 메모리 셀의 전위는, 비트선마다(열방향으로) 순서대로 확정된다. 판독 동작 시의, 동일 워드선 위의 메모리 셀의 전위도 또한 비트선마다(열방향으로) 순서대로 판정된다. 기입 동작 시, 동일 워드선 위의 모든 메모리 셀의 전위가 확정될 때까지, 다음 워드선의 기입 동작으로 진행할 수 없어, 해당 전위를 유지할 필요가 있다. 이와 같이, NOR형 반도체 메모리 장치에 있어서, 동일 워드선 위의 각 메모리 셀의 전위를 일괄적으로 확정할 수 없는 것은, 특히 기입 동작의 고속화를 방해하는 요인으로 되어 있다.
또한, NOR형 반도체 메모리 장치는, 메모리 셀이 각 비트선에 병렬로 접속되어 있는 구조를 갖는다. 임계값을 다단계로 설정하는 다치의 NOR형 반도체 메모리 장치에 이르러서는, 복잡한 제어 회로도 또한 필요하며, NOR형 반도체 메모리 장치의 고 집적화는 곤란하다는 문제가 있다.
신뢰성이 높은 다치의 NOR형 반도체 메모리 장치를 실현하고자 할 때, 원하는 전위에 의한 정확한 판정이 행해지는 것이 지극히 중요해진다. 덧붙여, 소비 전력을 저감시키기 위해서는, 전하 축적부(플로팅 노드)에 축적되는 전하량의 정밀한 제어도 필요해진다. 따라서, 임계값 윈도우 폭의 적절한 제어 및 고정밀도의 기입 동작과 고정밀도의 판독 동작이 요구되지만, 이들 양립은 지극히 어렵다.
상술한 문제를 감안하여, 개시하는 발명의 일 형태에서는, 동일 워드선 위의 각 메모리 셀의 전위를 일괄적으로 확정함으로써, 동일 워드선 위의 전체 메모리 셀에 원하는 전하가 유지될 때까지의 시간을 단축시키는 것을 가능하게 한 반도체 메모리 장치를 제공하는 것을 과제의 하나로 한다. 또한, 집적도를 향상시켜, 고정밀도의 기입 동작과 고정밀도의 판독 동작을 실현함으로써, 소비 전력을 저감시켜, 신뢰성을 향상시킨 반도체 메모리 장치를 제공하는 것을 과제의 하나로 한다. 또한, 산화물 반도체를 사용한 트랜지스터(높은 유지 특성과 양호한 스위칭 특성을 갖는 트랜지스터)를 구비한, 새로운 특징을 갖는 반도체 메모리 장치를 제공하는 것을 과제의 하나로 한다.
본 발명의 일 형태는, 제1 트랜지스터와 제2 트랜지스터와 용량 소자를 포함하는 복수의 메모리 셀과, 비트선 선택 회로와, 워드선 선택 회로와, 제1 트랜지스터의 소스 또는 드레인의 한쪽과 전기적으로 접속되는 제1 비트선과, 제2 트랜지스터의 소스 또는 드레인의 한쪽과 전기적으로 접속되는 제2 비트선과, 용량 소자의 제1 단자와, 제1 트랜지스터의 소스 또는 드레인의 다른 쪽과, 제2 트랜지스터의 게이트가 전기적으로 접속되는 노드와, 제1 트랜지스터의 게이트와 전기적으로 접속되는 제1 워드선과, 용량 소자의 제2 단자와 전기적으로 접속되는 제2 워드선과, 복수의 제3 트랜지스터와, 상기 복수의 제3 트랜지스터의 소스 또는 드레인에 대하여, 단계적으로 변화하는 출력 전압을 동시에 공급하고, 또한, 제3 트랜지스터의 소스 또는 드레인의 다른 쪽 각각에 있어서 기입 전압이 확정되었을 때에, 출력 전압의 공급을 정지하는 전위 제어 회로와, 참조 전압과, 제2 비트선의 전압을 비교하여, 판독 신호를 출력하는 판독 회로와, 기입 전압이 정확하게 판독될 때까지, 제3 트랜지스터의 게이트에, 제3 트랜지스터를 도통시키는 전압을 계속하여 공급하여, 기입 전압이 정확하게 판독된 후, 제3 트랜지스터의 게이트에 제3 트랜지스터를 비도통시키는 전압을 공급하는 비교 판정 회로를 갖는 것을 특징으로 하는 반도체 메모리 장치이다.
또한 본 발명의 일 형태에 있어서, 제1 트랜지스터의 반도체층은, 산화물 반도체 재료로 구성되어 있는 것을 특징으로 하는 반도체 메모리 장치이다.
또한 본 발명의 일 형태에 있어서, 제3 트랜지스터의 반도체층은, 산화물 반도체 재료로 구성되어 있는 것을 특징으로 하는 반도체 메모리 장치이다.
또한 본 발명의 일 형태에 있어서, 산화물 반도체 재료는 In, Ga 및 Zn을 포함하고 있어도 좋다.
또한, 본 발명의 일 형태는, 제1 트랜지스터와, 제2 트랜지스터와, 용량 소자를 포함하는 복수의 메모리 셀과, 제1 트랜지스터의 소스 또는 드레인의 한쪽과 전기적으로 접속되는 제1 비트선과, 제2 트랜지스터의 소스 또는 드레인의 한쪽과 전기적으로 접속되는 제2 비트선과, 제1 트랜지스터의 게이트와 전기적으로 접속되는 제1 워드선과, 용량 소자의 단자와 전기적으로 접속되는 제2 워드선과, 전위 제어 회로와, 복수의 판독 회로와, 복수의 비교 판정 회로와, 스위칭 특성을 갖는 복수의 제3 트랜지스터와, 비트선 선택 회로와, 워드선 선택 회로를 갖고, 전위 제어 회로는, 단계적으로 변화하는 출력 전압을 복수의 제3 트랜지스터의 소스 또는 드레인의 한쪽에 동시에 공급하고, 또한, 제3 트랜지스터의 소스 또는 드레인의 다른 쪽 각각에 있어서 기입 전압이 확정되었을 때에, 출력 전압의 공급을 정지하고, 복수의 판독 회로는, 참조 전압과, 제2 비트선의 전압을 비교하여, 판독 신호를 출력하고, 복수의 비교 판정 회로는, 기입 전압이 정확하게 판독될 때까지, 제3 트랜지스터의 게이트에, 제3 트랜지스터를 도통시키는 전압을 계속하여 공급하여, 기입 전압이 정확하게 판독된 후, 제3 트랜지스터의 게이트에 제3 트랜지스터를 비도통시키는 전압을 공급함으로써, 제1 비트선의 전압을 확정하여 스위칭 특성을 갖는 복수의 제3 트랜지스터는, 제1 비트선의 전압을 유지하는 것을 특징으로 하는 반도체 메모리 장치의 구동 방법이다.
또한, 본 명세서 등에 있어서 「전극」이나 「배선」의 용어는, 이들 구성 요소를 기능적으로 한정하는 것이 아니다. 예를 들어, 「전극」은 「배선」의 일부로서 사용되는 경우가 있고, 그의 반대도 또한 마찬가지이다. 또한, 「전극」이나 「배선」의 용어는, 복수의 「전극」이나 「배선」이 일체로 되어 형성되어 있는 경우 등도 포함한다.
또한, 「소스」나 「드레인」의 기능은, 상이한 극성의 트랜지스터를 채용하는 경우나, 회로 동작에 있어서 전류의 방향이 변화하는 경우 등에는 교체되는 경우가 있다. 이로 인해, 본 명세서에 있어서는, 「소스」나 「드레인」의 용어는, 교체하여 사용할 수 있는 것으로 한다.
또한, 본 명세서 등에 있어서, 「전기적으로 접속」에는 「어떠한 전기적 작용을 갖는 것」을 통하여 접속되어 있는 경우가 포함된다. 여기서, 「어떠한 전기적 작용을 갖는 것」은, 접속 대상간에서의 전기 신호의 수수를 가능하게 하는 것이면, 특별히 제한을 받지 않는다.
예를 들어, 「어떠한 전기적 작용을 갖는 것」에는, 전극이나 배선을 비롯하여, 트랜지스터 등의 스위칭 소자, 저항 소자, 인덕터, 캐패시터, 그 밖의 각종 기능을 갖는 소자 등이 포함된다.
또한, 본 명세서에서는, 「(매트릭스에 있어서) 직교한다」란, 직각으로 교차한다는 의미뿐만 아니라, 물리적으로는 그 밖의 각도라도 가장 간단하게 표현한 회로도에 있어서 직교한다는 의미이며, 「(매트릭스에 있어서) 평행하다」란, 2개의 배선이 물리적으로는 교차하도록 설치되어 있어도, 가장 간단하게 표현한 회로도에 있어서 평행하다는 의미이다.
개시하는 발명의 일 형태에 의해, 동일 워드선 위의 각 메모리 셀의 전위를 일괄적으로 확정함으로써, 동일 워드선 위의 전체 메모리 셀에 원하는 전하가 유지될 때까지의 시간을 단축시키는 것을 가능하게 한 반도체 메모리 장치를 얻을 수 있다. 또한, 집적도를 향상시켜, 고정밀도의 기입 동작과 고정밀도의 판독 동작을 실현함으로써, 소비 전력을 저감시켜, 신뢰성을 향상시킨 반도체 메모리 장치를 얻을 수 있다. 또한, 산화물 반도체를 사용한 트랜지스터를 구비한, 새로운 특징을 갖는 반도체 메모리 장치를 얻을 수 있다.
도 1은 반도체 메모리 장치의 회로도.
도 2는 반도체 메모리 장치의 회로도.
도 3은 반도체 메모리 장치의 회로도.
도 4는 반도체 메모리 장치의 회로도.
도 5는 반도체 메모리 장치가 갖는 트랜지스터의 특성도.
도 6은 반도체 메모리 장치가 갖는 트랜지스터의 특성도.
본 발명의 실시 형태의 일례에 대해서, 도면을 사용하여 이하에 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위로부터 일탈하지 않고 그 형태 및 상세를 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해된다. 따라서, 본 발명은 이하에 기재하는 실시 형태의 기재 내용에 한정하여 해석되는 것은 아니다.
또한, 도면 등에 있어서 나타내는 각 구성의, 위치, 크기, 범위 등은, 이해의 간단화를 위하여, 실제의 위치, 크기, 범위 등을 표현하지 않는 경우가 있다. 이로 인해, 개시하는 발명은, 반드시 도면 등에 개시된 위치, 크기, 범위 등에 한정되지 않는다.
또한, 본 명세서 등에 있어서의 「제1」, 「제2」, 「제3」 등의 서수는, 구성 요소의 혼동을 피하기 위하여 붙이는 것이며, 수적으로 한정하는 것이 아니다.
(실시 형태 1)
본 실시 형태에서는, 개시하는 발명의 일 형태에 관한 반도체 메모리 장치의 회로 구성 및 그 구동 방법에 대해, 도 1 내지 도 4를 참조하여 설명한다. 또한, 개시하는 발명의 일 형태에 관한 반도체 메모리 장치는, 동일 워드선 위의 각 메모리 셀의 전위를 일괄적으로 확정하는 것을 가능하게 한 구동 방법을 갖는 것이다.
우선, 개시하는 발명의 일 형태에 관한 반도체 메모리 장치의 회로 구성의 일례에 대해, 도 1을 참조하여 설명한다. 또한 도 1은, 해당 반도체 메모리 장치의 모든 요소를 도시하고 있는 것이 아니고, 도시 불가능한 기기, 및 복잡한 주변 회로 등은 생략하고 있다.
도 1에 도시한 반도체 메모리 장치(200)는, 복수의 판독 회로(201)와, 복수의 제어 회로(202)와, 전위 제어 회로(203)와, 복수의 비교 판정 회로(403)와, 비트선 선택 회로(204)와, 워드선 선택 회로(205)와, 복수의 트랜지스터(206)와, 복수의 워드선(WLO)과, 복수의 워드선(WL)과, 복수의 비트선(BLO)과, 복수의 비트선(BL)과, 복수의 메모리 셀(100)이 매트릭스 형상으로 배치된 메모리 셀 어레이(104)를 갖는다. 메모리 셀(100)은, 트랜지스터(101)와, 트랜지스터(102)와, 용량 소자(103)와, 플로팅 노드(105)를 갖는다.
트랜지스터(206)의 소스 단자 또는 드레인 단자의 한쪽이 되는 제1 단자는, 전위 제어 회로(203)와 전기적으로 접속되고, 트랜지스터(206)의 소스 단자 또는 드레인 단자의 다른 쪽이 되는 제2 단자는, 비트선 선택 회로(204)와 전기적으로 접속되고, 트랜지스터(206)의 게이트 단자는, 비교 판정 회로(403)의 출력 단자와 전기적으로 접속되어 있다. 제어 회로(202)의 한쪽의 단자 및 비트선(BL)은, 판독 회로(201)의 입력 단자와 전기적으로 접속되어 있다. 판독 회로(201)의 출력 단자와 비교 판정 회로(403)의 입력 단자는, 전기적으로 접속되어 있다. 비트선 선택 회로(204)는, 비트선(BLO) 및 비트선(BL)과 전기적으로 접속되고, 워드선 선택 회로(205)는, 워드선(WLO) 및 워드선(WL)과 전기적으로 접속되고, 제어 회로(202)의 다른 쪽의 단자는, 고 전압원 단자(207)와 전기적으로 접속되어 있다.
또한, 트랜지스터(101)의 소스 단자 또는 드레인 단자의 한쪽이 되는 제1 단자는, 비트선(BLO)과 전기적으로 접속되고, 트랜지스터(101)의 소스 단자 또는 드레인 단자의 다른 쪽이 되는 제2 단자는, 용량 소자(103)의 한쪽의 단자 및 트랜지스터(102)의 게이트 단자와 전기적으로 접속되고, 트랜지스터(101)의 게이트 단자는, 워드선(WLO)과 전기적으로 접속되어 있다. 트랜지스터(102)의 소스 단자 또는 드레인 단자의 한쪽이 되는 제1 단자는, 비트선(BL)과 전기적으로 접속되고, 트랜지스터(206)의 소스 단자 또는 드레인 단자의 다른 쪽이 되는 제2 단자는, 저 전압원 단자(208)와 전기적으로 접속되어 있다. 용량 소자(103)의 다른 쪽의 단자는, 워드선(WL)과 전기적으로 접속되어 있다.
트랜지스터(101)의 반도체층에는, 산화물 반도체 재료를 사용하는 것이 바람직하다. 산화물 반도체 재료로서는, 산화인듐, 산화주석, 산화아연, 2원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 사용할 수 있다.
또한, 여기에서, 예를 들어 In-Ga-Zn계 산화물이란, In과 Ga와 Zn을 갖는 산화물이라는 의미이며, In과 Ga와 Zn의 비율은 상관하지 않는다. 또한, In과 Ga와 Zn 이외의 금속 원소가 들어 있어도 좋다.
예를 들어, In:Ga:Zn=1:1:1(=1/3:1/3:1/3) 혹은 In:Ga:Zn=2:2:1(=2/5:2/5:1/5)의 원자비의 In-Ga-Zn계 산화물이나 그 조성의 근방의 산화물을 사용할 수 있다. 혹은, In:Sn:Zn=1:1:1(=1/3:1/3:1/3), In:Sn:Zn=2:1:3(=1/3:1/6:1/2) 혹은 In:Sn:Zn=2:1:5(=1/4:1/8:5/8)의 원자비의 In-Sn-Zn계 산화물이나 그 조성의 근방의 산화물을 사용하면 된다.
그러나, 이들에 한정되지 않고, 필요로 하는 반도체 특성(이동도, 임계값, 편차 등)에 따라 적절한 조성의 것을 사용하면 된다. 또한, 필요로 하는 반도체 특성을 얻기 위해, 캐리어 농도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 결합 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
산화물 반도체는 단결정이어도 좋고, 비단결정이어도 좋다. 후자의 경우, 아몰퍼스이어도 좋고, 다결정이어도 좋다. 또한, 아몰퍼스 중에 결정성을 갖는 부분을 포함하는 구조이어도 좋고, 비아몰퍼스이어도 좋다.
이어서, 개시하는 발명의 일 형태에 관한 반도체 메모리 장치의 구동 방법에 대해서, 일례로서, 2치의 경우의 반도체 메모리 장치의 구동 방법에 대하여 설명한다.
고 전압원 단자(207)에, 고 전원 전위 Vdd가 공급되고, 저 전압원 단자(208)에, 기준 전위 Vgnd가 공급되고, 판독 회로(201)의 입력 단자에, 참조 전위 Vref가 공급되어 있다. 또한 이 경우, 참조 전위 Vref는, 고 전원 전위 Vdd의 약 절반으로 되어, 고 전원 전위 Vdd>참조 전위 Vref>기준 전위 Vgnd의 관계를 만족하는 것으로 한다.
기입 동작의 일례에 대하여 설명한다. 우선, 모든 워드선(WL)의 전위 및 모든 비트선(BL)의 전위를 기준 전위 Vgnd로 한다. 모든 메모리 셀(100) 중의 트랜지스터(102)는, 도통하고 있지 않다.
계속해서, 기입을 행하는 행의 워드선(WLO)의 전위를, 전위 Vw로 하고, 기입을 행하지 않는 행의 워드선(WLO)의 전위를, 기준 전위 Vgnd로 한다. 기입을 행하는 행의 메모리 셀(100) 중의 트랜지스터(101)는 도통하고, 기입을 행하지 않는 행의 메모리 셀(100) 중의 트랜지스터(101)는 도통하고 있지 않다. 계속해서, 비트선(BLO)의 전위를 단계적으로 변화시킨다. 기입을 행하는 열의 비트선(BL)의 전위가 참조 전위와 동등해졌을 때, 기입을 행하는 열의 트랜지스터(206)는 오프한다. 이때, 기입을 행하는 열의 비트선(BLO)의 전위는 전위 Va로 되고, 기입을 행하는 열의 플로팅 노드(105)의 전위도 Va로 된다. 기입을 행하지 않는 열의 트랜지스터(206)는 오프한 상태이므로, 기입을 행하지 않는 열의 플로팅 노드(105)의 전위는 기준 전위 Vgnd이다. 이때, 기입을 행하는 열의 비트선(BLO)의 전위 Va와, 기입을 행하지 않는 열의 비트선(BLO)의 기준 전위 Vgnd를 일괄적으로 확정하고 있다. 전위 Va의 값은 각 메모리 셀의 특성에 따른 값으로 되어 있다.
또한, 전위 Va를 조정함으로써, 플로팅 노드(105)에 축적되는 전하량을 제어하는 것이 가능하다. 전위 Va와 기준 전위 Vgnd의 차가 크면, 임계값 윈도우 폭을 넓게 할 수 있고, 전위 Va와 기준 전위 Vgnd의 차가 작으면, 임계값 윈도우 폭을 좁게 할 수 있다. 또한, 임계값 윈도우 폭이란, 트랜지스터(102)가 원래 갖고 있던 특성에 따라 결정되는 임계값 전압과, 플로팅 노드(105)에 축적되는 전하량에 따라 결정되는 임계값 전압의 차이다. 또한, 트랜지스터(101)의 소스 단자 또는 드레인 단자의 한쪽이 되는 제1 단자에 공급하는 전위 Vramp를 단계적으로 변화(상승 또는 하강)시켜, 추이시키면서 전위 Va를 확정함으로써, 전위 Va를 보다 정밀하게 제어할 수 있다.
계속해서, 기입을 행하는 행의 워드선(WLO)의 전위를, 기준 전위 Vgnd로 한 후, 모든 비트선(BLO)의 전위를 기준 전위 Vgnd로 한다. 모든 메모리 셀(100) 중의 트랜지스터(101)는, 도통하고 있지 않다. 따라서, 플로팅 노드(105)에 축적된 전하는, 플로팅 노드(105)에 갇혀 유지된다.
또한, 트랜지스터(101)는, 산화물 반도체를 사용한 트랜지스터이기 때문에, 오프 전류가 지극히 작다. 따라서 플로팅 노드(105)에 축적된 전하는 장시간에 걸쳐 유지된다.
판독 동작의 일례에 대하여 설명한다. 우선, 모든 워드선(WL)의 전위를 전위 Vb로 한다. 모든 메모리 셀(100) 중의 트랜지스터(102)를, 확실하게 도통시키지 않기 위해서이다. 또한, 전위 Vb는, 플로팅 노드(105)에, 전하가 축적되어 있는 상태에 있어서도, 플로팅 노드(105)에, 전하가 축적되어 있지 않은 상태에 있어서도, 트랜지스터(102)가 도통하지 않는 전위로 설정한다. 따라서 전위 Vb는, 적어도 기준 전위 Vgnd보다 낮은 것이 바람직하다.
계속해서, 모든 비트선(BL)의 전위를 전위 Vc로 한다. 이때, 모든 비트선(BL)에 있어서 전위 Vc가 부유한 상태로 된다. 판독을 행하는 행의 워드선(WL)의 전위를, 기준 전위 Vgnd로 하고 판독을 행하지 않는 행의 워드선(WL)의 전위는, 전위 Vb를 유지시킨다.
비트선(BL)에 접속된 트랜지스터(102)가 도통할 때, 판독을 행하는 열의 비트선(BL)의 전위는, 전위 Vc로부터 기준 전위 Vgnd로 변화한다. 또한, 비트선(BL)에 접속된 트랜지스터(102)가 도통하지 않을 때, 판독을 행하는 열의 비트선(BL)의 전위는, 전위 Vc를 유지한다. 이때, 비트선(BL)의 전위를 일괄적으로 판정하고 있다. 해당 전위 변화에 따라, 기입된 데이터의 판정이 가능하게 된다. 예를 들어, 트랜지스터(102)가 도통하고 있는 상태를 「1」로서 판독하고, 또한 트랜지스터(102)가 도통하지 않고 있는 상태를 「0」으로서 판독하는 식의 판정이 가능하게 된다.
해당 반도체 메모리 장치의 구성에 의하면, 각 비트선(BLO)의 전위를 일괄적으로 확정하는 동시에, 각 비트선(BLO)의 전위를 일괄적으로 판정하는 것이 가능하다. 즉 동일 워드선 위의 각 메모리 셀의 전위를 일괄적으로 확정하는 동시에, 일괄적으로 판정하는 것이 가능하다.
해당 반도체 메모리 장치의 구성에 의하면, 전위 Vramp를 단계적으로 변화시키고, 기입된 데이터에 대한 판독 결과의 데이터의 정오(正誤)를 항상 비교 판정 회로(403)에 의해 감시하고, 정확하게 판독될 때까지, 전위 Vramp의 상승(또는 하강)을 반복하다가, 정확하게 판독되면, 전위 Vramp의 상승(또는 하강)을 정지한다. 즉, 기입 동작과 판독 동작을 동시에 행할 수 있기 때문에, 기입된 데이터대로, 판독되어야 할 특성으로 되어 있는지의 여부를 동시에 확인할 수 있다. 예를 들어, 「1」로서 판독되어야 할 데이터가, 「0」으로서 오인되어 버려도, 그 순간에 오인을 알아차릴 수 있다. 따라서 결과적으로, 반드시 기입된 데이터대로, 판독 결과의 데이터를 얻을 수 있다. 이와 같이, 기입 동작과 동시에 판독 동작을 행하는 것은, 동작 시간의 단축뿐만 아니라, 신뢰성을 향상시키는 것으로도 연결된다.
이어서, 전위 제어 회로(203)에 대하여 도 2를 참조하여 설명한다. 전위 제어 회로(203)는, 비교기(300)와, 트랜지스터(301)와, 복수의 저항 소자(302)와, 제어부(303)와, 단자(304)와, 단자(305)와, 고 전압원 단자(306)를 갖는다. 단자(304)를 전위 Vr, 단자(305)를 전위 Vramp, 고 전압원 단자(306)를 전위 Vdd로 한다.
전위 제어 회로(203)는, 전위 Vramp를 단계적으로 계속 변화(상승 또는 하강)시켜, 추이시키면서 공급하는 기능 및 전위 Vramp의 공급을 정지하는 기능을 갖는다. 전위 Vramp를 단계적으로 추이시키기 위해, 직렬 접속한 저항 소자(302)를 이용하여, 저항 분할을 행하고 있다. 저항의 단계적 변화에 수반하여, 전위 Vramp의 단계적인 변화도 가능하게 된다. 또한, 전위 제어 회로(203)는, 상술한 기능과 마찬가지의 기능을 만족하고 있으면, 회로 구성은 특별히 한정되지 않는다. 전위 제어 회로는 경사 전압 생성 회로라고도 한다.
이어서, 판독 회로(201) 및 비교 판정 회로(403)에 대하여 도 3 내지 도 4를 참조하여 설명한다. 도 3의 (a)는, 판독 회로(201) 전체, 도 3의 (b)는, 비교 판정 회로(403)를 나타내고, 도 4는, 판독 회로(201)를 구성하는 비교 회로(401) 및 논리 변환 회로(402)의 상세를 나타내고 있다.
판독 회로(201)는, 입력 단자(410)와, 출력 단자(475)와, 비교 회로(401)와, 논리 변환 회로(402)를 갖는다. 또한, 논리 변환 회로(402)는, 4치 이상의 다치의 반도체 메모리 장치에 있어서, 필요해진다. 본 실시 형태에서는, 2치의 반도체 메모리 장치의 경우에 대해 기재되어 있기 때문에, 논리 변환 회로(402)를 필요로 하지 않는다.
비교 회로(401)는, 입력 단자(410)와, 비교기(460)와, 출력 단자(450)를 갖는다. 또한, 이 비교기(460)의 수가, 1개의 메모리 셀에 기억시키는 값의 수로 되므로, 예를 들어 2치의 반도체 메모리 장치인 경우, 비교기는 1개, 4치의 반도체 메모리 장치인 경우, 비교기는 3개, 다치의 반도체 메모리 장치인 경우, 비교기는 (2n-1)개로 된다. 이것은, 1개의 메모리 셀의 임계값을, (2n-1) 단계 이상으로 설정해야 하기 때문이다. 본 실시 형태에서는, 2치의 경우에 대해 기재되어 있기 때문에, 비교기의 수는 1개이면 된다.
논리 변환 회로(402)는, AND 게이트(471)와, AND 게이트(472)와, 인버터(473)와, 인버터(474)와, 입력 단자(470)와, 출력 단자(475)를 갖는다.
비교 판정 회로(403)는, EXOR 게이트(477)와, EXOR 게이트(478)와, OR 게이트(479)와, 입력 단자(476)와, 출력 단자(420)를 갖는다.
비교 회로(401)는, 비트선(BL)의 전위와, 참조 전위 Vref를 비교하여, 얻어진 결과를 논리 변환 회로(402)에, 데이터(430)로서 출력 단자(450)로부터 출력한다. 논리 변환 회로(402)는, 비교 회로(401)로부터 얻어진 데이터(430)를 「0」 및 「1」만으로 모든 데이터(430)의 판정을 할 수 있는 상태로 변환하여, 데이터(431)로서 출력 단자(475)로부터 출력한다.
비교 판정 회로(403)는, 래치 데이터(440)를 이용하여, 판독 회로(201)로부터 얻어진 데이터(431)의 정오를 판정한다. 기입된 데이터에 대한 판독 결과의 데이터가 정(正)이면, 트랜지스터(206)를 비도통시키는 데이터(500)를 출력 단자(420)로부터 출력한다. 기입된 데이터에 대한 판독 결과의 데이터가 오(誤)이면, 트랜지스터(206)를 도통시키는 데이터(500)를 출력 단자(420)로부터 출력한다. 항상 데이터(431)의 정오를 감시하여, 정확하게 판독될 때까지, 비트선(BL)에 전위를 계속 공급시키다가, 정확하게 판독되면, 전위의 공급을 정지시키는 데이터를 출력한다. 이 비교 판정 회로(403)의 기능에 의해, 기입 동작과 판독 동작의 동시 동작이 가능하게 된다.
제어 회로(202)는, 항상 해당 NOR형 반도체 메모리 장치의 상태를 검출하여, 상태 검출 데이터(501)를 이용함으로써, 해당 NOR형 반도체 메모리 장치에 원하는 상태를 부여하는 역할을 한다. 제어 회로(202)에 포함되는 알고리즘에 의해, 전체의 상태를 정의하고, 상태를 검출하여, 상태를 제어하고 있다. 예를 들어, 판독 동작을 행하고 있을 때나 기입 동작을 행하고 있을 때는 전압을 비트선(BL)에 공급할 수 있는 상태로 하고, 휴지 상태일 때는 전압을 비트선(BL)에 공급하지 않는 상태로 한다.
또한, 비교 회로(401), 논리 변환 회로(402), 비교 판정 회로(403), 제어 회로(202)는, 상술한 기능과 마찬가지의 기능을 만족하고 있으면, 회로 구성은 특별히 한정되지 않는다.
또한, 해당 반도체 메모리 장치(200)는, 스위칭 특성을 갖는 트랜지스터(206)를 갖는다. 해당 반도체 메모리 장치(200)가 갖는 각 트랜지스터(206)의 소스 단자 또는 드레인 단자의 다른 쪽이 되는 제2 단자는, 각 비트선(BLO)과 전기적으로 접속되어 있는 한편, 각 트랜지스터(206)의 소스 단자 또는 드레인 단자의 한쪽이 되는 제1 단자는 1개의 전위 제어 회로(203)와 접속하고 있다.
기입된 데이터에 대한 판독 결과의 데이터가 오이면, 전위 Vramp가 원하는 전위에 달하지 않는다고 비교 판정 회로(403)에 의해 판정되어, 출력 단자(420)로부터 출력되는 데이터(500)는 트랜지스터(206)를 계속 도통시킨다. 또한, 기입된 데이터에 대한 판독 결과의 데이터가 정이면, 전위 Vramp가 원하는 전위에 달했다고 비교 판정 회로(403)에 의해 판정되어, 출력 단자(420)로부터 출력되는 데이터(500)는 트랜지스터(206)를 비도통시킨다. 또한, 전위 제어 회로(203)는, 동일 워드선 위의 전체 메모리 셀의 비트선(BLO)의 전위가 원하는 전위에 달하는 순간까지, 각 트랜지스터(206)의 소스 단자 또는 드레인 단자의 한쪽이 되는 제1 단자에 단계적으로 변화하는 전위를 계속하여 공급한다. 또한, 전위 제어 회로(203)는, 동일 워드선 위의 전체 메모리 셀의 비트선(BLO)의 전위가 원하는 전위에 달하여, 모든 트랜지스터(206)가 비도통한 순간에, 각 트랜지스터(206)의 소스 단자 또는 드레인 단자의 한쪽이 되는 제1 단자에 대한 전위의 공급을 정지한다. 이때, 각 트랜지스터(206)의 소스 단자 또는 드레인 단자의 한쪽이 되는 제1 단자는, 1개의 전위 제어 회로(203)와 접속하고 있기 때문에, 동시에 전위의 공급 및 정지가 가능하다. 이것으로부터, 각 트랜지스터(206)의 소스 단자 또는 드레인 단자의 다른 쪽이 되는 제2 단자는 원하는 전위를 유지한다.
즉, 각 트랜지스터(206)의 소스 단자 또는 드레인 단자의 한쪽이 되는 제1 단자에, 동시에 전위의 공급이나 정지가 가능하고, 또한 각 비트선(BLO)의 전위는, 각 비트선(BLO)이 갖는 트랜지스터(206)의 도통, 비도통만으로 결정할 수 있다. 따라서, 동일 워드선 위의 각 메모리 셀의 전위를 일괄적으로 확정할 수 있다. 또한, 기입 동작과 동시에 판독 동작을 행할 수도 있으므로, 동일 워드선 위의 각 메모리 셀의 전위를 일괄적으로 판정할 수도 있다.
또한 확정 전위를 유지하는 시간이나 대폭 감소할 수 있다. 해당 반도체 메모리 장치(200)에서는, 확정 전위의 유지 시간은, 최대로 잡아도, 전위 Vramp가 가장 낮은(높은) 전위로부터 가장 높은(낮은) 전위로 추이한 시간이다. 동일 워드선 위의 모든 메모리 셀의 전위가 확정되는 시간까지, 확정 전위를 유지해야 하는 종래의 유지 시간과 비교하면, 그 차이는 현저하다.
또한, 트랜지스터(206)는 산화물 반도체를 사용한 트랜지스터를 사용하면, 오프 전류가 지극히 작아, 양호한 스위칭 특성이 얻어진다. 또한 지극히 높은 유지 특성을 갖기 때문에, 트랜지스터(206)의 소스 단자 또는 드레인 단자의 다른 쪽이 되는 제2 단자에 유지되는 전위는 지극히 신뢰성이 높다.
해당 반도체 메모리 장치를 채용함으로써, 동일 워드선 위의 각 메모리 셀의 전위를 일괄적으로 확정할 수 있다. 또한, 기입 동작과 동시에 판독 동작을 행할 수도 있으므로, 동일 워드선 위의 각 메모리 셀의 전위를 일괄적으로 판정할 수도 있다. 또한, 전위를 단계적으로 계속 변화(상승 또는 하강)시켜, 추이시키면서 원하는 전위를 확정하는 것, 또한 기입된 데이터에 대한 판독 결과의 데이터의 정오를 항상 감시하는 것이 가능하기 때문에, 고정밀도의 기입 동작과 고정밀도의 판독 동작을 실현할 수 있다. 또한 전위가 정밀한 제어에 의해, 해당 반도체 메모리 장치에 있어서 가장 동작 효율이 좋은 전위의 공급이나 정지가 가능하기 때문에, 소비 전력을 저감시켜, 신뢰성을 향상시킬 수 있다.
이어서, 도 5 내지 도 6을 사용하여, 임계값 윈도우 폭과, 임계값 전압의 편차에 대하여 설명한다. 도 5 내지 도 6에 있어서, 종축은 전류값, 횡축은 전압값을 나타내고 있다. 일반적으로 반도체 메모리 장치는 방대한 수의 트랜지스터(102)를 갖는다. 각 트랜지스터(102)는, 각각 임계값 전압이 상이하여, 임계값 전압의 편차가 존재한다. 따라서, 임계값 전압의 편차를 고려하여, 각 트랜지스터(102)의 도통, 비도통이 전환되는 게이트 단자의 한계 부근의 동작 효율이 좋은 전위의 공급이나 정지를, 반도체 메모리 장치에 행하는 것이 필요하다. 도 5의 (a)는, 모든 트랜지스터(102)의 임계값 전압의 편차가 전혀 존재하지 않는 이상적인 상태를 도시한 모식도이다. 이러한 상태이면, 트랜지스터의 도통, 비도통이 전환되는 전위를 확정하는 것은 용이하다.
그러나, 실제로는, 도 5의 (b), 도 5의 (c)와 같이, 임계값 전압의 편차가 존재하기 때문에, 트랜지스터의 도통, 비도통이 전환되는 전위를 확정하는 것은, 어렵다. 또한, 도 5의 (b)는, 2치 메모리 장치에 있어서의 데이터 판정을 폭(600)으로 행한 경우, 도 5의 (c)는, 2치 메모리 장치에 있어서의 데이터 판정을 폭(601)으로 행한 경우를 나타낸다.
도 5의 (b)에 도시하는 A 및 A'의 전위에 의해, 기입된 데이터에 대한 판독 결과의 데이터의 정오 판정을 행한 경우, 확실하게 정확한 데이터가 얻어진다. 그러나, 도 5의 (c)에 도시하는 B 및 B'의 전위에 의해, 기입된 데이터에 대한 판독 결과의 데이터의 정오 판정을 행한 경우에도 확실하게 정확한 데이터가 얻어진다.
폭(600)은, 폭(601)보다 넓다. 즉, A 및 A'의 전위에 의해, 기입된 데이터에 대한 판독 결과의 데이터의 정오 판정을 행하는 경우, B 및 B'의 전위에 의해, 기입된 데이터에 대한 판독 결과의 데이터의 정오 판정을 행하는 경우보다 큰 전위를 반도체 메모리 장치에 부여하게 된다.
각 트랜지스터(102)의 도통, 비도통이 전환되는 게이트 단자의 한계의 전위(B 및 B'의 전위)에 의해, 정오 판정을 행하는 것이 바람직하다. 해당 전위는, 신뢰성을 저하시키지 않고, 소비 전력을 저감시킬 수 있는, 반도체 메모리 장치에 있어서, 가장 동작 효율이 좋은 전위이다.
이어서, 임계값 윈도우 폭에 대하여 도 6의 (a) 내지 (c)를 사용하여 설명한다. 또한, 도 6의 (b)는, 4치 메모리 장치에 있어서의, 데이터 판정을 도 5의 (b)에 도시하는 폭(600)으로 행한 경우, 도 6의 (c)는, 4치 메모리 장치에 있어서의, 데이터 판정을 도 5의 (c)에 도시하는 폭(601)으로 행한 경우이다.
도 6의 (a)에 도시한 바와 같이 임계값 윈도우 폭이란, 트랜지스터가 원래 갖고 있던 특성에 따라 결정되는 임계값 전압 C'와, 전하 축적부(플로팅 노드(105))에 축적되는 전하량에 의해 결정되는 임계값 전압 C의 차(603)이다. 또한, 플로팅 노드(105)에 축적되는 전하량은, 비트선(BL)의 전위에 의해 제어하는 것이 가능하다. 임계값 윈도우 폭은, 어느 정도의 폭을 취할 필요가 있다. 특히 임계값의 편차가 많은 반도체 메모리 장치에 있어서, 임계값 윈도우 폭이 지나치게 좁으면, 편차 부분이 겹쳐 버려, 데이터 판정이 정확하게 행해지지 않는다. 확실하게 정확한 데이터 판정이 행해지는 전위에 있어서의 임계값 윈도우 폭은, 도 6의 (b)에 도시한 폭(606)이며, 확실하게 정확한 데이터 판정이 행해지는 게이트 단자의 한계 부근의 전위에 있어서의 임계값 윈도우 폭은, 도 6의 (c)에 도시하는 폭(607)이다.
도 6의 (b)에 도시한 바와 같이 데이터 판정을 도 5의 (b)에 도시하는 폭(600)으로 행한 경우, 전체의 임계값 윈도우 폭은 폭(604)으로 된다. 도 6의 (c)에 도시한 바와 같이 데이터 판정을 도 5의 (c)에 도시하는 폭(601)으로 행한 경우, 전체의 임계값 윈도우 폭은 폭(605)으로 된다. 폭(604)은, 폭(605)보다 넓다. 즉, 도 6의 (b)는, 도 6의 (c)보다 데이터 판정 시, 보다 큰 전위를, 반도체 메모리 장치에 부여하게 된다. 즉, 임계값을 다단계로 설정하는 다치 반도체 메모리 장치의 경우, 각 트랜지스터(102)의 도통, 비도통이 전환되는 게이트 단자의 한계의 전위에 의해, 정오 판정을 행하는 것이 보다 중요해진다.
해당 발명의 반도체 메모리 장치에 있어서는, 반도체 메모리 장치에 탑재된 모든 트랜지스터(102)의 특성의 임계값 전압의 편차를 고려한, 각 트랜지스터(102)의 도통, 비도통이 전환되는 게이트 단자의 한계의 전위에 의한 데이터 판정이 가능하다. 따라서 반도체 메모리 장치에 불필요한 전위를 부여하지 않고, 고정밀도의 기입 동작과 고정밀도의 판독 동작을 행할 수 있다. 이것으로부터 소비 전력을 저감시켜, 신뢰성을 향상시킨 반도체 메모리 장치가 실현된다.
또한, 임계값을 다단계로 설정하는 다치 반도체 메모리 장치에 이르러서도, 각 임계값의 편차를 정확하게 인식할 수 있다. 즉 다단계의 임계값에 대하여, 임계값 윈도우 폭을 최소한으로 억제하면서, 원하는 전위에 의한 정확한 판정을 행하는 것이 가능하게 된다. 따라서, 복잡한 제어 회로가 필요없기 때문에 반도체 메모리 장치의 고 집적화를 실현할 수 있다.
따라서, 동일 워드선 위의 각 메모리 셀의 전위를 일괄적으로 확정함으로써, 동일 워드선 위의 전체 메모리 셀에 원하는 전하가 유지될 때까지의 시간을 단축시키는 것을 가능하게 한 반도체 메모리 장치를 얻을 수 있다. 또한, 집적도를 향상시켜, 고정밀도의 기입 동작과 고정밀도의 판독 동작을 실현함으로써, 소비 전력을 저감시켜, 신뢰성을 향상시킨 반도체 메모리 장치를 얻을 수 있다. 또한, 산화물 반도체를 사용한 트랜지스터를 구비한, 새로운 특징을 갖는 반도체 메모리 장치를 얻을 수 있다.
100: 메모리 셀
101, 102: 트랜지스터
103: 용량 소자
104: 메모리 셀 어레이
105: 플로팅 노드
200: 반도체 메모리 장치
201: 회로
202: 제어 회로
203: 전위 제어 회로
204: 비트선 선택 회로
205: 워드선 선택 회로
206: 트랜지스터
207: 고 전압원 단자
208: 저 전압원 단자
300: 비교기
301: 트랜지스터
302: 저항 소자
303: 제어부
306: 고 전압원 단자
401: 비교 회로
402: 논리 변환 회로
403: 비교 판정 회로
410: 입력 단자
420: 출력 단자
430, 431: 데이터
440: 래치 데이터
450: 출력 단자
460: 비교기
470: 입력 단자
471, 472: AND 게이트
473, 474: 인버터
475: 출력 단자
476: 입력 단자
477, 478: EXOR 게이트
479: OR 게이트
500: 데이터
501: 상태 검출 데이터
600, 601, 604, 605, 607: 폭
603: 차

Claims (15)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 반도체 장치로서,
    각각이 제1 트랜지스터, 제2 트랜지스터 및 용량 소자를 포함하는 복수의 메모리 셀;
    비트선 선택 회로;
    워드선 선택 회로;
    상기 제1 트랜지스터의 소스와 드레인 중 한쪽에 전기적으로 접속된 제1 비트선;
    상기 제2 트랜지스터의 소스와 드레인 중 한쪽에 전기적으로 접속된 제2 비트선;
    상기 용량 소자의 제1 단자, 상기 제1 트랜지스터의 상기 소스와 상기 드레인 중 다른 쪽 및 상기 제2 트랜지스터의 게이트가 서로 접속된 노드;
    상기 제1 트랜지스터의 게이트에 전기적으로 접속된 제1 워드선;
    상기 용량 소자의 제2 단자에 전기적으로 접속된 제2 워드선;
    복수의 제3 트랜지스터;
    상기 복수의 제3 트랜지스터의 각각의 소스와 드레인 중 한쪽에 단계적으로 변하는 출력 전압을 공급하고, 상기 복수의 제3 트랜지스터의 각각의 상기 소스와 상기 드레인 중 다른 쪽의 각각에서 기입 전압이 확정되면 상기 출력 전압의 공급을 중단하는 전위 제어 회로;
    참조 전압을 상기 제2 비트선의 전압과 비교하여 판독 신호를 출력하는 판독 회로; 및
    상기 기입 전압이 정확하게 판독될 때까지 상기 복수의 제3 트랜지스터의 각각의 게이트에 상기 복수의 제3 트랜지스터를 도통시키는 전압을 공급하고, 상기 기입 전압이 정확하게 판독된 후, 상기 복수의 제3 트랜지스터의 각각의 상기 게이트에 상기 복수의 제3 트랜지스터를 비도통시키는 전압을 공급하는 비교 판정 회로를 포함하는, 반도체 장치.
  6. 제5항에 있어서,
    상기 제1 트랜지스터는 산화물 반도체 재료를 포함하는 반도체층을 포함하는, 반도체 장치.
  7. 제6항에 있어서,
    상기 산화물 반도체 재료는 In, Ga 및 Zn을 포함하는, 반도체 장치.
  8. 제5항에 있어서,
    상기 복수의 제3 트랜지스터의 각각은 산화물 반도체 재료를 포함하는 반도체층을 포함하는, 반도체 장치.
  9. 제8항에 있어서,
    상기 산화물 반도체 재료는 In, Ga 및 Zn을 포함하는, 반도체 장치.
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
KR1020110135297A 2010-12-17 2011-12-15 반도체 장치 KR101883503B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2010281631 2010-12-17
JPJP-P-2010-281631 2010-12-17

Publications (2)

Publication Number Publication Date
KR20120068717A KR20120068717A (ko) 2012-06-27
KR101883503B1 true KR101883503B1 (ko) 2018-07-30

Family

ID=46233200

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110135297A KR101883503B1 (ko) 2010-12-17 2011-12-15 반도체 장치

Country Status (4)

Country Link
US (1) US8686415B2 (ko)
JP (1) JP5839976B2 (ko)
KR (1) KR101883503B1 (ko)
TW (1) TWI525622B (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5702689B2 (ja) * 2010-08-31 2015-04-15 株式会社半導体エネルギー研究所 半導体装置の駆動方法、及び半導体装置
JP6405097B2 (ja) 2013-02-28 2018-10-17 株式会社半導体エネルギー研究所 半導体装置
WO2014142043A1 (en) 2013-03-14 2014-09-18 Semiconductor Energy Laboratory Co., Ltd. Method for driving semiconductor device and semiconductor device
KR20150128823A (ko) 2013-03-14 2015-11-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 구동 방법 및 반도체 장치
US9349418B2 (en) 2013-12-27 2016-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving the same
US9716100B2 (en) 2014-03-14 2017-07-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for driving semiconductor device, and electronic device
US9887212B2 (en) 2014-03-14 2018-02-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
JP6538426B2 (ja) 2014-05-30 2019-07-03 株式会社半導体エネルギー研究所 半導体装置及び電子機器
JP6667267B2 (ja) 2014-12-08 2020-03-18 株式会社半導体エネルギー研究所 半導体装置
JP6689062B2 (ja) 2014-12-10 2020-04-28 株式会社半導体エネルギー研究所 半導体装置
WO2016092416A1 (en) * 2014-12-11 2016-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, memory device, and electronic device
KR20160117222A (ko) 2015-03-30 2016-10-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 검사 방법
US9589611B2 (en) 2015-04-01 2017-03-07 Semiconductor Energy Laboratory Co., Ltd. Memory device, semiconductor device, and electronic device
JP6963463B2 (ja) 2016-11-10 2021-11-10 株式会社半導体エネルギー研究所 半導体装置、電子部品、及び電子機器

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002368226A (ja) * 2001-06-11 2002-12-20 Sharp Corp 半導体装置、半導体記憶装置及びその製造方法、並びに携帯情報機器

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3171836D1 (en) 1980-12-08 1985-09-19 Toshiba Kk Semiconductor memory device
JPS6034199B2 (ja) 1980-12-20 1985-08-07 株式会社東芝 半導体記憶装置
JPH03116494A (ja) * 1989-09-28 1991-05-17 Nec Corp 半導体記憶回路装置
TW353535U (en) * 1990-11-19 1999-02-21 Hitachi Ltd Memory circuit improved in electrical characteristics
US5357462A (en) * 1991-09-24 1994-10-18 Kabushiki Kaisha Toshiba Electrically erasable and programmable non-volatile semiconductor memory with automatic write-verify controller
US5361227A (en) * 1991-12-19 1994-11-01 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and memory system using the same
JP2905647B2 (ja) * 1992-04-30 1999-06-14 三菱電機株式会社 スタティックランダムアクセスメモリ装置
JP3020345B2 (ja) * 1992-05-19 2000-03-15 株式会社 沖マイクロデザイン 半導体記憶回路
JP3590115B2 (ja) * 1994-12-20 2004-11-17 株式会社日立製作所 半導体メモリ
JP3169788B2 (ja) * 1995-02-17 2001-05-28 日本電気株式会社 半導体記憶装置
JP3192344B2 (ja) * 1995-03-15 2001-07-23 株式会社東芝 半導体記憶装置
JP4103968B2 (ja) 1996-09-18 2008-06-18 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
JPH10312684A (ja) * 1997-05-13 1998-11-24 Fujitsu Ltd 半導体集積回路
JP2923643B2 (ja) 1998-02-27 1999-07-26 株式会社日立製作所 多値メモリの記録方法および半導体記憶装置
EP1028433B1 (en) * 1999-02-10 2004-04-28 SGS-THOMSON MICROELECTRONICS s.r.l. Nonvolatile memory and reading method therefor
JP2001160295A (ja) * 1999-12-01 2001-06-12 Toshiba Corp 半導体集積回路
US6717851B2 (en) * 2000-10-31 2004-04-06 Sandisk Corporation Method of reducing disturbs in non-volatile memory
US7339187B2 (en) * 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
US6804142B2 (en) 2002-11-12 2004-10-12 Micron Technology, Inc. 6F2 3-transistor DRAM gain cell
JP4249992B2 (ja) * 2002-12-04 2009-04-08 シャープ株式会社 半導体記憶装置及びメモリセルの書き込み並びに消去方法
CN102354658B (zh) * 2004-03-12 2015-04-01 独立行政法人科学技术振兴机构 薄膜晶体管的制造方法
US20060102910A1 (en) 2004-10-29 2006-05-18 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing light emitting device
KR100673901B1 (ko) * 2005-01-28 2007-01-25 주식회사 하이닉스반도체 저전압용 반도체 메모리 장치
KR100623618B1 (ko) * 2005-03-31 2006-09-14 주식회사 하이닉스반도체 저전압용 반도체 메모리 장치
JP4295253B2 (ja) * 2005-07-06 2009-07-15 富士通マイクロエレクトロニクス株式会社 強誘電体記憶装置
WO2007015358A1 (ja) * 2005-08-02 2007-02-08 Nec Corporation 磁気ランダムアクセスメモリ及びその動作方法
JPWO2009075281A1 (ja) * 2007-12-13 2011-04-28 出光興産株式会社 酸化物半導体を用いた電界効果型トランジスタ及びその製造方法
JP5781720B2 (ja) 2008-12-15 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
JP4908562B2 (ja) * 2009-09-07 2012-04-04 株式会社東芝 強誘電体メモリ装置
WO2011052396A1 (en) 2009-10-29 2011-05-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101700154B1 (ko) 2009-11-20 2017-01-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 래치 회로와 회로
WO2011065183A1 (en) 2009-11-24 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including memory cell
KR101911382B1 (ko) 2009-11-27 2018-10-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP5407949B2 (ja) * 2010-03-11 2014-02-05 ソニー株式会社 不揮発性記憶装置及びデータ書き込み方法
US8588000B2 (en) * 2010-05-20 2013-11-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device having a reading transistor with a back-gate electrode
WO2011162104A1 (en) 2010-06-25 2011-12-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving the same
JP5702689B2 (ja) * 2010-08-31 2015-04-15 株式会社半導体エネルギー研究所 半導体装置の駆動方法、及び半導体装置
US8520426B2 (en) * 2010-09-08 2013-08-27 Semiconductor Energy Laboratory Co., Ltd. Method for driving semiconductor device
JP2012079399A (ja) * 2010-09-10 2012-04-19 Semiconductor Energy Lab Co Ltd 半導体装置
KR101666551B1 (ko) * 2010-09-10 2016-10-25 삼성전자주식회사 전압 발생기, 그것을 포함하는 불휘발성 메모리 장치 및 그것의 전압 발생 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002368226A (ja) * 2001-06-11 2002-12-20 Sharp Corp 半導体装置、半導体記憶装置及びその製造方法、並びに携帯情報機器

Also Published As

Publication number Publication date
KR20120068717A (ko) 2012-06-27
JP5839976B2 (ja) 2016-01-06
TWI525622B (zh) 2016-03-11
TW201246215A (en) 2012-11-16
JP2012142066A (ja) 2012-07-26
US8686415B2 (en) 2014-04-01
US20120153276A1 (en) 2012-06-21

Similar Documents

Publication Publication Date Title
KR101883503B1 (ko) 반도체 장치
US12068040B2 (en) Nonvolatile semiconductor memory device including a memory cell array and a control circuit applying a reading voltage
US9245599B1 (en) Timed multiplex sensing
US9087597B2 (en) Semiconductor storage
US20080273394A1 (en) Symmetric differential current sense amplifier
US10170162B2 (en) Sense amplifier calibration
US10319420B2 (en) Sense amplifier with non-ideality cancellation
US20220392508A1 (en) Memory device based on ferroelectric capacitor
US20140241057A1 (en) Nonvolatile semiconductor memory device
US20100301830A1 (en) Semiconductor device including voltage generator
US8493768B2 (en) Memory cell and memory device using the same
US7630239B2 (en) Semiconductor device
CN111429961B (zh) 补偿非易失存储元件编程时电荷流失与源极线偏置的方法
US20140241058A1 (en) Nonvolatile semiconductor memory device and method of controlling same
US20240071487A1 (en) Drift compensation for codewords in memory
CN117079685A (zh) 写操作电路和存储器
JP2011118982A (ja) フラッシュメモリ

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant