JP3192344B2 - 半導体記憶装置 - Google Patents
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Description
揮発性半導体記憶装置(EEPROM)に係り、特に電
源電圧よりも高い電圧を発生するための回路構成の改良
をはかったEEPROMに関する。
可能なNANDセル型EEPROMが知られている。こ
れは、複数のメモリセルをそれらのソース,ドレインを
隣接するもの同士で共用する形で直列接続し、これを一
単位としてビット線に接続するものである。メモリセル
は通常、浮遊ゲート(電荷蓄積層)と制御ゲートが積層
されたFET−MOS構造を有する。
板に形成されたp型ウェル内に集積形成される。NAN
Dセルのドレイン側は選択ゲートを介してビット線に接
続され、ソース側はやはり選択ゲートを介してソース線
(基準電位配線)に接続される。また、メモリセルの制
御ゲートは、行方向に連続的に配設されてワード線とな
る。
は、次の通りである。データ書込みの動作は、ビット線
から最も離れた位置のメモリセルから順に行う。選択さ
れたメモリセルの制御ゲートには高電圧Vpp(=20V
程度)を印加し、それよりビット線側にあるメモリセル
の制御ゲート及び選択ゲートには中間電位VmWL (=1
0V程度)を印加し、ビット線にはデータに応じて0V
又は中間電位VmBL (=8V程度)を与える。
は選択メモリセルのドレインまで伝達されて、ドレイン
から浮遊ゲートに電子注入が生じる。これにより、選択
されたメモリセルのしきい値は正方向にシフトする。こ
の状態を例えば“1”とする。ビット線に中間電位VmB
L が与えられたときは電子注入が起こらず、従ってしき
い値は変化せず、負に止まる。この状態は“0”であ
る。
リセルに接続された制御ゲートを0Vとし、ビット線及
びソース線を浮遊状態として、データ消去を行わないメ
モリセルの制御ゲート、全ての選択ゲート、p型ウェル
及びn型基板に高電圧Vppを印加する。これにより、消
去を行うメモリセルで浮遊ゲートの電子がp型ウェルに
放出され、しきい値は負方向にシフトする。
ルの制御ゲートを0Vとし、それ以外のメモリセルの制
御ゲート及び選択ゲートを電源電位Vcc(=5V)とし
て、選択メモリセルで電流が流れるか否かを検出するこ
とにより行われる。
NDセル型EEPROMでは、チップ内部で発生するV
cc電位より高い電位としては、書込み動作中には中間電
圧VmWL ,VmBL と書込み用高電圧Vppが存在し、消去
動作中には消去用高電圧Vppが存在する。従って、チッ
プ内には、図21に示すように、書込み・消去用の高電
圧発生回路と、書込み用の中間電位発生回路が存在す
る。
位昇圧回路31と20Vリミッタ41からなり、中間電
位(VmBL)発生回路はVmBL 電位昇圧回路32と8Vリ
ミッタ42からなり、中間電位(VmWL)発生回路はVmW
L 電位昇圧回路33と10Vリミッタ43からなる。そ
して、消去動作中の消去用高電圧の発生・供給は書込み
・消去用の高電圧発生回路のみで行っており、消去動作
中には中間電位発生回路は非動作状態にしている。
のような問題があった。即ち、消去動作を高速化するた
めに、消去用高電圧の充電所要時間を短縮しようとする
場合には、書き込み・消去用高電圧発生回路の電流供給
能力を高めるより他に方法がない。このため、書き込み
・消去用高電圧発生回路のパターン面積の大幅な増加が
必要であり、チップサイズの大幅な増加を招くという問
題があった。
用高電圧が充電されたノードの放電動作を行う回路とし
て、図22の構成のものを用いていた。図22の構成の
回路では、各被放電ノードが20Vから低下する際に、
Cell-Source ノードが Cell-p-wellノードより低い電圧
になる可能性があり、この場合にはメモリセルアレイ中
の Cell-Sourceノードであるn+ 拡散層と Cell-p-well
の間でpn接合順方向電流が流れることになり、寄生バ
イポーラ・サイリスタに電流が流れてラッチアップを招
く危険があった。
ANDセル型EEPROMでは、消去動作を高速化する
ために書き込み・消去用高電圧発生回路の電流供給能力
を高めると、該回路のパターン面積が大幅に増加し、チ
ップサイズの大幅な増加を招くという問題があった。ま
た、消去動作時に消去用高電圧が印加されたノードを放
電する際にラッチアップを招く危険がある、という問題
があった。
ので、その目的とするところは、チップサイズを殆ど増
加させることなく、消去用高電圧の充電所要時間の短
い、つまり高速かつ信頼性の高い消去動作を実現するこ
とを可能とした半導体記憶装置を提供することにある。
消去用高電圧が印加されたノードを放電する際にラッチ
アップを招く危険がない半導体記憶装置を提供すること
にある。
に本発明は、次のような構成を採用している。即ち、本
発明(請求項1)は、半導体基板にメモリセルが配列形
成されたメモリセルアレイと、メモリセルに対し電源電
圧より高くかつ相互に異なる電圧を印加するための複数
の電圧発生回路とを備えた半導体記憶装置において、電
圧発生回路の各出力ノードを接続するためのスイッチ回
路を設けたことを特徴とする。
回路と電圧リミッタからなり、スイッチ回路により各ノ
ードが接続される時には1つの電圧リミッタを除いて残
りの電圧リミッタの動作を停止すること。
にメモリセルが配列形成されたメモリセルアレイと、メ
モリセルに対し電源電圧より高い第1電圧V1 を印加す
るための第1の電圧発生回路と、メモリセルに対し電源
電圧より高い第2電圧V2 (<V1 )を印加するための
第2の電圧発生回路と、メモリセルに対し電源電圧より
高い第3電圧V3 (<V1 )を印加するための第3の電
圧発生回路とを備えた半導体記憶装置において、第2の
電圧発生回路と第3の電圧発生回路を直列に接続すると
共に、該直列回路の出力ノードを第1の電圧発生回路の
出力ノードに接続するための切り替え回路を設けたこと
を特徴とする。
昇圧回路と第1の電圧リミッタからなり、第2の電圧発
生回路は第2の昇圧回路と第2の電圧リミッタからな
り、第3の電圧発生回路は第3の昇圧回路と第3の電圧
リミッタからなり、切り替え回路により第2及び第3の
電圧発生回路が直列接続されるときには第2及び第3の
電圧リミッタの少なくとも一方の動作を停止すること。
上に電荷蓄積層と制御ゲートが積層形成され、電荷蓄積
層と基板の間の電荷の授受により電気的書替えが行われ
るメモリセルが配列形成されたメモリセルアレイと、メ
モリセル若しくは該メモリセルを複数個接続してなるメ
モリセルユニットの一端と直接又は選択トランジスタを
介して接続されたビット線と、メモリセル若しくはメモ
リセルユニットの他端と直接又は選択トランジスタを介
して接続されたソース線と、メモリセルが形成されたウ
ェル又は基板とソース線を接続する第1のトランジスタ
と、ウェル又は基板と放電ノードとを接続する第2のト
ランジスタとを具備してなる半導体記憶装置であって、
ウェル又は基板とソース線が共に電源電圧より高い電圧
から放電される動作時に、ソース線は第1,第2のトラ
ンジスタ、放電ノードという経路を介して放電されるこ
とを特徴とする。
路や切り替え回路による接続によって、複数の電圧発生
回路を独立に駆動したり、相互接続して駆動したりする
ことができる。従って、あるモードにおいては使用され
ない電圧発生回路を該モードにおいて使用される電圧発
生回路と接続することにより、本来の電圧発生回路以上
の能力を持たせることができ、回路の使用効率の向上を
はかることができる。
去動作時に、消去用高電圧の発生・供給を行う回路とし
て、書込み・消去用高電圧発生回路に加えて、中間電位
発生回路も用いる。すると、消去用高電圧の発生・供給
を行う回路としては書込み・消去用高電圧発生回路のみ
を用いる従来方式に比べて、チップサイズを殆ど増加さ
せることなく、消去用高電圧の充電所要時間を大幅に短
縮することができ、データ消去動作の高速化が実現でき
る。
去動作中の消去用高電圧が印加されたノードの放電動作
時に Cell-Sourceノードが Cell-p-wellノードより低い
電圧にならないように制御されることにより、前記放電
動作時にラッチアップが起こることを防止できる。この
ようにして本発明によれば、チップサイズを殆ど増加さ
せることなく、従来よりも高速な、そして信頼性の高い
データ消去動作を実現できる。
する。図1は、本発明の一実施例に係わるNANDセル
型EEPROMシステム構成を示すブロック図である。
メモリセルアレイ1に対して、データ書込み,読出し,
再書込み,書込みベリファイ読出し,及び消去ベリファ
イ読出しを行うために、ビット線制御回路2が設けられ
ている。このビット線制御回路2は、データ入出力バッ
ファ6につながり、アドレスバッファ4からのアドレス
信号を受けるカラムデコーダ3の出力を入力として受け
る。また、メモリセルアレイ1に対して制御ゲート及び
選択ゲートを制御するためにロウデコーダ5が設けら
れ、メモリセルアレイ1が形成されるp基板(又はp型
ウェル)の電位を制御するための基板電位制御回路7が
設けられている。
み・消去動作時にメモリセルへのデータの書込み・消去
を行うためにメモリセルに印加する書込み・消去用高電
圧を発生・供給する。中間電位発生回路9は、書込み動
作時にメモリセルやビット線、等に印加する中間電位
(>Vcc電位)を発生・供給すると共に、消去動作時に
書込み・消去用高電圧発生回路8と接続されて、書込み
・消去用高電圧発生回路8と共に消去用高電圧を発生・
供給する。また、消去用高電圧放電回路10は、消去動
作中に消去用高電圧に充電されたメモリセルアレイ中の
ノード(ビット線を除く)をVcc程度まで放電する回路
である。
一つのNANDセル部分の平面図と等価回路図であり、
図3(a)(b)はそれぞれ図2(a)のA−A′及び
B−B′断面図である。素子分離酸化膜12で囲まれた
p型シリコン基板(又はp型ウェル)11に、複数のN
ANDセルからなるメモリセルアレイが形成されてい
る。一つのNANDセルに着目して説明すると、この実
施例では、8個のメモリセルM1〜M8が直列接続され
て一つのNANDセルを構成している。
絶縁膜13を介して浮遊ゲート14(141 ,142 ,
…,148 )を形成し、この上にゲート絶縁膜15を介
して制御ゲート16(161 ,162 ,…,168 )を
形成して、構成されている。これらのメモリセルのソー
ス・ドレインであるn型拡散層19は、隣接するもの同
士共用する形で接続され、これによりメモリセルが直列
接続される。
は、メモリセルの浮遊ゲート,制御ゲートと同時に形成
された選択ゲート149 ,169 及び1410,1610が
それぞれ設けられている。素子形成された基板上はCV
D酸化膜17により覆われ、この上にビット線18が配
設されている。ビット線18はNANDセルの一端のド
レイン側拡散層19にコンタクトさせている。行方向に
並ぶNANDセルの制御ゲート14は、共通に制御ゲー
ト線CG(1),CG(2),…,CG(8)として配
設されている。これら制御ゲート線はワード線となる。
選択ゲート149 ,169 及び1410,1610も、それ
ぞれ行方向に連続的に選択ゲート線SG1 ,SG2 とし
て配設されている。
1との間のゲート絶縁膜13をメモリセル部のゲート絶
縁膜より厚くして、その信頼性を高めるようにしてもよ
い。図4は、このようなNANDセルがマトリックス配
列されたメモリセルアレイの等価回路を示している。
の動作タイミング図を示す。但し、Vussに関しては
図7を参照。図5中のCG(選択)はデータ書込みを行
うメモリセルのゲート(制御ゲート)電圧であり、CG
(非選択)はデータ書込みを行うメモリセルが含まれる
ブロック(選択ブロック)内の8本の制御ゲートのう
ち、データ書込みを行うメモリセルのゲート(制御ゲー
ト)を除いた7本の制御ゲート電圧である。さらに、S
G1,SG2はNANDセル中のビット線コンタクト
側,ソース線側の選択ゲートである。
ド名である(図7を参照、詳細は後述する)。VPPは
書込み・消去用高電圧を発生するVpp電位昇圧回路の出
力ノード(図8を参照、詳細は後述する)であり、VM
BL,VMWLは書込み動作時にそれぞれビット線、選
択ブロック内非選択CGに印加する中間電位を発生する
VmBL ,VmWL 電位昇圧回路の出力ノードである(図8
を参照:詳細は後述する)。書込み動作中にVPP,V
MBL,VMWLノードはそれぞれ20V,8V,10
Vの電圧になる。次に、図5に示した書込み動作タイミ
ングについて簡単に説明する。
G(選択),CG(非選択),SG1が0VからVcc電
位に充電される。続いて、書込み用高電圧(〜20
V)、ビット線に印加される中間電位(〜8V)や選択
ブロック内非選択CGに印加される中間電位(〜10
V)の発生を開始する。この時には、VPPノードとV
PPRWノードを導通状態に保ったまま書込み用高電圧
の発生・供給が行われる。
された全ビット線(“0”データを書込むメモリセルに
接続されたビット線と“1”データを書込むメモリセル
に接続されたビット線の両方)とVMBLノードが導通
状態に保たれたまま、ビット線印加用中間電位の発生・
供給が行われる。同様に、選択ブロック内CG(8本)
とVMWLノードが導通状態に保たれたまま、非選択C
G印加用中間電位の発生・供給が行われる。
充電が完了した後、データ“1”を書込むメモリセルに
対応するビット線電位が8Vから0Vに放電される。ま
た、この放電が完了すると共に、非選択CGの10Vへ
の充電、VPPRWノードへの20Vへの充電が完了し
た後、データ書込みを行うメモリセルの制御ゲートを2
0Vまで充電する。この時には、VPPRWノードの容
量は制御ゲート1本の容量よりずっと大きい(後述する
図7の説明を参照)ため、VPPRWノードの20Vま
での充電所要時間に比べ、データ書込みを行うメモリセ
ルの制御ゲートの20Vまでの充電所要時間はずっと短
くなる。
の状態に保たれた後、選択ブロック内の全制御ゲート電
圧及び選択ブロック内ビット線コンタクト側選択ゲート
電圧が0Vまで放電される。続いて、“0”データ書込
みメモリセルに対応するビット線電位が8Vから0Vに
放電される。また、VPPRWノード,VPPノード,
VMBLノード,VMWLノードがVccまで低下した
後、書込み動作が終了する。
圧と2種類の中間電位が必要なため、書込み動作中に
は、書込み・消去用高電圧発生回路,ビット線印加用中
間電位発生回路(=VmBL 電位昇圧回路+8Vリミッタ
(図8参照)),非選択CG印加用中間電位発生回路
(=VmWL 電位昇圧回路+10Vリミッタ(図8参
照))の各発生回路の出力ノードは異なる電位を発生す
る必要がある。
作タイミングを示す。但し、図6中のVussに関して
は図7を参照。ここで、比較のために従来のEEPRO
Mの回路構成を図23に、その動作タイミングを図24
に示す。
明を行う。消去動作に入ると、まずメモリセルアレイ中
のソース線(図6中の Cell-Sourceノード)とビット線
がVcc電位まで充電され、この充電が完了した後に、メ
モリセルが形成されているp型ウェル(若しくはp基
板)電位(図6中の Cell-p-wellノード=図3中の11
ノードに相当)がVcc電位まで充電される。
の充電動作をビット線や Cell-Sourceの充電動作より早
く、若しくは同時に行うと、 Cell-p-wellノード電位が
ビット線電位或いは Cell-Sourceの電位より高い電位と
なる可能性がある。そして、Cell-p-wellノードとビッ
ト線或いは Cell-Sourceノードの間でpn接合順方向電
流が流れることになり、寄生バイポーラ・サイリスタに
電流が流れラッチアップを引き起こす危険がある。
は Cell-p-wellノードよりもビット線及び Cell-Source
ノードの充電を先に行うことにより、ラッチアップを防
止している。また、非選択ブロック内CGや全ブロック
内のSG1とSG2もVcc電位まで充電される。
ク内のSG1とSG2, Cell-p-well, Cell-Source,
VPPRWノードへの消去用高電圧の充電が行われる。
この時には、ビット線はフローティング状態にあるが、
Cell-p-wellノードの消去用高電圧の充電の際に、ビッ
ト線コンタクトのn+ 拡散層部分(図3(a)参照)と
Cell-p-wellノードの間に流れるpn接合順方向電流に
より、ビット線は(20V−Vj)電位まで充電される
(但し、Vjはビット線コンタクトのn+ 拡散層と Cel
l-p-wellで形成されるpn接合における拡散電位)。
散層と Cell-p-wellで形成されるpn接合において順方
向電流が流れるが、一般にチップ内部で発生される消去
用高電圧の電流供給能力は電源電圧パッドからの電流供
給能力よりもずっと小さく、またこのため充電速度も遅
くなるため、 Cell-p-well, Cell-Sourceの電源電圧V
cc電位への充電動作時に心配したラッチアップ動作は、
電流供給能力の低い消去用高電圧への充電動作時には起
こらない。何故なら、ラッチアップ動作を起こすには大
電流が必要であり、また充電速度が遅いので前記pn接
合間に高い電位差がかからないためである。
書込み・消去用高電圧発生回路8により発生・供給され
るばかりでなく、書込み動作時に中間電位を発生してい
た中間電位発生回路9によっても発生・供給されてい
る。消去動作時に、書込み・消去用高電圧発生回路8ば
かりでなく、中間電位発生回路9によっても消去用高電
圧を発生・供給することにより、書込み・消去用高電圧
発生回路8だけで消去用高電圧を発生・供給する場合
(従来方式)に比べて、消去用高電圧の電流供給能力を
高め、消去用高電圧の充電所要時間(図6中の(☆))
を短縮することができ、消去動作を高速化できる。
ノードが20V或いは(20V−Vj)にしばらく保た
れた後に、非選択ブロック内制御ゲートや全ブロック内
SG1とSG2, Cell-p-well, Cell-Sourceを20V
からVL1電位(Vcc程度の電位)まで低下させた後
に、非選択ブロック内制御ゲートや全ブロック内SG1
とSG2, Cell-p-wellを0Vまで放電する。この場合
には、ビット線は図6中の(☆)以降ずっとフローティ
ング状態にあるが、非選択ブロック内制御ゲートや全ブ
ロック内SG1とSG2, Cell-p-well, Cell-Source
の各ノードの電位低下に応じて、前記各ノードとの容量
カップリングにより、ビット線はVL2電位まで低下す
る。
を0Vまで放電する。この場合に、Cell-p-well放電動
作より Cell-Sourceノード及びビット線の放電動作を後
にしているのは、 Cell-p-wellノードより Cell-Source
ノード或いはビット線が高い電圧になることを防ぐた
め、即ち Cell-p-wellノードとビット線或いは Cell-So
urceノードの間でpn接合順方向電流が流れることによ
り寄生バイポーラ・サイリスタに電流が流れ、ラッチア
ップが起こることを防ぐためである。また、VPPR
W,VPP,VMBL,VMWLの各ノードがVcc電位
まで低下された後、消去動作が終了する。
み・消去用高電圧発生回路8だけを用いて行っており、
この際には中間電位発生回路9は電位昇圧を行っていな
かった。従って、従来方式では、消去用高電圧の充電所
要時間が長くなるという問題があった。また、消去用高
電圧の充電所要時間を短くするには書込み・消去用高電
圧発生回路の電流供給能力を高める必要があり、これは
Vpp電位昇圧回路のパターン面積増大、即ちチップ面積
の増大を招く。
うに、消去動作では、消去用高電圧の発生・供給を書き
込み・消去用高電圧発生回路8ばかりでなく中間電位発
生回路9においても行うことにより、チップ面積を殆ど
増大させず、消去用高電圧の充電所要時間を短縮し、消
去動作の高速化を実現している。
イ1の接続関係を示す。以下に、図7に示したロウデコ
ーダ5の回路について簡単に説明する。信号RDENB
はブロック選択の起動信号であり、また信号RA1,R
A2,RA3は選択ブロック中では全て“H”レベル
に、非選択ブロック中では3個の信号のうち少なくとも
一つは“L”レベルにある。また、信号ERASEは消
去動作時に“H”レベル、消去動作時以外には“L”レ
ベルにあり、信号ERASEBは消去動作時に“L”レ
ベル、消去動作時以外には“H”レベルにある。
ードN1,N2はそれぞれVPPRW電位と同電位、0
V電位にあり、SGD,CG1〜8、SGSノードの電
位はそれぞれSG1,CG(1)〜CG(8),SG2
に転送され、選択メモリセルの書込み動作が行われる。
また、書込み動作時にはVussノードは0V電位にあ
る。このため、非選択ブロック中ではノードN1,N2
はそれぞれ0V電位、VPPRW電位と同電位にあるの
で、SG1,CG(1)〜CG(8),SG2はすべて
0V電位となり、メモリセルへのデータ書込みは行われ
ない。
ドN1,N2はそれぞれ0V電位、VPPRW電位と同
電位にあり、従ってCG(1)〜CG(8)は全て0V
電位となり、またメモリセルが形成されているp型ウェ
ル(又はp型基板)は20Vまで充電されるため、選択
ブロック中のメモリセルデータは全て消去される。ま
た、この時には、Vuss電位は20Vまで充電される
ため、SG1,SG2も20Vまで充電される。非選択
ブロック中ではノードN1,N2はそれぞれVPPRW
電位と同電位、0V電位にあり、従ってSG1,CG
(1)〜CG(8),SG2は全て20Vまで充電され
る。また、メモリセルが形成されているp型ウェル(又
はp型基板)も20Vまで充電されるため、非選択ブロ
ック中のメモリセルのデータは変化しない。
を構成するトランジスタのうち、図7中のHV内(破線
内)にあるpチャネルトランジスタは全てVPPRW電
位に設定されたn型ウェル内に形成されており、またノ
ードN1,N2のいずれかは必ずVPPRW電位と同電
位にある。また、図7の回路はメモリセルアレイ中のブ
ロック数(一般には、数百〜数千個)と同数存在するた
め、VPPRW電位となる全ノードの総容量は大きい値
(数百〜数千pF程度)となり、この総容量値は制御ゲ
ート1本の容量よりずっと大きい。
電圧発生回路8、及び中間電位発生回路9の接続状態の
一実施例を示す。書込み・消去用高電圧発生回路8は、
Vpp電位昇圧回路31とその出力電圧レベルを20Vに
設定するための20Vリミッタ41を含む。同様に、中
間電位発生回路9はVmBL 電位昇圧回路32と8Vリミ
ッタ42を含み、さらにVmWL 電位昇圧回路33と10
Vリミッタ43を含む。また、Vpp電位昇圧回路31の
出力ノードVPPとVMBL 電位昇圧回路32の出力ノー
ドVMBLは、Dタイプ,nチャネルMOSトランジス
タQd1を介して接続されている。同様に、Vpp電位昇圧
回路31の出力ノードVPPとVmWL 電位昇圧回路33
の出力ノードVMWLは、Dタイプ,nチャネルMOS
トランジスタQd2を介して接続されている。
ベル(Qd1,Qd2を共にオフ状態にする電位レベル)に
あるため、トランジスタQd1,Qd2は共にオフ状態にあ
るとともに、20V,8V,10Vの各リミッタ41〜
43は全て動作状態にあるため、VPP,VMBL,V
MWLノードはそれぞれ異なる電圧(それぞれのリミッ
タで制限される電圧)を出力する。信号TRANは消去
動作時には“H”レベル(Qd1,Qd2が共に20Vを転
送できる電位レベル)にあるため、VPP,VMBL,
VMWLノードは全て導通状態にあり、Vpp,VmBL ,
VmWL 電位昇圧回路31〜33の3つの回路から出力さ
れる電圧をショートして消去用高電圧として出力する。
この消去動作時には、8Vリミッタ42や10Vリミッ
タ43は非動作状態となり、リミッタとしてはVPPノ
ードに接続された20Vリミッタ41のみが動作してい
る状態にあるため、消去用高電圧が出力されてる時には
VPP,VMBL,VMWLノードは全て20Vに保た
れる。
示す。但し、図9中の信号ERASEは消去動作時に
“H”、消去動作時以外には“L”レベルにある信号で
ある。また、図10(a)〜(c)に20Vリミッタの
構成例を示す。図10(a)〜(c)中のD1は両端子
の電位差が20Vとなると急激に大電流を流す素子(例
えばツェナーダイオード)であり、この素子があるため
VPPノードの最高電圧は20Vに制限される。図10
(a)中の信号/OSCは、Vpp昇圧回路31がVccよ
り高い電圧の出力状態には“L”、非出力状態には
“H”となる信号であり、図10(a)を用いることに
より20Vリミッタ41が前記出力状態においてのみ動
作状態となるように制御することができる。20Vリミ
ッタとしては図10(a)以外に図10(b)(c)を
用いることも可能である。
の構成例を示す。信号TRAN,/TRANは図9を参
照。また、素子D2は両端子の電位差が8Vとなると急
激に大電流を流す素子であり、この素子があるためVM
BLノードの書込み動作中の最高電圧は8Vに制限され
る。図10(d)(e)では、信号TRAN若しくは/
TRANにより、書込み動作中はそれぞれトランジスタ
Qd4,Qp20 がオン状態となり、VMBLノードを8V
以下に制限するが、消去動作中はそれぞれトランジスタ
Qd4,Qp20 がオフ状態となるため、8Vリミッタ42
は非動作状態となり、VMBLノード電位を制限しなく
なる。従来は昇圧回路の出力ノードを接続しないため
(図21参照)、8Vリミッタとしては図10(f)の
ような構成を用いることができたが、本発明では、トラ
ンジスタQd4やQp20 のような、消去動作時に8Vリミ
ッタをオフ状態(非動作状態)とする手段が必要であ
る。
3の構成例を示す。信号TRAN,/TRANは図9を
参照。また、素子D3は両端子の電位差が10Vとなる
と急激に大電流を流す素子であり、この素子があるため
VMWLノードの書込み動作中の最高電圧は10Vに制
限される。図10(g)(h)では、信号TRAN若し
くは/TRANにより、書込み動作中はそれぞれトラン
ジスタQd5,Qp21 がオン状態となり、VMWLノード
を10V以下に制限するが、消去動作中はそれぞれトラ
ンジスタQd5,Qp21 がオフ状態となるため、10Vリ
ミッタ43は非動作状態となり、VMWLノード電位を
制限しなくなる。従来は昇圧回路の出力ノードを接続し
ないため(図21参照)、10Vリミッタとしては図1
0(i)のような構成を用いることができたが、本発明
では、トランジスタQd5やQp21のような、消去動作時
に10Vリミッタをオフ状態(非動作状態)とする手段
が必要である。
(b)に示されており、この構成例では逆方向電圧
((Aノード電圧)−(Bノード電圧)の値)が制限電
圧(D1,D2,D3ではそれぞれ20V,8V,10
V)となるとブレークダウン状態となるpn接合を用い
る場合を示している。Aノードを昇圧回路出力ノード側
に、Bノードを接地電位側に接続することにより、昇圧
回路出力ノードを前記制限電圧に制限するリミッタが実
現できる。
出力ノードの接続例の別の実施例を示す。このように、
各昇圧回路出力ノードの接続方法は種々変更が可能であ
る。また、図12(b)(c)に別の例を示す。図12
(b)では、VmWL 昇圧回路33の出力ノードとVpp昇
圧回路31の出力ノードとの間にQd6を接続し、VmWL
昇圧回路33の入力ノードとVmBL 昇圧回路32の出力
ノードとの間にQd7を接続している。従って、TRAN
により、VmWL 昇圧回路33とVmBL 昇圧回路32が直
列接続されてVpp昇圧回路31に並列接続されることに
なる。この場合、VmWL 昇圧回路33とVmBL 昇圧回路
32は本来必要な電圧に近い電圧を発生するため、これ
らの回路設計が容易になる利点がある。図12(c)は
VmWL 昇圧回路33とVmBL 昇圧回路32の位置を入れ
替えたものであり、図12(b)と同様に動作する。
的な構成例を示す。図13〜15に示した昇圧回路は、
複数のトランジスタ、キャパシタからなり、昇圧電位発
生時には、入力信号RNG,/RNGが図16に示した
タイミングで動くことによりVccより高い電圧を発生・
供給する。
ているノードがn個直列に接続されていて、通常段数n
の昇圧回路、或いはn段の昇圧回路と呼ばれる。昇圧回
路では通常、キャパシタのパターン面積が支配的であ
り、その他の素子のパターン面積はキャパシタよりずっ
と小さい。この昇圧回路の段数は制限電圧に応じて最適
段数(昇圧回路のパターン総面積、即ちキャパシタの総
面積が一定とした時に、電源電圧から制限電圧まで充電
する所要時間が最も短くなるような段数)が異なり、一
般には制限電圧が高いほど多くの段数が必要である。
圧回路の最適段数(=制限電圧20V,8V,10Vに
おける最適段数)は、例えば12段,5段,6段のよう
になり、各昇圧電圧の各ノードへの充電所要時間、即ち
書込み動作所要時間を最短にするために、通常各昇圧回
路はこの最適段数に設定される。
昇圧回路は書込み動作時にそれぞれ8V,10Vを、消
去動作時には共に20Vを出力するため、書込み動作時
と消去動作時で最適な段数が異なる、特に前記した最適
段数(Vpp,VmBL ,VmWLのそれぞれで12段,5
段,6段)では中間電位と消去用高電圧の場合で倍以上
最適段数が異なる、という問題が生じる。
路8だけで消去用高電圧を発生する場合に比べると、中
間電位発生回路9(中間電位発生に最適な5〜6段構
成)中の昇圧回路段数が最適段数の半分以下の段数の昇
圧回路であっても、この中間電位発生回路9と書込み・
消去用高電圧発生回路8(段数は20V発生に最適な1
2段構成)を組み合わせる場合の方が消去用高電圧の充
電所要時間はずっと短縮できる。
て、図13の構成のものを用いた場合の話である。ま
た、トランジスタQd10 は昇圧回路が昇圧電位を発生し
ない動作時に昇圧回路の出力ノードをVcc電位に設定す
るために入っており、/OSCは昇圧電位発生時・非発
生時にそれぞれ“L”,“H”レベルとなる。
路を用いると、さらに消去用高電圧充電所要時間を短縮
できる。図14の構成の昇圧回路では、動作に応じて昇
圧回路の段数を変化させることができる。
RASEは消去動作時のみ“H”レベル、他の動作時に
は“L”レベル)と、図14の昇圧回路は、消去動作時
にはトランジスタQd12 がオフ状態Qd13 がオン状態に
あるので(m+k)段、他の動作時にはトランジスタQ
d12 がオン状態Qd13 がオフ状態にあるのでm段とk段
の並列構成となる。例えば、VmWL 昇圧回路としてm=
k=6のものを、VmBL 昇圧回路としてm=k=5のも
のを用いると、書込み動作時には、VmWL ,VmBL 昇圧
回路はそれぞれ6段昇圧回路2個並列構成、5段昇圧回
路2個並列構成を持つことになり、最適段数を保つこと
ができ、書込み動作時の各中間電位の充電所要時間が最
短な状態を保つことができる。
圧回路はそれぞれ12段,10段構成の昇圧回路とな
り、VmWL 昇圧回路は20V発生の最適段数、VmBL 昇
圧回路は20V発生最適段数12段より僅かに少ない1
0段となる。従って、中間電位発生回路9として、図1
3構成を用いた場合に比べて、図14構成を用いた場合
の方が20V発生の最適段数に近い段数で消去用高電圧
の発生・供給を行えるため、消去用高電圧充電動作時の
中間電位発生回路9からの電流供給能力が増大し、消去
用高電圧充電所要時間を短縮できる。
ものを、VmBL 昇圧回路としてm=k=5のものを用い
た場合を例にとって説明したが、例えばVmWL 或いはV
mBL昇圧回路としてm=5,k=7のようにmとkが異
なる値をとる場合などでも、書込み・消去動作間で昇圧
回路の段数を変更させて各中間電位や高電圧の充電所要
時間を短縮することは可能であり、本発明として有効で
ある。また、図15中の構成例は、図14中のDタイ
プ,nチャネルMOSトランジスタQd12 ,Qd13 の代
わりにEタイプ,pチャネルMOSトランジスタQp26
,Qp27 を用いた場合であり、図14と同様の動作が
可能である。
去用高電圧発生回路8だけで消去用高電圧を発生する場
合に比べると、中間電位発生回路9(中間電位発生に最
適な5〜6段構成)中の昇圧回路段数が最適段数の半分
以下の段数の昇圧回路であっても、この中間電位発生回
路9と書込み・消去用高電圧発生回路8(段数は20V
発生に最適な12段構成)を組み合わせる場合の方が消
去用高電圧の充電所要時間はずっと短縮できる。また、
図13を用いる場合は、図14を用いる場合に比べ、D
タイプ,nチャネルトランジスタQd12 ,Qd13 や図1
7の回路を省略できるなどの長所もあるため、昇圧回路
構成として図13のような段数を切替えない方式が有効
な場合も存在する。
発明を用いると消去動作の高速化が可能となるが、デメ
リットとして、例えば図8中のトランジスタQd1,Qd2
や図9の回路、等素子の数が増えるという点があるが、
この素子の増加による回路パターン面積の増加は僅かで
あり、各中間電位や書込み・消去用高電圧の昇圧回路の
パターン面積に比べるとずっと小さい。従って、従来方
式を用いて本発明と同等の消去動作高速化、即ち消去用
高電圧充電所要時間の短縮を実現させるために書込み・
消去用高電圧発生回路の電流供給能力を向上させる際の
パターン面積の増加量(〜昇圧回路中のキャパシタ面積
の増加量)によるチップ面積の増加量に比べると、本発
明を用いることによるチップ面積の増加量は無視できる
程度である。
手段として図14、図15の構成を用いた方法について
述べてきたが、段数を変化させる他の手段として、図1
2(b)(c)の構成を用いる方法がある。図12
(b)(c)中の方法は、VmBL,VmWL 電位昇圧回路
32,33として、例えば、それぞれ段数5,段数6の
ものを用いている場合に、消去動作時に限りVmWL 昇圧
回路33とVmBL 昇圧回路32を直列接続させる方法で
あり、この場合には、VmWL 昇圧回路33とVmBL昇圧
回路32のうちの片方の出力ノードをもう片方の入力ノ
ード(図12(b)(c)や図13,14,15中の
($)マークに相当)と接続させる。すると、書込み動
作時には、それぞれ6段,5段の状態で異なる電位を出
力する昇圧回路が、消去動作時には直列接続されて11
段の昇圧回路を構成し、消去用高電圧を発生・供給す
る。
電位発生回路9として、VmWL 昇圧回路33とVmBL 昇
圧回路32を直列接続せず6段,5段の状態で消去用高
電圧を発生する場合よりも、11段構成にした方が20
V発生の最適段数12段に近いので消去用高電圧の電流
供給能力が高くなり、消去用高電圧充電所要時間を短縮
できる。但し、この方法を用いての消去用高電圧充電動
作中も、8V,10Vリミッタ42,43を非動作状態
にすることは言うまでもない。
する。図6の(#)部分の動作を実行する消去用高電圧
放電回路10の一実施例を図18(a)に示す。但し、
図18(a)中の Cell-Source, Cell-p-wellノードは
図5,6中のそれぞれのノードに対応し、またCG1〜
8,SGD,SGS,Vussの各ノードは図7中のそ
れぞれのノードに対応する。この時には、CG1〜8は
非選択ブロック中の全ての制御ゲート(=消去動作中に
20Vまで充電される全ての制御ゲート)、SGDとS
GSは合わせて非選択ブロック中の全ての選択ゲート、
Vussは選択ブロック中の2本の選択ゲートと導通状
態にある。
消去用高電圧20Vを印加したノードの放電を行うがこ
の時に、各ノード間に電位差がついて誤動作や破壊が起
こるのを防ぐために、各ノード間に電位差がつかないよ
うに20V程度となっているノードの放電を同時に行う
(但し、ビット線はフローティング状態にあるため放電
は行わないが、メモリセル内の多くのノードが20Vか
ら低下する際にビット線周辺のノードとの容量カップリ
ングにより低下する。)。
状態になると、信号ERCVHが20Vとなり、また信
号ERCVがVcc程度となって放電を行う。信号ERC
Vが20VではなくVcc程度であるのは、各ノード間に
電位差がなるべくつかないように放電中間ノードN3を
十分ゆっくり放電するために、トランジスタQn51 の抵
抗を十分大きくするためであり、従ってこの時にはEタ
イプ,nチャネルMOSトランジスタQn39〜Qn49が
三極管動作状態にある場合にはCG1〜8,SGD,S
GS, Cell-p-well, Cell-Sourceの各ノードと放電中
間ノードN3間には殆ど電位差はない状態となる。
ランジスタQn39〜Qn49のしきい値電圧が5Vの場合
を考えると、信号ERCVHが20Vであるため、例え
ばCG1が20Vから15Vになるまではトランジスタ
Qn39は五極管動作にある(ソース側拡散層からチャネ
ル表面に伸びている反転層がドレイン側拡散層までは達
していない)ため、CG1ノードと放電中間ノードN3
とは同電位にはならない。
S, Cell-p-wellにも言え、従ってCG1〜8,SG
D,SGS, Cell-p-wellの各ノード間では5V程度
(=最も放電が遅い・速いノードがそれぞれ20V・1
5V程度にある時の電位差)の電位差がつく場合があ
る。しかしながら、CG1〜8,SGD,SGS, Cel
l-p-wellの各ノード間に5V程度の電位差が生じても問
題とはならない。
を用いる場合には、図22中の(ウ)の部分のように、
Cell-Sourceノードも放電中間ノード(図22中ではノ
ードN5)と1個のトランジスタのみを介して接続され
るため、 Cell-Sourceノードと Cell-p-wellノードの間
に5Vの電位差がつく可能性もあり、特に Cell-Source
ノードより Cell-p-wellノードが高電位になると、メモ
リセル中のソース線ノードであるn+ 拡散層と Cell-p-
wellの間にpn接合の順方向電流が流れることになる。
すると、図6の動作タイミング説明の Cell-Source, C
ell-p-wellの両ノードのVccへの充電動作や0Vへの放
電動作の際にも上述したように、pn接合順方向電流に
より寄生バイポーラ・サイリスタへ電流が流れラッチア
ップが起こる危険が出てくる。
回路では、(ア)のように、 Cell-Sourceノードをトラ
ンジスタQn50 を介して Cell-p-wellノードに接続して
いる。この様にすると、たとえ Cell-p-wellノードの放
電速度が低い場合でも Cell-Sourceノードは Cell-p-we
llノードより低くなることはないため、前記のラッチア
ップを防ぐことができ、より信頼性の高い消去動作を実
現できる。
り、例えば代わりに図18(b)のような回路を用いて
も、消去用高電圧の放電動作時に Cell-Sourceノードが
Cell-p-wellノードより低くなることが防ぐことができ
る。また、図18(a)(b)中の(イ)の代わりに図
18(c)の構成の回路を用いることもできる。但し、
信号/ERCVは消去用高電圧の放電動作時に“L”レ
ベルとなる信号である。このように、本発明は種々変更
可能である。
たが、本発明は前記実施例に限定されるものではなく、
種々変更可能である。前記実施例中では、書込み動作時
の中間電位として10Vと8Vの2種類がある場合を例
にとって説明したが、書込み動作時の中間電位が1種類
しかない場合においても、本発明を用いると、1種類の
中間電位発生回路と書込み・消去用高電圧発生回路を組
み合わせることにより、チップ面積をほとんど増大させ
ることなく、消去用高電圧充電所要時間を従来よりも短
縮することが可能である。
各ノードの電位VL1は、前記実施例中ではVcc電位程
度と述べたが、もっと高い電圧の場合でもメモリセルが
誤書込み・誤消去を起こさない程度の電圧(例えば10
V以下程度)ならば動作上問題とならない。
て、VMBL,VMWLノードにはそれぞれ8V,10
Vリミッタのみが接続されているが、例えば図8、図1
2(a)においてVMBL,VMWLノードのいずれ
か、若しくは両方に20Vリミッタが追加して接続され
た場合、図12(b)においてVMWLノードに20V
リミッタが追加して接続された場合、図12(c)にお
いてVMBLノードに20Vリミッタが追加して接続さ
れた場合であって、追加接続された20Vリミッタ(図
19中の*のついたもの、構成は図20(a)(b)参
照)は消去動作時のみ動作するように設定された場合に
おいても、前述した動作を実現することは可能となる。
た場合を図19(a)に示す。この場合には、以下のよ
うなメリットがある。図8では20Vリミッタが1個し
かないため、書込み動作と消去動作という書込み・消去
用高電圧の電流供給量が異なる動作のいずれにおいても
同一の20Vリミッタを用いなければならない。これに
対し図19(a)の構成では、消去動作時のみに動作す
る20Vリミッタ41′がリミッタとして消去動作時に
加わるので、消去動作時に電流供給量の増加に応じてリ
ミッタの電圧制限能力を高めることができる。従って、
昇圧回路の電流供給能力に対して最適な電圧制限能力を
持つリミッタを設定でき、制限電圧の安定を実現でき
る。
12(a)〜(c)において、VPPノードに、書込み
・消去の両動作時に動作する20Vリミッタ(図8、図
12(a)〜(c)中の20Vリミッタに相当)に加え
て、消去動作時のみに動作する第2の20Vリミッタ
(図19中の*のついたもの、構成は図20(a)
(b)参照)を加えることによっても実現できる。
を図19(b)に示す。また、図19の(a)(b)に
おいて追加された20Vリミッタ(図19中の*のつい
たもの)の構成例を図20(a)(b)に示す。但し、
図19、図20中の各信号、各素子に関しては図8、図
9と同じものに対応する。
発生する昇圧回路の場合に限定されるものではなく、例
えば、図13〜15中のnチャネルMOSトランジスタ
をpチャネルMOSトランジスタに変えた負電圧発生回
路を複数用いる場合に、複数の動作で別の負電圧発生回
路の出力部の導通・非導通を切り替えたり、複数の動作
間で段数を切替える場合などにも本発明は有効である。
中間電位発生回路の出力ノードや構成を変更する場合を
例にとって説明したが、本発明はさらに種々変更可能で
ある。例えば、メモリセルのデータ読出し動作時にVcc
よりも高い電圧を発生させる昇圧回路が存在する場合に
は、この読出し用高電圧発生回路の出力ノードと他の中
間電位や書込み・消去用高電圧の出力ノードとの接続
や、読出し用高電圧発生回路の構成を変えることもでき
る。中間電位発生回路と組み合わせた場合には、書込み
動作時の中間電位の発生・電流供給能力を高め、中間電
位の充電所要時間の短縮化を実現できるし、書込み・消
去用高電圧発生回路と組み合わせた場合には、書込み・
消去動作時の書込み・消去用高電圧の充電所要時間をさ
らに短縮できる。このように、読出し用高電圧発生回路
を用いることによる、書込み・消去動作の高速化が可能
である。
たが、本発明は実施例に限定されるものではなく、その
要旨を逸脱しない範囲で種々変更可能である。例えば、
前記実施例中では、NANDセル型EEPROMを例に
とって説明を行ったが、本発明は複数の昇圧回路と複数
の動作を備える装置ならば使用可能であり、有効であ
る。例えば、NORセル型EEPROM,DINORセ
ル型EEPROM,ANDセル型EEPROMなどの不
揮発性半導体記憶装置や、DRAM,SRAMなどの揮
発性半導体記憶装置においても同様に本発明を用いるこ
とができる。
けるメモリセルアレイの等価回路図を示す。図26に、
DINORセル型EEPROMにおけるメモリセルアレ
イの等価回路図を示す。DINORセル型EEPROM
の詳細に関しては、例えば文献(H.Onoda et al.,IEDM
Tech.Digest, 1992,pp.599-602)に記載されている。さ
らに、図27にANDセル型EEPROMにおけるメモ
リセルアレイの等価回路図を示す。ANDセル型EEP
ROMの詳細に関しては、例えば文献(H.Kumeet al.,I
EDM Tech.Digest,1992,pp.991-993)に記載されてい
る。その他、本発明は種々の変形が可能である。
イッチ回路や切り替え回路による接続によって、複数の
電圧発生回路を独立に駆動したり、相互接続して駆動し
たりすることができる。従って、あるモードにおいては
使用されない電圧発生回路を該モードにおいて使用され
る電圧発生回路と接続することにより、本来の電圧発生
回路以上の能力を持たせることができ、回路の使用効率
の向上をはかることができる。
動作時には中間電位を発生・供給する中間電位発生回路
が、消去動作時には書込み・消去用高電圧発生回路と共
に消去用高電圧の発生・供給を行うことにより、チップ
サイズを殆ど増加させずに、消去用高電圧の充電所要時
間を短縮できる。また、消去動作中の消去用高電圧放電
時にメモリセルアレイが形成されたp型ウェル(又はp
型基板)の電位がメモリセルアレイ内のソース線電位よ
り高くならないように保った状態で放電を行うため、ラ
ッチアップが起こるのを防ぐことができる。従って、従
来より高速かつ信頼性の高い消去動作を持つEEPRO
Mを実現できる。
OMの概略構成を示すブロック図。
トと等価回路図。
回路図。
タイミング図。
イミング図。
デコーダの構成を示す図。
生回路と中間電位発生回路の構成例を示す図。
の一例を示す図。
を示す図。
を示す図。
発生回路と中間電位発生回路の他の構成例を示す図。
す図。
す図。
す図。
の構成例を示す図。
を示す図。
路と中間電位発生回路の構成例を示す図。
例を示す図。
成を示すブロック図。
ング図。
ルアレイを示す等価回路図。
リセルアレイを示す等価回路図。
ルアレイを示す等価回路図。
Claims (4)
- 【請求項1】半導体基板にメモリセルが配列形成された
メモリセルアレイと、各々電源電圧より高くかつ相互に
異なる電圧を出力し前記メモリセルに印加するための複
数の電圧発生回路と、これらの電圧発生回路の各出力ノ
ードを接続するためのスイッチ回路とを具備してなり、 前記電圧発生回路は、それぞれ昇圧回路と電圧リミッタ
からなり、前記スイッチ回路により各ノードが接続され
る時には1つの電圧リミッタを除いて残りの電圧リミッ
タの動作を停止する ことを特徴とする半導体記憶装置。 - 【請求項2】半導体基板にメモリセルが配列形成された
メモリセルアレイと、前記メモリセルに対し電源電圧よ
り高い第1電圧V1 を印加するための第1の電圧発生回
路と、前記メモリセルに対し電源電圧より高い第2電圧
V2 (<V1)を印加するための第2の電圧発生回路
と、前記メモリセルに対し電源電圧より高い第3電圧V
3 (<V1)を印加するための第3の電圧発生回路と、
第2の電圧発生回路と第3の電圧発生回路を直列に接続
すると共に、該直列回路の出力ノードを第1の電圧発生
回路の出力ノードに接続するための切り替え回路とを具
備してなることを特徴とする半導体記憶装置。 - 【請求項3】第1の電圧発生回路は第1の昇圧回路と第
1の電圧リミッタからなり、第2の電圧発生回路は第2
の昇圧回路と第2の電圧リミッタからなり、第3の電圧
発生回路は第3の昇圧回路と第3の電圧リミッタからな
り、前記切り替え回路により第2及び第3の電圧発生回
路が直列接続されるときには第2及び第3の電圧リミッ
タの少なくとも一方の動作を停止することを特徴とする
請求項2記載の半導体記憶装置。 - 【請求項4】半導体基板上に電荷蓄積層と制御ゲートが
積層形成され、電荷蓄積層と基板の間の電荷の授受によ
り電気的書替えが行われるメモリセルが配列形成された
メモリセルアレイと、前記メモリセル若しくは該メモリ
セルを複数個接続してなるメモリセルユニットの一端と
直接又は選択トランジスタを介して接続されたビット線
と、前記メモリセル若しくは前記メモリセルユニットの
他端と直接又は選択トランジスタを介して接続されたソ
ース線と、前記メモリセルが形成されたウェル又は基板
と前記ソース線を接続する第1のトランジスタと、前記
ウェル又は基板と放電ノードとを接続する第2のトラン
ジスタとを具備してなり、 前記ウェル又は基板と前記ソース線が共に電源電圧より
高い電圧から放電される動作時に、前記ソース線は第
1,第2のトランジスタ、放電ノードという経路を介し
て放電されることを特徴とする半導体記憶装置。
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