JPH08255493A

JPH08255493A - 半導体記憶装置

Info

Publication number: JPH08255493A
Application number: JP5621895A
Authority: JP
Inventors: Hiroshi Nakamura; 寛中村; Toru Tanzawa; 徹丹沢
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1995-03-15
Filing date: 1995-03-15
Publication date: 1996-10-01
Anticipated expiration: 2016-07-23
Also published as: US5706241A; KR100236214B1; JP3192344B2; KR960035650A

Abstract

(57)【要約】【目的】チップサイズを殆ど増加させることなく、消
去用高電圧の充電所要時間の短い、つまり高速かつ信頼
性の高い消去動作を実現すること。【構成】半導体基板にメモリセルが配列形成されたメ
モリセルアレイと、メモリセルに対し電源電圧Ｖcc(5V)
より高い書込み・消去電圧Ｖpp（20V)を印加するＶpp電
圧発生回路３１と、メモリセルに対し書込みビット線電
圧ＶmBL (8V)を印加するＶmBL 電圧発生回路３２と、メ
モリセルに対し書込みワード線電圧ＶmWL(10V) を印加
するＶmWL 電圧発生回路３３を備えたＥＥＰＲＯＭにお
いて、Ｖpp電圧発生回路３１とＶmBL 電圧発生回路３２
の間にスイッチＱd1を、Ｖpp電圧発生回路３１とＶmWL
電圧発生回路３３の間にスイッチＱd2を設け、消去時の
高電圧Ｖppを発生する際にスイッチＱd1，Ｑd2をオン
し、Ｖpp電圧発生回路３１の出力ノードにＶmBL ，ＶmW
L 電圧発生回路３２，３３の各出力ノードを接続する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電気的書替え可能な不
揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係り、特に電
源電圧よりも高い電圧を発生するための回路構成の改良
をはかったＥＥＰＲＯＭに関する。

【０００２】

【従来の技術】ＥＥＰＲＯＭの一つとして、高集積化が
可能なＮＡＮＤセル型ＥＥＰＲＯＭが知られている。こ
れは、複数のメモリセルをそれらのソース，ドレインを
隣接するもの同士で共用する形で直列接続し、これを一
単位としてビット線に接続するものである。メモリセル
は通常、浮遊ゲート（電荷蓄積層）と制御ゲートが積層
されたＦＥＴ−ＭＯＳ構造を有する。

【０００３】メモリセルアレイは、ｐ型基板又はｎ型基
板に形成されたｐ型ウェル内に集積形成される。ＮＡＮ
Ｄセルのドレイン側は選択ゲートを介してビット線に接
続され、ソース側はやはり選択ゲートを介してソース線
（基準電位配線）に接続される。また、メモリセルの制
御ゲートは、行方向に連続的に配設されてワード線とな
る。

【０００４】このＮＡＮＤセル型ＥＥＰＲＯＭの動作
は、次の通りである。データ書込みの動作は、ビット線
から最も離れた位置のメモリセルから順に行う。選択さ
れたメモリセルの制御ゲートには高電圧Ｖpp（＝２０Ｖ
程度）を印加し、それよりビット線側にあるメモリセル
の制御ゲート及び選択ゲートには中間電位ＶmWL （＝１
０Ｖ程度）を印加し、ビット線にはデータに応じて０Ｖ
又は中間電位ＶmBL （＝８Ｖ程度）を与える。

【０００５】ビット線に０Ｖが与えられた時、その電位
は選択メモリセルのドレインまで伝達されて、ドレイン
から浮遊ゲートに電子注入が生じる。これにより、選択
されたメモリセルのしきい値は正方向にシフトする。こ
の状態を例えば“１”とする。ビット線に中間電位ＶmB
L が与えられたときは電子注入が起こらず、従ってしき
い値は変化せず、負に止まる。この状態は“０”であ
る。

【０００６】データ消去時には、データ消去を行うメモ
リセルに接続された制御ゲートを０Ｖとし、ビット線及
びソース線を浮遊状態として、データ消去を行わないメ
モリセルの制御ゲート、全ての選択ゲート、ｐ型ウェル
及びｎ型基板に高電圧Ｖppを印加する。これにより、消
去を行うメモリセルで浮遊ゲートの電子がｐ型ウェルに
放出され、しきい値は負方向にシフトする。

【０００７】データ読出し動作は、選択されたメモリセ
ルの制御ゲートを０Ｖとし、それ以外のメモリセルの制
御ゲート及び選択ゲートを電源電位Ｖcc（＝５Ｖ）とし
て、選択メモリセルで電流が流れるか否かを検出するこ
とにより行われる。

【０００８】以上の動作説明から明らかなように、ＮＡ
ＮＤセル型ＥＥＰＲＯＭでは、チップ内部で発生するＶ
cc電位より高い電位としては、書込み動作中には中間電
圧ＶmWL ，ＶmBL と書込み用高電圧Ｖppが存在し、消去
動作中には消去用高電圧Ｖppが存在する。従って、チッ
プ内には、図２１に示すように、書込み・消去用の高電
圧発生回路と、書込み用の中間電位発生回路が存在す
る。

【０００９】ここで、高電圧（Ｖpp）発生回路はＶpp電
位昇圧回路３１と２０Ｖリミッタ４１からなり、中間電
位（ＶmBL)発生回路はＶmBL 電位昇圧回路３２と８Ｖリ
ミッタ４２からなり、中間電位（ＶmWL)発生回路はＶmW
L 電位昇圧回路３３と１０Ｖリミッタ４３からなる。そ
して、消去動作中の消去用高電圧の発生・供給は書込み
・消去用の高電圧発生回路のみで行っており、消去動作
中には中間電位発生回路は非動作状態にしている。

【００１０】しかしながら、この種の方式にあっては次
のような問題があった。即ち、消去動作を高速化するた
めに、消去用高電圧の充電所要時間を短縮しようとする
場合には、書き込み・消去用高電圧発生回路の電流供給
能力を高めるより他に方法がない。このため、書き込み
・消去用高電圧発生回路のパターン面積の大幅な増加が
必要であり、チップサイズの大幅な増加を招くという問
題があった。

【００１１】また、従来方式では、消去動作時に、消去
用高電圧が充電されたノードの放電動作を行う回路とし
て、図２２の構成のものを用いていた。図２２の構成の
回路では、各被放電ノードが２０Ｖから低下する際に、
Cell-Source ノードが Cell-p-wellノードより低い電圧
になる可能性があり、この場合にはメモリセルアレイ中
の Cell-Sourceノードであるｎ⁺ 拡散層と Cell-p-well
の間でｐｎ接合順方向電流が流れることになり、寄生バ
イポーラ・サイリスタに電流が流れてラッチアップを招
く危険があった。

【００１２】

【発明が解決しようとする課題】このように、従来のＮ
ＡＮＤセル型ＥＥＰＲＯＭでは、消去動作を高速化する
ために書き込み・消去用高電圧発生回路の電流供給能力
を高めると、該回路のパターン面積が大幅に増加し、チ
ップサイズの大幅な増加を招くという問題があった。ま
た、消去動作時に消去用高電圧が印加されたノードを放
電する際にラッチアップを招く危険がある、という問題
があった。

【００１３】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、チップサイズを殆ど増
加させることなく、消去用高電圧の充電所要時間の短
い、つまり高速かつ信頼性の高い消去動作を実現するこ
とを可能とした半導体記憶装置を提供することにある。

【００１４】また、本発明の他の目的は、消去動作時に
消去用高電圧が印加されたノードを放電する際にラッチ
アップを招く危険がない半導体記憶装置を提供すること
にある。

【００１５】

【課題を解決するための手段】上記課題を解決するため
に本発明は、次のような構成を採用している。即ち、本
発明（請求項１）は、半導体基板にメモリセルが配列形
成されたメモリセルアレイと、メモリセルに対し電源電
圧より高くかつ相互に異なる電圧を印加するための複数
の電圧発生回路とを備えた半導体記憶装置において、電
圧発生回路の各出力ノードを接続するためのスイッチ回
路を設けたことを特徴とする。

【００１６】望ましくは電圧発生回路は、それぞれ昇圧
回路と電圧リミッタからなり、スイッチ回路により各ノ
ードが接続される時には１つの電圧リミッタを除いて残
りの電圧リミッタの動作を停止すること。

【００１７】また、本発明（請求項３）は、半導体基板
にメモリセルが配列形成されたメモリセルアレイと、メ
モリセルに対し電源電圧より高い第１電圧Ｖ1 を印加す
るための第１の電圧発生回路と、メモリセルに対し電源
電圧より高い第２電圧Ｖ2 （＜Ｖ1 ）を印加するための
第２の電圧発生回路と、メモリセルに対し電源電圧より
高い第３電圧Ｖ3 （＜Ｖ1 ）を印加するための第３の電
圧発生回路とを備えた半導体記憶装置において、第２の
電圧発生回路と第３の電圧発生回路を直列に接続すると
共に、該直列回路の出力ノードを第１の電圧発生回路の
出力ノードに接続するための切り替え回路を設けたこと
を特徴とする。

【００１８】望ましくは、第１の電圧発生回路は第１の
昇圧回路と第１の電圧リミッタからなり、第２の電圧発
生回路は第２の昇圧回路と第２の電圧リミッタからな
り、第３の電圧発生回路は第３の昇圧回路と第３の電圧
リミッタからなり、切り替え回路により第２及び第３の
電圧発生回路が直列接続されるときには第２及び第３の
電圧リミッタの少なくとも一方の動作を停止すること。

【００１９】また、本発明（請求項５）は、半導体基板
上に電荷蓄積層と制御ゲートが積層形成され、電荷蓄積
層と基板の間の電荷の授受により電気的書替えが行われ
るメモリセルが配列形成されたメモリセルアレイと、メ
モリセル若しくは該メモリセルを複数個接続してなるメ
モリセルユニットの一端と直接又は選択トランジスタを
介して接続されたビット線と、メモリセル若しくはメモ
リセルユニットの他端と直接又は選択トランジスタを介
して接続されたソース線と、メモリセルが形成されたウ
ェル又は基板とソース線を接続する第１のトランジスタ
と、ウェル又は基板と放電ノードとを接続する第２のト
ランジスタとを具備してなる半導体記憶装置であって、
ウェル又は基板とソース線が共に電源電圧より高い電圧
から放電される動作時に、ソース線は第１，第２のトラ
ンジスタ、放電ノードという経路を介して放電されるこ
とを特徴とする。

【００２０】

【作用】本発明（請求項１〜４）によれば、スイッチ回
路や切り替え回路による接続によって、複数の電圧発生
回路を独立に駆動したり、相互接続して駆動したりする
ことができる。従って、あるモードにおいては使用され
ない電圧発生回路を該モードにおいて使用される電圧発
生回路と接続することにより、本来の電圧発生回路以上
の能力を持たせることができ、回路の使用効率の向上を
はかることができる。

【００２１】より具体的には、例えばＥＥＰＲＯＭの消
去動作時に、消去用高電圧の発生・供給を行う回路とし
て、書込み・消去用高電圧発生回路に加えて、中間電位
発生回路も用いる。すると、消去用高電圧の発生・供給
を行う回路としては書込み・消去用高電圧発生回路のみ
を用いる従来方式に比べて、チップサイズを殆ど増加さ
せることなく、消去用高電圧の充電所要時間を大幅に短
縮することができ、データ消去動作の高速化が実現でき
る。

【００２２】また、本発明（請求項５）においては、消
去動作中の消去用高電圧が印加されたノードの放電動作
時に Cell-Sourceノードが Cell-p-wellノードより低い
電圧にならないように制御されることにより、前記放電
動作時にラッチアップが起こることを防止できる。この
ようにして本発明によれば、チップサイズを殆ど増加さ
せることなく、従来よりも高速な、そして信頼性の高い
データ消去動作を実現できる。

【００２３】

【実施例】以下、本発明の実施例を図面を参照して説明
する。図１は、本発明の一実施例に係わるＮＡＮＤセル
型ＥＥＰＲＯＭシステム構成を示すブロック図である。
メモリセルアレイ１に対して、データ書込み，読出し，
再書込み，書込みベリファイ読出し，及び消去ベリファ
イ読出しを行うために、ビット線制御回路２が設けられ
ている。このビット線制御回路２は、データ入出力バッ
ファ６につながり、アドレスバッファ４からのアドレス
信号を受けるカラムデコーダ３の出力を入力として受け
る。また、メモリセルアレイ１に対して制御ゲート及び
選択ゲートを制御するためにロウデコーダ５が設けら
れ、メモリセルアレイ１が形成されるｐ基板（又はｐ型
ウェル）の電位を制御するための基板電位制御回路７が
設けられている。

【００２４】書込み・消去用高電圧発生回路８は、書込
み・消去動作時にメモリセルへのデータの書込み・消去
を行うためにメモリセルに印加する書込み・消去用高電
圧を発生・供給する。中間電位発生回路９は、書込み動
作時にメモリセルやビット線、等に印加する中間電位
（＞Ｖcc電位）を発生・供給すると共に、消去動作時に
書込み・消去用高電圧発生回路８と接続されて、書込み
・消去用高電圧発生回路８と共に消去用高電圧を発生・
供給する。また、消去用高電圧放電回路１０は、消去動
作中に消去用高電圧に充電されたメモリセルアレイ中の
ノード（ビット線を除く）をＶcc程度まで放電する回路
である。

【００２５】図２（ａ）（ｂ）は、メモリセルアレイの
一つのＮＡＮＤセル部分の平面図と等価回路図であり、
図３（ａ）（ｂ）はそれぞれ図２（ａ）のＡ−Ａ′及び
Ｂ−Ｂ′断面図である。素子分離酸化膜１２で囲まれた
ｐ型シリコン基板（又はｐ型ウェル）１１に、複数のＮ
ＡＮＤセルからなるメモリセルアレイが形成されてい
る。一つのＮＡＮＤセルに着目して説明すると、この実
施例では、８個のメモリセルＭ１〜Ｍ８が直列接続され
て一つのＮＡＮＤセルを構成している。

【００２６】メモリセルはそれぞれ、基板１１にゲート
絶縁膜１３を介して浮遊ゲート１４（１４₁ ，１４₂ ，
…，１４₈ ）を形成し、この上にゲート絶縁膜１５を介
して制御ゲート１６（１６₁ ，１６₂ ，…，１６₈ ）を
形成して、構成されている。これらのメモリセルのソー
ス・ドレインであるｎ型拡散層１９は、隣接するもの同
士共用する形で接続され、これによりメモリセルが直列
接続される。

【００２７】ＮＡＮＤセルのドレイン側及びソース側に
は、メモリセルの浮遊ゲート，制御ゲートと同時に形成
された選択ゲート１４₉ ，１６₉ 及び１４₁₀，１６₁₀が
それぞれ設けられている。素子形成された基板上はＣＶ
Ｄ酸化膜１７により覆われ、この上にビット線１８が配
設されている。ビット線１８はＮＡＮＤセルの一端のド
レイン側拡散層１９にコンタクトさせている。行方向に
並ぶＮＡＮＤセルの制御ゲート１４は、共通に制御ゲー
ト線ＣＧ（１），ＣＧ（２），…，ＣＧ（８）として配
設されている。これら制御ゲート線はワード線となる。
選択ゲート１４₉ ，１６₉ 及び１４₁₀，１６₁₀も、それ
ぞれ行方向に連続的に選択ゲート線ＳＧ₁ ，ＳＧ₂ とし
て配設されている。

【００２８】なお、選択ゲート１４₉ ，１４₁₀と基板１
１との間のゲート絶縁膜１３をメモリセル部のゲート絶
縁膜より厚くして、その信頼性を高めるようにしてもよ
い。図４は、このようなＮＡＮＤセルがマトリックス配
列されたメモリセルアレイの等価回路を示している。

【００２９】図５に、書込み動作時における主要ノード
の動作タイミング図を示す。但し、Ｖｕｓｓに関しては
図７を参照。図５中のＣＧ（選択）はデータ書込みを行
うメモリセルのゲート（制御ゲート）電圧であり、ＣＧ
（非選択）はデータ書込みを行うメモリセルが含まれる
ブロック（選択ブロック）内の８本の制御ゲートのう
ち、データ書込みを行うメモリセルのゲート（制御ゲー
ト）を除いた７本の制御ゲート電圧である。さらに、Ｓ
Ｇ１，ＳＧ２はＮＡＮＤセル中のビット線コンタクト
側，ソース線側の選択ゲートである。

【００３０】また、ＶＰＰＲＷはロウデコーダ中のノー
ド名である（図７を参照、詳細は後述する）。ＶＰＰは
書込み・消去用高電圧を発生するＶpp電位昇圧回路の出
力ノード（図８を参照、詳細は後述する）であり、ＶＭ
ＢＬ，ＶＭＷＬは書込み動作時にそれぞれビット線、選
択ブロック内非選択ＣＧに印加する中間電位を発生する
ＶmBL ，ＶmWL 電位昇圧回路の出力ノードである（図８
を参照：詳細は後述する）。書込み動作中にＶＰＰ，Ｖ
ＭＢＬ，ＶＭＷＬノードはそれぞれ２０Ｖ，８Ｖ，１０
Ｖの電圧になる。次に、図５に示した書込み動作タイミ
ングについて簡単に説明する。

【００３１】まず、書込み動作に入ると、ビット線やＣ
Ｇ（選択），ＣＧ（非選択），ＳＧ１が０ＶからＶcc電
位に充電される。続いて、書込み用高電圧（〜２０
Ｖ）、ビット線に印加される中間電位（〜８Ｖ）や選択
ブロック内非選択ＣＧに印加される中間電位（〜１０
Ｖ）の発生を開始する。この時には、ＶＰＰノードとＶ
ＰＰＲＷノードを導通状態に保ったまま書込み用高電圧
の発生・供給が行われる。

【００３２】同様に、データを書込むメモリセルに接続
された全ビット線（“０”データを書込むメモリセルに
接続されたビット線と“１”データを書込むメモリセル
に接続されたビット線の両方）とＶＭＢＬノードが導通
状態に保たれたまま、ビット線印加用中間電位の発生・
供給が行われる。同様に、選択ブロック内ＣＧ（８本）
とＶＭＷＬノードが導通状態に保たれたまま、非選択Ｃ
Ｇ印加用中間電位の発生・供給が行われる。

【００３３】ＶＭＢＬノード，ビット線への８Ｖまでの
充電が完了した後、データ“１”を書込むメモリセルに
対応するビット線電位が８Ｖから０Ｖに放電される。ま
た、この放電が完了すると共に、非選択ＣＧの１０Ｖへ
の充電、ＶＰＰＲＷノードへの２０Ｖへの充電が完了し
た後、データ書込みを行うメモリセルの制御ゲートを２
０Ｖまで充電する。この時には、ＶＰＰＲＷノードの容
量は制御ゲート１本の容量よりずっと大きい（後述する
図７の説明を参照）ため、ＶＰＰＲＷノードの２０Ｖま
での充電所要時間に比べ、データ書込みを行うメモリセ
ルの制御ゲートの２０Ｖまでの充電所要時間はずっと短
くなる。

【００３４】この後、しばらくの間各ノードの電位がこ
の状態に保たれた後、選択ブロック内の全制御ゲート電
圧及び選択ブロック内ビット線コンタクト側選択ゲート
電圧が０Ｖまで放電される。続いて、“０”データ書込
みメモリセルに対応するビット線電位が８Ｖから０Ｖに
放電される。また、ＶＰＰＲＷノード，ＶＰＰノード，
ＶＭＢＬノード，ＶＭＷＬノードがＶccまで低下した
後、書込み動作が終了する。

【００３５】このように書込み動作では、書込み用高電
圧と２種類の中間電位が必要なため、書込み動作中に
は、書込み・消去用高電圧発生回路，ビット線印加用中
間電位発生回路（＝ＶmBL 電位昇圧回路＋８Ｖリミッタ
（図８参照）），非選択ＣＧ印加用中間電位発生回路
（＝ＶmWL 電位昇圧回路＋１０Ｖリミッタ（図８参
照））の各発生回路の出力ノードは異なる電位を発生す
る必要がある。

【００３６】図６に、消去動作における主要ノードの動
作タイミングを示す。但し、図６中のＶｕｓｓに関して
は図７を参照。ここで、比較のために従来のＥＥＰＲＯ
Ｍの回路構成を図２３に、その動作タイミングを図２４
に示す。

【００３７】以下に、図６に示した動作タイミングの説
明を行う。消去動作に入ると、まずメモリセルアレイ中
のソース線（図６中の Cell-Sourceノード）とビット線
がＶcc電位まで充電され、この充電が完了した後に、メ
モリセルが形成されているｐ型ウェル（若しくはｐ基
板）電位（図６中の Cell-p-wellノード＝図３中の１１
ノードに相当）がＶcc電位まで充電される。

【００３８】この場合には、 Cell-p-wellのＶcc電位へ
の充電動作をビット線や Cell-Sourceの充電動作より早
く、若しくは同時に行うと、 Cell-p-wellノード電位が
ビット線電位或いは Cell-Sourceの電位より高い電位と
なる可能性がある。そして、Cell-p-wellノードとビッ
ト線或いは Cell-Sourceノードの間でｐｎ接合順方向電
流が流れることになり、寄生バイポーラ・サイリスタに
電流が流れラッチアップを引き起こす危険がある。

【００３９】従って、図６に示した動作タイミング中で
は Cell-p-wellノードよりもビット線及び Cell-Source
ノードの充電を先に行うことにより、ラッチアップを防
止している。また、非選択ブロック内ＣＧや全ブロック
内のＳＧ１とＳＧ２もＶcc電位まで充電される。

【００４０】続いて、非選択ブロック内ＣＧ，全ブロッ
ク内のＳＧ１とＳＧ２， Cell-p-well， Cell-Source，
ＶＰＰＲＷノードへの消去用高電圧の充電が行われる。
この時には、ビット線はフローティング状態にあるが、
Cell-p-wellノードの消去用高電圧の充電の際に、ビッ
ト線コンタクトのｎ⁺ 拡散層部分（図３（ａ）参照）と
Cell-p-wellノードの間に流れるｐｎ接合順方向電流に
より、ビット線は（２０Ｖ−Ｖｊ）電位まで充電される
（但し、Ｖｊはビット線コンタクトのｎ⁺ 拡散層と Cel
l-p-wellで形成されるｐｎ接合における拡散電位）。

【００４１】この時には、ビット線コンタクトのｎ⁺ 拡
散層と Cell-p-wellで形成されるｐｎ接合において順方
向電流が流れるが、一般にチップ内部で発生される消去
用高電圧の電流供給能力は電源電圧パッドからの電流供
給能力よりもずっと小さく、またこのため充電速度も遅
くなるため、 Cell-p-well， Cell-Sourceの電源電圧Ｖ
cc電位への充電動作時に心配したラッチアップ動作は、
電流供給能力の低い消去用高電圧への充電動作時には起
こらない。何故なら、ラッチアップ動作を起こすには大
電流が必要であり、また充電速度が遅いので前記ｐｎ接
合間に高い電位差がかからないためである。

【００４２】また、図６の動作では、消去用高電圧は、
書込み・消去用高電圧発生回路８により発生・供給され
るばかりでなく、書込み動作時に中間電位を発生してい
た中間電位発生回路９によっても発生・供給されてい
る。消去動作時に、書込み・消去用高電圧発生回路８ば
かりでなく、中間電位発生回路９によっても消去用高電
圧を発生・供給することにより、書込み・消去用高電圧
発生回路８だけで消去用高電圧を発生・供給する場合
（従来方式）に比べて、消去用高電圧の電流供給能力を
高め、消去用高電圧の充電所要時間（図６中の（☆））
を短縮することができ、消去動作を高速化できる。

【００４３】図６中の選択ブロック内制御ゲート以外の
ノードが２０Ｖ或いは（２０Ｖ−Ｖｊ）にしばらく保た
れた後に、非選択ブロック内制御ゲートや全ブロック内
ＳＧ１とＳＧ２， Cell-p-well， Cell-Sourceを２０Ｖ
からＶＬ１電位（Ｖcc程度の電位）まで低下させた後
に、非選択ブロック内制御ゲートや全ブロック内ＳＧ１
とＳＧ２， Cell-p-wellを０Ｖまで放電する。この場合
には、ビット線は図６中の（☆）以降ずっとフローティ
ング状態にあるが、非選択ブロック内制御ゲートや全ブ
ロック内ＳＧ１とＳＧ２， Cell-p-well， Cell-Source
の各ノードの電位低下に応じて、前記各ノードとの容量
カップリングにより、ビット線はＶＬ２電位まで低下す
る。

【００４４】続いて、 Cell-Sourceノード及びビット線
を０Ｖまで放電する。この場合に、Cell-p-well放電動
作より Cell-Sourceノード及びビット線の放電動作を後
にしているのは、 Cell-p-wellノードより Cell-Source
ノード或いはビット線が高い電圧になることを防ぐた
め、即ち Cell-p-wellノードとビット線或いは Cell-So
urceノードの間でｐｎ接合順方向電流が流れることによ
り寄生バイポーラ・サイリスタに電流が流れ、ラッチア
ップが起こることを防ぐためである。また、ＶＰＰＲ
Ｗ，ＶＰＰ，ＶＭＢＬ，ＶＭＷＬの各ノードがＶcc電位
まで低下された後、消去動作が終了する。

【００４５】従来は、消去用高電圧の発生・供給は書込
み・消去用高電圧発生回路８だけを用いて行っており、
この際には中間電位発生回路９は電位昇圧を行っていな
かった。従って、従来方式では、消去用高電圧の充電所
要時間が長くなるという問題があった。また、消去用高
電圧の充電所要時間を短くするには書込み・消去用高電
圧発生回路の電流供給能力を高める必要があり、これは
Ｖpp電位昇圧回路のパターン面積増大、即ちチップ面積
の増大を招く。

【００４６】これに対し本実施例では、図６に示したよ
うに、消去動作では、消去用高電圧の発生・供給を書き
込み・消去用高電圧発生回路８ばかりでなく中間電位発
生回路９においても行うことにより、チップ面積を殆ど
増大させず、消去用高電圧の充電所要時間を短縮し、消
去動作の高速化を実現している。

【００４７】図７に、ロウデコーダ５とメモリセルアレ
イ１の接続関係を示す。以下に、図７に示したロウデコ
ーダ５の回路について簡単に説明する。信号ＲＤＥＮＢ
はブロック選択の起動信号であり、また信号ＲＡ１，Ｒ
Ａ２，ＲＡ３は選択ブロック中では全て“Ｈ”レベル
に、非選択ブロック中では３個の信号のうち少なくとも
一つは“Ｌ”レベルにある。また、信号ＥＲＡＳＥは消
去動作時に“Ｈ”レベル、消去動作時以外には“Ｌ”レ
ベルにあり、信号ＥＲＡＳＥＢは消去動作時に“Ｌ”レ
ベル、消去動作時以外には“Ｈ”レベルにある。

【００４８】書込み動作時には、選択ブロック中ではノ
ードＮ１，Ｎ２はそれぞれＶＰＰＲＷ電位と同電位、０
Ｖ電位にあり、ＳＧＤ，ＣＧ１〜８、ＳＧＳノードの電
位はそれぞれＳＧ１，ＣＧ（１）〜ＣＧ（８），ＳＧ２
に転送され、選択メモリセルの書込み動作が行われる。
また、書込み動作時にはＶｕｓｓノードは０Ｖ電位にあ
る。このため、非選択ブロック中ではノードＮ１，Ｎ２
はそれぞれ０Ｖ電位、ＶＰＰＲＷ電位と同電位にあるの
で、ＳＧ１，ＣＧ（１）〜ＣＧ（８），ＳＧ２はすべて
０Ｖ電位となり、メモリセルへのデータ書込みは行われ
ない。

【００４９】消去動作時には、選択ブロック中ではノー
ドＮ１，Ｎ２はそれぞれ０Ｖ電位、ＶＰＰＲＷ電位と同
電位にあり、従ってＣＧ（１）〜ＣＧ（８）は全て０Ｖ
電位となり、またメモリセルが形成されているｐ型ウェ
ル（又はｐ型基板）は２０Ｖまで充電されるため、選択
ブロック中のメモリセルデータは全て消去される。ま
た、この時には、Ｖｕｓｓ電位は２０Ｖまで充電される
ため、ＳＧ１，ＳＧ２も２０Ｖまで充電される。非選択
ブロック中ではノードＮ１，Ｎ２はそれぞれＶＰＰＲＷ
電位と同電位、０Ｖ電位にあり、従ってＳＧ１，ＣＧ
（１）〜ＣＧ（８），ＳＧ２は全て２０Ｖまで充電され
る。また、メモリセルが形成されているｐ型ウェル（又
はｐ型基板）も２０Ｖまで充電されるため、非選択ブロ
ック中のメモリセルのデータは変化しない。

【００５０】このような動作を実現するロウデコーダ５
を構成するトランジスタのうち、図７中のＨＶ内（破線
内）にあるｐチャネルトランジスタは全てＶＰＰＲＷ電
位に設定されたｎ型ウェル内に形成されており、またノ
ードＮ１，Ｎ２のいずれかは必ずＶＰＰＲＷ電位と同電
位にある。また、図７の回路はメモリセルアレイ中のブ
ロック数（一般には、数百〜数千個）と同数存在するた
め、ＶＰＰＲＷ電位となる全ノードの総容量は大きい値
（数百〜数千ｐＦ程度）となり、この総容量値は制御ゲ
ート１本の容量よりずっと大きい。

【００５１】図８に、本発明における書込み・消去用高
電圧発生回路８、及び中間電位発生回路９の接続状態の
一実施例を示す。書込み・消去用高電圧発生回路８は、
Ｖpp電位昇圧回路３１とその出力電圧レベルを２０Ｖに
設定するための２０Ｖリミッタ４１を含む。同様に、中
間電位発生回路９はＶmBL 電位昇圧回路３２と８Ｖリミ
ッタ４２を含み、さらにＶmWL 電位昇圧回路３３と１０
Ｖリミッタ４３を含む。また、Ｖpp電位昇圧回路３１の
出力ノードＶＰＰとＶMBL 電位昇圧回路３２の出力ノー
ドＶＭＢＬは、Ｄタイプ，ｎチャネルＭＯＳトランジス
タＱd1を介して接続されている。同様に、Ｖpp電位昇圧
回路３１の出力ノードＶＰＰとＶmWL 電位昇圧回路３３
の出力ノードＶＭＷＬは、Ｄタイプ，ｎチャネルＭＯＳ
トランジスタＱd2を介して接続されている。

【００５２】信号ＴＲＡＮは書込み動作時には“Ｌ”レ
ベル（Ｑd1，Ｑd2を共にオフ状態にする電位レベル）に
あるため、トランジスタＱd1，Ｑd2は共にオフ状態にあ
るとともに、２０Ｖ，８Ｖ，１０Ｖの各リミッタ４１〜
４３は全て動作状態にあるため、ＶＰＰ，ＶＭＢＬ，Ｖ
ＭＷＬノードはそれぞれ異なる電圧（それぞれのリミッ
タで制限される電圧）を出力する。信号ＴＲＡＮは消去
動作時には“Ｈ”レベル（Ｑd1，Ｑd2が共に２０Ｖを転
送できる電位レベル）にあるため、ＶＰＰ，ＶＭＢＬ，
ＶＭＷＬノードは全て導通状態にあり、Ｖpp，ＶmBL ，
ＶmWL 電位昇圧回路３１〜３３の３つの回路から出力さ
れる電圧をショートして消去用高電圧として出力する。
この消去動作時には、８Ｖリミッタ４２や１０Ｖリミッ
タ４３は非動作状態となり、リミッタとしてはＶＰＰノ
ードに接続された２０Ｖリミッタ４１のみが動作してい
る状態にあるため、消去用高電圧が出力されてる時には
ＶＰＰ，ＶＭＢＬ，ＶＭＷＬノードは全て２０Ｖに保た
れる。

【００５３】図９に、信号ＴＲＡＮの発生回路の一例を
示す。但し、図９中の信号ＥＲＡＳＥは消去動作時に
“Ｈ”、消去動作時以外には“Ｌ”レベルにある信号で
ある。また、図１０（ａ）〜（ｃ）に２０Ｖリミッタの
構成例を示す。図１０（ａ）〜（ｃ）中のＤ１は両端子
の電位差が２０Ｖとなると急激に大電流を流す素子（例
えばツェナーダイオード）であり、この素子があるため
ＶＰＰノードの最高電圧は２０Ｖに制限される。図１０
（ａ）中の信号／ＯＳＣは、Ｖpp昇圧回路３１がＶccよ
り高い電圧の出力状態には“Ｌ”、非出力状態には
“Ｈ”となる信号であり、図１０（ａ）を用いることに
より２０Ｖリミッタ４１が前記出力状態においてのみ動
作状態となるように制御することができる。２０Ｖリミ
ッタとしては図１０（ａ）以外に図１０（ｂ）（ｃ）を
用いることも可能である。

【００５４】図１０（ｄ）（ｅ）に、８Ｖリミッタ４２
の構成例を示す。信号ＴＲＡＮ，／ＴＲＡＮは図９を参
照。また、素子Ｄ２は両端子の電位差が８Ｖとなると急
激に大電流を流す素子であり、この素子があるためＶＭ
ＢＬノードの書込み動作中の最高電圧は８Ｖに制限され
る。図１０（ｄ）（ｅ）では、信号ＴＲＡＮ若しくは／
ＴＲＡＮにより、書込み動作中はそれぞれトランジスタ
Ｑd4，Ｑp20 がオン状態となり、ＶＭＢＬノードを８Ｖ
以下に制限するが、消去動作中はそれぞれトランジスタ
Ｑd4，Ｑp20 がオフ状態となるため、８Ｖリミッタ４２
は非動作状態となり、ＶＭＢＬノード電位を制限しなく
なる。従来は昇圧回路の出力ノードを接続しないため
（図２１参照）、８Ｖリミッタとしては図１０（ｆ）の
ような構成を用いることができたが、本発明では、トラ
ンジスタＱd4やＱp20 のような、消去動作時に８Ｖリミ
ッタをオフ状態（非動作状態）とする手段が必要であ
る。

【００５５】図１０（ｇ）（ｈ）に、１０Ｖリミッタ４
３の構成例を示す。信号ＴＲＡＮ，／ＴＲＡＮは図９を
参照。また、素子Ｄ３は両端子の電位差が１０Ｖとなる
と急激に大電流を流す素子であり、この素子があるため
ＶＭＷＬノードの書込み動作中の最高電圧は１０Ｖに制
限される。図１０（ｇ）（ｈ）では、信号ＴＲＡＮ若し
くは／ＴＲＡＮにより、書込み動作中はそれぞれトラン
ジスタＱd5，Ｑp21 がオン状態となり、ＶＭＷＬノード
を１０Ｖ以下に制限するが、消去動作中はそれぞれトラ
ンジスタＱd5，Ｑp21 がオフ状態となるため、１０Ｖリ
ミッタ４３は非動作状態となり、ＶＭＷＬノード電位を
制限しなくなる。従来は昇圧回路の出力ノードを接続し
ないため（図２１参照）、１０Ｖリミッタとしては図１
０（ｉ）のような構成を用いることができたが、本発明
では、トランジスタＱd5やＱp21のような、消去動作時
に１０Ｖリミッタをオフ状態（非動作状態）とする手段
が必要である。

【００５６】素子Ｄ１〜Ｄ３の構成例が図１１（ａ）
（ｂ）に示されており、この構成例では逆方向電圧
（（Ａノード電圧）−（Ｂノード電圧）の値）が制限電
圧（Ｄ１，Ｄ２，Ｄ３ではそれぞれ２０Ｖ，８Ｖ，１０
Ｖ）となるとブレークダウン状態となるｐｎ接合を用い
る場合を示している。Ａノードを昇圧回路出力ノード側
に、Ｂノードを接地電位側に接続することにより、昇圧
回路出力ノードを前記制限電圧に制限するリミッタが実
現できる。

【００５７】図１２（ａ）に、図８に示した各昇圧回路
出力ノードの接続例の別の実施例を示す。このように、
各昇圧回路出力ノードの接続方法は種々変更が可能であ
る。また、図１２（ｂ）（ｃ）に別の例を示す。図１２
（ｂ）では、ＶmWL 昇圧回路３３の出力ノードとＶpp昇
圧回路３１の出力ノードとの間にＱd6を接続し、ＶmWL
昇圧回路３３の入力ノードとＶmBL 昇圧回路３２の出力
ノードとの間にＱd7を接続している。従って、ＴＲＡＮ
により、ＶmWL 昇圧回路３３とＶmBL 昇圧回路３２が直
列接続されてＶpp昇圧回路３１に並列接続されることに
なる。この場合、ＶmWL 昇圧回路３３とＶmBL 昇圧回路
３２は本来必要な電圧に近い電圧を発生するため、これ
らの回路設計が容易になる利点がある。図１２（ｃ）は
ＶmWL 昇圧回路３３とＶmBL 昇圧回路３２の位置を入れ
替えたものであり、図１２（ｂ）と同様に動作する。

【００５８】図１３〜１５に、図８中の昇圧回路の具体
的な構成例を示す。図１３〜１５に示した昇圧回路は、
複数のトランジスタ、キャパシタからなり、昇圧電位発
生時には、入力信号ＲＮＧ，／ＲＮＧが図１６に示した
タイミングで動くことによりＶccより高い電圧を発生・
供給する。

【００５９】図１３の昇圧回路はキャパシタが接続され
ているノードがｎ個直列に接続されていて、通常段数ｎ
の昇圧回路、或いはｎ段の昇圧回路と呼ばれる。昇圧回
路では通常、キャパシタのパターン面積が支配的であ
り、その他の素子のパターン面積はキャパシタよりずっ
と小さい。この昇圧回路の段数は制限電圧に応じて最適
段数（昇圧回路のパターン総面積、即ちキャパシタの総
面積が一定とした時に、電源電圧から制限電圧まで充電
する所要時間が最も短くなるような段数）が異なり、一
般には制限電圧が高いほど多くの段数が必要である。

【００６０】従って、Ｖpp，ＶmBL ，ＶmWL の各電位昇
圧回路の最適段数（＝制限電圧２０Ｖ，８Ｖ，１０Ｖに
おける最適段数）は、例えば１２段，５段，６段のよう
になり、各昇圧電圧の各ノードへの充電所要時間、即ち
書込み動作所要時間を最短にするために、通常各昇圧回
路はこの最適段数に設定される。

【００６１】ところが本発明では、ＶmBL ，ＶmWL 電位
昇圧回路は書込み動作時にそれぞれ８Ｖ，１０Ｖを、消
去動作時には共に２０Ｖを出力するため、書込み動作時
と消去動作時で最適な段数が異なる、特に前記した最適
段数（Ｖpp，ＶmBL ，ＶmWLのそれぞれで１２段，５
段，６段）では中間電位と消去用高電圧の場合で倍以上
最適段数が異なる、という問題が生じる。

【００６２】従来のような書込み・消去用高電圧発生回
路８だけで消去用高電圧を発生する場合に比べると、中
間電位発生回路９（中間電位発生に最適な５〜６段構
成）中の昇圧回路段数が最適段数の半分以下の段数の昇
圧回路であっても、この中間電位発生回路９と書込み・
消去用高電圧発生回路８（段数は２０Ｖ発生に最適な１
２段構成）を組み合わせる場合の方が消去用高電圧の充
電所要時間はずっと短縮できる。

【００６３】以上は、中間電位発生用の昇圧回路とし
て、図１３の構成のものを用いた場合の話である。ま
た、トランジスタＱd10 は昇圧回路が昇圧電位を発生し
ない動作時に昇圧回路の出力ノードをＶcc電位に設定す
るために入っており、／ＯＳＣは昇圧電位発生時・非発
生時にそれぞれ“Ｌ”，“Ｈ”レベルとなる。

【００６４】しかしながら、図１４の構成を持つ昇圧回
路を用いると、さらに消去用高電圧充電所要時間を短縮
できる。図１４の構成の昇圧回路では、動作に応じて昇
圧回路の段数を変化させることができる。

【００６５】例えば、図１７と合わせて用いる（信号Ｅ
ＲＡＳＥは消去動作時のみ“Ｈ”レベル、他の動作時に
は“Ｌ”レベル）と、図１４の昇圧回路は、消去動作時
にはトランジスタＱd12 がオフ状態Ｑd13 がオン状態に
あるので（ｍ＋ｋ）段、他の動作時にはトランジスタＱ
d12 がオン状態Ｑd13 がオフ状態にあるのでｍ段とｋ段
の並列構成となる。例えば、ＶmWL 昇圧回路としてｍ＝
ｋ＝６のものを、ＶmBL 昇圧回路としてｍ＝ｋ＝５のも
のを用いると、書込み動作時には、ＶmWL ，ＶmBL 昇圧
回路はそれぞれ６段昇圧回路２個並列構成、５段昇圧回
路２個並列構成を持つことになり、最適段数を保つこと
ができ、書込み動作時の各中間電位の充電所要時間が最
短な状態を保つことができる。

【００６６】また、消去動作時には、ＶmWL ，ＶmBL 昇
圧回路はそれぞれ１２段，１０段構成の昇圧回路とな
り、ＶmWL 昇圧回路は２０Ｖ発生の最適段数、ＶmBL 昇
圧回路は２０Ｖ発生最適段数１２段より僅かに少ない１
０段となる。従って、中間電位発生回路９として、図１
３構成を用いた場合に比べて、図１４構成を用いた場合
の方が２０Ｖ発生の最適段数に近い段数で消去用高電圧
の発生・供給を行えるため、消去用高電圧充電動作時の
中間電位発生回路９からの電流供給能力が増大し、消去
用高電圧充電所要時間を短縮できる。

【００６７】以上、ＶmWL 昇圧回路としてｍ＝ｋ＝６の
ものを、ＶmBL 昇圧回路としてｍ＝ｋ＝５のものを用い
た場合を例にとって説明したが、例えばＶmWL 或いはＶ
mBL昇圧回路としてｍ＝５，ｋ＝７のようにｍとｋが異
なる値をとる場合などでも、書込み・消去動作間で昇圧
回路の段数を変更させて各中間電位や高電圧の充電所要
時間を短縮することは可能であり、本発明として有効で
ある。また、図１５中の構成例は、図１４中のＤタイ
プ，ｎチャネルＭＯＳトランジスタＱd12 ，Ｑd13 の代
わりにＥタイプ，ｐチャネルＭＯＳトランジスタＱp26
，Ｑp27 を用いた場合であり、図１４と同様の動作が
可能である。

【００６８】前述したように、従来のような書込み・消
去用高電圧発生回路８だけで消去用高電圧を発生する場
合に比べると、中間電位発生回路９（中間電位発生に最
適な５〜６段構成）中の昇圧回路段数が最適段数の半分
以下の段数の昇圧回路であっても、この中間電位発生回
路９と書込み・消去用高電圧発生回路８（段数は２０Ｖ
発生に最適な１２段構成）を組み合わせる場合の方が消
去用高電圧の充電所要時間はずっと短縮できる。また、
図１３を用いる場合は、図１４を用いる場合に比べ、Ｄ
タイプ，ｎチャネルトランジスタＱd12 ，Ｑd13 や図１
７の回路を省略できるなどの長所もあるため、昇圧回路
構成として図１３のような段数を切替えない方式が有効
な場合も存在する。

【００６９】以上述べたように、前述した内容では、本
発明を用いると消去動作の高速化が可能となるが、デメ
リットとして、例えば図８中のトランジスタＱd1，Ｑd2
や図９の回路、等素子の数が増えるという点があるが、
この素子の増加による回路パターン面積の増加は僅かで
あり、各中間電位や書込み・消去用高電圧の昇圧回路の
パターン面積に比べるとずっと小さい。従って、従来方
式を用いて本発明と同等の消去動作高速化、即ち消去用
高電圧充電所要時間の短縮を実現させるために書込み・
消去用高電圧発生回路の電流供給能力を向上させる際の
パターン面積の増加量（〜昇圧回路中のキャパシタ面積
の増加量）によるチップ面積の増加量に比べると、本発
明を用いることによるチップ面積の増加量は無視できる
程度である。

【００７０】これまでは、昇圧回路の段数を変化させる
手段として図１４、図１５の構成を用いた方法について
述べてきたが、段数を変化させる他の手段として、図１
２（ｂ）（ｃ）の構成を用いる方法がある。図１２
（ｂ）（ｃ）中の方法は、ＶmBL，ＶmWL 電位昇圧回路
３２，３３として、例えば、それぞれ段数５，段数６の
ものを用いている場合に、消去動作時に限りＶmWL 昇圧
回路３３とＶmBL 昇圧回路３２を直列接続させる方法で
あり、この場合には、ＶmWL 昇圧回路３３とＶmBL昇圧
回路３２のうちの片方の出力ノードをもう片方の入力ノ
ード（図１２（ｂ）（ｃ）や図１３，１４，１５中の
（＄）マークに相当）と接続させる。すると、書込み動
作時には、それぞれ６段，５段の状態で異なる電位を出
力する昇圧回路が、消去動作時には直列接続されて１１
段の昇圧回路を構成し、消去用高電圧を発生・供給す
る。

【００７１】この方法を用いても、消去動作時に、中間
電位発生回路９として、ＶmWL 昇圧回路３３とＶmBL 昇
圧回路３２を直列接続せず６段，５段の状態で消去用高
電圧を発生する場合よりも、１１段構成にした方が２０
Ｖ発生の最適段数１２段に近いので消去用高電圧の電流
供給能力が高くなり、消去用高電圧充電所要時間を短縮
できる。但し、この方法を用いての消去用高電圧充電動
作中も、８Ｖ，１０Ｖリミッタ４２，４３を非動作状態
にすることは言うまでもない。

【００７２】次に、図６中の（＃）部分の動作の説明を
する。図６の（＃）部分の動作を実行する消去用高電圧
放電回路１０の一実施例を図１８（ａ）に示す。但し、
図１８（ａ）中の Cell-Source， Cell-p-wellノードは
図５，６中のそれぞれのノードに対応し、またＣＧ１〜
８，ＳＧＤ，ＳＧＳ，Ｖｕｓｓの各ノードは図７中のそ
れぞれのノードに対応する。この時には、ＣＧ１〜８は
非選択ブロック中の全ての制御ゲート（＝消去動作中に
２０Ｖまで充電される全ての制御ゲート）、ＳＧＤとＳ
ＧＳは合わせて非選択ブロック中の全ての選択ゲート、
Ｖｕｓｓは選択ブロック中の２本の選択ゲートと導通状
態にある。

【００７３】図６中の（＃）の動作では、消去動作中に
消去用高電圧２０Ｖを印加したノードの放電を行うがこ
の時に、各ノード間に電位差がついて誤動作や破壊が起
こるのを防ぐために、各ノード間に電位差がつかないよ
うに２０Ｖ程度となっているノードの放電を同時に行う
（但し、ビット線はフローティング状態にあるため放電
は行わないが、メモリセル内の多くのノードが２０Ｖか
ら低下する際にビット線周辺のノードとの容量カップリ
ングにより低下する。）。

【００７４】図１８（ａ）の回路では、前記の電位放電
状態になると、信号ＥＲＣＶＨが２０Ｖとなり、また信
号ＥＲＣＶがＶcc程度となって放電を行う。信号ＥＲＣ
Ｖが２０ＶではなくＶcc程度であるのは、各ノード間に
電位差がなるべくつかないように放電中間ノードＮ３を
十分ゆっくり放電するために、トランジスタＱn51 の抵
抗を十分大きくするためであり、従ってこの時にはＥタ
イプ，ｎチャネルＭＯＳトランジスタＱｎ39〜Ｑｎ49が
三極管動作状態にある場合にはＣＧ１〜８，ＳＧＤ，Ｓ
ＧＳ， Cell-p-well， Cell-Sourceの各ノードと放電中
間ノードＮ３間には殆ど電位差はない状態となる。

【００７５】この時に、Ｅタイプ，ｎチャネルＭＯＳト
ランジスタＱｎ39〜Ｑｎ49のしきい値電圧が５Ｖの場合
を考えると、信号ＥＲＣＶＨが２０Ｖであるため、例え
ばＣＧ１が２０Ｖから１５Ｖになるまではトランジスタ
Ｑｎ39は五極管動作にある（ソース側拡散層からチャネ
ル表面に伸びている反転層がドレイン側拡散層までは達
していない）ため、ＣＧ１ノードと放電中間ノードＮ３
とは同電位にはならない。

【００７６】同様のことはＣＧ２〜８やＳＧＤ，ＳＧ
Ｓ， Cell-p-wellにも言え、従ってＣＧ１〜８，ＳＧ
Ｄ，ＳＧＳ， Cell-p-wellの各ノード間では５Ｖ程度
（＝最も放電が遅い・速いノードがそれぞれ２０Ｖ・１
５Ｖ程度にある時の電位差）の電位差がつく場合があ
る。しかしながら、ＣＧ１〜８，ＳＧＤ，ＳＧＳ， Cel
l-p-wellの各ノード間に５Ｖ程度の電位差が生じても問
題とはならない。

【００７７】ところが、図２２に示した従来の放電回路
を用いる場合には、図２２中の（ウ）の部分のように、
Cell-Sourceノードも放電中間ノード（図２２中ではノ
ードＮ５）と１個のトランジスタのみを介して接続され
るため、 Cell-Sourceノードと Cell-p-wellノードの間
に５Ｖの電位差がつく可能性もあり、特に Cell-Source
ノードより Cell-p-wellノードが高電位になると、メモ
リセル中のソース線ノードであるｎ⁺ 拡散層と Cell-p-
wellの間にｐｎ接合の順方向電流が流れることになる。
すると、図６の動作タイミング説明の Cell-Source， C
ell-p-wellの両ノードのＶccへの充電動作や０Ｖへの放
電動作の際にも上述したように、ｐｎ接合順方向電流に
より寄生バイポーラ・サイリスタへ電流が流れラッチア
ップが起こる危険が出てくる。

【００７８】この危険を避けるために、図１８（ａ）の
回路では、（ア）のように、 Cell-Sourceノードをトラ
ンジスタＱn50 を介して Cell-p-wellノードに接続して
いる。この様にすると、たとえ Cell-p-wellノードの放
電速度が低い場合でも Cell-Sourceノードは Cell-p-we
llノードより低くなることはないため、前記のラッチア
ップを防ぐことができ、より信頼性の高い消去動作を実
現できる。

【００７９】図１８（ａ）の回路は種々変更可能であ
り、例えば代わりに図１８（ｂ）のような回路を用いて
も、消去用高電圧の放電動作時に Cell-Sourceノードが
Cell-p-wellノードより低くなることが防ぐことができ
る。また、図１８（ａ）（ｂ）中の（イ）の代わりに図
１８（ｃ）の構成の回路を用いることもできる。但し、
信号／ＥＲＣＶは消去用高電圧の放電動作時に“Ｌ”レ
ベルとなる信号である。このように、本発明は種々変更
可能である。

【００８０】以上、実施例を用いて本発明の説明を行っ
たが、本発明は前記実施例に限定されるものではなく、
種々変更可能である。前記実施例中では、書込み動作時
の中間電位として１０Ｖと８Ｖの２種類がある場合を例
にとって説明したが、書込み動作時の中間電位が１種類
しかない場合においても、本発明を用いると、１種類の
中間電位発生回路と書込み・消去用高電圧発生回路を組
み合わせることにより、チップ面積をほとんど増大させ
ることなく、消去用高電圧充電所要時間を従来よりも短
縮することが可能である。

【００８１】また、図６中の（＃）動作による放電後の
各ノードの電位ＶＬ１は、前記実施例中ではＶcc電位程
度と述べたが、もっと高い電圧の場合でもメモリセルが
誤書込み・誤消去を起こさない程度の電圧（例えば１０
Ｖ以下程度）ならば動作上問題とならない。

【００８２】また、図８、図１２（ａ）〜（ｃ）におい
て、ＶＭＢＬ，ＶＭＷＬノードにはそれぞれ８Ｖ，１０
Ｖリミッタのみが接続されているが、例えば図８、図１
２（ａ）においてＶＭＢＬ，ＶＭＷＬノードのいずれ
か、若しくは両方に２０Ｖリミッタが追加して接続され
た場合、図１２（ｂ）においてＶＭＷＬノードに２０Ｖ
リミッタが追加して接続された場合、図１２（ｃ）にお
いてＶＭＢＬノードに２０Ｖリミッタが追加して接続さ
れた場合であって、追加接続された２０Ｖリミッタ（図
１９中の＊のついたもの、構成は図２０（ａ）（ｂ）参
照）は消去動作時のみ動作するように設定された場合に
おいても、前述した動作を実現することは可能となる。

【００８３】例として、図８の回路にこの方式を適用し
た場合を図１９（ａ）に示す。この場合には、以下のよ
うなメリットがある。図８では２０Ｖリミッタが１個し
かないため、書込み動作と消去動作という書込み・消去
用高電圧の電流供給量が異なる動作のいずれにおいても
同一の２０Ｖリミッタを用いなければならない。これに
対し図１９（ａ）の構成では、消去動作時のみに動作す
る２０Ｖリミッタ４１′がリミッタとして消去動作時に
加わるので、消去動作時に電流供給量の増加に応じてリ
ミッタの電圧制限能力を高めることができる。従って、
昇圧回路の電流供給能力に対して最適な電圧制限能力を
持つリミッタを設定でき、制限電圧の安定を実現でき
る。

【００８４】また、同様の制限電圧の安定は、図８、図
１２（ａ）〜（ｃ）において、ＶＰＰノードに、書込み
・消去の両動作時に動作する２０Ｖリミッタ（図８、図
１２（ａ）〜（ｃ）中の２０Ｖリミッタに相当）に加え
て、消去動作時のみに動作する第２の２０Ｖリミッタ
（図１９中の＊のついたもの、構成は図２０（ａ）
（ｂ）参照）を加えることによっても実現できる。

【００８５】例として、図８にこの方式を適用した場合
を図１９（ｂ）に示す。また、図１９の（ａ）（ｂ）に
おいて追加された２０Ｖリミッタ（図１９中の＊のつい
たもの）の構成例を図２０（ａ）（ｂ）に示す。但し、
図１９、図２０中の各信号、各素子に関しては図８、図
９と同じものに対応する。

【００８６】また、本発明は、Ｖcc電位より高い電位を
発生する昇圧回路の場合に限定されるものではなく、例
えば、図１３〜１５中のｎチャネルＭＯＳトランジスタ
をｐチャネルＭＯＳトランジスタに変えた負電圧発生回
路を複数用いる場合に、複数の動作で別の負電圧発生回
路の出力部の導通・非導通を切り替えたり、複数の動作
間で段数を切替える場合などにも本発明は有効である。

【００８７】また、前記実施例中では、書込み動作時の
中間電位発生回路の出力ノードや構成を変更する場合を
例にとって説明したが、本発明はさらに種々変更可能で
ある。例えば、メモリセルのデータ読出し動作時にＶcc
よりも高い電圧を発生させる昇圧回路が存在する場合に
は、この読出し用高電圧発生回路の出力ノードと他の中
間電位や書込み・消去用高電圧の出力ノードとの接続
や、読出し用高電圧発生回路の構成を変えることもでき
る。中間電位発生回路と組み合わせた場合には、書込み
動作時の中間電位の発生・電流供給能力を高め、中間電
位の充電所要時間の短縮化を実現できるし、書込み・消
去用高電圧発生回路と組み合わせた場合には、書込み・
消去動作時の書込み・消去用高電圧の充電所要時間をさ
らに短縮できる。このように、読出し用高電圧発生回路
を用いることによる、書込み・消去動作の高速化が可能
である。

【００８８】以上、実施例を用いて本発明の説明を行っ
たが、本発明は実施例に限定されるものではなく、その
要旨を逸脱しない範囲で種々変更可能である。例えば、
前記実施例中では、ＮＡＮＤセル型ＥＥＰＲＯＭを例に
とって説明を行ったが、本発明は複数の昇圧回路と複数
の動作を備える装置ならば使用可能であり、有効であ
る。例えば、ＮＯＲセル型ＥＥＰＲＯＭ，ＤＩＮＯＲセ
ル型ＥＥＰＲＯＭ，ＡＮＤセル型ＥＥＰＲＯＭなどの不
揮発性半導体記憶装置や、ＤＲＡＭ，ＳＲＡＭなどの揮
発性半導体記憶装置においても同様に本発明を用いるこ
とができる。

【００８９】図２５に、ＮＯＲセル型ＥＥＰＲＯＭにお
けるメモリセルアレイの等価回路図を示す。図２６に、
ＤＩＮＯＲセル型ＥＥＰＲＯＭにおけるメモリセルアレ
イの等価回路図を示す。ＤＩＮＯＲセル型ＥＥＰＲＯＭ
の詳細に関しては、例えば文献（H.Onoda et al.,IEDM
Tech.Digest, 1992,pp.599-602）に記載されている。さ
らに、図２７にＡＮＤセル型ＥＥＰＲＯＭにおけるメモ
リセルアレイの等価回路図を示す。ＡＮＤセル型ＥＥＰ
ＲＯＭの詳細に関しては、例えば文献（H.Kumeet al.,I
EDM Tech.Digest,1992,pp.991-993）に記載されてい
る。その他、本発明は種々の変形が可能である。

【００９０】

【発明の効果】以上説明したように本発明によれば、ス
イッチ回路や切り替え回路による接続によって、複数の
電圧発生回路を独立に駆動したり、相互接続して駆動し
たりすることができる。従って、あるモードにおいては
使用されない電圧発生回路を該モードにおいて使用され
る電圧発生回路と接続することにより、本来の電圧発生
回路以上の能力を持たせることができ、回路の使用効率
の向上をはかることができる。

【００９１】特に、ＥＥＰＲＯＭ等においては、書込み
動作時には中間電位を発生・供給する中間電位発生回路
が、消去動作時には書込み・消去用高電圧発生回路と共
に消去用高電圧の発生・供給を行うことにより、チップ
サイズを殆ど増加させずに、消去用高電圧の充電所要時
間を短縮できる。また、消去動作中の消去用高電圧放電
時にメモリセルアレイが形成されたｐ型ウェル（又はｐ
型基板）の電位がメモリセルアレイ内のソース線電位よ
り高くならないように保った状態で放電を行うため、ラ
ッチアップが起こるのを防ぐことができる。従って、従
来より高速かつ信頼性の高い消去動作を持つＥＥＰＲＯ
Ｍを実現できる。

【図面の簡単な説明】

【図１】第１の実施例に係わるＮＡＮＤセル型ＥＥＰＲ
ＯＭの概略構成を示すブロック図。

【図２】第１の実施例におけるＮＡＮＤセルのレイアウ
トと等価回路図。

【図３】図２（ａ）のＡ−Ａ′及びＢ−Ｂ′断面図。

【図４】第１の実施例におけるメモリセルアレイの等価
回路図。

【図５】第１の実施例におけるデータ書込み動作を示す
タイミング図。

【図６】第１の実施例におけるデータ消去動作を示すタ
イミング図。

【図７】第１の実施例におけるメモリセルアレイとロウ
デコーダの構成を示す図。

【図８】第１の実施例における書込み・消去用高電圧発
生回路と中間電位発生回路の構成例を示す図。

【図９】第１の実施例における信号ＴＲＡＮの発生回路
の一例を示す図。

【図１０】第１の実施例におけるリミッタの回路構成例
を示す図。

【図１１】第１の実施例におけるリミッタの素子構成例
を示す図。

【図１２】第１の実施例における書込み・消去用高電圧
発生回路と中間電位発生回路の他の構成例を示す図。

【図１３】第１の実施例における昇圧回路の構成例を示
す図。

【図１４】第１の実施例における昇圧回路の構成例を示
す図。

【図１５】第１の実施例における昇圧回路の構成例を示
す図。

【図１６】昇圧回路の動作タイミング図。

【図１７】昇圧回路の入力信号生成回路を示す図。

【図１８】第１の実施例における消去用高電圧放電回路
の構成例を示す図。

【図１９】電圧発生回路の別の例を示す図。

【図２０】図１９の電圧発生回路に用いるリミッタの例
を示す図。

【図２１】従来例における書込み・消去用高電圧発生回
路と中間電位発生回路の構成例を示す図。

【図２２】従来例における消去用高電圧放電回路の構成
例を示す図。

【図２３】従来のＮＡＮＤセル型ＥＥＰＲＯＭの概略構
成を示すブロック図。

【図２４】従来例におけるデータ消去動作を示すタイミ
ング図。

【図２５】ＮＯＲセル型ＥＥＰＲＯＭにおけるメモリセ
ルアレイを示す等価回路図。

【図２６】ＤＩＮＯＲセル型ＥＥＰＲＯＭにおけるメモ
リセルアレイを示す等価回路図。

【図２７】ＡＮＤセル型ＥＥＰＲＯＭにおけるメモリセ
ルアレイを示す等価回路図。

【符号の説明】

１…メモリセルアレイ２…ビット線制御回路３…カラムデコーダ４…アドレスバッファ５…ロウデコーダ６…データ入出力バッファ７…基板電位制御回路８…書込み・消去用高電圧発生回路９…中間電位発生回路１０…消去用高電圧放電回路３１…Ｖpp電位昇圧回路３２…ＶmBL 電位昇圧回路３３…ＶmWL 電位昇圧回路４１…２０Ｖリミッタ４２…８Ｖリミッタ４３…１０ＶリミッタＱd1，Ｑd2，Ｑp22 ，Ｑp23 …スイッチ回路Ｑd6，Ｑd7，Ｑd8，Ｑd9…切り替え回路

Claims

【特許請求の範囲】

【請求項１】半導体基板にメモリセルが配列形成された
メモリセルアレイと、前記メモリセルに対し電源電圧よ
り高くかつ相互に異なる電圧を印加するための複数の電
圧発生回路と、これらの電圧発生回路の各出力ノードを
接続するためのスイッチ回路とを具備してなることを特
徴とする半導体記憶装置。
【請求項２】前記電圧発生回路は、それぞれ昇圧回路と
電圧リミッタからなり、前記スイッチ回路により各ノー
ドが接続される時には１つの電圧リミッタを除いて残り
の電圧リミッタの動作を停止することを特徴とする請求
項１記載の半導体記憶装置。
【請求項３】半導体基板にメモリセルが配列形成された
メモリセルアレイと、前記メモリセルに対し電源電圧よ
り高い第１電圧Ｖ1 を印加するための第１の電圧発生回
路と、前記メモリセルに対し電源電圧より高い第２電圧
Ｖ2 （＜Ｖ1 ）を印加するための第２の電圧発生回路
と、前記メモリセルに対し電源電圧より高い第３電圧Ｖ
3 （＜Ｖ1 ）を印加するための第３の電圧発生回路と、
第２の電圧発生回路と第３の電圧発生回路を直列に接続
すると共に、該直列回路の出力ノードを第１の電圧発生
回路の出力ノードに接続するための切り替え回路とを具
備してなることを特徴とする半導体記憶装置。
【請求項４】第１の電圧発生回路は第１の昇圧回路と第
１の電圧リミッタからなり、第２の電圧発生回路は第２
の昇圧回路と第２の電圧リミッタからなり、第３の電圧
発生回路は第３の昇圧回路と第３の電圧リミッタからな
り、前記切り替え回路により第２及び第３の電圧発生回
路が直列接続されるときには第２及び第３の電圧リミッ
タの少なくとも一方の動作を停止することを特徴とする
請求項３記載の半導体記憶装置。
【請求項５】半導体基板上に電荷蓄積層と制御ゲートが
積層形成され、電荷蓄積層と基板の間の電荷の授受によ
り電気的書替えが行われるメモリセルが配列形成された
メモリセルアレイと、前記メモリセル若しくは該メモリ
セルを複数個接続してなるメモリセルユニットの一端と
直接又は選択トランジスタを介して接続されたビット線
と、前記メモリセル若しくは前記メモリセルユニットの
他端と直接又は選択トランジスタを介して接続されたソ
ース線と、前記メモリセルが形成されたウェル又は基板
と前記ソース線を接続する第１のトランジスタと、前記
ウェル又は基板と放電ノードとを接続する第２のトラン
ジスタとを具備してなり、前記ウェル又は基板と前記ソース線が共に電源電圧より
高い電圧から放電される動作時に、前記ソース線は第
１，第２のトランジスタ、放電ノードという経路を介し
て放電されることを特徴とする半導体記憶装置。