JP4757422B2

JP4757422B2 - フラッシュメモリのチップ全体に亘るワード線トラッキング

Info

Publication number: JP4757422B2
Application number: JP2001535177A
Authority: JP
Inventors: 重和山田; ・ビルコリン・エス．; ・ファン・ブスキルクミヒャエル・エイ．
Original assignee: スパンションエルエルシー
Priority date: 1999-10-29
Filing date: 2000-09-29
Publication date: 2011-08-24
Anticipated expiration: 2020-09-29
Also published as: CN1212621C; KR100708914B1; WO2001033571A1; CN1378694A; JP2003513460A; EP1226586B1; DE60003451D1; ATE243359T1; DE60003451T2; US6163481A; TW507201B; KR20030009316A; EP1226586A1

Description

（技術分野）
本発明は、広くは、フラッシュＥＥＰＲＯＭ（電気的に消去及びプログラム可能な読み出し専用メモリ）セルのアレイなど浮遊ゲート型のメモリ装置に関し、より詳細には、セクタの位置にかかわらずチップ全体に亘って基準のワード線電圧とセクタコアのワード線電圧とを一致させるためのワード線トラッキング構成を有する半導体集積回路メモリ装置に関する。
【０００１】
（背景技術）
当該技術分野においては周知のように、「フラッシュＥＥＰＲＯＭ」は、不揮発性メモリ装置の一種であり、ＥＰＲＯＭの集積度の高さとＥＥＰＲＯＭの電気的消去が可能という利点を併せ持つことにより、重要なメモリ装置として近年注目されている。このフラッシュＥＥＰＲＯＭでは、電気的消去とセルサイズの微細化が可能である。従来のフラッシュＥＥＰＲＯＭメモリ装置においては、１つのトランジスタで構成されるコアセルが半導体基板に複数個形成されている。各セルは、Ｐタイプの導電型の基板と、基板と一体に形成されたＮタイプの導電型のソース領域と、同様に基板と一体に形成されたＮタイプの導電型のドレイン領域とから構成されている。浮遊ゲートは薄い層により基板から分離されている。制御ゲートは第２の誘電体層により浮遊ゲートから分離されている。ソース領域とドレイン領域は、基板のＰ型チャネル領域により分離されている。
【０００２】
フラッシュメモリに使われる構造の１つに、ＮＯＲ型フラッシュメモリと一般に呼ばれているものがあり、この構造は、複数のセクタに分割されたフラッシュＥＥＰＲＯＭのセルアレイ（浮遊ゲート型装置）で構成される。また、各セクタのメモリセルは、ワード線からなるロウとそれに交差するビット線からなるコラムに配置される。各セクタにおける各セルトランジスタのソース領域は、共通のノードに接続される。従って、同一セクタ内の全セルは同時に消去可能であり、消去は１セクタ単位で行われる。セルトランジスタの制御ゲートとドレインはそれぞれ、ワード線とビット線に接続される。
【０００３】
従来の動作では、フラッシュＥＥＰＲＯＭのセルをプログラムするには、ドレイン領域と制御ゲートを、ソース領域に与えられる電位よりも高い所定の電位にひき上げる。例えば、ドレイン領域には約＋５．５Ｖの電圧ＶＤを印加し、制御ゲートには約＋９Ｖの電圧ＶＧを印加する。これらの電圧により「ホットエレクトロン」が発生し、ホットエレクトロンは加速されて薄い誘電体層を通過し、浮遊ゲートに到達する。このホットエレクトロンの注入により、浮遊ゲートのしきい値が２Ｖから４Ｖ程度上昇する。
【０００４】
従来の動作では、フラッシュＥＥＰＲＯＭのセルを消去するには、ソース領域に正の電位（例えば＋５Ｖ）を与え、制御ゲートに負の電位（例えば−８Ｖ）を与える。また、ドレイン領域はフローティング状態にする。浮遊ゲートとソース領域の間に強い電界が形成され、負電荷がＦＮ（ファウラー・ノルドハイム）トンネリングにより浮遊ゲートからソース領域にひき出される。
【０００５】
フラッシュＥＥＰＲＯＭのセルが正しくプログラムされたかどうかを確認するには、読み出し電流の大きさを測定する。通常、読み出しモード時の動作では、ソース領域をグランド電位（０Ｖ）にしておき、制御ゲートを約５Ｖの電位にしておく。ドレイン領域は１Ｖから２Ｖの電位にしておく。このような条件で、プログラムされていないセル（論理「１」が格納されている）には５０から１００ＦＡ程度の電流が流れる。一方、プログラムされたセル（論理「０」が格納されている）は、これよりもかなり低い電流値を示す。
【０００６】
例えば、１６Ｍｂ（メガビット）のフラッシュメモリのコアアレイは、通常、単一チップ上にＮ×Ｍのマトリクス状に作られる。ここで、Ｎはロウの数に等しく、Ｍはコラムの数に等しい。また、メモリコアアレイは、左側セクタアレイと右側セクタアレイに分割されていてもよい。左側と右側の各セクタアレイは、多数のセクタで構成され（例えば１６セクタ）、各セクタは個別に選択可能なブロックを表す。各セクタは、所定の数のグループ化したロウを有する。左側セクタアレイの１６セクタと右側セクタアレイの１６セクタに分割された１６Ｍｂのアレイにおいて、各セクタまたはブロックが５１２ロウと１０２４コラムの大きさを有する。
【０００７】
図１には、単一チップ１１上に形成された典型的な１６Ｍｂメモリコアアレイ１０が示されており、このコアアレイ１０は、左側セクタアレイ１２と右側セクタアレイ１４で構成される、このような典型的な１６Ｍｂメモリコアアレイ１０が図１に示されている。左側セクタアレイ１２はＳ０からＳ１５までの１６セクタで構成される。同様に、右側セクタアレイ１４はＳ１６からＳ３１までの１６セクタで構成される。Ｓ０からＳ３１までの各セクタはそれぞれ、５１２のロウと１０２４のコラムに配列した５１２Ｋビットのデータを格納する。図からわかるように、多数のセクタ（Ｓ０〜Ｓ３１）がチップ１１全体に亘って個別に配置される。このように、一つの隅にあるセクタ（例えばＳ２４）と他の隅にあるセクタ（例えばＳ２３）との距離はかなり長い。その結果、メモリコアアレイ１０における様々なセクタ間の位置の差により、読み出しモード時の動作においてセンス動作の問題が発生する。
【０００８】
特に、チップに供給される外部電圧すなわちオフチップの電源電圧ＶＣＣよりも高い電圧を内部で発生させることが必要になることが多い。例えば、３．０ＶのＶＣＣで動作するフラッシュメモリＥＥＰＲＯＭでは、メモリセルの読み出しモード時の動作のために約５．０Ｖの高電圧を発生させる必要がある。従って、半導体メモリは一般に、外部電圧よりも高くなるように昇圧された出力信号を発生する内部電圧昇圧回路を有する。このような昇圧回路１６が図１に示されており、これはノードＮ１にワード線供給電圧ＶＰＸＧを発生させ、その電圧はロウデコーダ１８を介してメモリコアアレイ10のＳ０からＳ３１までの各セクタにある適切なワード線に与えられる。
【０００９】
ロウデコーダ１８は、左側セクタアレイ１２と右側セクタアレイ１４の中間に配置される。このロウデコーダは、アドレス信号に応答してワードドライバ（図示せず）を駆動し、昇圧回路１６から各セクタにつながる対応するワード線にワード線供給電圧ＶＰＸＧを供給する。ワード線供給電圧ＶＰＸＧは、典型的には３．７Ｖから４．７Ｖの範囲であり、通常３．０Ｖの外部から入力される電源電圧ＶＣＣよりも高くひき上げられている。
【００１０】
昇圧回路１６をチップ１１の左下の部分に配置するとしたならば、セクタＳ２３は昇圧回路１６の近くに配置され、セクタＳ２４は昇圧回路からかなり離れて配置される。従って、セクタＳ２３につながるノードＮ２のワード線ＷＬ_N におけるワード線電圧ＶＰＸＧ１は、昇圧回路１６からの昇圧電圧ＶＰＸＧと実質的に等しくなる。昇圧電圧ＶＰＸＧは、理想的にはチップ全体に亘って維持されるべき目標電圧である。しかしながら実際には、セクタＳ２４につながるノードＮ３のワード線ＷＬ_F におけるワード線電圧ＶＰＸＧ２は、読み出しモード時の動作におけるセンス期間の大半で、目標電圧よりも実質的に低くなる。
【００１１】
また、基準セクタ又はミニアレイ２０は、一般に昇圧回路１６の近くに配置される。従って、基準セクタ２０につながるノードＮ４のワード線ＷＬ_R における基準ワード線電圧も、昇圧電圧ＶＰＸＧと実質的に等しくなる。基準セクタ又はアレイ２０は、ロウとコラム（例えば２０×２０）に配列した複数の基準セルを有する。抵抗Ｒ１は、「近い」セクタＳ２３に隣接するノードＮ２と「遠い」セクタＳ２４に隣接するノードＮ３の間に延びる導体のリード線２１に関連した合成抵抗を表す。容量Ｃ_S は、付随するワード線に接続されたときの選択されたセクタの負荷容量を表す。選択されたセクタの容量Ｃ_S は、メモリコアアレイ１０内の位置にかかわらず同じ値を有する。容量Ｃ_R は、基準セクタ又はアレイ２０の入力における負荷容量を表し、容量Ｃ_S よりもはるかに小さい値を有する。
【００１２】
高速の読み出し動作では、ワード線電圧が直流の定常状態になる前の安定化時間の間にセクタコアのセルを読み出す必要がある。このため、ワード線ＷＬ_R とＷＬ_F における電圧が互いに一致するときに、最適の読み出しが実質的に行われる。従って、基準セクタ又はアレイ２０の基準ワード線ＷＬ_R における電圧ＶＰＸＧと、「遠い」セクタＳ２４に関わるワード線における電圧ＶＰＸＧ２を比較すると、大きな差が得られる。これは、昇圧回路１６から基準セクタ２０の基準ワード線ＷＬ_R と「遠い」セクタＳ２４のメモリコアのワード線ＷＬ_R までの経路における、抵抗と容量の不一致に起因するものである。その結果、読み出し時に用いられるセンス回路（図示せず）におけるセンスマージン、特に導電状態のメモリコアセルに対するセンスマージンが不十分になる。
【００１３】
これに鑑み、セクタの位置にかかわらずチップ全体に亘って基準ワード線電圧とセクタコアのワード線電圧を一致させるためのワード線トラッキング構成の実現に対する要求が生じている。かかる要求は、本発明によれば、「遠い」セクタのセクタワード線と基準セルミニアレイの間に動作可能に接続される第２のＶＰＸＧ導体線を設ける事により、達成される。この第２のＶＰＸＧ導体線は、昇圧回路の出力と「遠い」セクタのセクタワード線の間に動作可能に接続される第１のＶＰＸＧ導体線よりも実質的に小さい時定数を有している。
【００１４】
（発明の開示）
従って、本発明の一般的な技術的利点は、比較的簡単な構成で、かつ製造が容易で、従来技術のメモリ装置に比べて読み出し時の精度を向上させることができる、複数のセクタに配列されたフラッシュＥＥＰＲＯＭメモリセルに用いられるワード線トラッキング構成を提供することである。
【００１５】
本発明の技術的利点は、読み出し時のエラーを回避するための、複数のセクタに配列されたフラッシュＥＥＰＲＯＭメモリセルに用いられるワード線トラッキング構成を提供することである。
【００１６】
本発明の他の技術的利点は、セクタの位置にかかわらずチップ全体に亘って基準ワード線電圧とセクタコアのワード線電圧とを一致させるための、複数のセクタに分割されたフラッシュＥＥＰＲＯＭメモリセルに用いられるワード線トラッキング構成を提供することである。
【００１７】
本発明のさらに他の技術的利点は、「遠い」セクタのセクタワード線と基準セルのミニアレイの間に動作可能に接続された第２のＶＰＸＧ導体線を有し、複数のセクタに分割されたフラッシュＥＥＰＲＯＭメモリセルに用いられるワード線トラッキング構成を提供することである。
【００１８】
本発明の好適な実施形態によれば、複数のセクタに分割されたフラッシュＥＥＰＲＯＭのメモリセルアレイを有する半導体メモリ装置に用いられるワード線トラッキング構成が実現される。このワード線トラッキング構成は、セクタの位置にかかわらずチップ全体に亘って基準ワード線電圧とセクタコアのワード線電圧を一致させるよう機能する。このワード線トラッキング構成は、「遠い」セクタのセクタワード線と基準セルのミニアレイの間に動作可能に接続された第２のＶＰＸＧ導体線を有する。第２のＶＰＸＧ導体線は、昇圧回路の出力と「遠い」セクタのセクタワード線の間に動作可能に接続された第１のＶＰＸＧ導体線よりも実質的に小さい時定数を有する。
【００１９】
本発明のこれらの目的及び利点並びに他の目的及び利点は、添付の図面を参照しつつ以下の詳細な記述から、より一層明瞭となるであろう。添付の図面において、対応する構成要素には一貫して同じ参照番号を使用している。
【００２０】
（発明を実施するための最良の形態）
フラッシュＥＥＰＲＯＭメモリセル用ワード線トラッキング構成について説明する。以下の記述においては、本発明を完全に理解できるように、回路の構成や要素など具体的な事柄についての説明が数多くなされている。しかしながら、これらの具体的な記述がなくても、本発明が実施可能であるということは当業者にとって明らかである。例の事項において、周知のプロセスや回路及び制御線など本発明の動作原理を理解するにあたって特に関係のないものについては、明確にするために意図的に省略してある。
【００２１】
以下、図面を詳細に参照すると、図４には、単一チップ４１１上に形成された１６Ｍｂのメモリコアアレイ４１０を有するＥＥＰＲＯＭ半導体集積回路メモリ装置４００の簡略化したブロック構成が示されている。メモリコアアレイ４１０は、左側セクタ４１２及び右側セクタ４１４から構成される。左側セクタ４１２はＳ４００からＳ４１５までの１６のセクタで構成される。同様に、右側セクタ４１４はＳ４１６からＳ４３１までの１６のセクタで構成される。Ｓ４００からＳ４３１までの各セクタは、それぞれ５１２のロウと１０２４のコラムに配列された５１２Ｋビットのデータを格納する。なお、Ｓ４００からＳ４３１までの複数のセクタは、チップ４１１全体にわたって個別に配置される。従って、１つの隅にあるセクタ（例えばＳ４２４）と他の隅にあるセクタ（例えばＳ４２３）との距離はかなり長い。また、電圧昇圧回路１６がチップ４１１の左下の部分に設けられ、ワード線供給電圧ＶＰＸＧを発生させるのに用いられる。このワード線供給電圧ＶＰＸＧは、ロウデコーダ１８とワード線ドライバ（図示せず）を介して、メモリコアアレイ４１０内の各セクタの対応するワード線を伝わる。昇圧回路１６からのこのワード線供給電圧は、外部から入力される電源電圧ＶＣＣよりも高くひき上げられる。基準セルのミニアレイ、すなわち基準セクタ２０が昇圧回路１６に近くなるよう配置される。基準セクタ４２０は、複数のロウとコラム（例えば２０×２０）に配列された複数の基準セルを有する。さらに、メモリコアのセルのワード線電圧を、そのメモリコアのセルのあるセクタの位置にかかわらず基準セルのセクタのワード線電圧に一致させるための、本発明に係るトラッキング構成が設けられる。
【００２２】
本発明に係るトラッキング構成及びその動作について詳細に説明する前に、先ず、図１のＥＥＰＲＯＭメモリ装置における読み出し動作及びそれに伴う問題について図２及び図３を参照しながら説明すれば、本発明の原理を理解するのに役立つであろう。
【００２３】
図１及び図２からわかるように、読み出しモード時の動作において、「近い」セクタＳ２３が選択されている場合、曲線２０２で示される昇圧回路１６からの昇圧電圧ＶＰＸＧは、最初の時刻ｔ１において、外部から入力される電源電圧ＶＣＣよりも高くひき上げられる。基準セクタ２０は昇圧回路１６の近くに配置されているので、曲線２０４で示される基準ワード線ＷＬ_R における基準ワード線電圧は、昇圧電圧ＶＰＸＧに追従し、昇圧電圧ＶＰＸＧと実質的に等しくなる。「近い」セクタＳ２３は基準セクタ２０よりも昇圧回路１６から離れて配置されているが、それでも曲線２０６で示されるワード線ＷＬ_N におけるワード線電圧ＶＰＸＧ１は、昇圧電圧ＶＰＸＧに実質的に等しくなる。また、実際の読み出しが行われる時刻ｔ２においては、基準ワード線電圧と「近い」セクタのワード線電圧ＶＰＸＧ１の間には小さな電圧差Ｘしかない。この差は許容範囲であり、読み出し時のエラーをひき起こす原因にはならない。
【００２４】
図１及び図３からわかるように、読み出しモード時の動作において、「遠い」セクタＳ２４が選択されている場合、曲線３０２で示される昇圧回路１６からの昇圧電圧ＶＰＸＧは、再び最初の時刻ｔ３において、上述の電源電圧ＶＣＣよりも高くひき上げられる。基準セクタ２０は昇圧回路１６の近くに配置されているので、曲線３０４で示される基準ワード線ＷＬ_R における基準ワード線電圧は、昇圧電圧ＶＰＸＧに追従し、昇圧電圧ＶＰＸＧと実質的に等しくなる。しかし、「遠い」セクタは昇圧回路１６からかなり遠く離れて配置されているので、曲線３０６で示されるセクタコアのワード線ＷＬ_F におけるワード線電圧ＶＰＸＧ２は、昇圧電圧ＶＰＸＧに一致しない。これは、そのセクタのワード線と基準ワード線から昇圧回路までの経路における抵抗と容量の不一致に起因する。
【００２５】
さらに、実際の読み出しが行われる時刻ｔ４においては、基準ワード線電圧と当該セクタのワード線電圧ＶＰＸＧ２の間には大きな電圧差Ｙがある。結果として、この電圧差が、読み出し動作において使われるセンス回路でのセンスマージンを低下させ、読み出し時のエラーを発生させる。このように、図１において行われる読み出し動作には、当該セクタのワード線電圧が基準ワード線電圧と一致しないために読み出しエラーを生じるという不都合がある。
【００２６】
ここで用いられているように、「マージン」という語は、メモリコアのビット線と基準ビット線の間にある電流の差を表わす。すなわち、異なる電流間の差をセンスアンプが確実に増幅できるように、その前に適正な「マージン」をそれらの異なる電流間に形成する必要がある。また、ビット線の電流は、ワード線電圧とセルトランジスタのしきい値電圧の差に比例する。従って、セクタ内のメモリコアのセルに印加されるワード線電圧が低くなるだけで差動電流は非常に小さくなり、読み出し時のエラーを発生させる。
【００２７】
これに鑑み、本発明者らは、チップ全体に亘ってセクタの位置にかかわらず基準ワード線の電圧とセクタコアのワード線電圧を一致させるためのワード線トラッキング構成を開発した。すなわち、基準セクタ４２０につながる基準ワード線ＷＬ_R における電圧と、「遠い」セクタまたは他の任意のセクタにつながるセクタコアのワード線ＷＬ_F における電圧との差が、選択されたセクタの位置にかかわらず小さく保たれる。従って、アレイ内のどのセクタを読み出す時でもセンスマージンが十分なものとなり、エラーが回避される。これは、セクタの位置にかかわらず基準ワード線の電圧とセクタコアのワード線電圧とが一致することによる。
【００２８】
本発明に係るこのトラッキング構成は、図１に示す昇圧回路１６からのＶＰＸＧの導体線の長さを更に延ばし、昇圧回路１６に隣接する位置へ戻すことによって実現される。そして、昇圧回路１６の出力ノードＮ１と基準ワード線ＷＬ_R がつながる基準セクタ２０の入力との間の導線を切断、すなわち接続を断ち切る。従って、延長ＶＰＸＧ導体線の末端は基準セクタの入力に接続される。
【００２９】
図４を再び参照すると、このトラッキング構成は、第１の端４２４及び第２の端４２６を有する延長された第２のＶＰＸＧ導体線４２２を備えていることがわかる。この第２の導体線４２２の第１の端４２４は、ノードＮ３で元の第１のＶＰＸＧ導体線４２１の末端に接続される。なお、元のＶＰＸＧ導体線４２１の末端は、「遠い」セクタＳ４２４につながるセクタワード線の近くに配置される。また、導体線４２２の第２の端４２６は、ノードＮ４で基準セクタ４２０に接続される。図１の従来技術とは違い、昇圧回路４１６の出力のノードＮ１は、ノードＮ４すなわち基準セクタ４２０の入力に接続される。この変更により、ノードＮ４における基準ワード線ＷＬ_R の基準ワード線電圧は、セクタの位置にかかわらず、ノードＮ３におけるセクタワード線ＷＬ_F のセクタコアワード線電圧ＶＰＸＧ２に一致するようになる。
【００３０】
図４及び図５からわかるように、読み出しモード時の動作において、「近い」セクタＳ４２３が選択されている場合、曲線５０２で示される昇圧回路４１６からの昇圧電圧ＶＰＸＧは、最初の時刻ｔ５において、電源電圧ＶＣＣよりも高くひき上げられる。なお、曲線５０４で示される基準ワード線ＷＬ_R における基準ワード線電圧は、昇圧電圧ＶＰＸＧに一致しない。ノードＮ１とＮ４の間の接続を切断し、第２のＶＰＸＧ導体線４２２を追加したため、昇圧電圧ＶＰＸＧがノードＮ４に到達するには２つの導体４２１と４２２を伝播しなければならない。図からわかるように、この場合、曲線５０４で示される基準ワード線電圧は、曲線５０６で示されるワード線ＷＬ_N におけるワード線電圧ＶＰＸＧ１に追従し、それと実質的に等しくなる。また、実際の読み出しが行われる時刻ｔ６においても、基準ワード線電圧と「近い」セクタのワード線電圧ＶＰＸＧ１との差Ｘ１は小さいままである。
【００３１】
図４及び図６からわかるように、読み出しモード時の動作において、「遠い」セクタＳ４２４が選択されている場合、曲線６０２で示される昇圧回路４１６からの昇圧電圧ＶＰＸＧは、再び最初の時刻ｔ７において、電源電圧ＶＣＣよりも高くひき上げられる。しかしこの場合は、曲線６０４で示される基準ワード線電圧が、曲線６０６で示されるセクタワード線電圧ＶＰＸＧ２に追従し、それと実質的に等しくなる。この場合、実際の読み出しが行われる時刻ｔ８において、基準ワード線電圧と「遠い」セクタのワード線電圧との差Ｙ１は小さい。結果として、読み出しモード時の動作におけるエラー発生の可能性が排除される。
【００３２】
本発明において、選択されたセクタＳ４２４に関わる容量Ｃ_S が、基準セクタ４２０に関わる容量Ｃ_R （基準ミニ・アレイの容量に等しい）よりも非常に大きいため、基準ワード線ＷＬ_R の電圧はセクタコアのワード線ＷＬ_F の電圧に一致する。従って、延長ＶＰＸＧ導体線４２２に沿って伝わる信号の遅延は、第１のＶＰＸＧ導体線４２１による遅延よりも非常に小さい。その結果、導体４２１に関わる合成抵抗Ｒ１による遅延は、時定数Ｒ１Ｃ_S に依存する。
【００３３】
容量Ｃ_S を導体４２１の途中に接続すると（例えばセクタＳ４２０を選択すると）、ノードＮ２からセクタＳ４２０までの長さの抵抗値Ｒ１ａは、時定数Ｒ１ａＣ_S に依存する遅延を必然的に有する、ということは当業者には明確に理解されるであろう。この場合、合成抵抗Ｒ１ａの実際の値は、Ｒ１のうち選択されているセクタＳ４２０よりも遠い側にある部分による抵抗と、Ｒ２による抵抗の和になる。
【００３４】
しかしながら、上記のように定義された値Ｒ１ａの大半について、遅延は時定数Ｒ１ａＣ_S に依存し、ノードＮ４における電圧は、時定数Ｒ２Ｃ_R が比較的短いため、選択されたセクタのワード線電圧に一致する。結果として、導体４２１の途中にある容量Ｃ_S の位置にかかわらず、ノードＮ４における電圧は、時定数Ｒ１ａＣ_S に依存するため、選択されたセクタのワード線電圧に実質的に一致することになる。
【００３５】
図７には、図１及び図４のそれぞれ「遠い」セクタについて、基準ワード線電圧とセクタコアのワード線電圧の読み出しモードにおける波形が示されている。曲線７０２と曲線７０４は、図１の従来技術における「遠い」セクタに対する読み出し時の基準ワード線電圧とセクタコアのワード線電圧をそれぞれ表す。曲線７０２と７０４を比較すると、それらの差Ｗは、基準ワード線電圧とセクタコアのワード線電圧との間に大きな電圧差があることを示している。一方、曲線７０６と７０８は、図４の本発明における「遠い」セクタに対する読み出し時の基準ワード線電圧とセクタコアのワード線電圧をそれぞれ表す。曲線７０６と７０８を比較すると、それらの差Ｗ１は、基準ワード線電圧とセクタコアのワード線電圧との間に非常に小さな電圧差しかないことを示している。
【００３６】
図８には、昇圧回路４１６と「遠い」セクタにつながるセクタワード線ＷＬ_F の間にある図４の元の第１のＶＰＸＧ導体線４２１に関わる抵抗と寄生容量、及び「遠い」セクタにつながるセクタワード線ＷＬ_F と基準セクタ４２０につながる基準ワード線ＷＬ_R の間にある延長ＶＰＸＧ導体線４２２に関わる抵抗と寄生容量を示す概略的な回路図が示されている。本発明に係る延長ＶＰＸＧ導体線４２２を追加したことにより、ノードＮ３とＮ４の間の経路における遅延特性又は時定数は、ノードＮ１とＮ３の間にある元のＶＰＸＧ導体線４２１に比べて小さくすることができる。
【００３７】
以上の詳細な記述から、本発明によれば、複数のセクタに分割されたフラッシュＥＥＰＲＯＭメモリセルにおいて、セクタの位置にかかわらずチップ全体に亘って基準ワード線電圧とセクタコアのワード線電圧を一致させるワード線トラッキング構成を実現できることがわかる。本発明に係るワード線トラッキング構成は、「遠い」セクタのセクタワード線と基準セルのミニアレイの間に動作可能に接続された第２のＶＰＸＧ導体線を有する。第２のＶＰＸＧ導体線は、昇圧回路の出力と「遠い」セクタのセクタワード線の間に動作可能に接続された第１のＶＰＸＧ導体線よりも実質的に小さい時定数を有する。
【００３８】
以上、現時点で好適と思われる本発明の実施形態について例示し説明してきたが、様々な変更や修正が可能であり、その構成要素と等価のものは、本発明の要旨から逸脱しない範囲において適用可能であることは、当業者には理解されるであろう。さらに、本発明の要旨の範囲から逸脱しない範囲において、特定の状況や構成要素を本発明の教示に適合させて様々な修正を行うことが可能である。従って、本発明は、上述した本発明を実施するための最良の形態として開示された特定の実施形態に限定されるものではなく、特許請求の範囲に含まれる全ての実施形態を含むものである。
【図面の簡単な説明】
【図１】複数のセクタに分割されたメモリセルアレイを有する従来の１６ＭｂＥＥＰＲＯＭ半導体集積回路メモリ装置の簡略化したブロック図である。
【図２】読み出し中に生じる問題点を理解するための、図１の「近い」セクタにおける種々の信号の波形を示す図である。
【図３】読み出し中に生じる問題点を理解するための、図１の「遠い」セクタにおける種々の信号の波形を示す図である。
【図４】本発明の原理に従い構成された、ワード線トラッキング構成を有する１６ＭｂＥＥＰＲＯＭ半導体集積回路メモリ装置の簡略化したブロック図である。
【図５】読み出し中に生じる問題点をどのように解決するかを理解するための、図４の「近い」セクタにおける種々の信号の波形を示す図である。
【図６】読み出し中に生じる問題点をどのように解決するかを理解するための、図４の「遠い」セクタにおける種々の信号の波形を示す図である。
【図７】それぞれ図１及び図４における「遠い」セクタについての、基準セルのワード線電圧及びセクタコアのワード線電圧の波形を示す図である。
【図８】図４の第１及び第２のＶＰＸＧ導体線に関わる抵抗及び寄生容量の概略的な回路図である。

Claims

フラッシュＥＥＰＲＯＭメモリセルのアレイを有する半導体メモリ装置であって、
セクタの位置にかかわらずチップ全体に亘って基準のワード線電圧とセクタコアのワード線電圧とを一致させるためのワード線トラッキング構成を有し、該ワード線トラッキング構成が、
複数のセクタ（Ｓ４００〜Ｓ４３１）に分割された複数のメモリコアセルを有するメモリアレイ（４１０）であって、各セクタが、ワード線で構成されるロウと該ロウに交差するビット線で構成されるコラムとに沿って配列された複数のメモリコアセルを有し、前記チップ全体に亘ってそれぞれ個別に配置されている、前記メモリアレイと、
基準コアワード線で構成されるロウと基準ビット線で構成されるコラムとに沿って配列された複数の基準コアセルを有する基準セルミニアレイ（４２６）と、
前記複数のセクタのうちの１つにおいて任意のセクタワード線を選択するためのロウデコーダ手段（４１８）と、
電源電圧よりも高くなるように昇圧されたワード線供給電圧を発生して、読み出し動作モードの期間中前記ロウデコーダ手段を介して前記選択されたワード線を駆動すると共に、前記基準コアワード線を駆動するための昇圧回路手段（４１６）とを含み、
前記昇圧回路手段及び前記基準セルミニアレイが、前記チップの一部において相互に物理的に近接して配置され、
前記複数のセクタの１つが、前記昇圧回路手段に物理的に近接して配置されている「近い」セクタを規定し、
前記複数のセクタの別の１つが、前記昇圧回路手段から物理的に遠く離れて配置されている「遠い」セクタを規定しており、
更に、前記昇圧回路手段の出力と前記「遠い」セクタのセクタワード線との間に動作可能に接続された第１の導体手段（４２１）と、
前記「遠い」セクタのセクタワード線と前記基準セルミニアレイとの間に動作可能に接続され、前記基準セルミニアレイに関わる基準ワード線電圧が前記選択されたセクタの位置にかかわらず前記読み出し動作の期間中前記セクタワード線電圧に一致するように、前記第１の導体手段よりも実質的に小さい遅延特性を有する第２の導体手段（４２２）とを含む、半導体メモリ装置。
前記第２の導体手段は、時定数Ｒ２Ｃ_Rによって定義される遅延特性を有し、Ｒ２は該導体手段の抵抗性負荷であり、Ｃ_Rは前記基準セルミニアレイの容量性負荷である、請求項１に記載の半導体メモリ装置。
前記第１の導体手段は、時定数Ｒ１Ｃ_Sによって定義される遅延特性を有し、Ｒ１は該導体手段の抵抗性負荷であり、Ｃ_Sは前記選択されたセクタの容量性負荷である、請求項２に記載の半導体メモリ装置。
選択されたいずれのセクタにおいても、前記容量性負荷Ｃ_Rが前記容量性負荷Ｃ_Sよりも実質的に小さい、請求項３に記載の半導体メモリ装置。