JP2003288791A

JP2003288791A - 半導体集積回路装置及びマイクロプロセッサ

Info

Publication number: JP2003288791A
Application number: JP2003048678A
Authority: JP
Inventors: Eiichi Ishikawa; 栄一石川; Yasuyuki Saito; 康幸斉藤; Narihisa Sato; 斉尚佐藤; Naoki Yada; 直樹矢田; Kiyoshi Matsubara; 清松原
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2003-02-26
Filing date: 2003-02-26
Publication date: 2003-10-10

Abstract

(57)【要約】【課題】レーザヒューズ等のように一旦プログラムし
た後は変更できない、という制約を解消できる半導体集
積回路装置を提供する。【解決手段】調整情報を記憶する電気的に消去及び書
き込み可能な不揮発性記憶領域（３００）と、上記調整
情報を受けるように結合され、且つ、上記調整情報を格
納する記憶回路（ＴＲＭＲ１，ＴＲＭＲ２）と、上記記
憶回路に結合された内部回路（４２）とを有し、上記調
整情報は、上記半導体集積回路装置の初期化動作に応答
して上記不揮発性記憶素子から上記記憶回路へ転送さ
れ、かつ、上記内部回路の動作が上記記憶回路に格納さ
れた上記調整情報によって制御される。これにより、ソ
フトウェアでトリミングを自在に行うことが可能にな
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性メモリと
中央処理装置とを含む半導体集積回路に関し、例えばフ
ラッシュメモリと中央処理装置を内蔵した1チップ型の
マイクロコンピュータ、データ処理装置又はマイクロプ
ロセッサの外部動作電源を単一化するのに適用して有効
な技術に関する。

【０００２】

【従来の技術】フラッシュメモリを内蔵したマイクロコ
ンピュータとして例えば株式会社日立製作所のＨ８／５
３８Ｆ，Ｈ８／３０４８，Ｈ８／３４３４Ｆなどがあ
る。

【０００３】フラッシュメモリのメモリセルトランジス
タは、フローティングゲート、コントロールゲート、ソ
ース及びドレインを持ち、フローティングゲート内への
電荷注入状態に応じた２値の情報を保持する。例えばフ
ローティングゲート内に電荷が注入されるとメモリセル
のしきい値電圧が上昇し、コントロールゲートから見た
しきい値電圧が高くされることにより、メモリセルには
電流が流れなくなる。またフローティングゲートから電
荷を放出してコントロールゲートから見たしきい値電圧
を低くすることにより、メモリセルに電流が流れる。特
に制限されないが、上記メモリセルのしきい値電圧を読
み出し時のワード線選択レベルよりも高くする動作を消
去動作（それによって選られるデータは論理値“１”：
消去状態）、上記メモリセルのしきい値電圧を読み出し
時のワード線選択レベルよりも低くする動作を書き込み
動作（それによって選られるデータは論理値“０”：書
き込み状態）と称する。尚、メモリセルに記憶されたデ
ータの消去状態と書き込み状態は、上記とは逆に定義す
ることもある。

【０００４】前記メモリセルトランジスタに対する消去
や書き込みでは、フローティングゲートを高電界中に置
かなければならないため、３Ｖや５Ｖのような一般的な
電源電圧よりもレベルの高い消去及び書き込み用の高電
圧を必要とする。そのような高電圧は従来外部電源とし
て供給されていた。

【０００５】

【発明が解決しようとする課題】しかしながら、そのよ
うな高電圧を外部電源から得る場合には、前記マイクロ
コンピュータが実装される回路基板に、これらの高電圧
を発生させる回路を搭載しなければならず、高電圧故
に、回路基板の設計に特別な配慮が必要になり、使い勝
手が悪いという問題がある。

【０００６】本発明者は、フラッシュメモリを内蔵した
マイクロコンピュータを３Ｖや５Ｖのような単一電源で
動作可能にすることについて検討した。すなわち、外部
単一電源を内部で昇圧して書き込み及び消去のための高
電圧を生成する。

【０００７】このとき、低消費電力の要請からマイクロ
コンピュータの動作電源は低電圧化が進み、３Ｖとされ
るものがあり、また、５Ｖ単一電源を利用するシステム
もある。電源電圧を３Ｖ又は５Ｖの何れにするかはマイ
クロコンピュータが応用されるシステムの仕様によって
決定される。このため、半導体メーカとしては、３Ｖか
ら５Ｖのような比較的広い範囲の電源で動作できるよう
にマイクロコンピュータを設計することが得策である。

【０００８】これを考慮したとき、本発明者の検討によ
れば以下の点が明らかにされた。すなわち、フラッシュ
メモリに対する電荷注入方式には、メモリセルトランジ
スタのチャネルに比較的大きな電流を流してドレイン近
傍にホットエレクトロンを発生させることによってフロ
ーティングゲートに電荷を注入するチャネル注入方式
と、フローティングゲートとドレイン間に所定の電界強
度を作用してドレイン近傍の比較的薄いトンネル酸化膜
にトンネル電流を流して電荷を注入するトンネル電流方
式がある。前者は相対的に大きな電流を要するので内部
昇圧には適さないが、後者であっても、単に内部昇圧を
行うだけでは、低電圧動作を含む比較的広い外部電源電
圧範囲で安定的に内蔵フラッシュメモリの書き込み及び
消去を実現できないことが明らかにされた。

【０００９】本発明の目的は、フラッシュメモリのよう
な電気的に書き込み及び消去可能な不揮発性メモリを内
蔵したマイクロコンピュータなどの半導体集積回路にお
いて、低電圧動作を含む比較的広い外部電源電圧範囲で
安定的に内蔵不揮発性メモリの書き込み及び消去を可能
にすることにある。

【００１０】本発明の別の目的は、フラッシュメモリの
ような電気的に書き込み及び消去可能な不揮発性メモリ
を内蔵したマイクロコンピュータのなどの半導体集積回
路の使い勝手を良好にすることにある。

【００１１】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１２】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１３】すなわち、マイクロコンピュータなどの半
導体集積回路は、電気的に消去及び書き込み可能なフラ
ッシュメモリなどの不揮発性メモリと、前記不揮発性メ
モリをアクセス可能な中央処理装置とを１個の半導体基
板に含み、外部電源端子に供給される単一の電源電圧を
動作電源とする。そして、前記不揮発性メモリは、電源
電圧依存性の小さな基準電圧を用いて前記単一の電源電
圧よりレベルの低い第１の電圧に出力電圧をクランプす
る電圧クランプ手段と、前記電圧クランプ手段の出力電
圧を正の高電圧と負の高電圧に昇圧可能な昇圧手段と、
前記昇圧手段から出力される正及び負の高電圧を用いて
消去及び書き込みが行われる複数個の不揮発性メモリセ
ルとを含んで成る。

【００１４】この半導体集積回路によれば、前記電圧ク
ランプ手段は電源電圧依存性の小さな電圧を形成し、し
かも、その電圧レベルは、この半導体集積回路の許容動
作電源電圧の許容範囲内で外部から供給される単一電源
電圧よりも低い電圧にクランプされるから、このクラン
プ電圧で動作される昇圧手段が生成する昇圧電圧、即
ち、書き込み及び消去電圧は、外部電源電圧に依存しな
い。したがって、低電圧動作を含む比較的広い外部電源
電圧範囲で内蔵不揮発性メモリの消去及び書き込みを可
能にする。しかもそれは単一の外部電源電圧で達成でき
るから、不揮発性メモリを内蔵した半導体集積回路の使
い勝手を向上させる。

【００１５】昇圧動作効率を向上させるには、昇圧電圧
が所定レベルに達したとき、チャージポンプを行うＭＯ
Ｓトランジスタに共通の基板バイアス電圧を変更する。
例えば、負の高電圧を形成する昇圧ノードにｐチャンネ
ル型のＭＯＳトランジスタと容量が結合され、それらに
よるチャージポンプ作用で負の高電圧を生成するチャー
ジポンプ回路を有し、前記ＭＯＳトランジスタに共通の
基板バイアス電圧を、前記電圧クランプ手段の出力電圧
から途中でそれよりもレベルの低い第２の電圧に切り換
える切り換え手段を更に備える。前記第2の電圧は前記
切り換え時点における昇圧電圧よりもレベルの高い電圧
である。この例では、基板バイアス電圧が低下される
と、所謂基板バイアス効果によってＭＯＳトランジスタ
のしきい値電圧が小さくなり、これによってチャージポ
ンプを行うＭＯＳトランジスタを介して電荷が移動され
易くなる。このことが、昇圧動作効率を向上させ、規定
の昇圧電圧を得るまでの時間を短縮する。

【００１６】チャージポンプによる昇圧途上の昇圧電圧
は、チャージポンプ用のＭＯＳトランジスタのスイッチ
動作に同期して上下に振れる。このようなリプル成分の
影響で基板バイアス電圧が振動するのを防止するには、
前記切換え手段には、基板バイアス電圧の切換え後に昇
圧電圧が上下に振れても基板バイアス電圧を第２の電圧
に維持するヒステリシス特性を持たせる。このようなヒ
ステリシス特性は、ヒステリシスコンパレータを用い、
或いはＳＲフリップフロップのような回路によって状態
を保持することによって達成できる。

【００１７】同一電源で複数個のチャージポンプ回路を
動作させるとき、電源の瞬間的電圧落ち込みを小さくす
るのは、各チャージポンプ回路の動作の位相をずらすこ
とが望ましい。例えば、前記昇圧手段は、負の高電圧を
形成する昇圧ノードに結合されたＭＯＳトランジスタと
容量とによるチャージポンプ作用で負の高電圧を生成す
る負昇圧用チャージポンプ回路と、正の昇圧電圧を形成
する昇圧ノードに結合されたＭＯＳトランジスタと容量
とによるチャージポンプ作用で正の高電圧を生成する正
昇圧用チャージポンプ回路を有するとき、前記正昇圧用
チャージポンプ回路に含まれる前記ＭＯＳトランジスタ
と負昇圧用チャージポンプ回路に含まれる前記ＭＯＳト
ランジスタとのオン動作期間の位相を相違させればよ
い。

【００１８】不揮発性メモリに対する消去及び書き込み
には比較的大きな電流を要するから、昇圧回路の電源は
他の回路の電源に直結されていないことが望ましい。こ
の観点によると、前記電圧クランプ手段は、電源電圧依
存性の小さな基準電圧発生回路と、前記基準電圧発生回
路から出力される基準電圧を参照電圧として出力回路を
前記第１の電圧に負帰還制御する第１の定電圧発生回路
と、第１の定電圧発生回路から出力される電圧を参照電
圧として出力回路を前記第１の電圧に負帰還制御する第
２の定電圧発生回路とを有し、第２の定電圧発生回路の
出力電圧が前記正昇圧手段及び負昇圧手段に供給される
ものであることが望ましい。

【００１９】前記第１の定電圧発生回路から出力される
電圧を参照電圧として出力回路を負帰還制御する第３の
定電圧発生回路を更に有し、第３の定電圧発生回路の出
力電圧を読み出し系の動作電源電圧とすることができ
る。

【００２０】プロセスばらつきなどに対して前記電圧ク
ランプ手段の出力電圧を微調整可能にするためにトリミ
ング回路を設けることが望ましい。このとき、前記トリ
ミング回路をトリミング調整情報に従って制御するトリ
ミング制御手段と、前記トリミング制御手段に供給され
るべきトリミング調整情報が設定されるレジスタ手段と
を設ける。このレジスタ手段は、前記不揮発性メモリの
特定領域から前記トリミング調整情報の転送を受ける。
これにより、ソフトウェアでトリミングを自在に行うこ
とができる。フューズを用いた場合のように一旦プログ
ラムした後に変更できないという制約がない。

【００２１】前記トリミング調整情報が不揮発性メモリ
の読み出し電圧にも影響する場合、不揮発性メモリから
レジスタ手段へのトリミング調整情報の転送は、不揮発
性メモリに対する読み出しに規定よりも長い時間を費や
せるとき行うことが、誤動作防止の上で望ましい。すな
わち、そのような転送を半導体集積回路のリセット動作
に同期して行行えばよい。これにより、トリミング動作
の確定までの内部電圧の変動をリセット中に確定でき、
リセット動作後には読み出し動作を安定させることがで
きる。前記トリミング調整情報が不揮発性メモリの書き
込み及び消去電圧にのみ影響する場合には、トリミング
調整情報の転送は、リセット期間中、又はリセット解除
後の最初のベクタフェッチ（命令フェッチ）前に行えば
よい。

【００２２】テストモードにおけるトリミング情報の選
択という点を考慮すれば、テストモードにおいて前記中
央処理装置は前記レジスタ手段をアクセス可能であるこ
とが望ましい。

【００２３】半導体集積回路のウェーハ完成状態が書き
込み状態（例えばしきい値電圧の低い論理値“０”の状
態）で、半導体集積回路の出荷が消去状態（例えばしき
い値電圧の高い論理値“１”の状態）とされる場合、書
き込み状態と消去状態でトリミング状態が両極端になっ
て電圧クランプ手段の出力電圧に大きな差が出ないよう
にすることが望ましい。そのために、前記トリミング制
御手段は、トリミング調整情報の値に従って前記トリミ
ング回路のトリミング位置を決定するものであって、ト
リミング調整情報が全ビット論理値“１”のときのトリ
ミング位置とトリミング調整情報が全ビット論理値
“０”のときのトリミング位置とを隣り合うように選択
する選択論理を有し、ウェーハ完成状態において不揮発
性メモリが書き込み状態にされたときと、出荷時に不揮
発性メモリが消去状態にされたときとの双方において、
前記電圧クランプ手段の出力電圧の相違を最小にする。

【００２４】昇圧手段で規定の昇圧電圧を得るには少な
からず時間を要し、その時間はプロセスばらつきの影響
も受ける。書き込み及び消去動作は昇圧電圧が規定電圧
に達してから開始されなければならない。そのような管
理を中央処理装置によるソフトウェアで実現する。即
ち、前記不揮発性メモリを制御するためのコントロール
レジスタを有し、前記コントロールレジスタは、前記昇
圧手段に書き込み用の昇圧動作の開始を指示する書き込
みセットアップビットと、昇圧電圧を用いた書き込み動
作の開始を指示する書き込みイネーブルビットと、前記
昇圧手段に消去用の昇圧動作の開始を指示する消去セッ
トアップビットと、昇圧電圧を用いた消去動作の開始を
指示する消去イネーブルビットとを有する。これによ
り、消去や書き込み動作が指示されてから実際に消去や
書き込みを開始するタイミングを管理するタイマなどの
ハードウェアを削減することができる。

【００２５】更に、前記コントロールレジスタに、前記
昇圧手段による昇圧動作の準備状態を指示する書き換え
イネーブルビットを設け、この書き換えイネーブルビッ
トが真値であることを条件に、前記消去セットアップビ
ットと書き込みセットアップビットによる指示を受け付
け可能にすることにより、書き込み又は消去動作は前記
書き換えイネーブルビットが真値であることを条件に行
うことができるので、中央処理装置の暴走などによって
不揮発性メモリが不所望に書き換えられる事態の発生を
阻止するのに役立つ。

【００２６】不揮発性メモリに対する不所望な書き換え
阻止の信頼性を更の向上させるには、前記コントロール
レジスタは外部端子の状態に応じた値が設定されるプロ
テクトビットを追加し、前記プロテクトビットはそれが
真値（所定値）であることを条件に前記昇圧イネーブル
ビットの真値（所定値）への設定を可能にするインター
ロックを行うようにするとよい。

【００２７】消去や書き込みに際して必要な負電圧の印
加が内部回路に与える負担を少なくするには、ワード線
などを一旦接地電位にしてから印加電圧を切り換えるよ
うにすることが望ましい。例えば、電気的に消去及び書
き込み可能なフラッシュメモリと、前記フラッシュメモ
リをアクセス可能な中央処理装置とを１個の半導体基板
に含み、外部電源端子に供給される単一の電源電圧を動
作電源とするマイクロコンピュータにおいて、前記フラ
ッシュメモリは、コントロールゲートがワード線に、ド
レインがビット線に、そしてソースがソース線に結合さ
れた複数個のメモリセルトランジスタを有するメモリセ
ルアレイと、メモリセルトランジスタに対する書き込み
及び消去動作用の高電圧を生成する昇圧回路と、アドレ
ス信号に基づいてワード線選択信号を形成するアドレス
デコーダと、読み出し動作時のワード線選択レベルを接
地電位に対して第1の極性とし、書き込み時のワード線
選択レベルを接地電位に対して第2の極性とするワード
ドライバ回路と、書き込み動作の開始と終了に当たって
全ワード線を接地電位に強制し、前記ワードドライバの
動作電源を接地電位に切換え、前記アドレスデコーダの
選択信号の選択レベルの極性を論理的に反転させ、ワー
ドドライバの動作電源を切り換えるタイミング制御手段
とを有する。

【００２８】

【発明の実施の形態】《マイクロコンピュータチップ》
図３には本発明の一例に係るマイクロコンピュータ（マ
イクロプロセッサ又はデータ処理装置）のブロック図が
示される。同図に示されるマイクロコンピュータ１は、
特に制限されないが、公知の半導体集積回路製造技術に
よって単結晶シリコンのような1個の半導体基板に形成
されている。

【００２９】同図に示されるマイクロコンピュータ１
は、特に制限されないが、中央処理装置（ＣＰＵ）２、
フラッシュメモリ（ＦＬＥ０，ＦＬＥ１）３、フラッシ
ュメモリ用のコントロールレジスタ（ＦＬＣ）４、ラン
ダムアクセスメモリ（ＲＡＭ）５、割り込みコントロー
ラ（ＩＮＴＣ）６、乗算器（ＭＵＬＴ）７、タイマ（Ａ
ＴＵ）８、バス及びシステムコントローラ（ＢＳＣ，Ｓ
ＹＳ）９、ウォッチドックタイマ（ＷＤＴ）１０、ダイ
レクトメモリアクセスコントローラ（ＤＭＡ）１１、ク
ロックパルスジェネレータ（ＣＰＧ）１２、シリアルコ
ミュニケーションインタフェース（ＳＣＩ）１３、フェ
ーズロックドループ回路（ＰＬＬ）１４、アナログ・デ
ィジタルコンバータ（Ａ／Ｄ＿０，Ａ／Ｄ＿１）、そし
て複数個のポート入出力ＰＡ，ＰＢ，ＰＣ，ＰＤ，Ｐ
Ｅ，ＰＧ，ＰＨ，ＰＭを有する。前記各回路ブロックは
図示を省略するアドレスバス、データバス及びコントロ
ールバスなどに結合されている。

【００３０】特に制限されないが、マイクロコンピュー
タ１は、組み込み機器制御に利用され、ＣＰＵ２の動作
プログラムはフラッシュメモリ３に格納される。ＲＡＭ
５はＣＰＵ２のワーク領域もしくはデータの一時記憶領
域とされる。

【００３１】図３のマイクロコンピュータ１は外部電源
端子Ｐｖｃｃに供給される単一の外部電源電圧Ｖｃｃを
動作電源とする。Ｐｖｓｓは接地端子である。接地端子
の供給される電位は接地電圧Ｖｓｓである。前記外部電
源電圧Ｖｃｃは、特に制限されないが、所謂３Ｖ及び５
Ｖ電源（許容誤差は±１０％）に対応され、２．７Ｖ〜
５．５Ｖの範囲の電圧が外部電源電圧の許容範囲とされ
る。

【００３２】図３においてＲＥＳはマイクロコンピュー
タのリセット端子（リセット信号）、ＶｐｐＭＯＮ、Ｖ
ｓｓＭＯＮは内部昇圧電圧のモニタ端子、Ｐｆｗｅはフ
ラッシュメモリ３に対する書き込みプロテクト端子であ
る。特にＶｐｐＭＯＮは内部正昇圧電圧モニタ用であ
り、ＶｓｓＭＯＮは内部負昇圧電圧モニタ用である。

【００３３】《フラッシュメモリ》図４には前記フラッ
シュメモリ３の全体的なブロック図とコントロールレジ
スタ４が示されている。図４では図３においてＦＬＥ０
で示される一つのフラッシュメモリ３を代表的に示して
ある。ＦＬＥ１で示される他方のフラッシュメモリ３も
全く同じであるから図示を省略してある。

【００３４】図４において１７はデータバス、１８はア
ドレスバスである。特に制限されないが、代表的に示さ
れたＣＰＵ２、ＲＡＭ５及びフラッシュメモリ３はアド
レスバス１８及びデータバス１７を共有する。図３に示
されるコントロールレジスタ４は、図４において消去ブ
ロック指定レジスタＥＢＲ１、書き換え制御レジスタＦ
ＬＭＣＲ１、基準電圧トリミングレジスタＴＲＭＲ１，
ＴＲＭＲ２を含んでいる。各コントロールレジスタＥＢ
Ｒ１，ＦＬＭＣＲ１，ＴＲＭＲ１，ＴＲＭＲ２はＣＰＵ
２によってアクセス可能にされる。レジスタＴＲＭＲ
１，ＴＲＭＲ２に対するＣＰＵアクセスには後述の制限
がある。

【００３５】メモリセルアレイ３０には多数の不揮発性
メモリセルが配置されている。不揮発性メモリセルは、
特に図示はしないが、ソース、ドレイン、フローティン
グゲート及びコントロールゲートを持ち、ゲート酸化膜
（絶縁膜）は、トンネル現象によるトンネル電流を流し
得るように薄くされている。ソースはソース線に、ドレ
インはビット線に、コントロールゲートはワード線に結
合される。Ｘデコーダ（Ｘ−ＤＥＣ）３１はアドレスバ
ス１８からアドレスバッファ３２に取り込まれたＸアド
レス信号をデコードしてワード線の選択信号を形成す
る。ワードドライバ（ＷＤＲＶ）３３はワード線選択信
号で選択されたワード線を、動作モード（書き込み、消
去、読み出し等）に応じた所定の選択レベルに駆動す
る。前記ビット線はＹセレクタ３４を介して選択された
ものが書き込み回路３５又はセンスアンプ３６に接続さ
れる。センスアンプ３６はメモリセルから読み出された
データを検出し、その論理値に応じたデータを出力バッ
ファ３７に与え、出力バッファ３７はデータ出力動作の
指示に従ってデータバス１７への出力動作を行う。書き
込み回路３５はデータバス１７から入力バッファ３８に
与えられた書き込みデータに応じた書き込み電圧を、Ｙ
セレクタ３４で選択されたビット線に与える。Ｙデコー
ダ（Ｙ−ＤＥＣ）３１はアドレスバス１８からアドレス
バッファ３２に取り込まれたＹアドレス信号をデコード
して前記Ｙセレクタ３４の選択信号を形成する。ソース
及び基板制御部３９は、消去ブロック指定レジスタＥＢ
Ｒ１で指定された消去ブロックのソース線を選択する制
御を行うと共に、消去や書き込み動作に応じてメモリセ
ルアレイ３０の基板電圧を制御したりする。

【００３６】図４において４０はフラッシュメモリの電
源回路であり、前記単一外部電源電圧Ｖｃｃに基づいて
書き込み及び消去のための高電圧や読み出し系の動作電
圧を生成する。この電源回路４０は、基準電圧回路、リ
ード用クランプ電源回路、昇圧用クランプ電源回路、第
１の正昇圧回路、第２の正昇圧回路、負昇圧回路、そし
て上記回路で形成された各種電圧を選択してフラッシュ
メモリ３の内部回路に供給する電圧供給スイッチ群を有
している。

【００３７】トリミング制御部４２はプロセスばらつき
等に対して電源回路の特性を調整するための制御回路で
ある。トリミング制御部４２に対する制御データは前記
基準電圧トリミングレジスタＴＲＭＲ１及び昇圧電圧ト
リミングレジスタＴＲＭＲ２から与えられる。前記電源
回路４０で生成される各種動作電源はフラッシュメモリ
の動作に応じて選択されてソース制御部３９、書き込み
回路３５及びワードドライバ３３などに与えられる。こ
の時の電源供給に関する書き込みシーケンスや消去シー
ケンス等は電源制御部４１が行う。電源制御部４１は書
き込みシーケンサ及び消去シーケンサなどを有する。書
き込みシーケンスや消去シーケンスのための制御データ
は前記書き換え制御レジスタＦＬＭＣＲ１から与えられ
る。４３で示される回路ブロックはフラッシュメモリ３
のその他の制御論理である。

【００３８】図５には前記メモリセルアレイ３０の構成
例が示される。特に制限されないが、図示の構造は、ビ
ット線は主ビット線３００と副ビット線３０１によって
構成され、不揮発性メモリセル３０２のドレインが副ビ
ット線３０１に結合される。主ビット線３００と副ビッ
ト線３０１は選択ＭＯＳトランジスタ３０３によって選
択的に導通される。不揮発性メモリセル３０２のソース
は一群ごとに所定のソース線３０４に共通接続されてい
る。３０５はワード線、３０６は前記選択ＭＯＳトラン
ジスタのセレクト線である。

【００３９】図６には消去動作の電圧印加状態の一例が
示される。消去の最小単位はソース線を共通とするブロ
ック単位である。消去選択ソース線は−９．５Ｖ、セレ
クト線３０６は−９．５Ｖ、消去選択ワード線は９．５
Ｖ、消去非選択ワード線は０Ｖ（接地電位Ｖｓｓ）とさ
れる。これによって消去対象ブロック３０７の不揮発性
メモリセル３０２のフローティングゲートに電子が注入
され、当該不揮発性メモリセルのしきい値電圧が高くさ
れる。すなわち、データの消去は、ゲート絶縁膜を介し
て、ドレイン（ソース）及びチャネル部からフローティ
ングゲートへの電子トンネリング現象を利用して行われ
る。

【００４０】図７には書き込み動作の電圧印加状態の一
例が示される。書き込みはワード線毎に行われる。書き
込み選択ワード線は−９．５Ｖ、書き込み選択ビット線
は６．５Ｖ、書き込み非選択ビット線は０Ｖ、書き込み
選択セレクト線は９．５Ｖ、ソース線はオープン（フロ
ーティング）にされる。これによって書き込み選択とさ
れた不揮発性メモリセル３０２のフローティングゲート
から電子が放出され、当該メモリセルのしきい値電圧が
低くされる。すなわち、データの書き込みは、ゲート絶
縁膜を介し、フローティングゲートからドレイン（ソー
ス）及びチャネル部への電子トンネリング現象を利用し
て行われる。

【００４１】図８にはフラッシュメモリの各部における
動作電源がブロック図で示されている。図８において３
３Ｚで示されるものは前記セレクト線３０６のドライバ
（ＺＤＲＶ）である。このドライバ３３Ｚにはブロック
選択に割り当てられたアドレス信号をデコードするＺデ
コーダ（Ｚ−ＤＥＣ）３１Ｚからのデコード信号が供給
される。Ｚドライバ３３ＺはＺデコーダ３１Ｚから出力
される選択信号に従ってセレクト線を駆動する。３３Ｙ
で示されるものはＹセレクトドライバであり、Ｙセレク
タ３４のスイッチ制御信号のレベルを決定する。前記図
４ではＹセレクトドライバ３３Ｙ、Ｚドライバ３３Ｚ及
びＺデコーダ３１Ｚは図示を省略してある。

【００４２】図９には図８に示される各種動作電源の意
味が示されている。それら各種動作電源の電圧と動作と
の関係は図１０に例示されている。図１１には前記各種
動作電源が取り得る電圧を整理して示してある。９．５
Ｖ及び６．５Ｖは正昇圧によって生成され、−９．５Ｖ
は負昇圧によって生成される。

【００４３】《電源回路》図１には前記電源回路４０の
主要部が概略的に示されている。電源回路４０は、電源
電圧依存性の小さな基準電圧を用いて前記外部電源電圧
Ｖｃｃ（２．７Ｖ〜５．５Ｖ）よりレベルの低い第１の
電圧Ｖｆｉｘ（２．５Ｖ）に出力電圧をクランプする電
圧クランプ手段４４を有し、前記電圧Ｖｆｉｘ（クラン
プ電圧Ｖｆｉｘとも称する）を動作電源とする昇圧回路
を有する。昇圧回路は、３個のチャージポンプ回路４
５，４６，４７とそれらに共通のリングオシレータ４８
によって構成される。チャージポンプ回路４５とリング
オシレータ４８は第１の正昇圧回路を構成し、クランプ
電圧Ｖｆｉｘに基づいて９．５Ｖの正昇圧電圧を形成す
る。前記チャージポンプ回路４６とリングオシレータ４
８は第２の正昇圧回路を構成し、クランプ電圧Ｖｆｉｘ
に基づいて６．５Ｖの正昇圧電圧を形成する。前記チャ
ージポンプ回路４７とリングオシレータ４８は負昇圧回
路を構成し、クランプ電圧Ｖｆｉｘに基づいて−９．５
Ｖの負昇圧電圧を形成する。

【００４４】前記電圧クランプ手段４４は電源電圧依存
性の小さなクランプ電圧Ｖｆｉｘを形成し、しかも、ク
ランプ電圧Ｖｆｉｘは、２．７Ｖ〜５．５Ｖの許容範囲
内で外部から供給される単一電源電圧Ｖｃｃよりも低い
電圧（２．５Ｖ）にクランプされるから、このクランプ
電圧Ｖｆｉｘで動作される正及び負の昇圧回路が生成す
る昇圧電圧、即ち、書き込み及び消去電圧は、外部電源
電圧Ｖｃｃに依存しない安定な電圧とされる。比較例と
して図２に示した構成は、リングオシレータ及びチャー
ジポンプ回路の動作電源は外部電源電圧Ｖｃｃとされる
から、昇圧電圧は外部電源電圧Ｖｃｃに存して変動され
る。

【００４５】《クランプ電源》図１２には前記電圧クラ
ンプ手段４４の一例が示される。この電圧クランプ手段
４４は、基準電圧発生回路４００、第１の定電圧発生回
路４０１、第２の定電圧発生回路（昇圧用クランプ電源
回路）４０２及び第３の低電圧発生回路（リード用クラ
ンプ電源回路）４０３から成る。

【００４６】基準電圧発生回路４００は、シリコンのバ
ンドギャップなどを利用して、電源電圧依存性及び温度
依存性の小さな基準電圧Ｖｒｅｆを発生する回路であ
る。基準電圧発生回路４００の動作電源はＶｃｃであ
る。このような基準電圧発生回路４００は公知であるの
でその詳細な回路構成については図示を省略する。この
例において、前記基準電圧Ｖｒｅｆは、１．４Ｖ±０．
３Ｖとされる。

【００４７】第１の定電圧発生回路４０１は、前記基準
電圧Ｖｒｅｆを参照電圧として出力回路をクランプ電圧
Ｖｒｅｆａに負帰還制御する回路である。具体的には、
ｎチャンネル型ＭＯＳトランジスタＱ１と帰還抵抗回路
（ラダー抵抗回路）ＦＢＲ１とによって構成されたソー
スフォロア回路を出力回路として備えると共に、ＣＭＯ
ＳオペアンプＯＰ１を持ち、オペアンプＯＰ１の非反転
入力端子（＋）に前記基準電圧Ｖｒｅｆを受け、オペア
ンプＯＰ１の反転入力端子（−）に出力回路からの帰還
信号を受け、オペアンプＯＰ１の出力によって前記ＭＯ
ＳトランジスタＱ１のコンダクタンスを制御する。クラ
ンプ電圧Ｖｒｅｆａは、帰還抵抗回路ＦＢＲ１の分圧比
と基準電圧Ｖｒｅｆとによって決まる一定の電圧にされ
る。このクランプ電圧Ｖｒｅｆａは、論理的には電源電
圧Ｖｃｃに依存しない。この例に従えば、クランプ電圧
Ｖｒｅｆａは２．５Ｖとなるように、帰還抵抗回路ＦＢ
Ｒ１を用いて調整されることになる。

【００４８】第１の定電圧発生回路４０１の更に詳細な
一例は図１６及び図１７に示されている。図１６に示さ
れるように帰還抵抗回路ＦＢＲ１の分圧比はスイッチ４
１０によって選択可能にされている。即ち、帰還抵抗回
路ＦＢＲ１は抵抗分圧比を調整可能なトリミング抵抗回
路を構成する。図１７においてＢＩＡＳは差動増幅回路
及び出力回路の電流源トランジスタをバイアスする信号
であり、図示しないバイアス回路から出力される。ＦＳ
ＴＢＹＷはスタンバイ信号とされ、マイクロコンピュー
タ１の低消費電力モードにおける内部ノードの状態を決
定し、且つ無駄な電流貫通経路をカットオフ制御する。

【００４９】第２の定電圧発生回路４０２は、前記クラ
ンプ電圧Ｖｒｅｆａを参照電圧として出力回路をクラン
プ電圧ＶｆｉｘＢに負帰還制御する回路である。具体的
には、ｎチャンネル型ＭＯＳトランジスタＱ２と帰還抵
抗回路ＦＢＲ２とによって構成されたソースフォロア回
路を出力回路として備えると共に、ＣＭＯＳオペアンプ
ＯＰ２を持ち、オペアンプＯＰ２の非反転入力端子
（＋）に前記クランプ電圧Ｖｒｅｆａを受け、オペアン
プＯＰ２の反転入力端子（−）に出力回路からの帰還信
号を受け、オペアンプＯＰ２の出力によって前記ＭＯＳ
トランジスタＱ２のコンダクタンスを制御する。クラン
プ電圧ＶｆｉｘＢは、帰還抵抗回路ＦＢＲ２の分圧比と
クランプ電圧Ｖｒｅｆａとによって決まる一定の電圧に
される。このクランプ電圧Ｖｒｅｆａは、論理的には電
源電圧Ｖｃｃに依存しない。この例に従えば、クランプ
電圧ＶｆｉｘＢは２．５Ｖとなるように、帰還抵抗回路
ＦＢＲ２の分圧比が決定されている。図１２のクランプ
電圧ＶｆｉｘＢは図１に示されるＶｆｉｘに対応され
る。

【００５０】第３の定電圧発生回路４０３は、前記クラ
ンプ電圧Ｖｒｅｆａを参照電圧として出力回路をクラン
プ電圧ＶｆｉｘＡに負帰還制御する回路である。具体的
には、ｎチャンネル型ＭＯＳトランジスタＱ３と帰還抵
抗回路ＦＢＲ３とによって構成されたソースフォロア回
路を出力回路として備えると共に、オペアンプＯＰ２を
持ち、オペアンプＯＰ２の非反転入力端子（＋）に前記
クランプ電圧Ｖｒｅｆａを受け、オペアンプＯＰ２の反
転入力端子（−）に出力回路からの帰還信号を受け、オ
ペアンプＯＰ２の出力によって前記ＭＯＳトランジスタ
Ｑ２のコンダクタンスを制御する。帰還信号は２．５Ｖ
出力用のｎチャンネル型ＭＯＳトランジスタＱ４又は
４．０Ｖ出力用のｎチャンネル型ＭＯＳトランジスタＱ
５を通して帰還される。クランプ電圧ＶｆｉｘＡは、帰
還抵抗回路ＦＢＲ２の分圧比とクランプ電圧Ｖｒｅｆａ
とによって決まるほぼ一定の電圧にされる。このクラン
プ電圧Ｖｒｅｆａは、論理的には電源電圧Ｖｃｃに依存
しない。この例に従えば、トランジスタＱ４を選択した
ときクランプ電圧ＶｆｉｘＡが２．５Ｖとなるように、
また、トランジスタＱ５を選択したときクランプ電圧Ｖ
ｆｉｘＡが４．０Ｖとなるように帰還抵抗回路ＦＢＲ２
の分圧比が決定されている。クランプ電圧ＶｆｉｘＡは
リード系の動作電源とされる。クランプ電圧ＶｆｉｘＡ
を２．５Ｖにするか４．０Ｖにするかは動作モードによ
って選択され、例えば、読み出し動作ではワード線ディ
スターブを軽減する観点からリード時のワード線選択レ
ベルとして、ＶｆｉｘＡ＝４．０Ｖを用いる。このとき
センスアンプ電源にはＶｃｃを用いる。一方、消去ベリ
ファイや書き込みベリファイにおいては書き込みや消去
レベルが電源電圧Ｖｃｃに依存しないように、Ｙセレク
タのドライバやセンスアンプの電源にはＶｆｉｘＡ＝
２．５Ｖを用いる。

【００５１】クランプ電圧ＶｆｉｘＢは書き込み及び消
去に利用される高電圧を昇圧するための動作電源とさ
れ、その他のリード系動作の電源とされるクランプ電圧
ＶｆｉｘＡとは分離されている。書き込み消去には比較
的大きな電流を要し、それを供給するための昇圧回路に
は比較的大きな電流が流れるから、昇圧系とその他の電
源系を別にすることによって、昇圧動作による電源電圧
の変動がその他の回路の与える影響を最小限に抑えるこ
とが可能になる。

【００５２】《昇圧回路》図１３には第１及び第２の正
昇圧回路の一例としての前記チャージポンプ４５，４６
及びそれらの周辺回路が示される。特に図示はしない
が、前記チャージポンプ回路４５，４６は夫々ＭＯＳト
ランジスタと容量素子が結合された複数個の昇圧ノード
を有し、前記ＭＯＳトランジスタと容量とによるチャー
ジポンプ作用で高電圧を生成する。クロックドライバ４
２０，４２１はチャージポンプ回路４５，４６にチャー
ジポンプ動作を行わせるための複数相の駆動信号を生成
する。前記クロックドライバ４２０、４２１の動作電源
は前記クランプ電圧ＶｆｉｘＢとされる。前記駆動信号
は、位相をずらして前記複数個のＭＯＳトランジスタを
スイッチ制御すると共に容量の一方の電極に順次規則的
な電圧変化を与え、これにより、容量の一方の電極に順
次規則的に与えられる変化に応じて変化される他方の電
極の電圧がＭＯＳトランジスタを介して順次後段に伝達
される。前記駆動信号は前記リングオシレータ４８から
出力されるクロック信号ＣＬＫに同期して生成される。
チャージポンプ回路４６，４５によって生成される昇圧
電圧ＶＰＰ６，ＶＰＰ９を規定の電圧に維持するため
に、比較器４２２，４２３が設けられている。比較器４
２２，４２３には、昇圧電圧ＶＰＰ６，ＶＰＰ９を抵抗
回路４２８，４２９で抵抗分圧した電圧ＶＣＭＰ６，Ｖ
ＣＭＰ９が供給され、前記クランプ電圧Ｖｒｅｆａと比
較される。電圧ＶＣＭＰ６，ＶＣＭＰ９は昇圧電圧が規
定の電圧（ＶＰＰ６＝６．５Ｖ、ＶＰＰ９＝９．５Ｖ）
になったとき電圧Ｖｒｅｆａ以上にされる。比較器４２
２，４２３はその状態を検出することによって検出信号
４２４，４２５をローレベルからハイレベルに反転す
る。検出信号４２４，４２５は論理和ゲート４２６，４
２７によりクロック信号ＣＬＫと論理和が採られて、前
記クロックドライバ４２０，４２１に供給される。した
がって、昇圧電圧ＶＰＰ６，ＶＰＰ９が規定の電圧に達
すると、論理和ゲート４２６，４２７の出力がハイレベ
ルに固定され、その間、チャージポンプ回路４５，４６
による昇圧動作が一時停止される。尚、４３０，４３１
は昇圧動作の完了によってカットオフされるスイッチ回
路である。

【００５３】図１４には負正昇圧回路の一例としてのチ
ャージポンプ回路４７及びその周辺回路が示される。特
に図示はしないが、前記チャージポンプ回路４７は夫々
ＭＯＳトランジスタと容量素子が結合された複数個の昇
圧ノードを有し、前記ＭＯＳトランジスタと容量とによ
るチャージポンプ作用で負の高電圧を生成する。クロッ
クドライバ４３４はチャージポンプ回路４７にチャージ
ポンプ動作を行わせるための複数相の駆動信号を生成す
る。前記クロックドライバ４３４の動作電源は前記クラ
ンプ電圧ＶｆｉｘＢとされる。前記駆動信号は、位相を
ずらして前記複数個のＭＯＳトランジスタをスイッチ制
御すると共に容量の一方の電極に順次規則的な電圧変化
を与え、これにより、容量の一方の電極に順次規則的に
与えられる変化に応じて変化される他方の電極の電圧が
ＭＯＳトランジスタを介して順次後段に伝達される。前
記駆動信号は図１３に示される前記リングオシレータ４
８から出力されるクロック信号ＣＬＫに同期して生成さ
れる。チャージポンプ回路４７によって生成される負の
昇圧電圧ＶＰＰＭＮＳ９を規定の電圧に維持するため
に、比較器４３５が設けられている。比較器４３５に
は、昇圧電圧ＶＰＰＭＮＳ９を抵抗回路４３６で抵抗分
圧した電圧ＶＰＣＭＰ９が供給され、接地電位Ｖｓｓと
比較される。電圧ＶＰＣＭＰ９は昇圧電圧ＶＰＰＮＭＳ
が規定の電圧（ＶＰＰＭＮＳ９＝−９．５Ｖ）になった
とき接地電圧Ｖｓｓよりも低くされる。比較器４３５は
その状態を検出することによって検出信号４３７をロー
レベルからハイレベルに反転する。検出信号４３７は論
理和ゲート４３８によりクロック信号ＣＬＫと論理和が
採られて、前記クロックドライバ４３４に供給される。
したがって、昇圧電圧ＶＰＰＭＮＳ９が規定の電圧に達
すると、論理和ゲート４３８の出力がハイレベルに固定
され、その間、チャージポンプ回路４７による昇圧動作
が一時停止される。尚、４３９は昇圧動作の完了によっ
てカットオフされるスイッチ回路である。

【００５４】前記チャージポンプ回路４７から出力され
る負の昇圧電圧ＶＰＰＭＮＳ９は前記モニタ端子Ｖｓｓ
ＭＯＮから観測できるようになっている。４４０で示さ
れる回路はテストモードにおいてオン動作されるスイッ
チ回路である。前記正の昇圧電圧ＶＰＰ６，ＶＰＰ９は
図１５に例示されるようにモニタ端子ＶＣＰＰＭＯＮか
ら選択的に観測することができる。４４１，４４２は正
の昇圧電圧ＶＰＰ６，ＶＰＰ９をモニタ端子ＶＣＰＰＭ
ＯＮに伝達するスイッチ回路である。ＭＯＮＥはハイレ
ベルによってモニタ端子ＶｐｐＭＯＮによる昇圧電圧の
モニタを指示するイネーブル信号、ＭＯＮＳはＶＰＰ６
またはＶＰＰ９の何れをモニタするかを指示する信号で
あり、前記スイッチ回路４４１，４４２はテストモード
における信号ＭＯＮＥ，ＭＯＮＳの状態にしたがってオ
ン動作が排他的に行われ、これによって所望の昇圧電圧
ＶＰＰ６又はＶＰＰ９を観測できる。

【００５５】図１３において、ＯＳＥで示されるものは
リングオシレータ４８に対する発振動作の開始指示信号
である。ＶＰＥ１で示される信号は、クロックドライバ
４２１及びチャージポンプ回路４６に対する昇圧動作の
開始を指示する信号である。ＶＰＥ２で示されるもの
は、クロックドライバ４２０及びチャージポンプ回路４
５に対する昇圧動作の開始を指示する信号である。図１
４においてＶＰＥ３で示される信号は、クロックドライ
バ４３４及びチャージポンプ回路４７に対する昇圧動作
の開始を指示する信号である。

【００５６】前記３種類のクロックドライバ４２０、４
２１及び４３４はその動作電源が共通のクランプ電源Ｖ
ｆｉｘＢとされ、また、一つのリングオシレータ４８を
クロック源として利用する。このとき、図１３に例示さ
れるように、チャージポンプ回路４６のクロックドライ
バ４２１には遅延回路４４４を介してクロック信号ＣＬ
Ｋが供給される。チャージポンプ回路４５のクロックド
ライバ４２０には直列２段の遅延回路４４４、４４５を
介してクロック信号ＣＬＫが供給される。一方、図１４
に例示されるようにチャージポンプ回路４７のクロック
ドライバ４３４には遅延回路介せずにクロック信号ＣＬ
Ｋが供給される。したがって、図１８に例示されるよう
にリングオシレータ４８から出力されるクロック信号Ｃ
ＬＫは順次位相がずらされて、−９．５Ｖ昇圧用クロッ
ク信号、＋６．５Ｖ用クロック信号及び＋９．５Ｖ用ク
ロック信号としてクロックドライバ４３４、４２１、４
２０に供給される。クロックドライバ４３４、４２１、
４２０で形成されるチャージポンプ回路４７、４６、４
５の駆動信号は前記夫々位相がずれたクロック信号に同
期される。すなわち、クロックドライバ４３４、４２
１、４２０は前記クロック信号の変化に同期してトラン
ジスタがスイッチ動作され、回路に流れる電流はそのス
イッチ動作に同期して変化される。したがって、クロッ
クドライバ４３４、４２１、４２０に供給されるクロッ
ク信号の位相がずれているから、クロックドライバ４３
４、４２１、４２０全体で生ずる瞬間的な電流変化は小
さくされ、昇圧用クランプ電源回路４０２のような電源
回路の負担を小さくすることができる。このことは、昇
圧動作の安定化、更には書き込み及び消去動作の安定化
に寄与する。

【００５７】《チャージポンプ回路の基板バイアス電圧
変更》図１９には前記負電圧昇圧用のチャージポンプ回
路４７及びクロックドライバ４３４の一例が示される。
図１９にその一部のみ示されたチャージポンプ回路４７
においてＮＰで示されるものは昇圧ノードである。隣接
する昇圧ノードの間には電荷転送用のｐチャンネル型Ｍ
ＯＳトランジスタＱ１０が配置されている。また、各昇
圧ノードＮＰにはチャージポンプ用の容量素子Ｃ１の一
方の電極が結合されている。前記ＭＯＳトランジスタＱ
１０のゲートには別の容量素子Ｃ２の一方の電極が結合
されている。ＭＯＳトランジスタＱ１０のゲートとその
前段の昇圧ノードＮＰとの間にはＰチャンネル型のトラ
ンスファＭＯＳトランジスタＱ１１，Ｑ１２が並列配置
され、ＭＯＳトランジスタＱ１１のゲートは昇圧ノード
ＮＰに、ＭＯＳトランジスタＱ１２のゲートはＭＯＳト
ランジスタＱ１０のゲートに結合されている。ＭＯＳト
ランジスタＱ１３，Ｑ１４は昇圧ノードＮＰを初期化す
るためのトランジスタである。容量素子Ｃ１の容量値は
Ｃ２の容量値よりも大きくされている。このように、チ
ャージポンプ回路４７は、前記ＭＯＳトランジスタＱ１
０〜Ｑ１３と容量素子Ｃ１，Ｃ２を一組とする単位回路
が複数個直列接続されて構成されている。

【００５８】クロックドライバ４３４は、クロック信号
ＣＬＫを順次遅延させて位相の異なる３相のクロック信
号φａ〜φｃを生成し、その３相のクロック信号φａ〜
φｃに基づいて４本の駆動信号ＤＳ１〜ＤＳ４を出力す
る。図２０には図１９に示されたクロックドライバ４３
４の論理構成によって生成されるクロック信号φａ〜φ
ｃ及び駆動信号ＤＳ１〜ＤＳ４の波形が示される。

【００５９】前記駆動信号ＤＳ１，ＤＳ２は前記容量素
子Ｃ１の他方の電極に交互に供給され、前記駆動信号Ｄ
Ｓ３，ＤＳ４は前記容量素子Ｃ２の他方の電極に交互に
供給される。例えばＤＳ４のハイレベル（ｔ１）によっ
てＭＯＳトランジスタＱ１０がオフされ、ＤＳ２のハイ
レベル（ｔ１）によって昇圧ノードのレベルが持ち上げ
られた状態において、その前段の昇圧ノードＮＰがＤＳ
１のローレベル（ｔ２）によって低下されると、トラン
ジスタＱ１１を介してその隣のＭＯＳトランジスタＱ１
０のゲートもレベル低下され、その直後にＤＳ３がロー
レベル（ｔ３）に変化されることによって当該昇圧ノー
ドＮＰのレベルが更に低下される。低下されたレベルは
ＭＯＳトランジスタＱ１０を介して次段の昇圧ノードＮ
Ｐに移される。このようなチャージポンプ動作によって
電圧ＶＰＰＭＮＳ９は徐々に負電圧に昇圧される。

【００６０】尚、図１９に示されるノアゲート４５０は
図１４で説明したオアゲート４３８の機能を代替する。

【００６１】前記駆動信号Ｄ１〜Ｄ４は接地電位Ｖｓｓ
とクランプ電圧ＶｆｉｘＢとの間で変化される。昇圧動
作の開始時点においてチャージポンプ回路４７のＭＯＳ
トランジスタＱ１０，Ｑ１１，Ｑ１２のゲートにはクラ
ンプ電圧ＶｆｉｘＢが印加される。昇圧動作が進むに従
って当該ゲート電圧は低下される。したがって、昇圧動
作の開始時点において、それらＭＯＳトランジスタＱ１
０，Ｑ１１，Ｑ１２に共通の基板バイアス電圧は少なく
ともクランプ電圧ＶｆｉｘＢにされなければ、当該トラ
ンジスタのｐｎ接合部分が不所望に順方向バイアス状態
にされて誤動作を生ずる虞がある。

【００６２】この例では、前記ＭＯＳトランジスタＱ１
０，Ｑ１１，Ｑ１２はそれらに共通のウェル領域に形成
されている。それらＭＯＳトランジスタＱ１０，Ｑ１
１，Ｑ１２に共通の基板バイアス電圧（ウェルバイアス
電圧）は、昇圧動作の開始時点でクランプ電圧Ｖｆｉｘ
Ｂにされ、途中で接地電圧Ｖｓｓに切り換える。

【００６３】図２１にはチャージポンプ回路の前記基板
バイアス電圧を切り換えるための構成が示されている。
図２１において４６０で示されるものは基板バイアス電
圧をクランプ電圧ＶｆｉｘＢ又は接地電圧Ｖｓｓに切り
換えるスイッチ手段である。このスイッチ手段４６０の
スイッチ状態は、特に制限されないが、セット・リセッ
ト型のフリップフロップ（ＳＲ−ＦＦ）４６１の出力端
子Ｑの状態によって決定される。このフリップフロップ
４６１のリセット端子Ｒには昇圧イネーブル信号ＶＰＥ
３の反転信号が供給され、昇圧動作が行われない状態に
おいてリセット状態にされる。このリセット状態におい
てスイッチ手段４６０はクランプ電圧ＶｆｉｘＢを基板
バイアス電圧４６２として選択する。前記フリップフロ
ップ４６１のセット端子Ｓは比較器４６３の出力信号４
６４を受ける。この比較器４６３は、前記抵抗回路４３
６の分圧点ＮＤ１の電位が接地電位Ｖｓｓ以下であるか
を監視する。分圧点ＮＤ１は昇圧電圧ＶＰＰＭＮＳ９が
接地電位Ｖｓｓよりも低い所定の電圧になったとき、接
地電位Ｖｓｓにされる。したがって、昇圧電圧Ｖｓｓが
接地電位Ｖｓｓよりも低い所定の電圧になったとき、フ
リップフロップ４６１はセット状態にされ、これによっ
てスイッチ手段４６０は基板バイアス電圧４６２として
接地電圧Ｖｓｓを選択する。尚、図１４において前記ス
イッチ手段４６０はクランプ電圧ＶｆｉｘＢと接地電圧
Ｖｓｓを動作電源とするインバータによって構成されて
いる。

【００６４】負電圧昇圧の途中で基板バイアス電圧４６
２をクランプ電圧ＶｆｉｘＢよりもレベルの低い接地電
圧Ｖｓｓに切り換えると、所謂基板バイアス効果によっ
てＭＯＳトランジスタＱ１０，Ｑ１１，Ｑ１２のしきい
値電圧が小さくなり、これによってチャージポンプを行
うＭＯＳトランジスタＱ１０，Ｑ１１，Ｑ１２を介して
電荷が移動され易くなる。したがって、動作電源（Ｖｆ
ｉｘＢ＝２．５Ｖ）に対して目的とする昇圧電圧（ＶＰ
ＰＭＮＳ９＝−９．５Ｖ）のレベル差が最も大きい負電
圧昇圧動作の効率を向上させることができ、規定の負昇
圧電圧を得るまでの時間を短縮することができる。

【００６５】例えば図２２には負電圧昇圧動作における
昇圧電圧ＶＰＰＭＮＳ９遷移状態が示される。同図にお
いて（ａ）は前記基板バイアス電圧を切り換えずにクラ
ンプ電圧ＶｆｉｘＢに固定したときの昇圧電圧ＶＰＰＭ
ＮＳ９の遷移状態を示す。（ｂ）は基板バイアス電圧を
途中で切り換えたときの遷移状態を示す。（ａ）に比べ
て（ｂ）の場合には負電圧昇圧動作効率が向上され、規
定の負昇圧電圧を得るまでの時間が短縮されている。

【００６６】前記基板バイアス電圧が一旦接地電位Ｖｓ
ｓに切り換えられると、その後で比較器４６３の出力が
反転されてもフリップフロップ４６１はセット状態を維
持する。すなわち、フリップフロップ４６１は、基板バ
イアス電圧の切換え後に昇圧電圧ＶＰＰＭＮＳ９が上下
に振れても基板バイアス電圧を接地電位Ｖｓｓに維持す
るヒステリシス特性を持つということができる。このよ
うなヒステリシス特性は、ＳＲフリップフロップ４６１
に代えて、比較器４６３にヒステリシスコンパレータを
用いても実現できる。

【００６７】図２２に示されるように、チャージポンプ
による昇圧途上の昇圧電圧は、チャージポンプ用のＭＯ
ＳトランジスタＱ１０，Ｑ１１，Ｑ１２のスイッチ動作
に同期して上下に振れる。前記フリップフロップ４６１
に代表されるヒステリシス特性を有する回路の出力信号
によってチャージポンプ回路４７の基板バイアス電圧の
切換えを行うことにより、負昇圧電圧のリプル成分の影
響で一旦変更した基板バイアス電圧が元の基板バイアス
へ再び変更される様な基板バイアスの不所望な振動を防
止することができる。

【００６８】《電源回路のソフトウェアトリミング》図
１２及び図１６に示される前記定電圧発生回路４０１の
帰還抵抗回路ＦＢＲ１、図１４に示される抵抗回路４３
６は、トリミング可能な抵抗回路（トリミング抵抗回
路）とされる。その構成は、図１６で説明したように、
多数のスイッチ４１０の中から一つのスイッチをオン動
作させて、出力ノードとして採用する分圧点を決定す
る、所謂ラダー抵抗回路のような回路である。帰還抵抗
回路ＦＢＲ１においては、スイッチ４１０で選択された
出力ノードにおける抵抗分圧比に応じて帰還抵抗値が決
定される。同様に、抵抗回路４３６においては、スイッ
チ４１０で選択されたノード（ＮＤ１）における抵抗分
圧比に応じた電圧が比較器４６３に与えられる。前記帰
還抵抗回路ＦＢＲ１をトリミング可能にするのは、プロ
セスばらつきに対し電源回路４０の大元の電圧Ｖｒｅｆ
ａを所要のレベルに合わせて、クランプ電圧Ｖｆｉｘ
Ａ，ＶｆｉｘＢを望ましい電圧にするという意義を有す
る。また、負昇圧回路側の抵抗回路４３６をトリミング
可能にするのは、最も昇圧幅の大きな負昇圧電圧ＶＰＰ
ＭＮＳ９に関する昇圧レベル制御とウェルバイアス電圧
切換えポイントを特に調整可能にして、負昇圧動作を最
適化する意義を有する。尚、正昇圧回路側の抵抗回路４
２８，４２９に対してもトリミング可能にしてもよい。

【００６９】前記抵抗回路（トリミング抵抗回路とも称
する）ＦＢＲ１，４３６の出力ノードにおける抵抗分圧
比を決定するためのスイッチ４１０の選択信号は図２３
に例示されるようにセレクタ４７０によって生成され
る。図２３の例に従えば、セレクタ４７０はトリミング
情報をデコードし、１本のスイッチ選択信号を選択レベ
ルにする。セレクタ４７０はトリミング抵抗回路ＦＢＲ
１とトリミング抵抗回路４３６に個別化されており、図
４に示されるトリミング制御部４２に含まれている。

【００７０】抵抗回路ＦＢＲ１のトリミング情報は基準
電圧トリミングレジスタＴＲＭＲ１から抵抗回路ＦＢＲ
１のセレクタ４７０に供給され、抵抗回路４３６のトリ
ミング情報は昇圧電圧トリミングレジスタＴＲＭＲ２か
ら抵抗回路４３６のセレクタ４７０に供給される。図２
５に例示されるように、基準電圧トリミングレジスタＴ
ＲＭＲ１に設定されるトリミング情報（基準電圧トリミ
ング情報）はＶＲ０〜ＶＲ４，ＴＥＶＲとされる。昇圧
電圧トリミングレジスタＴＲＭＲ２に設定されるトリミ
ング情報（昇圧電圧トリミング情報）はＶＭ０〜ＶＭ
４，ＴＥＶＭとされる。

【００７１】図２３に例示されるようにフラッシュメモ
リ３のメモリセルアレイ３０には前記基準電圧トリミン
グ情報と昇圧電圧トリミング情報を格納するための専用
の記憶領域３００が割り当てられている。この例に従え
ば、領域３００の情報は、マイクロコンピュータ１のリ
セット動作に同期して前記レジスタＴＲＭＲ１，ＴＲＭ
Ｒ２に転送される。この転送制御は、特に制限されない
が、図２４に示されるように、ハードウェアによって自
動的に行われる。即ち、リセット信号ＲＳＴがアサート
されると、フラッシュメモリ３の制御部４３は前記領域
３００のデータをデータバス１７に読み出すために、ア
ドレスバッファ３２、センスアンプ３６、出力バッファ
３７などを制御して、自動的に前記領域３００のデータ
を外部に読み出させる。一方、前記レジスタＴＲＭＲ
１，ＴＲＭ２はリセット信号ＲＳＴのアサートに同期し
てデータバス１７からデータを入力可能に制御される。
これによって、領域３００のデータがレジスタＴＲＭＲ
１，ＴＲＭＲ２に自動的に転送される。

【００７２】前記基準電圧トリミング情報と昇圧電圧ト
リミング情報は、プロセスばらつきなどを吸収するため
にデバイステスト時に決定される。図２４に基づいて説
明したデータ転送はマイクロコンピュータ１にテストモ
ードが設定される場合にも行われる。デバイステストの
初期の段階では、ウェーハ完成状態においてフラッシュ
メモリ３が書き込み状態（領域３００のトリミング情報
は全ビット論理値“０”の状態）であるから、レジスタ
ＴＲＭＲ１，ＴＲＭＲ２のトリミング情報は全ビット論
理値“０”にされている。テストモードにおいて前記レ
ジスタＴＲＭＲ１，ＴＲＭＲ２はＣＰＵ２によってリー
ド・ライト可能にされる。デバイステスト時には、前記
モニタ端子ＶｐｐＭＯＮ，ＶｓｓＭＯＮから正及び負の
昇圧電圧をモニタして、それが規定の電圧になるように
基準電圧トリミング情報及び昇圧電圧トリミング情報を
決定する。このように決定された基準電圧トリミング情
報及び昇圧電圧トリミング情報は、所定のテストモード
下でＣＰＵ２により前記フラッシュメモリ３の所定領域
３００に格納される。その後、マイクロコンピュータ１
がリセットされる毎に、前記最適に決定された基準電圧
トリミング情報及び昇圧電圧トリミング情報にしたがっ
て電源回路４０が制御される。前記所定領域３００は通
常動作モード（もしくはユーザモード）ではアクセスが
禁止される。所定のテストモードを再度設定すれば、前
記領域をアクセスして基準電圧トリミング情報及び昇圧
電圧トリミング情報を再設定することも可能である。半
導体メーカによるデバイステストはウェーハ段階のテス
トのほかに出荷時のテストもある。各テスト段階で基準
電圧トリミング情報及び昇圧電圧トリミング情報を設定
することも可能である。出荷段階のテストを経て最後に
基準電圧トリミング情報及び昇圧電圧トリミング情報を
前記所定領域３００に書き込むことが想定される。

【００７３】この例に従えば、マイクロコンピュータの
ウェーハ完成状態においてフラッシュメモリ３は書き込
み状態（例えばしきい値電圧の低い論理値“０”の状
態）とされる。マイクロコンピュータの出荷時において
フラッシュメモリは消去状態（例えばしきい値電圧の高
い論理値“１”の状態）にされる。書き込み状態と消去
状態でトリミング状態が両極端になって電源回路の出力
電圧に大きな差が出ないようにすることが望ましい。例
えば、出荷段階のテストを経て最後に基準電圧トリミン
グ情報及び昇圧電圧トリミング情報を前記所定領域３０
０に書き込む場合、ウェーハ段階のテストに際して初期
的に得られる昇圧電圧と、出荷時のテストに際して初期
的に得られる昇圧電圧との間に無視し得ない大きな差が
ある場合にはテストもしくは検査効率が低下することが
考えられる。また、トリミング不要なマイクロコンピュ
ータチップの場合には消去状態のまま出荷できる。

【００７４】そのために、前記セレクタ４７０は、図２
３に例示されるように、トリミング調整情報が全ビット
論理値“１”のときのトリミング位置とトリミング調整
情報が全ビット論理値“０”のときのトリミング位置と
を隣り合うように選択する選択論理を有する。これによ
り、ウェーハ完成状態においてフラッシュメモリ３が書
き込み状態にされたときと、出荷時にフラッシュメモリ
が消去状態にされたときとの双方において、前記電源回
路の出力電圧の相違を最小にすることができる。例えば
図２３の例に従えば、ウェーハ完成状態においてフラッ
シュメモリ３が書き込み状態（領域３００のトリミング
情報は全ビット論理値“０”の状態）のとき、“００
０”で示されトリミング位置でスイッチが選択され、マ
イクロコンピュータの出荷時においてフラッシュメモリ
が消去状態（領域３００のトリミング情報は全ビット論
理値“１”の状態）のとき、“１１１”で示されトリミ
ング位置でスイッチが選択される。

【００７５】図１２から明らかなように、前記トリミン
グ調整情報はフラッシュメモリ３の読み出し電圧にも影
響する。即ち、トリミング対象とされる帰還抵抗回路Ｆ
ＢＲ１を含む定電圧回路４０１が出力するクランプ電圧
Ｖｒｅｆａは、読み出し電源を生成するリード用クラン
プ電源回路４０３の参照電圧とされる。このとき、フラ
ッシュメモリ３からレジスタＴＲＭＲ１へのトリミング
調整情報の転送は、フラッシュメモリ３に対する読み出
し動作の規定アクセス時間よりも長い時間を費やして読
み出しアクセスを行なえるとき行うことが、誤動作を防
止する上で望ましい。なぜなら、読み出し電圧が多少規
定された値より低い場合でも、読み出し時間を長くすれ
ば、正確にメモリアレイからデータを読み出せるからで
ある。この点においてマイクロコンピュータ１は、トリ
ミング調整情報の初期的な転送をリセット動作に同期し
て行うようになっている。したがって、トリミング動作
の確定までの内部電圧の変動をリセット中に確定でき、
リセット動作後には読み出し動作を安定させることがで
きる。前記トリミング調整情報がフラッシュメモリ３の
書き込み及び消去電圧にのみ影響する場合には、トリミ
ング調整情報の転送は、リセット期間中、又はリセット
解除後の最初のベクタフェッチ（命令フェッチ）前に行
えばよい。

【００７６】《フラッシュメモリに対する書き換えシー
ケンス》前記フラッシュメモリ３の書き換え制御レジス
タＦＬＭＣＲ１及び消去ブロック指定レジスタＥＢＲ１
の詳細な一例は図２５に示されている。消去ブロック指
定レジスタＥＢＲ１のビットＥＢ０〜ＥＢ７は消去ブロ
ック指定データである。

【００７７】書き換え制御レジスタＦＬＭＣＲ１はＰ，
Ｅ，ＰＶ，ＥＶ，ＰＳＵ，ＥＳＵ，ＳＷＥ，ＦＷＥの各
制御ビットを有し、それらの真値は特に制限されない
が、論理値“１”とされる。

【００７８】書き換えイネーブルビットＳＷＥは前記電
源回路４０による昇圧動作の準備状態を指示する。例え
ば、書き換えイネーブルビットＳＷＥが論理値“１”に
されると、図１３に示される制御信号ＯＳＥがアサート
され、これによってリングオシレータ４８が発振動作を
開始し、クロック信号ＣＬＫを出力する。さらに、昇圧
用クランプ電源ＶｆｉｘＢが活性化する。

【００７９】書き込みセットアップビットＰＳＵは前記
電源回路４０に書き込み用の昇圧動作の開始を指示す
る。この例に従えば、書き込みセットアップビットＰＳ
Ｕが論理値“１”にされると、図１３に示される制御信
号ＶＰＥ１，ＶＰＥ２、ＶＰＥ３がアサートされ、クロ
ックドライバ４２０，４２１、４３４とチャージポンプ
回路４５，４６，４７の動作が開始され、電圧ＶＰＰ
６，ＶＰＰ９、ＶＰＰＭＮＳ９は＋６．５Ｖ，＋９．５
Ｖ，−９．５Ｖへの昇圧動作が開始される。実質的に昇
圧動作が行われるためにはリングオシレータ４８からの
クロック信号ＣＬＫの供給が前提である。

【００８０】書き込みイネーブルビットＰは、昇圧電圧
ＶＰＰ６，ＶＰＰ９、ＶＰＰＭＮＳ９を用いた書き込み
動作の開始を指示する。

【００８１】消去セットアップビットＥＳＵは前記電源
回路４０に消去用の昇圧動作の開始を指示する。この例
に従えば、消去セットアップビットＥＳＵが論理値
“１”にされると、図１３に示される制御信号ＶＰＥ２
と図１４に示される制御信号ＶＰＥ３がアサートされ、
クロックドライバ４２０，４３４とチャージポンプ回路
４５，４７の動作が開始され、電圧ＶＰＰ９，ＶＰＰＭ
ＮＳ９は＋９．５Ｖ，−９．５Ｖへの昇圧動作が開始さ
れる。実質的に昇圧動作が行われるためにはリングオシ
レータ４８からのクロック信号ＣＬＫの供給が前提であ
る。

【００８２】消去イネーブルビットＥは、昇圧電圧ＶＰ
Ｐ９，ＶＰＰＭＮＳ９を用いた消去動作の開始を指示す
る。

【００８３】昇圧手段で規定の昇圧電圧を得るには少な
からず時間を要し、その時間はプロセスばらつきの影響
を受ける。書き込み及び消去動作は昇圧電圧が規定電圧
に達してから開始されなければならない。このとき、昇
圧動作の開始から書き込みを開始するまでの時間は、ビ
ットＰＳＵを論理値“１”に設定してからビットＰを論
理値“１”に設定するまでの時間によって決定すること
ができる。同様に、昇圧動作の開始から消去を開始する
までの時間は、ビットＥＳＵを論理値“１”に設定して
からビットＥを論理値“１”に設定するまでの時間によ
って決定することができる。それらビットの設定は、Ｃ
ＰＵ２によるソフトウェアの実行で実現する。これによ
り、消去や書き込み動作が指示されてから実際に消去や
書き込みを開始するタイミングを管理するタイマなどの
ハードウェアを削減することができる。また、回路特性
に応じてそのような時間設定を任意に決定できる。

【００８４】また、書き換えイネーブルビットＳＷＥが
真値であることを条件に、前記消去セットアップビット
ＥＳＵと書き込みセットアップビットＰＳＵによる昇圧
動作の開始が実質的に受け付け可能になるから、書き込
み又は消去動作は前記書き換えイネーブルビットＳＷＥ
が真値であることを条件に実行可能にされる。したがっ
て、ＣＰＵ２の暴走などによってフラッシュメモリ３が
不所望に書き換えられる事態の発生を阻止するのに役立
つ。

【００８５】前記書き換え制御レジスタＦＬＭＣＲ１の
プロテクトビットＦＷＥは外部端子Ｐｆｗｅの状態に応
じた値が設定される。ＦＷＥは読み出し専用ビットとさ
れる。このプロテクトビットＦＷＥはそれが真値例えば
論理値“１”であることを条件に、前記昇圧イネーブル
ビットＳＷＥの論理値“１”への設定を可能にするイン
ターロックを行う。すなわち、昇圧イネーブルビットＳ
ＷＥの初期化信号のひとつとしてプロテクトビットＦＷ
Ｅを用いる。ＦＷＥ＝１のときのみ昇圧イネーブルビッ
トＳＷＥのセット・クリアが可能とされ、ＦＷＥ＝０で
は昇圧イネーブルビットは初期状態となる。例えば、デ
ータバスからの対応信号線と前記プロテクトビットＦＷ
Ｅとの論理積を採る図示を省略する論理積ゲートを設
け、昇圧イネーブルビットＳＷＥビットはその論理積ゲ
ートの出力とすることができる。これによってインター
ロックを実現できる。プロテクトビットＦＷＥによるイ
ンターロックを追加することにより、ＳＷＥとＦＷＥに
よる書き換えプロテクトを二重にすることができ、フラ
ッシュメモリ３に対する不所望な書き換え阻止の信頼性
を更の向上させることができる。

【００８６】図２６及び図２７にはＣＰＵ２による消去
動作の制御フローチャートの一例が示される。ＣＰＵ２
はレジスタＦＬＭＣＲ１のＳＷＥビットを論理値“１”
に設定する（Ｓ１）。この設定が可能にされるために
は、外部端子Ｐｆｗｅに論理値“１”の信号が印加され
てプロテクトビットＦＷＥが論理値“１”にされている
ことが必要である。これによってリングオシレータが発
振開始される。そして適宜のレジスタにｎ＝１を代入し
（Ｓ２）、レジスタＥＢＲ１に消去ブロックを設定する
（Ｓ３）。次にレジスタＦＬＭＣＲ１のＥＳＵビットの
論理値“１”を設定する（Ｓ４）。これによってクロッ
クドライバ４２０、４３４とチャージポンプ回路４５，
４７によるの昇圧動作が開始される。一定時間経過後、
ＦＬＭＣＲ１のＥビットを論理値“１”にセットする
と、消去動作が開始される（Ｓ５）。消去動作の終了
後、ＦＬＭＣＲ１のＥビットを論理値“０”にクリアす
ると、消去動作が停止される（Ｓ６）。そして、ＦＬＭ
ＣＲ１のＥＳＵビット２を論理値“０”にクリアして昇
圧動作を停止させる（Ｓ７）この後、ＦＬＭＣＲ１のＥ
Ｖビットを論理値“１”にセットすることにより（Ｓ
８）、前記消去動作に対する消去ベリファイが行われる
ことになる。消去ベリファイ動作では、ベリファイアド
レスへのダミーライト（Ｓ９）とベリファイデータのリ
ード（Ｓ１０）を行った後、リードしたベリファイデー
タが全ビット論理値“１”であるかの判定を行う（Ｓ１
１）。全ビット論理値“１”であれば、ラストアドレス
に到達するまでアドレスインクリメントを行い（Ｓ１
２，Ｓ１３）、アドレスインクリメント毎に前記処理を
繰り返す。Ｓ１１でリードしたデータが論理値“１”で
ない場合には、消去動作が不十分であるから、ＥＶビッ
トをクリアし（Ｓ１４）、消去の繰り返し回数が上限
（Ｎ）に達していない場合には（Ｓ１５のＮＧ）、再度
Ｓ４に戻って消去状態を進める。Ｓ１２においてラスト
アドレスまで処理が進行した場合には、消去ベリファイ
は正常完了とされる。Ｓ１５において、消去回数が上限
に達した場合には消去ベリファイは異常終了とされる。

【００８７】図２８及び図２９にはＣＰＵ２による書き
込み動作の制御フローチャートの一例が示される。ＣＰ
Ｕ２はレジスタＦＬＭＣＲ１のＳＷＥビットを論理値
“１”に設定する（Ｔ１）。この設定が可能にされるた
めには、外部端子Ｐｆｗｅに論理値“１”の信号が印加
されてプロテクトビットＦＷＥが論理値“１”にされて
いることが必要である。これによってリングオシレータ
が発振開始される。そして適宜のレジスタにｎ＝１を代
入し（Ｔ２）、適宜のフラグｆｌａｇをクリア（＝０）
する（Ｔ３）。そして、例えば３２バイトの書き込みデ
ータをフラッシュメモリ３に連続ライトする（Ｔ４）。
ライトデータはフラッシュメモリ３の書き込み回路に含
まれるデータレジスタに保持される。次にレジスタＦＬ
ＭＣＲ１のＰＳＵビットの論理値“１”を設定する（Ｔ
５）。これによってクロックドライバ４２０、４２１、
４３４、とチャージポンプ回路４５、４６、４７による
の昇圧動作が開始される。一定時間経過後、ＦＬＭＣＲ
１のＰビットを論理値“１”にセットすると、書き込み
動作が開始される（Ｔ６）。書き込み動作の終了後、Ｆ
ＬＭＣＲ１のＰビットを論理値“０”にクリアすると、
書き込み動作が停止される（Ｔ７）。そして、ＦＬＭＣ
Ｒ１のＰＳＵビット２を論理値“０”にクリアして昇圧
動作を停止させる（Ｔ８）。

【００８８】この後、ＦＬＭＣＲ１のＰＶビットを論理
値“１”にセットすることにより（Ｔ９）、前記書き込
み動作に対する書き込みベリファイが行われることにな
る。書き込みベリファイ動作では、ベリファイアドレス
へのダミーライト（Ｔ１０）とベリファイデータのリー
ド（Ｔ１１）を行った後、リードしたベリファイデータ
と書き込みの元データに基づいて再書き込みデータを演
算し、演算された再書き込みデータが全ビット論理値
“１”かの判定を行う（Ｔ１２）。再書き込みデータの
演算は図３０に示されるようにして行う。再書き込みデ
ータが全ビット“１”であれば再書き込みデータをＲＡ
Ｍに転送し（Ｔ１３）、３２バイトのデータのベリファ
イが完了するまでアドレスインクリメントを行い（Ｔ１
４，Ｔ１５）、アドレスインクリメント毎に前記処理を
繰り返す。ステップＴ１２で再書き込みデータが全ビッ
ト“１”でない場合には、フラグｆｌａｇを“１”にセ
ットして（Ｔ１６）、前記ステップＴ１４へ進む。３２
バイトのベリファイ動作を完了すると、ＰＶビットをク
リアし（Ｓ１７）、フラグｆｌａｇを判定する（Ｔ１
８）。ｆｌａｇ＝０であれば３２バイトの書き込みは正
常であるから、ＳＷＥビットをクリアして（Ｔ１９）、
書き込み動作を終了する。ステップＴ１８においてｆｌ
ａｇ＝１であれば書き込み回数が既定の上限値Ｎに達し
ていないかを判定し（Ｔ２０）、既定値に達していると
きはＳＷＥビットをクリアして（Ｔ２１）、異常終了と
される。書き込み動作の繰り返し回数が上限（Ｎ）に達
していない場合には、カウンタｎをインクリメントして
（Ｔ２２）、前記ステップＴ３に戻る。

【００８９】図３１には書き込みに際して必要な高電圧
の印加が内部回路に与える負担を少なくするためワード
線駆動電圧切換え方式の一例が示される。概略的には、
ワード線を一旦接地電位Ｖｓｓにしてから動作電圧を切
り換える。即ち、ＰＳＵビットによって書き込み用昇圧
回路の昇圧動作が指示されたとき、図３１の（Ｂ）で示
される期間に全てのワード線が接地電位Ｖｓｓに強制さ
れる。次に、図３１の（Ｃ）で示される期間に、ワード
ドライバＷＤＲＶの電源ＶＰＰＸ２，ＶＳＳＸＷ，ＶＳ
ＳＸＳが夫々接地電位Ｖｓｓに切り換えられる。次にア
ドレス制御の欄に記載されるように、ワード線選択の極
性が反転される。例えばアドレス信号に基づいてワード
線選択信号を形成するＸアドレスデコーダの選択レベル
をハイレベル（読み出し動作時）からローレベル（書き
込み動作時）に論理反転させる。その後で、図３１の
（Ｅ）に示されるように、ワードドライバの電源を書き
込み用の電源に切り換える。書き込みを終了するときも
同様に、全ワード線を接地電位Ｖｓｓに強制し、ドライ
バの電源ＶＰＰＸ１，ＶＳＳＸＷ，ＶＳＳＸＳを接地電
位Ｖｓｓに切換え、ワード線選択論理の極性を変更し、
電源の切換えを行う。上記電源の切換えは電源回路４０
に含まれる電源供給スイッチ群で行い、その制御は、電
源制御部４１の書き込みシーケンサが行う。

【００９０】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。

【００９１】例えば、外部単一電源は２．７〜５．５Ｖ
に限定されない。昇圧電圧は６．５Ｖ，９．５Ｖ，−
９．５Ｖに限定されず変更可能である。同様にクランプ
電圧も２．５Ｖに限定されない。更に、書き込み及び消
去の電圧印加態様も上記に限定されない。また、昇圧回
路やクランプ回路の構成は適宜変更できる。また、電流
供給能力が大きければリード系と昇圧系で分けたクラン
プ電源を共通化することも可能である。マイクロコンピ
ュータの内蔵モジュールは適宜変更できる。また、フラ
ッシュメモリは、ＮＯＲ、ＡＮＤなどの適宜の回路形式
を採用することが可能である。フラッシュメモリはプロ
グラムメモリを代替する用途に限定されず、もっぱらデ
ータ格納用途に用いるものであってもよい。

【００９２】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である機器組
み込み制御用とのマイクロコンピュータに適用した場合
について説明したが、本発明はそれに限定されず、汎用
用途のマイクロコンピュータ、その他の専用コントロー
ラＬＳＩなど半導体集積回路に広く適用することができ
る。

【００９３】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００９４】すなわち、電圧クランプ手段は電源電圧依
存性の小さな電圧を形成し、しかも、その電圧レベル
は、許容範囲内で外部から供給される単一電源電圧より
も低い電圧にクランプされるから、このクランプ電圧で
動作される昇圧手段が生成する昇圧電圧、即ち、書き込
み及び消去電圧は、外部電源電圧に依存しない。したが
って、低電圧動作を含む比較的広い外部電源電圧範囲で
内蔵不揮発性メモリの消去及び書き込みを可能にする。
しかもそれは単一の外部電源電圧で達成できるから、不
揮発性メモリを内蔵した半導体集積回路の使い勝手を向
上させることができる。

【００９５】昇圧電圧が所定レベルに達したとき、チャ
ージポンプを行うＭＯＳトランジスタに共通の基板バイ
アス電圧を変更することにより、昇圧動作効率を向上さ
せることができる。

【００９６】前記基板バイアス電圧の切換え後に昇圧電
圧が上下に振れても基板バイアス電圧を切換え後の電圧
に維持するヒステリシス特性を持たせることにより、チ
ャージポンプによる昇圧途上の昇圧電圧がチャージポン
プ用のＭＯＳトランジスタのスイッチ動作に同期して上
下に振れるときのリプル成分の影響で基板バイアス電圧
が振動するのを防止することができる。

【００９７】各チャージポンプ回路の動作の位相をずら
すことにより、同一電源で複数個のチャージポンプ回路
を動作させるときに電源の瞬間的電圧落ち込みを小さく
することができる。

【００９８】前記不揮発性メモリの特定領域からトリミ
ング調整情報の転送を受けるレジスタ手段の値によって
電圧クランプ手段の出力電圧をトリミング可能にするこ
とにより、ソフトウェアでトリミングを自在に行うこと
ができ、チップ毎にプロセスばらつきの影響を吸収する
ことも可能になる。

【００９９】トリミング調整情報のレジスタ手段への転
送を半導体集積回路のリセット動作に同期して行うこと
により、トリミング動作の確定までの内部電圧の変動を
リセット中に確定でき、信頼性を向上させることができ
る。

【０１００】テストモードにおいて前記中央処理装置が
前記レジスタ手段をアクセス可能にすれば、テストモー
ドにおいてトリミング情報をた易く決定できる。

【０１０１】半導体集積回路のウェーハ完成状態が書き
込み状態（例えばしきい値電圧の低い論理値“０”の状
態）で、半導体集積回路の出荷が消去状態（例えばしき
い値電圧の高い論理値“１”の状態）とされる場合、ト
リミング調整情報が全ビット論理値“１”のときのトリ
ミング位置とトリミング調整情報が全ビット論理値
“０”のときのトリミング位置とを隣り合うように選択
する選択論理を採用することにより、書き込み状態と消
去状態でトリミング状態が両極端になって電圧クランプ
手段の出力電圧に大きな差が出ないようにできる。

【０１０２】昇圧手段で規定の昇圧電圧を得た後に書き
込みや消去を開始するための管理を書き込みセットアッ
プビットや消去セットアップビットを用いて中央処理装
置によるソフトウェアで実現することにより、タイマな
どのハードウェアを削減することができる。

【０１０３】コントロールレジスタに、前記昇圧手段に
よる昇圧動作の準備状態を指示する書き換えイネーブル
ビットを設け、この書き換えイネーブルビットが真値で
あることを条件に、前記消去セットアップビットと書き
込みセットアップビットによる指示を受け付け可能にす
ることにより、書き込み又は消去動作は前記書き換えイ
ネーブルビットが真値であることを条件に行うことがで
きるので、中央処理装置の暴走などによって不揮発性メ
モリが不所望に書き換えられる事態の発生を阻止するの
に役立つ。

【０１０４】コントロールレジスタは外部端子の状態に
応じた値が設定されるプロテクトビットを追加し、前記
プロテクトビットはそれが真値であることを条件に前記
昇圧イネーブルビットの真値への設定を可能にするイン
ターロックを行うようにすると、不揮発性メモリに対す
る不所望な書き換え阻止の信頼性を更の向上させること
ができる。

【０１０５】ワード線などを一旦接地電位にしてから印
加電圧を切り換えるようにすれば、消去や書き込みに際
して必要な高電圧の印加が内部回路に与える負担を少な
くすることができる。

【図面の簡単な説明】

【図１】電源回路の主要部を概略的に示すブロック図で
ある。

【図２】図１の比較例を示すブロック図である。

【図３】本発明の一例に係るマイクロコンピュータのブ
ロック図である。

【図４】マイクロコンピュータに内蔵されるフラッシュ
メモリの全体的なブロック図である。

【図５】メモリセルアレイの構成例を示す回路図であ
る。

【図６】消去動作の電圧印加状態の一例を示す回路図で
ある。

【図７】書き込み動作の電圧印加状態の一例を示す回路
図である。

【図８】フラッシュメモリの各部における動作電源を示
すブロック図である。

【図９】図８に示される各種動作電源の意味を示す説明
図である。

【図１０】図８に示される各種動作電源の電圧と動作と
の関係を示す説明図である。

【図１１】図８の各種動作電源が採り得る電圧を整理し
て示した説明図である。

【図１２】電圧クランプ手段の一例回路図である。

【図１３】第１及び第２の正昇圧回路の一例回路図であ
る。

【図１４】負正昇圧回路の一例回路図である。

【図１５】正の昇圧電圧を選択的にモニタ可能にする回
路の説明図である。

【図１６】第１の定電圧発生回路のトリミング抵抗回路
の説明図である。

【図１７】第１の定電圧発生回路の詳細な一例回路図で
ある。

【図１８】昇圧動作クロック信号の波形説明図である。

【図１９】負電圧昇圧用のチャージポンプ回路及びクロ
ックドライバの一例回路図である。

【図２０】図１９に示されたクロックドライバの論理構
成によって生成されるクロック信号及び駆動信号の波形
説明図である。

【図２１】チャージポンプ回路の前記基板バイアス電圧
を切り換えるための構成を概略的に示すブロック図であ
る。

【図２２】負電圧昇圧動作における昇圧電圧の遷移状態
を示す説明図である。

【図２３】トリミング抵抗回路におけるトリミング方式
の概念図である。

【図２４】マイクロコンピュータのリセット動作に同期
してトリミング調整情報をフラッシュメモリからコント
ロールレジスタに転送する方式の説明図である。

【図２５】コントロールレジスタの一例フォーマット図
である。

【図２６】ＣＰＵによる消去動作制御の一部を示すフロ
ーチャートである。

【図２７】ＣＰＵによる消去動作制御の残りを示すフロ
ーチャートである。

【図２８】ＣＰＵによる書き込み動作制御の一部を示す
フローチャートである。

【図２９】ＣＰＵによる書き込み動作制御の残りを示す
フローチャートである。

【図３０】再書き込みデータの演算手法の説明図であ
る。

【図３１】書き込みに際して必要な高電圧の印加が内部
回路に与える負担を少なくするためワード線駆動電圧切
換え処理の一例を示すタイミング図である。

【符号の説明】

１マイクロコンピュータ２中央処理装置３フラッシュメモリ４フラッシュメモリ用のコントロールレジスタＦＬＭＣＲ１書き換え制御レジスタＴＲＭＲ１基準電圧トリミングレジスタＴＲＭＲ２昇圧電圧トリミングレジスタＶｃｃ外部単一電源電圧Ｖｓｓ接地電圧ＰｖｃｃＶｃｃ外部端子ＰｖｓｓＶｓｓ外部端子ＶｐｐＭＯＮ、ＶｓｓＭＯＮモニタ端子Ｐｆｗｅ書き込みプロテクト端子ＲＥＳリセット端子３０メモリセルアレイ３１Ｘデコーダ３１ＹＹデコーダ３３ワードドライバ４０電源回路４１電源制御部４２トリミング制御部４４電圧クランプ手段４５、４６正昇圧用チャージポンプ回路４７負昇圧用チャージポンプ回路４８リングオシレータ３００主ビット線３０１副ビット線３０２不揮発性メモリセル３０４ソース線３０５ワード線４００基準電圧発生回路４０１第１の定電圧回路４０２第２の定電圧回路４０３第３の定電圧回路ＦＢＲ１帰還抵抗回路（トリミング抵抗回路）ＦＢＲ２，ＦＢＲ３帰還抵抗回路Ｖｒｅｆ基準電圧Ｖｒｅｆａ，ＶｆｉｘＡ，ＶｆｉｘＢクランプ電圧ＣＬＫクロック信号４２０，４２１，４３４クロックドライバ４３６トリミング抵抗回路４４４，４４５遅延回路ＶＰＰ６，ＶＰＰ９正の昇圧電圧４６０基板バイアス電圧の切換え手段ＶＰＰＭＮＳ９負の昇圧電圧４６１ＳＲフリップフロップ４６４比較器ＮＰ昇圧ノードＱ１０，Ｑ１１，Ｑ１２負昇圧用ｐチャンネル型ＭＯ
ＳトランジスタＣ１，Ｃ２負昇圧用容量素子ＤＳ１〜ＤＳ４駆動信号４７０セレクタ３３０フラッシュメモリにおけるトリミング情報格納
領域ＦＷＥプロテクトビットＳＷＥ書き換えイネーブルビットＥＳＵ消去セットアップビットＰＳＵ書き込みセットアップビットＥ消去イネーブルビットＰ書き込みイネーブルビット

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｇ１１Ｃ 29/00 ６５２Ｇ１１Ｃ 17/00 ６１２Ｅ６３２Ａ６３２Ｂ６２２Ａ６３２Ｚ６０１Ｚ (72)発明者佐藤斉尚東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者矢田直樹東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者松原清東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内Ｆターム(参考） 5B025 AA01 AB01 AC01 AD08 AD09 AD10 AD12 AE07 AE08 5B062 CC03 HH08 5L106 AA10 AA16 DD11 DD22 DD25 GG05

Claims

【特許請求の範囲】

【請求項１】半導体基板に形成された半導体集積回路
装置であって、調整情報を記憶する電気的に消去及び書き込み可能な不
揮発性記憶素子と、上記調整情報を受けるように結合され、且つ、上記調整
情報を格納する記憶回路と、上記記憶回路に結合された内部回路とを有し、上記調整情報は、上記半導体集積回路装置の初期化動作
に応答して上記不揮発性記憶素子から上記記憶回路へ転
送され、かつ、上記内部回路の動作が上記記憶回路に格
納された上記調整情報によって制御される半導体集積回
路装置。
【請求項２】請求項１において、上記記憶回路は、レジスタである半導体集積回路装置。
【請求項３】請求項１において、上記初期化動作は、上記半導体集積回路のリセット動作
を含む半導体集積回路装置。
【請求項４】半導体基板に形成された半導体集積回路
装置であって、電気的に消去及び書き込み可能な第１不揮発性メモリセ
ルと、調整情報を格納する電気的に消去及び書き込み可
能な第２不揮発性メモリセルと、を含むメモリアレイ
と、上記メモリアレイに結合され、上記メモリアレイの読み
出し動作、消去動作及び書き込み動作を制御する周辺回
路と、上記調整情報を受けるように結合され、かつ、上記調整
情報を格納する記憶回路と、を含み、上記周辺回路は、さらに、上記記憶回路に結合され、上記第２不揮発性メモリセルに格納された上記調整情報
は、上記半導体集積回路装置の初期化動作に応答して上
記記憶回路へ読み出され、かつ、上記周辺回路の動作が
上記記憶回路に格納された上記調整情報に基づいて制御
される半導体集積回路装置。
【請求項５】請求項４において、上記周辺回路は、消去電圧及び書き込み電圧を含む内部
電圧を供給する内部電圧発生回路を含み、上記内部電圧発生回路から供給される上記内部電圧の電
位レベルは、上記調整情報によって調整される半導体集
積回路装置。
【請求項６】請求項４において、上記初期化動作は、上記半導体集積回路のリセット動作
を含む半導体集積回路装置。
【請求項７】請求項４において、上記記憶回路は、レジスタである半導体集積回路装置。
【請求項８】半導体基板に形成された半導体集積回路
装置であって、第１メモリセルと、電気的に消去及び書き込み可能な不揮発性メモリセルと
され、調整情報を格納する第２メモリセルと、上記第１メモリセルに結合され、上記第１メモリセルの
読み出し動作、消去動作及び書き込み動作を制御する周
辺回路と、を有し、上記周辺回路は、さらに、上記記憶回路に結合され、上記第２メモリセルに格納された上記調整情報は、上記
半導体集積回路装置の初期化動作に応答して上記記憶回
路へ読み出され、かつ、上記周辺回路の動作が上記記憶
回路に格納された上記調整情報に基づいて制御される半
導体集積回路装置。
【請求項９】請求項８において、上記初期化動作は、上記半導体集積回路のリセット動作
を含む半導体集積回路装置。
【請求項１０】請求項８において、上記記憶回路は、レジスタである半導体集積回路装置。
【請求項１１】半導体基板に形成されたマイクロプロ
セッサであって、バスと、上記バスに結合された中央処理装置と、上記バスに結合され、かつ、電気的に消去及び書き込み
可能な第１不揮発性メモリセルと調整情報を格納する電
気的に消去及び書き込み可能な第２不揮発性メモリセル
とを含むメモリアレイと、上記メモリアレイに結合され、上記メモリアレイの読み
出し動作、消去動作及び書き込み動作を制御する周辺回
路と、上記調整情報を受けるように結合され、かつ、上記調整
情報を格納する記憶回路と、を含み、上記周辺回路は、さらに、上記記憶回路に結合され、上記第２不揮発性メモリセルに格納された上記調整情報
は、上記半導体集積回路装置の初期化動作に応答して上
記記憶回路へ読み出され、かつ、上記周辺回路の動作が
上記記憶回路に格納された上記調整情報に基づいて制御
されるマイクロプロセッサ。
【請求項１２】請求項１１において、上記周辺回路は、消去電圧及びプログラミング電圧を含
む内部電圧を供給する内部電圧発生回路を含み、上記内部電圧発生回路から供給される上記内部電圧の電
位レベルは、上記調整情報によって調整されるマイクロ
プロセッサ。
【請求項１３】請求項１１において、上記初期化動作は、上記マイクロプロセッサのリセット
動作を含むマイクロプロセッサ。
【請求項１４】請求項１１において、上記記憶回路は、上記バスに結合されたレジスタであ
り、かつ、上記中央処理装置からアクセス可能にされる
マイクロプロセッサ。
【請求項１５】請求項１４において、上記マイクロプロセッサは、テストモードを有し、上記中央処理装置は、上記レジスタをアクセスして上記
レジスタへテスト用データを格納し、それによって、上
記中央処理装置は上記調整情報としての所望のデータを
上記第２不揮発性メモリセルへ書き込むマイクロプロセ
ッサ。
【請求項１６】半導体基板に形成された半導体集積回
路装置であって、調整情報を記憶する電気的に消去及び書き込み可能な不
揮発性記憶素子と、上記調整情報を受けるように結合され、且つ、上記調整
情報を格納する記憶手段と、上記記憶手段に結合された内部回路とを有し、上記調整情報は、上記半導体集積回路装置の初期化動作
に応答して上記不揮発性記憶素子から上記記憶手段へ転
送され、かつ、上記内部回路の動作が上記記憶回路に格
納された上記調整情報によって制御される半導体集積回
路装置。
【請求項１７】請求項１６において、上記記憶手段は、レジスタである半導体集積回路装置。
【請求項１８】請求項１６において、上記初期化動作は、上記半導体集積回路のリセット動作
を含む半導体集積回路装置。
【請求項１９】電気的に消去及び書き込み可能な第１
不揮発性メモリセルと、調整情報を格納する電気的に消
去及び書き込み可能な第２不揮発性メモリセルと、を含
むメモリアレイと、上記メモリアレイに結合され、上記メモリアレイの読み
出し動作、消去動作及び書き込み動作を制御する周辺回
路手段と、上記調整情報を受けるように結合され、かつ、上記調整
情報を格納する記憶手段と、を含み、上記周辺回路手段は、さらに、上記記憶手段に結合さ
れ、上記第２不揮発性メモリセルに格納された上記調整情報
は、上記半導体集積回路装置の初期化動作に応答して上
記記憶手段へ読み出され、かつ、上記周辺回路手段の動
作が上記記憶手段に格納された上記調整情報に基づいて
制御される半導体集積回路装置。
【請求項２０】請求項１９において、上記周辺回路手段は、消去電圧及び書き込み電圧を含む
内部電圧を供給する内部電圧発生手段を含み、上記内部電圧発生手段から供給される上記内部電圧の電
位レベルは、上記調整情報によって調整される半導体集
積回路装置。
【請求項２１】請求項１９において、上記初期化動作は、上記半導体集積回路のリセット動作
を含む半導体集積回路装置。
【請求項２２】請求項１９において、上記記憶手段は、レジスタである半導体集積回路装置。
【請求項２３】トリミングデータを格納する不揮発性
記憶素子を有する半導体集積回路。