JPS59229792A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS59229792A JPS59229792A JP58102686A JP10268683A JPS59229792A JP S59229792 A JPS59229792 A JP S59229792A JP 58102686 A JP58102686 A JP 58102686A JP 10268683 A JP10268683 A JP 10268683A JP S59229792 A JPS59229792 A JP S59229792A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体装置に関するもので、例えば、ＭＮ
ＯＳを情報記憶素子とするものに有効な技術に関するも
のである。
ＯＳを情報記憶素子とするものに有効な技術に関するも
のである。
ＭＮＯＳを情報記憶素子とした半導体装置は、特開昭５
５−１５６３７０号公報に開示されており、公知である
。この半導体装置は、実質的に以下に述べるように構成
されている。ＭＮＯＳは、比較的薄いシリコン酸化膜と
その上に形成され比較的厚いシリコン窒化膜（ナイトラ
イド）との２層構造のゲート絶縁膜を持つ絶縁ゲート型
電界効果トランジスタであり、記憶情報の書込みだけで
なく消去も電気的に行うことができる。
５−１５６３７０号公報に開示されており、公知である
。この半導体装置は、実質的に以下に述べるように構成
されている。ＭＮＯＳは、比較的薄いシリコン酸化膜と
その上に形成され比較的厚いシリコン窒化膜（ナイトラ
イド）との２層構造のゲート絶縁膜を持つ絶縁ゲート型
電界効果トランジスタであり、記憶情報の書込みだけで
なく消去も電気的に行うことができる。
第１図には、その断面図が示されている。同図において
、ｐ型シリコン領域１の表面に互いに隔てられてｎ型ソ
ース領域２及びドレイン領域３が形成され、上記ソース
、ドレイン領域２．３の間のｐ型シリコン領域１の表面
に、例えば厚さ２０人のシリコン酸化膜４と厚さ５００
人のシリコン窒化膜５とからなるゲート絶縁膜を介して
ｎ型多結晶シリコンからなるゲート電極が形成されてい
る。上記ｐ型シリコン領域ｌは、ＭＮＯＳの基体ゲート
領域を構成する。
、ｐ型シリコン領域１の表面に互いに隔てられてｎ型ソ
ース領域２及びドレイン領域３が形成され、上記ソース
、ドレイン領域２．３の間のｐ型シリコン領域１の表面
に、例えば厚さ２０人のシリコン酸化膜４と厚さ５００
人のシリコン窒化膜５とからなるゲート絶縁膜を介して
ｎ型多結晶シリコンからなるゲート電極が形成されてい
る。上記ｐ型シリコン領域ｌは、ＭＮＯＳの基体ゲート
領域を構成する。
消去状態もしくは記憶情報が書込まれていない状態では
、ＭＮＯＳのゲート電圧ＶＧ対ドレ・イン電流ＩＤ特性
は、例えば第２図の曲線へのようになっており、その閾
値電圧は４ボルトの負電圧（以下−４ｖのように記する
）になりでいる。記憶情報の書込み又は消去のために、
ゲート絶縁膜には、トンネル現象によりキャリアの注入
が生じるような高電界が作用させられる。
、ＭＮＯＳのゲート電圧ＶＧ対ドレ・イン電流ＩＤ特性
は、例えば第２図の曲線へのようになっており、その閾
値電圧は４ボルトの負電圧（以下−４ｖのように記する
）になりでいる。記憶情報の書込み又は消去のために、
ゲート絶縁膜には、トンネル現象によりキャリアの注入
が生じるような高電界が作用させられる。
書込み動作において、基体ゲート１には、例えばはｙ°
回路の接地電位のＯＶが印加され、ゲート６には、例え
ば＋２５Ｖの高電圧が印加される。
回路の接地電位のＯＶが印加され、ゲート６には、例え
ば＋２５Ｖの高電圧が印加される。
ソース領域２及びドレイン領域３には、書込むべき情報
に応じては’ｚｏｖの低電圧又は＋２０Ｖのような高電
圧が印加される。
に応じては’ｚｏｖの低電圧又は＋２０Ｖのような高電
圧が印加される。
ソース領域２及びドレイン領域３との間のシリコン領域
１０表ＷＪ番こは、上記ゲート６の正の高電圧に応じて
チャンネル７が誘導される。このチャンネル７の電位は
ソース領域２及びドレイン領域３の電位と等しくなる。
１０表ＷＪ番こは、上記ゲート６の正の高電圧に応じて
チャンネル７が誘導される。このチャンネル７の電位は
ソース領域２及びドレイン領域３の電位と等しくなる。
ソース領域２及びドレイン領域３に上記のように０■の
電圧が印加されるとゲート絶縁膜には上記ゲート６の高
電圧に応じた高電界が作用する。
電圧が印加されるとゲート絶縁膜には上記ゲート６の高
電圧に応じた高電界が作用する。
その結果、ゲート絶縁膜にはトンネル現象によりチャン
ネル７からキャリアとしての電子が注入される。ＭＮＯ
ＳのＶＧ−ＩＤ特性は、第２図曲線ＡからＢに変化する
。これによって閾値電圧は、上記−４ｖから例えば＋４
ｖに変化する。
ネル７からキャリアとしての電子が注入される。ＭＮＯ
ＳのＶＧ−ＩＤ特性は、第２図曲線ＡからＢに変化する
。これによって閾値電圧は、上記−４ｖから例えば＋４
ｖに変化する。
ソース領域２及びドレイン領域３に上記のように＋２０
Ｖが印加された場合、ゲート６とチャンネル７との間の
電位差が数Ｖに減少する。このような低電圧差では、ト
ンネル現象による電子の注入を起こさせるには不十分と
なる。そのため、ＭＮＯＳの特性は第２図の曲線Ａから
変化しない。
Ｖが印加された場合、ゲート６とチャンネル７との間の
電位差が数Ｖに減少する。このような低電圧差では、ト
ンネル現象による電子の注入を起こさせるには不十分と
なる。そのため、ＭＮＯＳの特性は第２図の曲線Ａから
変化しない。
また、消去の場合には、ゲート６にＯＶを与えながら基
体ゲートｌに＋２５Ｖのような高電圧を印加して、逆方
向のトンネル現象を生じさしめで、キャリアとしての電
子を基体ゲートｌに戻すものである。上記ＭＮＯ３の基
体ゲート領域を構成するＰ型シリコン領域としては、Ｎ
型半導体基板に形成されたＰ型ウェル領域が使われる。
体ゲートｌに＋２５Ｖのような高電圧を印加して、逆方
向のトンネル現象を生じさしめで、キャリアとしての電
子を基体ゲートｌに戻すものである。上記ＭＮＯ３の基
体ゲート領域を構成するＰ型シリコン領域としては、Ｎ
型半導体基板に形成されたＰ型ウェル領域が使われる。
上記のような単位の記憶要素（Ｊ：）、下、メモリセル
と称する）の消去においては、上記のようにウェル領域
で構成された基体ゲートに高電圧を印加するので、半導
体基板も上記基体ゲートと同様の高電圧とするものであ
る。なぜなら、Ｐ型基体ゲートとＮ型半導体基板との間
で順方向電流が流れてしまうからである。
と称する）の消去においては、上記のようにウェル領域
で構成された基体ゲートに高電圧を印加するので、半導
体基板も上記基体ゲートと同様の高電圧とするものであ
る。なぜなら、Ｐ型基体ゲートとＮ型半導体基板との間
で順方向電流が流れてしまうからである。
複数のメモリセルによってメモリマトリックスが構成さ
れる。メモリマトリックスの周辺回路としてのアドレス
バッファ、アドレスデコーダ等を、その低消費電力化等
のため、０ＭＯ３（相補型ＭＯ３）で構成しようとする
と、次のような問題が生じることを本発明者は見いだし
た。すなわち、上記半導体基板への高電圧によって半導
体基板上に形成されるｐチャンネルＭＯ３ＦＢ’Ｉ’に
大キナバックバイアスがかかることとなってその動作が
不能となってしまう。
れる。メモリマトリックスの周辺回路としてのアドレス
バッファ、アドレスデコーダ等を、その低消費電力化等
のため、０ＭＯ３（相補型ＭＯ３）で構成しようとする
と、次のような問題が生じることを本発明者は見いだし
た。すなわち、上記半導体基板への高電圧によって半導
体基板上に形成されるｐチャンネルＭＯ３ＦＢ’Ｉ’に
大キナバックバイアスがかかることとなってその動作が
不能となってしまう。
この発明の目的は、周辺回路をＣＭＯ３回路化すること
のできる半導体記憶装置を提供することにある。
のできる半導体記憶装置を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、ＭＮＯＳを情報記憶素子とする半導体記憶装
置内に書込み用の高電圧と、消去用の高電圧とをそれぞ
れ形成する電圧発生回路を内蔵させることによって、半
導体基板に定常的に回路の接地電位を供給できるように
して、周辺回路のＣＭＯ８回路化を達成するものである
。
置内に書込み用の高電圧と、消去用の高電圧とをそれぞ
れ形成する電圧発生回路を内蔵させることによって、半
導体基板に定常的に回路の接地電位を供給できるように
して、周辺回路のＣＭＯ８回路化を達成するものである
。
第３図には、この発明の一実施例の回路が示されている
。
。
この実施例の記憶回路は、Ｘデコーダ、Ｙデコーダ、制
御回路等の比較的低電圧の信号を形成する回路と、書込
み回路、消去回路等比較的高電圧の信号を形成する回路
とを含んでいる。
御回路等の比較的低電圧の信号を形成する回路と、書込
み回路、消去回路等比較的高電圧の信号を形成する回路
とを含んでいる。
特に制限されないが、上記低電圧信号を形成する回路の
ために電源端子Ｖｃｃに、＋５Ｖの低電源電圧が供給さ
れる。したがって、低電圧信号のハイレベルは、はＶ＋
５ ’Ｉ／とされ、ロウレベルは、はり回路の接地電位
の０■にされる。これらの低電圧信号を形成する周辺回
路は、０Ｍ０３回路によって構成される。
ために電源端子Ｖｃｃに、＋５Ｖの低電源電圧が供給さ
れる。したがって、低電圧信号のハイレベルは、はＶ＋
５ ’Ｉ／とされ、ロウレベルは、はり回路の接地電位
の０■にされる。これらの低電圧信号を形成する周辺回
路は、０Ｍ０３回路によって構成される。
上記書込み回路、消去回路等のために、回路装置に所定
のクロック信号φ、φを受けて、２５Ｖのような高電圧
＋ｖｐｐと−Ｖｐｐとをそれぞれ形成する電圧発生回路
＋ＶＧと−ＶＧとが設けられている。特に制限されない
が、この電圧発生回路十ＶＧ、−ＶＧは、回路装置に書
込み動作をさせるとき又は消去動作をさせるとき、それ
ぞれはり＋２５Ｖ又は−２５Ｖのような高電圧を形成す
る。
のクロック信号φ、φを受けて、２５Ｖのような高電圧
＋ｖｐｐと−Ｖｐｐとをそれぞれ形成する電圧発生回路
＋ＶＧと−ＶＧとが設けられている。特に制限されない
が、この電圧発生回路十ＶＧ、−ＶＧは、回路装置に書
込み動作をさせるとき又は消去動作をさせるとき、それ
ぞれはり＋２５Ｖ又は−２５Ｖのような高電圧を形成す
る。
書込み動作にあっては、上記高電圧に応じて高電圧信号
のハイレベルは、はｖ＋２５Ｖもしくハ＋２０Ｖとされ
、ロウレベルははＶＯＶとされる。
のハイレベルは、はｖ＋２５Ｖもしくハ＋２０Ｖとされ
、ロウレベルははＶＯＶとされる。
一方、消去動作にあっては、ハイレベルかはｖＱＶとさ
れ、ロウレベルがはシー２５Ｖもしくは＝２０Ｖとされ
る。
れ、ロウレベルがはシー２５Ｖもしくは＝２０Ｖとされ
る。
第３図において、ＭＡはメモリアレイであり、マトリッ
クス配置されたメモリセルＭＳＩＩないしＭＳ２２を含
んでいる。
クス配置されたメモリセルＭＳＩＩないしＭＳ２２を含
んでいる。
同一の行に配置されたメモリセルＭＳＩＩ、Ｍ５１２の
それぞれのアドレス選択用ＭＯ３ＦＥＴＱ２のゲートは
、第１ワード線ＷＩ Ｎご共通接続され、それぞれのＭ
ＮＯ５ＱＩのゲー１−は、第２ワード線Ｗ１２に共通接
続されている。同種に他の同一の行に配置されたメモリ
セルＭｓ２１．Ｎ（Ｓ２２のアドレス選択用Ｍ ＯＳ
Ｆ Ｆ、 Ｔ及びＭｌぐＯ５のゲートは、それぞれ第１
ワード綻Ｗ２１．Ｗ２２に共ｉ１１を接続されている。
それぞれのアドレス選択用ＭＯ３ＦＥＴＱ２のゲートは
、第１ワード線ＷＩ Ｎご共通接続され、それぞれのＭ
ＮＯ５ＱＩのゲー１−は、第２ワード線Ｗ１２に共通接
続されている。同種に他の同一の行に配置されたメモリ
セルＭｓ２１．Ｎ（Ｓ２２のアドレス選択用Ｍ ＯＳ
Ｆ Ｆ、 Ｔ及びＭｌぐＯ５のゲートは、それぞれ第１
ワード綻Ｗ２１．Ｗ２２に共ｉ１１を接続されている。
同一の列に配置されたメモリセルＭＳ１１．ＭＳ２１（
７）７ドレス選択用Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ２ （
Ｄドレインは、ディジット（データ）線Ｄ１に共通接続
され、Ｍ Ｎ ＯＳのソースは基ｆ！電位線ＢＤＩに共
通接続されている。同様に伯の同一の列に配置されたメ
モリセルＭＳ１２．ＭＳ２２のアドレス選択用Ｍ’ＯＳ
Ｆ Ｅ Ｔのドレイン及びＭＮＯＳのソースは、それ
ぞれディデッｌ−Ｍ！Ｄ２．基準電位ＩｎＥＤ２に共通
接続されている。
７）７ドレス選択用Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ２ （
Ｄドレインは、ディジット（データ）線Ｄ１に共通接続
され、Ｍ Ｎ ＯＳのソースは基ｆ！電位線ＢＤＩに共
通接続されている。同様に伯の同一の列に配置されたメ
モリセルＭＳ１２．ＭＳ２２のアドレス選択用Ｍ’ＯＳ
Ｆ Ｅ Ｔのドレイン及びＭＮＯＳのソースは、それ
ぞれディデッｌ−Ｍ！Ｄ２．基準電位ＩｎＥＤ２に共通
接続されている。
この実施例に従うと、上記のように周辺回路を０Ｍ０３
回路で構成するために、半導体基板は回路の接地電位Ｇ
ＮＤが定常的に供給され、基体ゲートの電位も回路の接
地電位に固定した状態でＭＮＯＳのゲートに一２５Ｖの
ような電圧を印加することによってその記憶情報を消去
する構成をとるものである。上記メモリアレイが形成さ
れる半導体領域は、例えばＮ型半導体基板表面に形成さ
れたＰ型ウェル領域から構成される。
回路で構成するために、半導体基板は回路の接地電位Ｇ
ＮＤが定常的に供給され、基体ゲートの電位も回路の接
地電位に固定した状態でＭＮＯＳのゲートに一２５Ｖの
ような電圧を印加することによってその記憶情報を消去
する構成をとるものである。上記メモリアレイが形成さ
れる半導体領域は、例えばＮ型半導体基板表面に形成さ
れたＰ型ウェル領域から構成される。
上記第１のワード＃ＩＡＷ１．１．Ｗ２１は、それぞれ
ＸデコーダＭＤＩ、ＸＤ２の出力咄子に接続され、この
ＸデコーダＸＤＩ、ＸＤ２により形成された選択信号が
供給される。この信号は、選択状態にはは＼”５ｖのハ
イレベルとなり、非選択状態にはは一′Ｏｖのロウレベ
ルとなる。
ＸデコーダＭＤＩ、ＸＤ２の出力咄子に接続され、この
ＸデコーダＸＤＩ、ＸＤ２により形成された選択信号が
供給される。この信号は、選択状態にはは＼”５ｖのハ
イレベルとなり、非選択状態にはは一′Ｏｖのロウレベ
ルとなる。
また、第２のワード線Ｗ１２．Ｗ２２は、それぞれ書込
み回＠ＷＡＩ、ＷＡ２の出力端子に接続される。この書
込み回路ＷＡ １ 、 Ｖｉ’Ａ ２は、後述する制御
回路ＣＲＬにより、會込み動作時においては、その選択
出力信号がはゾ２５１／にされる。
み回＠ＷＡＩ、ＷＡ２の出力端子に接続される。この書
込み回路ＷＡ １ 、 Ｖｉ’Ａ ２は、後述する制御
回路ＣＲＬにより、會込み動作時においては、その選択
出力信号がはゾ２５１／にされる。
書込み動作においては、電圧発生回路十ＶＧが動作して
高電圧出力端子＋ＶＰＰから＋２５Ｖの高電圧を出力し
て上記書込み回路ＷＡに伝えるので、第２のワード線Ｗ
１２の信号レベルは、ｆｆ１ｌのワードＩＪＩＷＩＩの
信号レベルに応じて決められるようにされる。すなわち
、第１のワード線Ｗｌｌのレヘルカ上記ハイレベルなら
は’ｆｆｉ’ ＋ ２５ Ｖ（７）ハイレベルとされ、
第１のワード線Ｗｌｌのレベルが上記ロウレベルならは
ゾＯｖのロウレベルにされる。このことは、他の第２の
ワード線Ｗ２２の信号レベルについても対応する第１の
ワード線２１０選択／非選択レベルに従って決められる
。
高電圧出力端子＋ＶＰＰから＋２５Ｖの高電圧を出力し
て上記書込み回路ＷＡに伝えるので、第２のワード線Ｗ
１２の信号レベルは、ｆｆ１ｌのワードＩＪＩＷＩＩの
信号レベルに応じて決められるようにされる。すなわち
、第１のワード線Ｗｌｌのレヘルカ上記ハイレベルなら
は’ｆｆｉ’ ＋ ２５ Ｖ（７）ハイレベルとされ、
第１のワード線Ｗｌｌのレベルが上記ロウレベルならは
ゾＯｖのロウレベルにされる。このことは、他の第２の
ワード線Ｗ２２の信号レベルについても対応する第１の
ワード線２１０選択／非選択レベルに従って決められる
。
メモリアレイＭＡの各基準電位線ＥＤ１．ＥＤ２は、書
込み禁止回路ＩＨＡに接続される。この書込み禁止回路
ＩＨＡにおいて、基準電位線Ｆ、Ｄ１と接地端子との間
に直列接続されたＭＯ３ＦＥＴＱ２０とＯ２１とが単位
スイッチ回路を構成している。この単位スイッチ回路に
おけるＭＯ３ＦＥＴＱ２］！；ｌ：、制御回路ＣＲＬか
ら制御線ｒを介して制御信号を受ける。上記制御信号ｒ
は、記憶情報の読み出し動作の時ＭＯ３ＦＥＴＱ２１を
オン状態にするよう、＋５Ｖのレベルとされ、書込み動
作及び消去動作のときオフ状態とするようＯＶのレベル
とされる。
込み禁止回路ＩＨＡに接続される。この書込み禁止回路
ＩＨＡにおいて、基準電位線Ｆ、Ｄ１と接地端子との間
に直列接続されたＭＯ３ＦＥＴＱ２０とＯ２１とが単位
スイッチ回路を構成している。この単位スイッチ回路に
おけるＭＯ３ＦＥＴＱ２］！；ｌ：、制御回路ＣＲＬか
ら制御線ｒを介して制御信号を受ける。上記制御信号ｒ
は、記憶情報の読み出し動作の時ＭＯ３ＦＥＴＱ２１を
オン状態にするよう、＋５Ｖのレベルとされ、書込み動
作及び消去動作のときオフ状態とするようＯＶのレベル
とされる。
したがって、上記単位スイッチ回路は、読み出し動作の
とき上記基準電位線Ｅｌ）１をはｈ’ ｏ ｖにする。
とき上記基準電位線Ｅｌ）１をはｈ’ ｏ ｖにする。
上記基準電位線ＥＤＩと高電圧信号線Ｉ ＨＶとの間に
ＭＯ３ＦＥ’ｒ（、Ｌ２２が接続されている。
ＭＯ３ＦＥ’ｒ（、Ｌ２２が接続されている。
上記高電圧信号線ＩＨＶには、図示しない許込み禁止電
圧発生回路から、書込み動作時には！＋２０■の高電圧
レベルとされ、読み出し動作及び消去動作の時にはＶＯ
Ｖとされる信号が印加される。
圧発生回路から、書込み動作時には！＋２０■の高電圧
レベルとされ、読み出し動作及び消去動作の時にはＶＯ
Ｖとされる信号が印加される。
したがって、書込み動作において、上記争（Ｖスイッチ
回路のＭＯ３ＦＥＴＱ２１がオフ状態にされると、基準
電位線ＥＤＩにはＭ ＯＳＦ Ｅ ＴＱ ２２を介して
」二記高電圧信号線ＩＨＶから高電圧が供給される。こ
のことば、他の基ｔｌ！電位線ＥＤ２に設けられた単位
スイッチ回路についでも同様である。
回路のＭＯ３ＦＥＴＱ２１がオフ状態にされると、基準
電位線ＥＤＩにはＭ ＯＳＦ Ｅ ＴＱ ２２を介して
」二記高電圧信号線ＩＨＶから高電圧が供給される。こ
のことば、他の基ｔｌ！電位線ＥＤ２に設けられた単位
スイッチ回路についでも同様である。
メモリアレイＭΔの各ディジットｉｌｌ、Ｄ２と共通デ
ィジット線ＣＤとの間にＹゲート回路ＹＧＯが設けられ
る。Ｙゲート回路ＹＧＯにおいて、ディジット線Ｄ１と
共通ディジット線ＣＤとの間に直列接続されたＭＯ３Ｆ
ＥＴＱＩ １とは単位ゲート回路を構成し、Ｙデコーダ
ＹＤＩの出力に応じて上記ディジット線Ｄｉと共通ディ
ジッｌ−１ｍ ＣＤとを結合する。同様にＭＯ３ＦＥ’
ｒＱ１３が他の単位ゲート回路を構成し、この単位ゲー
ト回路はＹデコーダＹＤ２の出力に応じてディジット線
Ｄ２と共通ディジット線ＣＤとを結合させる。
ィジット線ＣＤとの間にＹゲート回路ＹＧＯが設けられ
る。Ｙゲート回路ＹＧＯにおいて、ディジット線Ｄ１と
共通ディジット線ＣＤとの間に直列接続されたＭＯ３Ｆ
ＥＴＱＩ １とは単位ゲート回路を構成し、Ｙデコーダ
ＹＤＩの出力に応じて上記ディジット線Ｄｉと共通ディ
ジッｌ−１ｍ ＣＤとを結合する。同様にＭＯ３ＦＥ’
ｒＱ１３が他の単位ゲート回路を構成し、この単位ゲー
ト回路はＹデコーダＹＤ２の出力に応じてディジット線
Ｄ２と共通ディジット線ＣＤとを結合させる。
上記共通ディジット線ＣＤには、センス回路を含むデー
タ出力回路ＤＯＢの入力端子と、データ入力回路ＤＩＢ
の出力端子が接続される。上記データ出力回路ＤＯＢの
出力とデータ入力回路ＤＩＢの入力とは、共通の入出力
端子ＰＯに接続される。
タ出力回路ＤＯＢの入力端子と、データ入力回路ＤＩＢ
の出力端子が接続される。上記データ出力回路ＤＯＢの
出力とデータ入力回路ＤＩＢの入力とは、共通の入出力
端子ＰＯに接続される。
消去回路ＥＲ３ば、制御回路ＣＲＬからの信号と電圧発
生回路−ＶＣによって形成されｌ：： −２３Ｖのよう
な電圧−ｖｐｐとを受け、消去動作時にメモリアレイＭ
Ａのワード線Ｗ１２．Ｗ２２をはシー２５ｖの負の高電
圧にすることによって、その消去を行う。
生回路−ＶＣによって形成されｌ：： −２３Ｖのよう
な電圧−ｖｐｐとを受け、消去動作時にメモリアレイＭ
Ａのワード線Ｗ１２．Ｗ２２をはシー２５ｖの負の高電
圧にすることによって、その消去を行う。
第４図には、上記電圧発生回路＋ＶＧの一実施例の回路
図が示されている。この実施例では、特に制限されない
が、ダイオードＤＩないしＤ５とキャパシタＣＩないし
Ｃ６とが梯子型に接続された昇圧回路が用いられる。す
なわち、クロック信号φがロウレベルのとき、ダイオー
ドＤ１を通してキャパシタＣＩか電源電圧Ｖｃｃに充電
され、クロック信号φがハイレベル（Ｖｃｃ）にされた
とき、キャパシタＣＩのプートストラップ動作によって
、はＶ ２ Ｖｃｃ −Ｖｔｂ （ダイオードの順方向
電圧）に昇圧した電圧が次のキャパシタＣ２に印加され
、キャパシタＣ２が充電されるものである。以下、同様
にして次々に昇圧した電圧を次段のキャパシタ０３〜Ｃ
６に伝えることによって、上記のような高電圧＋ＶＰＰ
を形成するものである。
図が示されている。この実施例では、特に制限されない
が、ダイオードＤＩないしＤ５とキャパシタＣＩないし
Ｃ６とが梯子型に接続された昇圧回路が用いられる。す
なわち、クロック信号φがロウレベルのとき、ダイオー
ドＤ１を通してキャパシタＣＩか電源電圧Ｖｃｃに充電
され、クロック信号φがハイレベル（Ｖｃｃ）にされた
とき、キャパシタＣＩのプートストラップ動作によって
、はＶ ２ Ｖｃｃ −Ｖｔｂ （ダイオードの順方向
電圧）に昇圧した電圧が次のキャパシタＣ２に印加され
、キャパシタＣ２が充電されるものである。以下、同様
にして次々に昇圧した電圧を次段のキャパシタ０３〜Ｃ
６に伝えることによって、上記のような高電圧＋ＶＰＰ
を形成するものである。
第５図には、上記電圧発生回路−ＶＧの一実施例の回路
図が示されている。この実施例では、上記ダイオードＤ
ＩないしＤ５の方向と逆方向に接続してダイオードＤ１
°ないしＤｏと、ダイオードＤＩ’ のカソード側に回
路の接地電位を与えるものである。この回路では、クロ
ック信号φがハイレベル（Ｖｃｃレベル）のとき、キャ
パシタＣ１に充電が行われ、クロック信号φがロウレベ
ルとなったとき、そのダイオード側の電極の電位が負の
電圧−Ｖｃｃ＋Ｖｔｈとなって、次段のキャパシタＣ２
に伝えられる。以下、同様にして次々に昇圧されて負の
電圧−Ｖｐｆｌを形成するものである。
図が示されている。この実施例では、上記ダイオードＤ
ＩないしＤ５の方向と逆方向に接続してダイオードＤ１
°ないしＤｏと、ダイオードＤＩ’ のカソード側に回
路の接地電位を与えるものである。この回路では、クロ
ック信号φがハイレベル（Ｖｃｃレベル）のとき、キャ
パシタＣ１に充電が行われ、クロック信号φがロウレベ
ルとなったとき、そのダイオード側の電極の電位が負の
電圧−Ｖｃｃ＋Ｖｔｈとなって、次段のキャパシタＣ２
に伝えられる。以下、同様にして次々に昇圧されて負の
電圧−Ｖｐｆｌを形成するものである。
〔効 果〕
（１１上記正、負の２種類の高電圧をそれぞれ形成して
、ＭＮＯＳの書込み又は消去動作に用いるものであるの
で、半導体基板を回路の接地電位に固定さゼることがで
きるため、低電圧Ｖｃｃ、で動作する周辺回路のＣＭＯ
３回路化を達成できるという効果が得られる。
、ＭＮＯＳの書込み又は消去動作に用いるものであるの
で、半導体基板を回路の接地電位に固定さゼることがで
きるため、低電圧Ｖｃｃ、で動作する周辺回路のＣＭＯ
３回路化を達成できるという効果が得られる。
（２）上記（Ｊ、）により、周辺回路をＣＭＯ３回路化
することができるから、低消費電力化を達成できるとい
う効果が得られる。
することができるから、低消費電力化を達成できるとい
う効果が得られる。
（３１ＭＮＯ３のゲートに負の１Ｉｌｉ電圧を供給する
ことによって、その消去動作を行うものとした場合には
、Ｘデコーダ回路の選択動作を利用して、簡単な構成に
よりワード線単位での選択的な消去動作を行わせること
ができるという効果が得られる。
ことによって、その消去動作を行うものとした場合には
、Ｘデコーダ回路の選択動作を利用して、簡単な構成に
よりワード線単位での選択的な消去動作を行わせること
ができるという効果が得られる。
ちなみに、従来のようにメモリアレイが形成されるウェ
ル領域（基体ゲート）に、正の高電圧を供給するものに
あっては、上記のように選択的な消去動作を行わせるた
めには、電気的に分離された複数のウェル領域にそれぞ
れＭＮＯＳを形成する必要があるので、集積度が低下す
るという問題が生じる。
ル領域（基体ゲート）に、正の高電圧を供給するものに
あっては、上記のように選択的な消去動作を行わせるた
めには、電気的に分離された複数のウェル領域にそれぞ
れＭＮＯＳを形成する必要があるので、集積度が低下す
るという問題が生じる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸醜しない範囲で種々変更可
能であることはいうまでもない。例えば、上記電圧発生
回路の具体的回路構成は、種々の変形を採ることができ
るものである。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸醜しない範囲で種々変更可
能であることはいうまでもない。例えば、上記電圧発生
回路の具体的回路構成は、種々の変形を採ることができ
るものである。
また、ＭＮＯＳのゲートに正の高電圧を供給することに
よって書込みを行い、負の高電圧を供給することによっ
て消去を実現する周辺回路の具体的回路構成は、種々の
変形を採ることができるものである。
よって書込みを行い、負の高電圧を供給することによっ
て消去を実現する周辺回路の具体的回路構成は、種々の
変形を採ることができるものである。
この発明は、メモリアレイがＭＮＯＳで構成され、低電
圧で動作する周辺回路が０Ｍ０３回路によって構成され
た半導体装置に広く適用することができるものである。
圧で動作する周辺回路が０Ｍ０３回路によって構成され
た半導体装置に広く適用することができるものである。
第１図は、ＭＮＯＳを説明するための断面図、第２図は
、その情報記憶動作を説明するための特性図、 第３図は、この発明ので実施例を示す回路図、第４図は
、その電圧発生回路十ＶＧの一実施例を示す回路図、 第５図は、その電圧発生回路−ＶＧの一実施例を示す回
路図である。 ＭＡ・・メモリアレイ、ＭＳ・・メモリアレイＸＤ・・
Ｘデコーダ、ＹＤ・・Ｙデコーダ、ＷＡ・・書込み回路
、ＹＧＯ・・Ｙゲート回路、ＥＲ８・・消去回路、ＩＨ
Ａ・・書込み禁止回路、ＣＲＬ・・制御回路、ＤＯＢ・
・データ出力回路、ＤＩＢ・・データ入力回路、ＳＡ・
・センスアンプ、＋ＶＧ、−ＶＧ・・電圧発生回路
、その情報記憶動作を説明するための特性図、 第３図は、この発明ので実施例を示す回路図、第４図は
、その電圧発生回路十ＶＧの一実施例を示す回路図、 第５図は、その電圧発生回路−ＶＧの一実施例を示す回
路図である。 ＭＡ・・メモリアレイ、ＭＳ・・メモリアレイＸＤ・・
Ｘデコーダ、ＹＤ・・Ｙデコーダ、ＷＡ・・書込み回路
、ＹＧＯ・・Ｙゲート回路、ＥＲ８・・消去回路、ＩＨ
Ａ・・書込み禁止回路、ＣＲＬ・・制御回路、ＤＯＢ・
・データ出力回路、ＤＩＢ・・データ入力回路、ＳＡ・
・センスアンプ、＋ＶＧ、−ＶＧ・・電圧発生回路
Claims (1)
- 【特許請求の範囲】 １、ＭＮＯＳが情報記憶素子として構成されたメモリマ
トリックスと、ＣＭＯ５回路で構成された周辺回路と、
上記ＭＮＯ３への書込み動作と消去動作に必要な電圧を
所定のクロック信号を受けてそれぞれ形成する第１及び
第２の電圧発生回路とを含むことを特徴とする半導体記
憶装置。 ２、上記第１及び第２の電圧発生回路は、それぞれブー
トストラップ動作を利用して昇圧された正。 負の高電圧を形成するものであることを特徴とする特許
請求の範囲第１項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58102686A JPS59229792A (ja) | 1983-06-10 | 1983-06-10 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58102686A JPS59229792A (ja) | 1983-06-10 | 1983-06-10 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59229792A true JPS59229792A (ja) | 1984-12-24 |
Family
ID=14334119
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58102686A Pending JPS59229792A (ja) | 1983-06-10 | 1983-06-10 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59229792A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63298895A (ja) * | 1987-05-29 | 1988-12-06 | Seiko Instr & Electronics Ltd | 半導体不揮発性メモリ装置 |
| US5706241A (en) * | 1995-03-15 | 1998-01-06 | Kabushiki Kaisha Toshiba | Eeprom semiconductor memory device including circuit for generating a voltage higher than a power supply voltage |
| KR102605245B1 (ko) * | 2022-08-05 | 2023-11-23 | 주식회사 피델릭스 | 내부 생성 전압의 레벨을 용이하게 측정될 수 있는 레벨로 변환하는 반도체 메모리 장치의 레벨 변환 회로 |
-
1983
- 1983-06-10 JP JP58102686A patent/JPS59229792A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63298895A (ja) * | 1987-05-29 | 1988-12-06 | Seiko Instr & Electronics Ltd | 半導体不揮発性メモリ装置 |
| US5706241A (en) * | 1995-03-15 | 1998-01-06 | Kabushiki Kaisha Toshiba | Eeprom semiconductor memory device including circuit for generating a voltage higher than a power supply voltage |
| KR102605245B1 (ko) * | 2022-08-05 | 2023-11-23 | 주식회사 피델릭스 | 내부 생성 전압의 레벨을 용이하게 측정될 수 있는 레벨로 변환하는 반도체 메모리 장치의 레벨 변환 회로 |
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