JP2019207744A - 半導体装置 - Google Patents

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Abstract

【課題】信頼性が高い半導体装置を提供する。【解決手段】半導体装置は、第１乃至第５の回路を有し、回路１０１は第１のトランジスタと第２のトランジスタとを有し、回路３００は第１の配線又は第２の配線の一方に段階的に変化する電位を供給する機能を有し、回路４００は第１の配線又は第２の配線の他方に所定の電位を供給する機能と第１の配線又は第２の配線の他方の電位から回路１０１に記憶されたデータを読み出す機能とを有し、回路５００は回路１０１に書き込む第１のデータと回路４００において読み出された第２のデータとを比較する機能を有し、回路６００は回路３００と回路１０１の導通状態を制御する機能を有し、回路６００は回路５００における比較の結果第１のデータと第２のデータが一致する際に非導通状態となり、第２のトランジスタのゲートには回路６００が非導通状態となった際の第１の配線又は第２の配線の一方の電位が供給される。【選択図】図１

Description

本発明の一態様は、半導体装置及び電子機器に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の
一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明
の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・
オブ・マター）に関するものである。または、本発明の一態様は、半導体装置、表示装置
、発光装置、蓄電装置、記憶装置、それらの駆動方法、または、それらの製造方法に関す
る。
半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性の
ものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別される
。
揮発性記憶装置の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃ
ｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＤＲＡＭは、記憶素子を構成するトランジスタを選択
してキャパシタに電荷を蓄積することで、情報を記憶する。
上述の原理から、ＤＲＡＭでは、情報を読み出すとキャパシタの電荷は失われるため、情
報の読み出しの度に、再度の書き込み動作が必要となる。また、記憶素子を構成するトラ
ンジスタにおいてはオフ状態でのソースとドレイン間のリーク電流（オフ電流）等によっ
て、トランジスタが選択されていない状況でも電荷が流出、または流入するため、データ
の保持期間が短い。このため、所定の周期で再度の書き込み動作（リフレッシュ動作）が
必要であり、消費電力を十分に低減することは困難である。また、電力の供給がなくなる
と記憶内容が失われるため、長期間の記憶の保持には、磁性材料や光学材料を利用した別
の記憶装置が必要となる。
揮発性記憶装置の別の例としてはＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）がある。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を
保持するため、リフレッシュ動作が不要であり、この点においてはＤＲＡＭより有利であ
る。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高
くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点に
ついては、ＤＲＡＭと変わるところはない。
不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、ト
ランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該
フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極
めて長く（半永久的）、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利
点を有している（例えば、特許文献１参照）。
しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層が
劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという寿命の問題
が生じる。この問題の影響を緩和するために、例えば、各記憶素子の書き込み回数を均一
化する手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしま
う。そして、このような手法を採用しても、根本的な寿命の問題が解消するわけではない
。つまり、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。
また、フローティングゲートに電荷を注入させるため、または、その電荷を除去するため
には、高い電圧が必要であり、また、そのための回路も必要である。よって、消費電力が
大きいという問題がある。さらに、電荷の注入、または除去のためには比較的長い時間を
要し、書き込み、消去の高速化が容易ではないという問題もある。
上記フラッシュメモリにおいては、記憶容量を増大させるために、１つのメモリセル中に
２段階より大きいデータを記憶させる、「多値」のフラッシュメモリが提案されている（
例えば、特許文献２参照）。
また、多値メモリにおいて、メモリセルへのデータの書き込み状態を精度よく制御するた
めに、書き込み動作後にメモリセルの書き込み状態を検出する「書き込みベリファイ動作
」が行われている（例えば、特許文献３参照）。
特開昭５７−１０５８８９号公報 特開平１１−２５６８２号公報 特開平１０−２１４４９２号公報
本発明の一態様は、新規な半導体装置の提供を課題の一つとする。または、本発明の一態
様は、信頼性の高い半導体装置の提供を課題の一つとする。または、本発明の一態様は、
消費電力の低減が可能な半導体装置の提供を課題の一つとする。または、本発明の一態様
は、面積の縮小が可能な半導体装置の提供を課題の一つとする。または、本発明の一態様
は、高速な動作が可能な半導体装置の提供を課題の一つとする。
なお、本発明の一態様は、必ずしも上記の課題の全てを解決する必要はなく、少なくとも
一の課題を解決できるものであればよい。また、上記の課題の記載は、他の課題の存在を
妨げるものではない。これら以外の課題は、明細書、図面、請求項などの記載から、自ず
と明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を
抽出することが可能である。
本発明の一態様にかかる半導体装置は、第１乃至第５の回路を有し、第１の回路は、第１
のトランジスタと、第２のトランジスタと、を有し、第１のトランジスタは、チャネル形
成領域に酸化物半導体を有し、第１のトランジスタのソース又はドレインの一方は、第１
の配線と電気的に接続され、第１のトランジスタのソース又はドレインの他方は、第２の
トランジスタのゲートと電気的に接続され、第２のトランジスタのソース又はドレインの
一方は、第１の配線と電気的に接続され、第２のトランジスタのソース又はドレインの他
方は、第２の配線と電気的に接続され、第２の回路は、第５の回路と、第１の配線又は第
２の配線の一方と、を介して、第１の回路と接続され、第３の回路は、第１の配線又は第
２の配線の他方を介して、第１の回路と接続され、第２の回路は、第１の配線又は第２の
配線の一方に、段階的に変化する電位を供給する機能を有し、第３の回路は、第１の配線
又は第２の配線の他方に所定の電位を供給する機能と、第１の配線又は第２の配線の他方
の電位から第１の回路に記憶されたデータを読み出す機能と、を有し、第４の回路は、第
１の回路に書き込む第１のデータと、第３の回路において読み出された第２のデータとを
比較する機能を有し、第５の回路は、第２の回路と第１の回路の導通状態を制御する機能
を有し、第５の回路は、第４の回路における比較の結果、第１のデータと第２のデータが
一致する際に非導通状態となり、第２のトランジスタのゲートには、第５の回路が非導通
状態となった際の、第１の配線又は第２の配線の一方の電位が供給される。
さらに、本発明の一態様にかかる半導体装置において、段階的に変化する電位は、高電源
電位から低電源電位に向かって下降する電位であってもよい。
さらに、本発明の一態様にかかる半導体装置において、段階的に変化する電位は、低電源
電位から高電源電位に向かって上昇する電位であってもよい。
さらに、本発明の一態様にかかる半導体装置において、第１の配線又は第２の配線の他方
に所定の電位が供給された後、第１の配線又は第２の配線の一方に段階的に変化する電位
が供給されてもよい。
さらに、本発明の一態様にかかる半導体装置において、第５の回路は、第３のトランジス
タによって構成され、第３のトランジスタは、チャネル形成領域に酸化物半導体を有して
いてもよい。
また、本発明の一態様にかかる電子機器は、上記半導体装置と、表示装置、スピーカー、
又はマイクロホンと、を有していてもよい。
本発明の一態様により、新規な半導体装置を提供することができる。または、本発明の一
態様により、信頼性の高い半導体装置を提供することができる。または、本発明の一態様
により、消費電力の低減が可能な半導体装置を提供することができる。または、本発明の
一態様により、面積の縮小が可能な半導体装置を提供することができる。または、本発明
の一態様により、高速な動作が可能な半導体装置を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一
態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は
、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面
、請求項などの記載から、これら以外の効果を抽出することが可能である。
半導体装置の構成の一例を説明する図。 半導体装置の構成の一例とその動作を説明する図。 半導体装置の構成の一例とその動作を説明する図。 半導体装置の構成の一例とその動作を説明する図。 半導体装置の構成の一例とその動作を説明する図。 半導体装置の構成の一例を説明する回路図。 半導体装置の構成の一例を説明する回路図。 半導体装置の構成の一例を説明する回路図。 トランジスタの作成工程の一例を説明する図。 トランジスタの構成の一例を説明する図。 トランジスタの構成の一例を説明する図。 トランジスタの構成の一例を説明する図。 トランジスタの構成の一例を説明する図。 トランジスタの構成の一例を説明する図。 トランジスタの構成の一例を説明する図。 電子機器を説明する図。
以下、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下
の実施の形態における説明に限定されず、本発明の趣旨及びその範囲から逸脱することな
くその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。した
がって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
また、本発明の一態様は、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）タグ、表示装置、集
積回路を含むあらゆる装置が、その範疇に含まれる。また、表示装置には、液晶表示装置
、有機発光素子に代表される発光素子を各画素に備えた発光装置、電子ペーパー、ＤＭＤ
（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ
Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａ
ｙ）など、集積回路を有する表示装置が、その範疇に含まれる。
なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間
でも共通して用いることがある。
また、本明細書等においては、ある一つの実施の形態において述べる図または文章におい
て、その一部分を取り出して、発明の一態様を構成することは可能である。したがって、
ある部分を述べる図または文章が記載されている場合、その一部分の図または文章を取り
出した内容も、発明の一態様として開示されているものであり、発明の一態様を構成する
ことが可能であるものとする。そして、その発明の一態様は明確であると言える。そのた
め、例えば、能動素子（トランジスタなど）、配線、受動素子（容量素子など）、導電層
、絶縁層、半導体層、部品、装置、動作方法、製造方法などが単数もしくは複数記載され
た図面または文章において、その一部分を取り出して、発明の一態様を構成することが可
能であるものとする。例えば、Ｎ個（Ｎは整数）の回路素子（トランジスタ、容量素子等
）を有して構成される回路図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の回路素子（トランジス
タ、容量素子等）を抜き出して、発明の一態様を構成することは可能である。別の例とし
ては、「Ａは、Ｂ、Ｃ、Ｄ、Ｅ、または、Ｆを有する」と記載されている文章から、一部
の要素を任意に抜き出して、「Ａは、ＢとＥとを有する」、「Ａは、ＥとＦとを有する」
、「Ａは、ＣとＥとＦとを有する」、または、「Ａは、ＢとＣとＤとＥとを有する」など
の発明の一態様を構成することは可能である。
また、本明細書等においては、ある一つの実施の形態において述べる図または文章におい
て、少なくとも一つの具体例が記載される場合、その具体例の上位概念を導き出すことは
、当業者であれば容易に理解される。したがって、ある一つの実施の形態において述べる
図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概
念も、発明の一態様として開示されているものであり、発明の一態様を構成することが可
能である。そして、その発明の一態様は、明確であると言える。
また、本明細書等においては、少なくとも図に記載した内容（図の中の一部でもよい）は
、発明の一態様として開示されているものであり、発明の一態様を構成することが可能で
ある。したがって、ある内容について、図に記載されていれば、文章を用いて述べていな
くても、その内容は、発明の一態様として開示されているものであり、発明の一態様を構
成することが可能である。同様に、図の一部を取り出した図についても、発明の一態様と
して開示されているものであり、発明の一態様を構成することが可能である。そして、そ
の発明の一態様は明確であると言える。
また、明細書の中の文章や図面において規定されていない内容について、その内容を除く
ことを規定した発明の一態様を構成することが出来る。または、ある値について、上限値
と下限値などで示される数値範囲が記載されている場合、その範囲を任意に狭めることで
、または、その範囲の中の一点を除くことで、その範囲を一部除いた発明の一態様を規定
することができる。これらにより、例えば、従来技術が本発明の一態様の技術的範囲内に
入らないことを規定することができる。
また、本明細書等においては、能動素子（トランジスタなど）、受動素子（容量素子など
）などが有するすべての端子について、その接続先を特定しなくても、当業者であれば、
発明の一態様を構成することは可能な場合がある。つまり、接続先を特定しなくても、発
明の一態様が明確であると言える。そして、接続先が特定された内容が、本明細書等に記
載されている場合、接続先を特定しない発明の一態様が、本明細書等に記載されていると
判断することが可能な場合がある。特に、端子の接続先の候補が複数存在する場合には、
その端子の接続先を特定の箇所に限定する必要はない。したがって、能動素子（トランジ
スタなど）、受動素子（容量素子など）などが有する一部の端子についてのみ、その接続
先を特定することによって、発明の一態様を構成することが可能な場合がある。
また、本明細書等においては、ある回路について、少なくとも接続先を特定すれば、当業
者であれば、発明を特定することが可能な場合がある。または、ある回路について、少な
くとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。つ
まり、機能を特定すれば、発明の一態様が明確であると言える。そして、機能が特定され
た発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。し
たがって、ある回路について、機能を特定しなくても、接続先を特定すれば、発明の一態
様として開示されているものであり、発明の一態様を構成することが可能である。または
、ある回路について、接続先を特定しなくても、機能を特定すれば、発明の一態様として
開示されているものであり、発明の一態様を構成することが可能である。
（実施の形態１）
本実施の形態では、本発明の一態様に係る構成の一例について説明する。
図１に、本発明の一態様にかかる半導体装置１０の構成の一例を示す。半導体装置１０は
、複数の回路１０１（回路１０１［１，１］乃至［ｎ，ｍ］）を有する回路１００、回路
２００、回路３００、複数の回路４００（回路４００［１］乃至［ｍ］）、複数の回路５
００（回路５００［１］乃至［ｍ］）、複数の回路６００（回路６００［１］乃至［ｍ］
）を有する（ｎ、ｍは自然数）。
本発明の一態様においては、回路１０１へのデータの書き込みの際、同時に回路１０１か
らのデータの読み出しも行う。そして、回路５００において、回路１０１に書き込むデー
タと、回路４００によって回路１０１から読み出されたデータを比較することにより、書
き込みデータと読み出しデータの正誤を監視しながらデータの書き込みを行う。このよう
な動作により、データの書き込みを正確に行うことができ、信頼性の高い半導体装置を提
供することが可能となる。また、ベリファイ動作を高速に行うことができ、高速な動作が
可能な半導体装置を提供することが可能となる。以下、図１に示す各回路について説明す
る。
回路１００は、データを記憶する機能を有する回路１０１を有する。ここでは、回路１０
０がｎ行ｍ列の回路１０１（回路１０１［１，１］乃至［ｎ，ｍ］）を有する構成を示す
。回路１０１はメモリセルとして機能し、回路１００は複数のメモリセルがマトリクス状
に配置されたメモリセルアレイとして機能する。
回路１０１は、チャネル形成領域に酸化物半導体を有するトランジスタ（以下、ＯＳトラ
ンジスタともいう）を有することが好ましい。図中、「ＯＳ」の記号を付したトランジス
タは、ＯＳトランジスタである。酸化物半導体は、シリコン等よりもバンドギャップが広
く、真性キャリア密度が低い。そのため、ＯＳトランジスタのオフ電流は極めて小さい。
従って、回路１０１をＯＳトランジスタによって構成することにより、回路１０１に記憶
されたデータを長期間にわたって保持することができる。
また、ＯＳトランジスタは微細化により高速な動作が可能となる。そのため、回路１０１
をＯＳトランジスタによって構成することにより、回路１０１の書き込み速度および読み
出し速度を向上させることができる。具体的には、回路１０１の書き込み速度および読み
出し速度を１０ｎｓ以下、より好ましくは５ｎｓ以下、さらに好ましくは１ｎｓ以下とす
ることができる。なお、ＯＳトランジスタのチャネル長は、１００ｎｍ以下、好ましくは
６０ｎｍ以下、より好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下とすること
ができる。
回路２００は、複数の回路１０１のうち、特定の行の回路１０１を選択する機能を有する
駆動回路である。回路２００は、複数の配線ＷＬ（配線ＷＬ［１］乃至［ｎ］）を介して
回路１０１と接続されている。また、回路２００は、複数の配線ＷＬＣ（配線ＷＬＣ［１
］乃至［ｎ］）を介して回路１０１と接続されている。回路２００は、配線ＷＬおよび配
線ＷＬＣに、特定の行の回路１０１を選択するための電位を供給する機能を有する。
なお、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合
は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合
と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。
したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、
図または文章に示された接続関係以外のものも、図または文章に記載されているものとす
る。
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層
、など）であるとする。
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能
とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイ
オード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であ
り、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量
素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに
、ＸとＹとが、接続されている場合である。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能
とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイ
オード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが
可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイ
ッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか
流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択し
て切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、Ｘと
Ｙとが直接的に接続されている場合を含むものとする。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能
とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変
換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電
源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）
、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る
回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成
回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能であ
る。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号
がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹ
とが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹ
とが電気的に接続されている場合とを含むものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹと
が電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで
接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの
間に別の素子又は別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接
続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されて
いる場合）とが、本明細書等に開示されているものとする。つまり、電気的に接続されて
いる、と明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載さ
れている場合と同様な内容が、本明細書等に開示されているものとする。
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介
さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ
２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース
（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接
的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的
に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現
することが出来る。
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２
の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第
１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に
接続されている。」と表現することができる。または、「トランジスタのソース（又は第
１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子な
ど）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トラ
ンジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている
」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子な
ど）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トラン
ジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など
）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様
な表現方法を用いて、回路構成における接続の順序について規定することにより、トラン
ジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別
して、技術的範囲を決定することができる。
または、別の表現方法として、例えば、「トランジスタのソース（又は第１の端子など）
は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、前記第１の接続経路は
、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した、トラ
ンジスタのソース（又は第１の端子など）とトランジスタのドレイン（又は第２の端子な
ど）との間の経路であり、前記第１の接続経路は、Ｚ１を介した経路であり、トランジス
タのドレイン（又は第２の端子など）は、少なくとも第３の接続経路を介して、Ｙと電気
的に接続され、前記第３の接続経路は、前記第２の接続経路を有しておらず、前記第３の
接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「トランジ
スタのソース（又は第１の端子など）は、少なくとも第１の接続経路によって、Ｚ１を介
して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、
前記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン
（又は第２の端子など）は、少なくとも第３の接続経路によって、Ｚ２を介して、Ｙと電
気的に接続され、前記第３の接続経路は、前記第２の接続経路を有していない。」と表現
することができる。または、「トランジスタのソース（又は第１の端子など）は、少なく
とも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の電気
的パスは、第２の電気的パスを有しておらず、前記第２の電気的パスは、トランジスタの
ソース（又は第１の端子など）からトランジスタのドレイン（又は第２の端子など）への
電気的パスであり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３
の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の電気的パスは
、前記第４の電気的パスを有しておらず、前記第４の電気的パスは、トランジスタのドレ
イン（又は第２の端子など）からトランジスタのソース（又は第１の端子など）への電気
的パスである。」と表現することができる。これらの例と同様な表現方法を用いて、回路
構成における接続経路について規定することにより、トランジスタのソース（又は第１の
端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定する
ことができる。
なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ
、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、
層、など）であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されてい
る場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もあ
る。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び
電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電
気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場
合も、その範疇に含める。
回路３００は、段階的に変化（下降または上昇）する電位を出力する機能を有する。具体
的には、回路３００は、高電源電位Ｖｄｄから低電源電位Ｖｓｓに向かって徐々に下降す
る電位や、低電源電位Ｖｓｓから高電源電位Ｖｄｄに向かって徐々に上昇する電位を出力
することができる。なお、低電源電位Ｖｓｓとして接地電位Ｖｇｎｄを用いてもよい。
回路３００は、回路６００を介して配線ＢＬと接続されている。よって、回路３００は、
回路１０１に書き込むデータに対応する電位（以下、書き込み電位ともいう）を配線ＢＬ
に供給する機能を有する。具体的には、回路３００は、高電源電位Ｖｄｄから低電源電位
Ｖｓｓに向かって徐々に下降する電位や、低電源電位Ｖｓｓから高電源電位Ｖｄｄに向か
って徐々に上昇する電位を、書き込み電位として配線ＢＬに供給することができる。そし
て、後述するように、配線ＢＬの電位が所定の値に達すると回路６００が非導通状態とな
り、配線ＢＬの電位は一定の値に維持される。
回路４００は、回路１０１に記憶されたデータに対応する配線ＳＬの電位（以下、読み出
し電位ともいう）から、回路１０１に記憶されたデータを読み出す機能を有する。具体的
には、回路４００は、読み出し電位と参照電位Ｖｒｅｆとを比較し、その比較結果を回路
５００に出力する機能を有する。ここで、参照電位Ｖｒｅｆは、高電源電位Ｖｄｄと低電
源電位Ｖｓｓの間の任意の電位とすることができる。例えば、参照電位Ｖｒｅｆは、高電
源電位Ｖｄｄの約半分の電位とすることができる。読み出し電位と参照電位Ｖｒｅｆの大
小関係から、回路１０１に記憶されたデータがハイレベルであるかローレベルであるかを
判別することができる。
なお、回路１０１に３段階以上の多値のデータを記憶する場合は、回路４００に２種類以
上の参照電位Ｖｒｅｆが入力される構成とすることが好ましい。例えば、回路１０１に４
値のデータを記憶する場合、回路４００に３種類の参照電位Ｖｒｅｆ１、Ｖｒｅｆ２、Ｖ
ｒｅｆ３を入力する。そして、読み出し電位と３種類の参照電位との大小を比較すること
により、４値のデータを読み出すことができる。
また、回路４００は、配線ＳＬに所定の電位を供給する機能を有する。具体的には、回路
４００は、配線ＳＬの電位を高電源電位Ｖｄｄや低電源電位Ｖｓｓにプリチャージする機
能を有する。この配線ＳＬのプリチャージは、回路１０１に記憶されたデータの読み出し
の際に行われる動作であり、詳細は後述する。
回路５００は、外部から入力される電位Ｖｄａｔａと、回路４００から入力された電位と
を比較する機能を有する。なお、Ｖｄａｔａは、回路１０１に書き込むデータに対応する
電位である。回路５００において、回路１０１に書き込もうとするデータと、回路４００
によって回路１０１から読み出されたデータが一致するか否かを判別することにより、書
き込みが正確に行われているか否かを確認することができる。ここで、Ｖｄａｔａと回路
４００から入力された電位とが一致するときは書き込みが正確に行われており、一致しな
いときは書き込みが不十分、または誤ったデータが書き込まれていることになる。このよ
うに、データの書き込みの際、同時にデータの読み出しも行い、書き込みデータと読み出
しデータの正誤を監視することにより、データの書き込みを正確に行うことができる。
回路６００は、回路５００における比較の結果に基づき、回路３００と配線ＢＬの導通状
態を制御する機能を有する。具体的には、書き込みデータと読み出しデータが一致しない
場合は、回路６００は導通状態に維持され、回路３００から出力される、段階的に変化す
る電位が配線ＢＬを介して回路１０１に供給される。一方、書き込みデータと読み出しデ
ータが一致する場合は、回路６００は非導通状態となり、配線ＢＬの電位は一定の値に確
定する。この確定した電位が、書き込み電位として回路１０１に保持される。このように
、正確に書き込みが行われたときの配線ＢＬの電位を書き込み電位とすることにより、回
路１０１へのデータの書き込みを正確に行うことができる。
回路６００は、例えばトランジスタなどにより構成することができる。この場合、当該ト
ランジスタのゲートが回路５００と接続され、ソースまたはドレインの一方が回路３００
と接続され、ソースまたはドレインの他方が配線ＢＬと接続された構成とすることができ
る。なお、当該トランジスタとしてＯＳトランジスタを用いた場合、トランジスタが非導
通状態である期間において、回路３００と配線ＢＬの間に流れる電流を極めて小さくする
ことができる。そのため、回路３００から出力される電位の変動が配線ＢＬに伝わること
を防止することができ、配線ＢＬの電位の変動を抑制することができる。
なお、本明細書等において、トランジスタのソースとは、活性層として機能する半導体の
一部であるソース領域、或いは上記半導体に接続されたソース電極を意味する。同様に、
トランジスタのドレインとは、上記半導体の一部であるドレイン領域、或いは上記半導体
に接続されたドレイン電極を意味する。また、ゲートはゲート電極を意味する。
また、トランジスタが有するソースとドレインは、トランジスタの導電型及び各端子に与
えられる電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トラン
ジスタでは、低い電位が与えられる端子がソースと呼ばれ、高い電位が与えられる端子が
ドレインと呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が与えられる端子
がドレインと呼ばれ、高い電位が与えられる端子がソースと呼ばれる。本明細書では、便
宜上、ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を
説明する場合があるが、実際には上記電位の関係に従ってソースとドレインの呼び方が入
れ替わる。
以上のように、本発明の一態様においては、データの書き込みの際、同時にデータの読み
出しも行い、書き込みデータと読み出しデータの正誤を監視することにより、データの書
き込みを正確に行うことができる。よって、半導体装置１０の信頼性を向上させることが
できる。
なお、図１においては、配線ＢＬが回路６００を介して回路３００と接続され、配線ＳＬ
が回路４００と接続されている構成を示すが、これに限られない。例えば、配線ＳＬが回
路６００を介して回路３００と接続され、配線ＢＬが回路４００と接続されている構成と
することもできる。この場合、配線ＳＬには書き込み電位が供給され、配線ＢＬには読み
出し電位が供給される。このような構成においても、図１に示す半導体装置１０と同様の
動作を行うことが可能である。
また、図１においては、回路３００が回路６００［１］乃至［ｍ］を介して配線ＢＬ［１
］乃至［ｍ］と接続された構成を示すが、回路３００が回路１０１の列毎に複数個設けら
れていてもよい。すなわち、半導体装置１０が回路３００［１］乃至［ｍ］を有し、回路
３００［１］が回路６００［１］を介して配線ＢＬ［１］と接続され、回路３００［２］
が回路６００［２］を介して配線ＢＬ［２］と接続され、回路３００［ｍ］が回路６００
［ｍ］を介して配線ＢＬ［ｍ］と接続された構成としてもよい。
次に、本発明の一態様に係る半導体装置１０の具体的な構成の一例と、その動作について
、図２乃至５を用いて説明する。
図２（Ａ）に、回路１０１、回路３００、回路４００、回路５００、回路６００の接続関
係の一例と、回路１０１の構成の具体例を示す。
回路１０１は、トランジスタ１０２、トランジスタ１０３、容量素子１０４を有する。ト
ランジスタ１０２のゲートは配線ＷＬと接続され、ソースまたはドレインの一方は配線Ｂ
Ｌと接続され、ソースまたはドレインの他方はトランジスタ１０３のゲートおよび容量素
子１０４の一方の電極と接続されている。トランジスタ１０３のソースまたはドレインの
一方は配線ＢＬと接続され、ソースまたはドレインの他方は配線ＳＬと接続されている。
容量素子１０４の他方の電極は、配線ＷＬＣと接続されている。ここで、回路３００と回
路６００の間のノードをノードＡとする。また、トランジスタ１０２のソースまたはドレ
インの他方、トランジスタ１０３のゲート、容量素子１０４の一方の電極と接続されたノ
ードをノードＢとする。トランジスタ１０２が非導通状態となることにより、ノードＢに
、回路１０１に記憶するデータに対応する電荷が保持される。
ここで、トランジスタ１０２には、ＯＳトランジスタを用いることが好ましい。ＯＳトラ
ンジスタのオフ電流は極めて小さいため、トランジスタ１０２が非導通状態であるとき、
ノードＢの電位を長期間にわたって保持することができる。そのため、回路１０１への電
力の供給が停止された期間においても、回路１０１に記憶されたデータを保持することが
できる。よって、回路１０１を、不揮発性のメモリセル、またはリフレッシュ動作の頻度
が極めて低いメモリセルとして用いることができ、半導体装置１０の消費電力を低減する
ことができる。
トランジスタ１０３には、チャネル形成領域に単結晶半導体を有するトランジスタを用い
ることができる。当該トランジスタは、単結晶シリコン基板や単結晶ゲルマニウム基板な
ど、単結晶半導体を有する基板を用いて形成することができる。チャネル形成領域に単結
晶半導体を有するトランジスタは電流供給能力が高いため、このようなトランジスタをト
ランジスタ１０３に用いることにより、回路１０１の動作速度を向上させることができる
。
また、トランジスタ１０３には、半導体膜にチャネル形成領域が形成されるトランジスタ
を用いることもできる。具体的には、トランジスタ１０３には、チャネル形成領域に非単
結晶半導体を有するトランジスタを用いることができる。非単結晶半導体としては、非晶
質シリコン、微結晶シリコン、多結晶シリコンなどの非単結晶シリコンや、非晶質ゲルマ
ニウム、微結晶ゲルマニウム、多結晶ゲルマニウムなどの非単結晶ゲルマニウムなどを用
いることができる。また、トランジスタ１０３には、ＯＳトランジスタを用いることもで
きる。トランジスタ１０３をＯＳトランジスタとする場合、トランジスタ１０２とトラン
ジスタ１０３を同一の工程より作製することができる。
なお、回路１０１において、トランジスタ１０２とトランジスタ１０３は積層することが
できる。例えば、トランジスタ１０３の上方に絶縁層を設け、当該絶縁層の上方にトラン
ジスタ１０２を設けた構成とすることができる。このような構成とすることにより、回路
１０１の面積を縮小することが可能となる。トランジスタ１０２とトランジスタ１０３を
積層した構成の詳細は、実施の形態３乃至５において詳述する。
配線ＢＬは、回路６００を介して回路３００と接続されている。また、配線ＳＬは、回路
４００と接続されている。配線ＢＬには書き込み電位が供給され、配線ＳＬには読み出し
電位が供給される。
次に、図２（Ａ）に示す回路１０１の書き込み動作および読み出し動作の一例を、図２（
Ｂ）のタイミングチャートを用いて説明する。ここでは特に、回路１０１にローレベルの
データを書き込む場合（Ｖｄａｔａがローレベルである場合）の動作について説明する。
なお、以下の説明において、ハイレベルの電位としては高電源電位Ｖｄｄを用いることが
でき、ローレベルの電位としては低電源電位Ｖｓｓを用いることができる。
まず、期間Ｔ１において、配線ＳＬ及び配線ＢＬの電位をハイレベルとする。そして、配
線ＳＬを浮遊状態とする。
次に、期間Ｔ２において、配線ＷＬをハイレベルとし、トランジスタ１０２を導通状態と
する。これにより、配線ＢＬとノードＢとが導通状態となる。また、配線ＷＬＣの電位を
ローレベルとする。
そして、回路６００を導通状態とした上で、回路３００からノードＡおよび回路６００を
介して配線ＢＬおよびノードＢに、ハイレベルからローレベルへ段階的に下降する電位を
供給する。配線ＢＬおよびノードＢの電位が下降し始めた直後は、配線ＳＬの電位はハイ
レベルに維持されているが、配線ＢＬおよびノードＢの電位がさらに下降し、トランジス
タ１０３のゲートとソース間の電圧が閾値電圧以下となると、トランジスタ１０３が導通
状態となり、配線ＳＬの電位も下降し始める。ここで、配線ＢＬと配線ＳＬの間の電圧は
、トランジスタ１０３の閾値電圧と概ね等しい。
次に、期間Ｔ３において、配線ＳＬの電位が参照電位Ｖｒｅｆまで下降すると、回路４０
０によってローレベルのデータが読み出される。そして、回路５００において、Ｖｄａｔ
ａと回路４００から入力された電位が共にローレベルであり、書き込みデータと読み出し
データが一致することが確認されると、回路５００から回路６００に信号が出力され、回
路６００が非導通状態となる。
ここで、回路３００からは段階的に下降する電位が出力されており、ノードＡの電位は下
降し続けているが、回路６００が非導通状態となることにより、配線ＢＬの電位の下降は
止まり、一定の値に確定する。そして、このときの配線ＢＬの電位が書き込み電位となり
、ノードＢに供給される。
次に、期間Ｔ４において、回路３００の出力をハイレベルの電位にリセットする。これに
より、ノードＡの電位はハイレベルとなる。
次に、期間Ｔ５において、配線ＷＬをローレベルとし、トランジスタ１０２を非導通状態
にする。これにより、ノードＢの電位が保持され、回路１０１にデータが記憶される。
次に、期間Ｔ６において、配線ＷＬＣをハイレベルとし、ノードＢの電位をハイレベルに
上昇させる。また、配線ＢＬの電位および配線ＳＬの電位をハイレベルとする。
このように、配線ＢＬに段階的に下降する電位を供給してデータの書き込みを行いつつ、
同時にデータの読み出しも行い、書き込みデータと読み出しデータが一致した時の配線Ｂ
Ｌの電位を書き込み電位としてノードＢに格納する。これにより、書き込みデータと読み
出しデータの正誤を監視しながらデータの書き込みを行うことができ、正確なデータの書
き込みが可能となる。
なお、図２（Ａ）においては、トランジスタ１０３にｐチャネル型トランジスタを用いた
が、ｎチャネル型トランジスタを用いることもできる。図３（Ａ）に、トランジスタ１０
３をｎチャネル型トランジスタとした半導体装置１０の構成を示す。
トランジスタ１０３がｎチャネル型トランジスタである場合も、ｐチャネル型トランジス
タである場合と同様の動作によりデータの書き込みを行うことができる。図３（Ａ）に示
す回路１０１の書き込み動作および読み出し動作の一例を、図３（Ｂ）のタイミングチャ
ートを用いて説明する。ここでは特に、回路１０１にハイレベルのデータを書き込む場合
（Ｖｄａｔａがハイレベルである場合）の動作について説明する。
まず、期間Ｔ１において、配線ＳＬ及び配線ＢＬの電位をローレベルとする。そして、配
線ＳＬを浮遊状態とする。
次に、期間Ｔ２において、配線ＷＬをハイレベルとし、トランジスタ１０２を導通状態と
する。これにより、配線ＢＬとノードＢとが導通状態となる。また、配線ＷＬＣの電位を
ハイレベルとする。
そして、回路６００を導通状態とした上で、回路３００からノードＡおよび回路６００を
介して配線ＢＬおよびノードＢに、ローレベルからハイレベルへ段階的に上昇する電位を
供給する。配線ＢＬおよびノードＢの電位が上昇し始めた直後は、配線ＳＬの電位はロー
レベルに維持されているが、配線ＢＬおよびノードＢの電位がさらに上昇し、トランジス
タ１０３のゲートとソース間の電圧が閾値電圧以上となると、トランジスタ１０３が導通
状態となり、配線ＳＬの電位も上昇し始める。ここで、配線ＢＬと配線ＳＬの間の電圧は
、トランジスタ１０３の閾値電圧と概ね等しい。
次に、期間Ｔ３において、配線ＳＬの電位が参照電位Ｖｒｅｆまで上昇すると、回路４０
０によってハイレベルのデータが読み出される。そして、回路５００において、Ｖｄａｔ
ａと回路４００から入力された電位が共にハイレベルであり、書き込みデータと読み出し
データが一致することが確認されると、回路５００から回路６００に信号が出力され、回
路６００が非導通状態となる。
ここで、回路３００からは段階的に上昇する電位が出力されており、ノードＡの電位は上
昇し続けているが、回路６００が非導通状態となることにより、配線ＢＬの電位の上昇は
止まり、一定の値に確定する。そして、このときの配線ＢＬの電位が書き込み電位となり
、ノードＢに供給される。
次に、期間Ｔ４において、回路３００の出力をローレベルの電位にリセットする。これに
より、ノードＡの電位はローレベルとなる。
次に、期間Ｔ５において、配線ＷＬをローレベルとし、トランジスタ１０２を非導通状態
にする。これにより、ノードＢの電位が保持され、回路１０１にデータが記憶される。
次に、期間Ｔ６において、配線ＷＬＣをローレベルとし、ノードＢの電位をローレベルに
下降させる。また、配線ＢＬの電位および配線ＳＬの電位をローレベルとする。
このように、トランジスタ１０３がｎチャネル型トランジスタである場合においても、書
き込みデータと読み出しデータの正誤を監視しながらデータの書き込みを行うことができ
る。
また、図４（Ａ）に、半導体装置１０の別の構成例を示す。
図４（Ａ）は、図２（Ａ）と回路１０１、回路３００、回路４００、回路５００、回路６
００の接続関係が異なる。具体的には、配線ＢＬが回路４００と接続されており、配線Ｓ
Ｌが回路６００を介して回路３００と接続されている。そして、配線ＢＬには読み出し電
位が供給され、配線ＳＬには書き込み電位が供給される。なお、トランジスタ１０３はｐ
チャネル型トランジスタである。
次に、図４（Ａ）に示す回路１０１の書き込み動作および読み出し動作の一例を、図４（
Ｂ）のタイミングチャートを用いて説明する。ここでは特に、回路１０１にハイレベルの
データを書き込む場合（Ｖｄａｔａがハイレベルである場合）の動作について説明する。
まず、期間Ｔ１において、配線ＢＬ及び配線ＳＬの電位をローレベルとする。そして、配
線ＢＬを浮遊状態とする。
次に、期間Ｔ２において、配線ＷＬをハイレベルとし、トランジスタ１０２を導通状態と
する。これにより、配線ＢＬとノードＢとが導通状態となる。また、配線ＷＬＣの電位を
ローレベルとする。
そして、回路６００を導通状態とした上で、回路３００からノードＡおよび回路６００を
介して配線ＳＬに、ローレベルからハイレベルへ段階的に上昇する電位を供給する。配線
ＳＬの電位が上昇し始めた直後は、配線ＢＬおよびノードＢの電位はローレベルに維持さ
れているが、配線ＳＬの電位がさらに上昇し、トランジスタ１０３のゲートとソース間の
電圧が閾値電圧以下となると、トランジスタ１０３が導通状態となり、配線ＢＬおよびノ
ードＢの電位も上昇し始める。ここで、配線ＢＬと配線ＳＬの間の電圧は、トランジスタ
１０３の閾値電圧と概ね等しい。
次に、期間Ｔ３において、配線ＢＬの電位が参照電位Ｖｒｅｆまで上昇すると、回路４０
０によってハイレベルのデータが読み出される。そして、回路５００において、Ｖｄａｔ
ａと回路４００から入力された電位が共にハイレベルであり、書き込みデータと読み出し
データが一致することが確認されると、回路５００から回路６００に信号が出力され、回
路６００が非導通状態となる。
ここで、回路３００からは段階的に上昇する電位が出力されており、ノードＡの電位は上
昇し続けているが、回路６００が非導通状態となることにより、配線ＳＬの電位の上昇は
止まり、一定の値に確定する。そして、このときの配線ＳＬの電位が書き込み電位となり
、当該書き込み電位が、トランジスタ１０３およびトランジスタ１０２を介してノードＢ
に供給される。
次に、期間Ｔ４において、回路３００の出力をローレベルの電位にリセットする。これに
より、ノードＡの電位はローレベルとなる。
次に、期間Ｔ５において、配線ＷＬをローレベルとし、トランジスタ１０２を非導通状態
にする。これにより、ノードＢの電位が保持され、回路１０１にデータが記憶される。
次に、期間Ｔ６において、配線ＷＬＣをハイレベルとし、ノードＢの電位をハイレベルに
上昇させる。また、配線ＢＬの電位および配線ＳＬの電位をローレベルとする。
なお、図４（Ａ）においては、トランジスタ１０３にｐチャネル型トランジスタを用いた
が、ｎチャネル型トランジスタを用いることもできる。図５（Ａ）に、トランジスタ１０
３をｎチャネル型トランジスタとした半導体装置１０の構成を示す。
トランジスタ１０３がｎチャネル型トランジスタである場合も、ｐチャネル型トランジス
タである場合と同様の動作によりデータの書き込みを行うことができる。図５（Ａ）に示
す回路１０１の書き込み動作および読み出し動作の一例を、図５（Ｂ）のタイミングチャ
ートを用いて説明する。ここでは特に、回路１０１にローレベルのデータを書き込む場合
（Ｖｄａｔａがローレベルである場合）の動作について説明する。
まず、期間Ｔ１において、配線ＢＬ及び配線ＳＬの電位をハイレベルとする。そして、配
線ＢＬを浮遊状態とする。
次に、期間Ｔ２において、配線ＷＬをハイレベルとし、トランジスタ１０２を導通状態と
する。これにより、配線ＢＬとノードＢとが導通状態となる。また、配線ＷＬＣの電位を
ハイレベルとする。
そして、回路６００を導通状態とした上で、回路３００からノードＡおよび回路６００を
介して配線ＳＬに、ハイレベルからローレベルへ段階的に下降する電位を供給する。配線
ＳＬの電位が下降し始めた直後は、配線ＢＬおよびノードＢの電位はハイレベルに維持さ
れているが、配線ＳＬの電位がさらに下降し、トランジスタ１０３のゲートとソース間の
電圧が閾値電圧以上となると、トランジスタ１０３が導通状態となり、配線ＢＬおよびノ
ードＢの電位も下降し始める。ここで、配線ＢＬと配線ＳＬの間の電圧は、トランジスタ
１０３の閾値電圧と概ね等しい。
次に、期間Ｔ３において、配線ＢＬの電位が参照電位Ｖｒｅｆまで下降すると、回路４０
０によってローレベルのデータが読み出される。そして、回路５００において、Ｖｄａｔ
ａと回路４００から入力された電位が共にローレベルであり、書き込みデータと読み出し
データが一致することが確認されると、回路５００から回路６００に信号が出力され、回
路６００が非導通状態となる。
ここで、回路３００からは段階的に下降する電位が出力されており、ノードＡの電位は下
降し続けているが、回路６００が非導通状態となることにより、配線ＳＬの電位の下降は
止まり、一定の値に確定する。そして、このときの配線ＳＬの電位が書き込み電位となり
、当該書き込み電位が、トランジスタ１０３およびトランジスタ１０２を介してノードＢ
に供給される。
次に、期間Ｔ４において、回路３００の出力をハイレベルの電位にリセットする。これに
より、ノードＡの電位はハイレベルとなる。
次に、期間Ｔ５において、配線ＷＬをローレベルとし、トランジスタ１０２を非導通状態
にする。これにより、ノードＢの電位が保持され、回路１０１にデータが記憶される。
次に、期間Ｔ６において、配線ＷＬＣをローレベルとし、ノードＢの電位をローレベルに
下降させる。また、配線ＢＬの電位および配線ＳＬの電位をハイレベルとする。
このように、図２、３とは異なり、配線ＢＬに読み出し電位が供給され、配線ＳＬに書き
込み電位が供給される図４、５の構成においても、書き込みデータと読み出しデータの正
誤を監視しながらデータの書き込みを行うことができる。
以上の通り、本発明の一態様においては、回路１０１へのデータの書き込みの際、同時に
回路１０１からのデータの読み出しも行う。そして、回路５００において、回路１０１に
書き込むデータと、回路４００によって回路１０１から読み出されたデータを比較するこ
とにより、書き込みデータと読み出しデータの正誤を監視しながらデータの書き込みを行
う。このような動作により、データの書き込みを正確に行うことができ、信頼性の高い半
導体装置を提供することが可能となる。また、ベリファイ動作を高速に行うことができ、
高速な動作が可能な半導体装置を提供することが可能となる。
また、回路３００は、全ての配線ＢＬまたは全ての配線ＳＬの電位が一定の値に確定する
まで段階的に変化する電位を供給し続けるが、回路６００［１］乃至［ｍ］は、書き込み
データと読み出しデータが一致した際に個別に非導通状態となるため、各配線ＢＬまたは
各配線ＳＬの電位を個別に確定させることができる。従って、回路３００を列毎に設ける
ことなく、複数の配線ＢＬまたは複数の配線ＳＬそれぞれの電位を確定することができる
。
なお、本実施の形態は他の実施の形態の記載と適宜組み合わせることができる。よって、
本実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の
内容（一部の内容でもよい）、及び／又は、一つ若しくは複数の別の実施の形態で述べる
内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換えなどを行うこと
ができる。なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な
図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
また、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、
その実施の形態において述べる別の図（一部でもよい）、及び／又は、一つ若しくは複数
の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより
、さらに多くの図を構成させることができる。これは、以下の実施の形態においても同様
である。
（実施の形態２）
本実施の形態では、半導体装置１０が有する各回路の構成例について説明する。
図６に、回路３００の構成の一例を示す。回路３００は、段階的に変化する電位を出力す
る機能を有する電位制御回路である。回路３００は、回路３１０、回路３２０を有する。
回路３１０は、コンパレータ３１１、トランジスタ３１２、直列接続された抵抗Ｒ１乃至
Ｒｉ（ｉは自然数）、スイッチＳ１乃至Ｓｉ、抵抗Ｒを有する。回路３２０は、インバー
タ３２１［１］乃至［ｉ］、フリップフロップ３２２［１］乃至［ｉ］を有する。回路３
１０、回路３２０が有する各素子の接続関係は図より明らかであるため、詳細な説明は省
略する。ただし、図面上は各素子が直接接続されているように図示されていても、実際に
は各素子は電気的に接続されていてもよいし、機能的に接続されていてもよい（以下、同
様）。
回路３１０は、段階的に変化する電位を出力する機能を有する。具体的には、回路３２０
によってスイッチＳ１乃至Ｓｉの導通状態が制御され、ノードＣとノードＤの間の抵抗Ｒ
ｘが段階的に変化する。ここで、コンパレータ３１１の反転入力端子に入力される電位を
Ｖｒとすると、ノードＥの電位Ｖｒａｍｐは、Ｖｒａｍｐ＝Ｖｒ（１＋Ｒｘ／Ｒ）となる
ため、抵抗Ｒｘが段階的に変化することにより、Ｖｒａｍｐの値も段階的に変化する。そ
して、段階的に変化する電位Ｖｒａｍｐは、回路６００を介して配線ＳＬまたは配線ＢＬ
に供給される（図１乃至５参照）。
回路３２０は、スイッチＳ１乃至Ｓｉの導通状態を制御する機能を有する。ここでは、回
路３２０が、クロック信号ＣＬＫを入力信号として、抵抗Ｒｘが段階的に小さくなるよう
にスイッチＳ１乃至Ｓｉの導通状態を制御する信号を出力する構成の一例を示す。抵抗Ｒ
ｘが段階的に小さくなることにより、電位Ｖｒａｍｐも段階的に小さくなる。このような
電位Ｖｒａｍｐは、図２、５に示す回路の駆動に用いることができる。
なお、スイッチＳ１乃至Ｓｉには、トランジスタなどを用いることができる。この場合、
当該トランジスタのソースまたはドレインの一方がスイッチの第１の端子として機能し、
ソースまたはドレインの他方がスイッチの第２の端子として機能する。また、トランジス
タのゲートがインバータ３２１と接続された構成とすることができる。
ここで、スイッチＳ１乃至Ｓｉとして用いるトランジスタには、ＯＳトランジスタを用い
ることができる。この場合、トランジスタのオフ電流を極めて小さくできるため、抵抗Ｒ
ｘを正確に制御することができ、段階的に変化する電位Ｖｒａｍｐの誤差を低減すること
ができる。
トランジスタ３１２には、チャネル形成領域に単結晶半導体を有するトランジスタを用い
ることができる。この場合、回路３１０の動作速度を向上させることができる。また、ト
ランジスタ３１２にはＯＳトランジスタを用いてもよい。この場合、ＯＳトランジスタで
構成されるスイッチＳ１乃至Ｓｉと、トランジスタ３１２を同一工程で作製することがで
きる。
なお、図６では、回路３００から段階的に小さくなる電位Ｖｒａｍｐが出力される例を示
したが、段階的に大きくなる電位Ｖｒａｍｐが出力される構成としてもよい。例えば、回
路３２０におけるインバータ３２１［１］乃至３２１［ｉ］を省略することにより、Ｖｒ
ａｍｐを段階的に大きくなる電位とすることができる。このような電位Ｖｒａｍｐは、図
３、４に示す回路の駆動に用いることができる。
次に図７に、回路４００の構成の一例を示す。回路４００は、回路１０１に記憶されたデ
ータを読み出す機能と、配線ＳＬまたは配線ＢＬを所定の電位にプリチャージする機能を
有する読み出し回路である。回路４００は、回路４１０、回路４２０、回路４３０を有す
る。
回路４１０は、配線ＳＬまたは配線ＢＬの電位と参照電位とを比較し、その比較結果を回
路４２０に出力する機能を有する比較回路である。ここでは一例として、回路４１０が回
路１０１に記憶された４値のデータを読み出す機能を有する構成について説明する。
回路４１０はコンパレータ４１１乃至４１３を有し、コンパレータ４１１乃至４１３には
それぞれ、配線ＳＬまたは配線ＢＬの電位と、参照電位Ｖｒｅｆ１乃至３のいずれかが入
力される。そして、配線ＳＬまたは配線ＢＬの電位と、３種類の参照電位Ｖｒｅｆ１乃至
３とが比較され、回路１０１に記憶された４値のデータが読み出される。
なお、ここでは４値のデータを読み出す場合の回路４１０の構成について示すが、読み出
すデータは、２値または３値以上の任意の多値データとすることができる。そして、回路
４１０に入力される参照電位Ｖｒｅｆの数および回路４１０が有するコンパレータの数は
、読み出すデータの値の数に依存する。例えば、図２乃至５に示すように２値のデータを
読み出す場合、参照電位の数は１種類とし、コンパレータの数は１個とする。４値のデー
タを読み出す場合、参照電位の数は３種類とし、コンパレータの数は３個とする。よって
、ｊビット（ｊは自然数）のデータを読み出すときは、回路４１０には２ｊ−１種類の参
照電位が入力され、２ｊ−１個コンパレータが設けられる。
回路４２０は、回路４１０における比較の結果を、”０”および”１”によって表される
データに変換する機能を有する変換回路である。なお、回路４２０は、２ビット以上のデ
ータを読み出す場合において必要となる回路であり、図２乃至５に示すように１ビット（
２値）のデータを読み出す場合には省略することができる。
回路４２０は、インバータ４２１、ＡＮＤゲート４２２、インバータ４２３、ＡＮＤゲー
ト４２４を有する。各素子の接続関係は図より明らかであるため、詳細な説明は省略する
。回路４２０において、回路４１０における比較結果が電位Ｖｏｕｔ１および電位Ｖｏｕ
ｔ２に変換され、これらの電位が回路５００に出力される。
回路４３０は、配線ＳＬまたは配線ＢＬを所定の電位にプリチャージする機能を有するプ
リチャージ回路である。電位Ｖｓｅｌをトランジスタ４３１が導通状態となるような電位
とすることにより、配線ＳＬまたは配線ＢＬにプリチャージ電位Ｖｐｒｅが供給される。
回路４００が回路４３０を有することにより、図２乃至５における期間Ｔ１において、配
線ＳＬまたは配線ＢＬの電位をハイレベルまたはローレベルにプリチャージすることがで
きる。なお、トランジスタ４３１にＯＳトランジスタを用いた場合、トランジスタ４３１
が非導通状態である期間において、電位Ｖｐｒｅが配線ＳＬまたは配線ＢＬにリークする
ことを防止でき、配線ＳＬまたは配線ＢＬの電位の変動を抑制することができる。なお、
トランジスタ４３１は、ｎチャネル型トランジスタであってもｐチャネル型トランジスタ
であってもよい。
次に、図８に、回路５００および回路６００の構成の一例を示す。
回路５００は、回路１０１に書き込むデータと、回路４００によって回路１０１から読み
出されたデータとを比較する機能を有する。すなわち、回路５００は、書き込みデータを
読み出しデータが一致するか否かを判定する機能を有する比較判定回路である。回路５０
０は、ＸＯＲゲート５０１、ＸＯＲゲート５０２、ＯＲゲート５０３を有する。
回路６００は、回路３００と、配線ＢＬまたは配線ＳＬとの導通状態を制御する機能を有
するスイッチ回路である。ここでは、回路６００をトランジスタ６０１によって構成した
例を示す。
回路５００は、書き込みデータに対応する電位Ｖｄａｔａ１およびＶｄａｔａ２と、読み
出しデータに対応するＶｏｕｔ１およびＶｏｕｔ２を比較することにより、書き込みデー
タを読み出しデータが一致するか否かを判別する。そして、書き込みデータと読み出しデ
ータが不一致の場合は、トランジスタ６０１のゲートにトランジスタ６０１が導通状態に
なる電位を供給する。トランジスタ６０１が導通状態であるとき、配線ＳＬまたは配線Ｂ
Ｌには、段階的に変化する電位が供給される。一方、書き込みデータと読み出しデータが
一致する場合は、トランジスタ６０１のゲートにトランジスタ６０１が非導通状態になる
電位を供給する。トランジスタ６０１が非導通状態となると、配線ＳＬまたは配線ＢＬに
は段階的に変化する電位が供給されなくなり、配線ＳＬまたは配線ＢＬの電位が一定の値
に確定する。この確定した電位が、書き込み電位として回路１０１に供給される。このよ
うに、正確に書き込みが行われたときの配線ＳＬまたは配線ＢＬの電位を書き込み電位と
することにより、回路１０１へのデータの書き込みを正確に行うことができる。
なお、トランジスタ６０１には、ＯＳトランジスタを用いることができる。この場合、ト
ランジスタが非導通状態である期間において、回路３００と配線ＢＬまたは配線ＳＬの間
に流れる電流を極めて小さくすることができる。そのため、回路３００から出力される電
位の変動が配線ＢＬまたは配線ＳＬに伝わることを防止することができ、配線ＢＬまたは
配線ＳＬの電位の変動を抑制することができる。
なお、図６乃至８に示す回路３００、回路４００、回路５００、回路６００は、上述した
機能と同様な機能を満たしていれば、回路構成は特に限定されない。
以上のように、回路３００、回路４００、回路５００、回路６００により、回路１０１へ
のデータの書き込みの際、同時に回路１０１からのデータの読み出しも行い、書き込みデ
ータと読み出しデータが一致するか否かを監視しながらデータの書き込みを行うことがで
きる。これにより、データの書き込みを正確に行うことができ、信頼性の高い半導体装置
を提供することが可能となる。
なお、本実施の形態は他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態３）
本実施の形態では、半導体装置１０に用いることができるトランジスタの構成について説
明する。
図９に、トランジスタ７２０とトランジスタ７３０とを積層した構造を有する半導体装置
の作製方法の一例を示す。ここでは、トランジスタ７２０がチャネル形成領域に単結晶半
導体を有するトランジスタであり、トランジスタ７３０がＯＳトランジスタである場合に
ついて説明する。
まず、単結晶半導体を有する基板７００に、素子分離用の絶縁物７０１とＮ型のウェル７
０２を形成する（図９（Ａ））。
次に、ゲート絶縁膜７０３とゲート電極７０４を形成し、また、ウェル７０２にＰ型の不
純物領域７０５を設ける。不純物領域７０５上には、不純物領域７０５よりも導電性の高
い材料（シリサイドなど）を有する層を積層してもよい。また、不純物領域７０５はエク
ステンション領域を有してもよい。
次に、絶縁層７０６を形成する。絶縁層７０６は単層でも多層でもよい。また、絶縁層７
０６は、絶縁層７０６の上に設けられる層へ酸素を供給する機能と、絶縁層７０６の下に
設けられた層から絶縁層７０６の上に設けられる層への水素や水の浸入を遮断する機能と
、を有する層であることが好ましい。そして、絶縁層７０６をエッチングし、平坦化する
。当該エッチングおよび平坦化は、ゲート電極７０４が露出した段階で停止する。なお、
絶縁層７０６の平坦化は、化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃ
ａｌ Ｐｏｌｉｓｈｉｎｇ）処理などにより行うことができる。
次に、絶縁層７０６上に酸化物半導体層７０７を形成する（図９（Ｂ））。酸化物半導体
層７０７は、実施の形態４に記載の材料などを用いて形成することができる。
次に、絶縁層７０６および酸化物半導体層７０７上に導電膜を形成する。導電膜は、単層
でも多層でもよい。そして、導電膜をエッチングして加工し、導電層７０８を形成する。
導電層７０８は、酸化物半導体層７０７にチャネル形成領域を有するトランジスタのソー
ス電極またはドレイン電極としての機能を有する。
次に、導電層７０８を覆うゲート絶縁膜７０９を形成する。さらに、ゲート絶縁膜７０９
上に導電膜を形成する。導電膜は、単層でも多層でもよい。また、導電膜は、導電膜の上
に設けられる層から導電膜の下に設けられた層への水素や水の浸入を遮断する機能を有す
ることが好ましい。そして、導電膜をエッチングして加工し、ゲート電極７１０を形成す
る（図９（Ｃ））。
次に、絶縁層７１１を形成する。そして、絶縁層７１１及びゲート絶縁膜７０９に、導電
層７０８へ到達するコンタクトホールを形成し、このコンタクトホールを導電性材料で埋
め、配線７１２を形成する（図９（Ｄ））。なお、コンタクトホールに導電層７０８と接
する導電層を形成し、当該導電層と配線７１２が接する構造としてもよい。また、配線７
１２は、単層でも多層でもよい。
このようにして、チャネル形成領域に単結晶半導体を有するトランジスタ７２０と、ＯＳ
トランジスタであるトランジスタ７３０が積層された構成を有する半導体装置を作製する
ことができる。
なお、図９（Ｄ）において、ゲート電極７０４と導電層７０８が接続されている。すなわ
ち、トランジスタ７２０のゲートとトランジスタ７３０のソースまたはドレインの一方が
接続されている。このような構成は、図１乃至８に示す回路に適宜用いることができる。
例えば、トランジスタ７２０は、図１乃至５におけるトランジスタ１０３などに用いるこ
とができ、トランジスタ７３０は、図１乃至５におけるトランジスタ１０２などに用いる
ことができる。
また、トランジスタ７２０とトランジスタ７３０の接続関係は、図９（Ｄ）に示すものに
限られない。例えば、図１０（Ａ）に示すように、不純物領域７０５とゲート電極７１０
が配線７１２を介して接続された構成とすることもできる。これにより、トランジスタ７
２０のソースまたはドレインの一方とトランジスタ７３０のゲートが接続された構成を得
ることができる。
また、図１０（Ｂ）に示すように、不純物領域７０５と導電層７０８が接続された構成と
することもできる。これにより、トランジスタ７２０のソースまたはドレインの一方とト
ランジスタ７３０のソースまたはドレインの一方が接続された構成を得ることができる。
このような構成は、図１乃至８に示す回路などに適宜用いることができる。例えば、トラ
ンジスタ７２０は、図１乃至５におけるトランジスタ１０３、図６におけるトランジスタ
３１２などに用いることができ、トランジスタ７３０は、図６におけるスイッチＳ１乃至
Ｓｉ、図７におけるトランジスタ４３１、図８におけるトランジスタ６０１などに用いる
ことができる。
また、図１０（Ｃ）に示すように、ゲート電極７０４とゲート電極７１０が配線７１２を
介して接続された構成とすることもできる。これにより、トランジスタ７２０のゲートと
トランジスタ７３０のゲートが接続された構成を得ることができる。このような構成は、
チャネル形成領域に単結晶半導体を有するトランジスタとＯＳトランジスタを用いて、図
６、７におけるインバータを形成する場合などに有益である。
なお、図９（Ｄ）、図１０（Ａ）乃至（Ｃ）において、トランジスタ７２０とトランジス
タ７３０とは、絶縁層７０６を介して、互いに重なる領域を有していてもよい。例えば、
図９（Ｄ）、図１０（Ｃ）に示すように、トランジスタ７２０の不純物領域７０５とトラ
ンジスタ７３０のチャネル形成領域とは、絶縁層７０６を介して、互いに重なる領域を有
していてもよい。また、図１０（Ａ）、（Ｂ）に示すように、トランジスタ７２０のチャ
ネル形成領域とトランジスタ７３０のチャネル形成領域とは、絶縁層７０６を介して、互
いに重なる領域を有していてもよい。また、トランジスタ７２０のゲート電極７０４とト
ランジスタ７３０のゲート電極７１０とは、絶縁層７０６を介して、互いに重なる領域を
有していてもよい。このような構成をとることにより、トランジスタの集積度を向上させ
、半導体装置１０の面積の縮小を図ることができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態４）
本実施の形態では、記憶回路または論理回路に用いることができるトランジスタの構成に
ついて説明する。
＜半導体装置の断面構造の例＞
図１１に、トランジスタ７２０、７３０の構成の一例を示す。なお、図１１では、ＯＳト
ランジスタであるトランジスタ７３０が、チャネル形成領域に酸化物半導体以外の材料を
有するトランジスタであるトランジスタ７２０上に形成されている場合を例示している。
なお、このようにチャネル形成領域に酸化物半導体以外の材料を有するトランジスタとＯ
Ｓトランジスタが積層された構成は、図１乃至８に示す各種の回路が有するトランジスタ
に適宜用いることができる。
なお、本実施の形態では、図９（Ｄ）と同様に、トランジスタ７２０のゲートとトランジ
スタ７３０のソースまたはドレインの一方が接続された構成を示すが、これに限られない
。トランジスタ７２０のソースまたはドレインの一方とトランジスタ７３０のゲートが接
続されていてもよいし（図１０（Ａ）参照）、トランジスタ７２０のソースまたはドレイ
ンの一方とトランジスタ７３０のソースまたはドレインの一方が接続されていてもよいし
（図１０（Ｂ）参照）、トランジスタ７２０のゲートとトランジスタ７３０のゲートが接
続されていてもよい（図１０（Ｃ）参照）。
トランジスタ７２０は、非晶質、微結晶、多結晶または単結晶である、シリコン又はゲル
マニウムなどの半導体膜または半導体基板に、チャネル形成領域を有していても良い。或
いは、トランジスタ７２０は、酸化物半導体膜または酸化物半導体基板に、チャネル形成
領域を有していても良い。全てのトランジスタが酸化物半導体膜または酸化物半導体基板
に、チャネル形成領域を有している場合、トランジスタ７３０はトランジスタ７２０上に
積層されていなくとも良く、トランジスタ７３０とトランジスタ７２０とは、同一の層に
形成されていても良い。
シリコンの薄膜を用いてトランジスタ７２０を形成する場合、当該薄膜には、プラズマＣ
ＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法などの気相成長法若し
くはスパッタリング法で作製された非晶質シリコン、非晶質シリコンにレーザーを照射す
る等の処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を
注入して表層部を剥離した単結晶シリコンなどを用いることができる。
トランジスタ７２０が形成される半導体基板８０１は、例えば、シリコン基板、ゲルマニ
ウム基板、シリコンゲルマニウム基板等を用いることができる。図９では、単結晶シリコ
ン基板を半導体基板８０１として用いる場合を例示している。
また、トランジスタ７２０は、素子分離法により電気的に分離されている。素子分離法と
して、選択酸化法（ＬＯＣＯＳ法：Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃ
ｏｎ法）、トレンチ分離法（ＳＴＩ法：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉ
ｏｎ）等を用いることができる。図１１では、トレンチ分離法を用いてトランジスタ７２
０を電気的に分離する場合を例示している。具体的に、図１１では、半導体基板８０１に
エッチング等によりトレンチを形成した後、酸化珪素などを含む絶縁物を当該トレンチに
埋め込むことで形成される素子分離領域８１０により、トランジスタ７２０を素子分離さ
せる場合を例示している。
トランジスタ７２０上には、絶縁膜８１１が設けられている。絶縁膜８１１には開口部が
形成されている。そして、上記開口部には、トランジスタ７２０のソースまたはドレイン
にそれぞれ電気的に接続されている導電膜８２５及び導電膜８２６と、トランジスタ７２
０のゲートに電気的に接続されている導電膜８２７とが、形成されている。
そして、導電膜８２５は、絶縁膜８１１上に形成された導電膜８３４に電気的に接続され
ており、導電膜８２６は、絶縁膜８１１上に形成された導電膜８３５に電気的に接続され
ており、導電膜８２７は、絶縁膜８１１上に形成された導電膜８３６に電気的に接続され
ている。
導電膜８３４乃至導電膜８３６上には、絶縁膜８１２が形成されている。絶縁膜８１２に
は開口部が形成されており、上記開口部に、導電膜８３６に電気的に接続された導電膜８
３７が形成されている。そして、導電膜８３７は、絶縁膜８１２上に形成された導電膜８
５１に、電気的に接続されている。
また、導電膜８５１上には、絶縁膜８１３が形成されている。絶縁膜８１３には開口部が
形成されており、上記開口部に、導電膜８５１に電気的に接続された導電膜８５２が形成
されている。そして、導電膜８５２は、絶縁膜８１３上に形成された導電膜８５３に、電
気的に接続されている。また、絶縁膜８１３上には、導電膜８４４が形成されている。
導電膜８５３及び導電膜８４４上には絶縁膜８６１が形成されている。そして、図１１で
は、絶縁膜８６１上にトランジスタ７３０が形成されている。
トランジスタ７３０は、絶縁膜８６１上に、酸化物半導体を含む半導体膜９０１と、半導
体膜９０１上の、ソースまたはドレインとして機能する導電膜９２１及び導電膜９２２と
、半導体膜９０１、導電膜９２１及び導電膜９２２上のゲート絶縁膜８６２と、ゲート絶
縁膜８６２上に位置し、導電膜９２１と導電膜９２２の間において半導体膜９０１と重な
っているゲート電極９３１と、を有する。なお、導電膜９２２は、絶縁膜８６１に設けら
れた開口部において、導電膜８５３に電気的に接続されている。
そして、トランジスタ７３０では、半導体膜９０１において、導電膜９２１に重なる領域
と、ゲート電極９３１に重なる領域との間に、領域９１０が存在する。また、トランジス
タ７３０では、半導体膜９０１において、導電膜９２２に重なる領域と、ゲート電極９３
１に重なる領域との間に、領域９１１が存在する。領域９１０及び領域９１１に、導電膜
９２１、導電膜９２２、及びゲート電極９３１をマスクとしてアルゴン、ｐ型の導電型を
半導体膜９０１に付与する不純物、或いは、ｎ型の導電型を半導体膜９０１に付与する不
純物を添加することで、半導体膜９０１のうちゲート電極９３１に重なる領域よりも、領
域９１０及び領域９１１の抵抗率を下げることができる。
そして、トランジスタ７３０上に、絶縁膜８６３が設けられている。
なお、図１１において、トランジスタ７３０は、ゲート電極９３１を半導体膜９０１の片
側において少なくとも有していれば良いが、半導体膜９０１を間に挟んで存在する一対の
ゲート電極を有していても良い。
トランジスタ７３０が、半導体膜９０１を間に挟んで存在する一対のゲート電極を有して
いる場合、一方のゲート電極には導通状態または非導通状態を制御するための信号が与え
られ、他方のゲート電極は、電位が他の配線から与えられている状態であっても良い。こ
の場合、一対のゲート電極に、同じ高さの電位が与えられていても良いし、他方のゲート
電極にのみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与え
る電位の高さを制御することで、トランジスタの閾値電圧を制御することができる。
また、図１１では、トランジスタ７３０が、一のゲート電極９３１に対応した一のチャネ
ル形成領域を有する、シングルゲート構造である場合を例示している。しかし、トランジ
スタ７３０は、電気的に接続された複数のゲート電極を有することで、一の活性層にチャ
ネル形成領域を複数有する、マルチゲート構造であっても良い。
＜トランジスタについて＞
次いで、ＯＳトランジスタの構成例について説明する。
図１２に、ＯＳトランジスタであるトランジスタ２０００の構成を、一例として示す。図
１２（Ａ）には、トランジスタ２０００の上面図を示す。なお、図１２（Ａ）では、トラ
ンジスタ２０００のレイアウトを明確にするために、各種の絶縁膜を省略している。また
、図１２（Ａ）に示した上面図の、一点鎖線Ａ１−Ａ２における断面図を図１２（Ｂ）に
示し、一点鎖線Ａ３−Ａ４における断面図を図１２（Ｃ）に示す。
図１２に示すように、トランジスタ２０００は、基板２００７に形成された絶縁膜２００
１上において順に積層された酸化物半導体膜２００２ａ及び酸化物半導体膜２００２ｂと
、酸化物半導体膜２００２ｂに電気的に接続され、ソース電極またはドレイン電極として
の機能を有する導電膜２００３及び導電膜２００４と、酸化物半導体膜２００２ｂ、導電
膜２００３及び導電膜２００４上の酸化物半導体膜２００２ｃと、ゲート絶縁膜としての
機能を有し、なおかつ酸化物半導体膜２００２ｃ上に位置する絶縁膜２００５と、ゲート
電極としての機能を有し、なおかつ絶縁膜２００５上において酸化物半導体膜２００２ａ
乃至酸化物半導体膜２００２ｃと重なる導電膜２００６とを有する。なお、基板２００７
は、ガラス基板や半導体基板などであってもよいし、ガラス基板や半導体基板上に半導体
素子が形成された素子基板であってもよい。
また、トランジスタ２０００の、具体的な構成の別の一例を、図１３に示す。図１３（Ａ
）には、トランジスタ２０００の上面図を示す。なお、図１３（Ａ）では、トランジスタ
２０００のレイアウトを明確にするために、各種の絶縁膜を省略している。また、図１３
（Ａ）に示した上面図の、一点鎖線Ａ１−Ａ２における断面図を図１３（Ｂ）に示し、一
点鎖線Ａ３−Ａ４における断面図を図１３（Ｃ）に示す。
図１３に示すように、トランジスタ２０００は、絶縁膜２００１上において順に積層され
た酸化物半導体膜２００２ａ乃至酸化物半導体膜２００２ｃと、酸化物半導体膜２００２
ｃに電気的に接続され、ソース電極またはドレイン電極としての機能を有する導電膜２０
０３及び導電膜２００４と、ゲート絶縁膜としての機能を有し、なおかつ酸化物半導体膜
２００２ｃ、導電膜２００３及び導電膜２００４上に位置する絶縁膜２００５と、ゲート
電極としての機能を有し、なおかつ絶縁膜２００５上において酸化物半導体膜２００２ａ
乃至酸化物半導体膜２００２ｃと重なる導電膜２００６とを有する。
なお、図１２及び図１３では、積層された酸化物半導体膜２００２ａ乃至酸化物半導体膜
２００２ｃを用いるトランジスタ２０００の構成を例示している。トランジスタ２０００
が有する酸化物半導体膜は、積層された複数の酸化物半導体膜で構成されているとは限ら
ず、単膜の酸化物半導体膜で構成されていても良い。
酸化物半導体膜２００２ａ乃至酸化物半導体膜２００２ｃが順に積層されている半導体膜
をトランジスタ２０００が有する場合、酸化物半導体膜２００２ａ及び酸化物半導体膜２
００２ｃは、酸化物半導体膜２００２ｂを構成する金属元素の少なくとも１つを、その構
成要素に含み、伝導帯下端のエネルギーが酸化物半導体膜２００２ｂよりも０．０５ｅＶ
以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１
ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下、真空準位に近い酸化物膜である。さら
に、酸化物半導体膜２００２ｂは、少なくともインジウムを含むと、キャリア移動度が高
くなるため好ましい。
上記構成の半導体膜をトランジスタ２０００が有する場合、ゲート電極に電圧を印加する
ことで、半導体膜に電界が加わると、半導体膜のうち、伝導帯下端のエネルギーが小さい
酸化物半導体膜２００２ｂにチャネル領域が形成される。即ち、酸化物半導体膜２００２
ｂと絶縁膜２００５との間に酸化物半導体膜２００２ｃが設けられていることによって、
絶縁膜２００５と離隔している酸化物半導体膜２００２ｂに、チャネル領域を形成するこ
とができる。
また、酸化物半導体膜２００２ｃは、酸化物半導体膜２００２ｂを構成する金属元素の少
なくとも１つをその構成要素に含むため、酸化物半導体膜２００２ｂと酸化物半導体膜２
００２ｃの界面では、界面散乱が起こりにくい。従って、当該界面においてキャリアの動
きが阻害されにくいため、トランジスタ２０００の電界効果移動度が高くなる。
また、酸化物半導体膜２００２ｂと酸化物半導体膜２００２ａの界面に界面準位が形成さ
れると、界面近傍の領域にもチャネル領域が形成されるために、トランジスタ２０００の
閾値電圧が変動してしまう。しかし、酸化物半導体膜２００２ａは、酸化物半導体膜２０
０２ｂを構成する金属元素の少なくとも１つをその構成要素に含むため、酸化物半導体膜
２００２ｂと酸化物半導体膜２００２ａの界面には、界面準位が形成されにくい。よって
、上記構成により、トランジスタ２０００の閾値電圧等の電気的特性のばらつきを、低減
することができる。
また、酸化物半導体膜間に不純物が存在することによって、各膜の界面にキャリアの流れ
を阻害する界面準位が形成されることがないよう、複数の酸化物半導体膜を積層させるこ
とが望ましい。積層された酸化物半導体膜の膜間に不純物が存在していると、酸化物半導
体膜間における伝導帯下端のエネルギーの連続性が失われ、界面近傍において、キャリア
がトラップされるか、あるいは再結合により消滅してしまうからである。膜間における不
純物を低減させることで、主成分である一の金属を少なくとも共に有する複数の酸化物半
導体膜を、単に積層させるよりも、連続接合（ここでは特に伝導帯下端のエネルギーが各
膜の間で連続的に変化するＵ字型の井戸構造を有している状態）が形成されやすくなる。
連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置
（スパッタリング装置）を用いて各膜を大気に触れさせることなく連続して積層すること
が必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純
物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを
用いて高真空排気（５×１０−７Ｐａ乃至１×１０−４Ｐａ）することが好ましい。また
は、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に気体
が逆流しないようにしておくことが好ましい。
高純度の真性な酸化物半導体を得るためには、各チャンバー内を高真空排気するのみなら
ず、スパッタリングに用いるガスの高純度化も重要である。上記ガスとして用いる酸素ガ
スやアルゴンガスの露点を、−４０℃以下、好ましくは−８０℃以下、より好ましくは−
１００℃以下とし、使用するガスの高純度化を図ることで、酸化物半導体膜に水分等が取
り込まれることを可能な限り防ぐことができる。具体的に、酸化物半導体膜２００２ｂが
Ｉｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨ
ｆ）の場合、酸化物半導体膜２００２ｂを成膜するために用いるターゲットにおいて、金
属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１とすると、ｘ１／ｙ１は、１／３
以上６以下、さらには１以上６以下であって、ｚ１／ｙ１は、１／３以上６以下、さらに
は１以上６以下であることが好ましい。なお、ｚ１／ｙ１を１以上６以下とすることで、
酸化物半導体膜２００２ｂとしてＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒ
ｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜が形成されやすくな
る。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、
Ｉｎ：Ｍ：Ｚｎ＝３：１：２等がある。なお、ＣＡＡＣ−ＯＳについての詳細は後述する
。
具体的に、酸化物半導体膜２００２ａ、酸化物半導体膜２００２ｃがＩｎ−Ｍ−Ｚｎ酸化
物（Ｍは、Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）の場合、酸化物
半導体膜２００２ａ、酸化物半導体膜２００２ｃを成膜するために用いるターゲットにお
いて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２とすると、ｘ２／ｙ２＜
ｘ１／ｙ１であって、ｚ２／ｙ２は、１／３以上６以下、さらには１以上６以下であるこ
とが好ましい。なお、ｚ２／ｙ２を１以上６以下とすることで、酸化物半導体膜２００２
ａ、酸化物半導体膜２００２ｃとしてＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲッ
トの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚ
ｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：６、Ｉｎ：Ｍ：Ｚｎ＝１：３：８等がある。
なお、酸化物半導体膜２００２ａ及び酸化物半導体膜２００２ｃの厚さは、３ｎｍ以上１
００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、酸化物半導体膜２００
２ｂの厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下であり
、さらに好ましくは３ｎｍ以上５０ｎｍ以下である。
３層構造の半導体膜において、酸化物半導体膜２００２ａ乃至酸化物半導体膜２００２ｃ
は、非晶質または結晶質の両方の形態を取りうる。ただし、チャネル領域が形成される酸
化物半導体膜２００２ｂが結晶質であることにより、トランジスタ２０００に安定した電
気的特性を付与することができるため、酸化物半導体膜２００２ｂは結晶質であることが
好ましい。
なお、チャネル形成領域とは、トランジスタ２０００の半導体膜のうち、ゲート電極と重
なり、かつソース電極とドレイン電極に挟まれる領域を意味する。また、チャネル領域と
は、チャネル形成領域において、電流が主として流れる領域をいう。
例えば、酸化物半導体膜２００２ａ及び酸化物半導体膜２００２ｃとして、スパッタリン
グ法により形成したＩｎ−Ｇａ−Ｚｎ酸化物膜を用いる場合、酸化物半導体膜２００２ａ
及び酸化物半導体膜２００２ｃの成膜には、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ
＝１：３：２［原子数比］）であるターゲットを用いることができる。成膜条件は、例え
ば、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力０
．４Ｐａとし、基板温度を２００℃とし、ＤＣ電力０．５ｋＷとすればよい。
また、酸化物半導体膜２００２ｂをＣＡＡＣ−ＯＳ膜とする場合、酸化物半導体膜２００
２ｂの成膜には、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］
）を含む多結晶ターゲットを用いることが好ましい。成膜条件は、例えば、成膜ガスとし
てアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力を０．４Ｐａとし、
基板の温度３００℃とし、ＤＣ電力０．５ｋＷとすることができる。また、酸化物半導体
膜２００２ｂをＣＡＡＣ−ＯＳ膜とする場合、酸化物半導体膜２００２ｂの成膜には、Ｉ
ｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝２：１：３［原子数比］）をターゲットに用
いてもよい。このようなターゲットを用いて成膜されたＣＡＡＣ−ＯＳ膜は、一定の範囲
におけるＣＡＡＣ−ＯＳの回折パターンが観測される領域の割合（ＣＡＡＣ化率ともいう
）を高くすることができるので、当該ＣＡＡＣ−ＯＳ膜にチャネル形成領域を有するトラ
ンジスタの周波数特性（ｆ特）を高めることができる。
なお、酸化物半導体膜２００２ａ乃至２００２ｃは、スパッタリング法により形成するこ
とができる。
なお、電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸
素欠損が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ Ｏｘｉ
ｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）は、キャリア発生源が少ないため、ｉ型（真性半導
体）又はｉ型に限りなく近くすることができる。そのため、高純度化された酸化物半導体
膜にチャネル形成領域を有するトランジスタは、オフ電流が著しく小さく、信頼性が高い
。そして、当該酸化物半導体膜にチャネル形成領域が形成されるトランジスタは、閾値電
圧がプラスとなる電気的特性（ノーマリーオフ特性ともいう。）になりやすい。
具体的に、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタのオ
フ電流が小さいことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１
０６μｍでチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧
（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナ
ライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。
この場合、トランジスタのチャネル幅で規格化したオフ電流は、１００ｚＡ／μｍ以下で
あることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または
容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定
を行った。当該測定では、高純度化された酸化物半導体膜を上記トランジスタのチャネル
形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ
電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が３Ｖの
場合に、数十ｙＡ／μｍという、さらに小さいオフ電流が得られることが分かった。従っ
て、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電
流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく小さい。
なお、半導体膜として酸化物半導体膜を用いる場合、酸化物半導体としては、少なくとも
インジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物半導体
を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、そ
れらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてス
ズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を
有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有すること
が好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を含むことが好ましい。
酸化物半導体の中でもＩｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物などは、炭化シ
リコン、窒化ガリウム、または酸化ガリウムとは異なり、スパッタリング法や湿式法によ
り電気的特性の優れたトランジスタを作製することが可能であり、量産性に優れるといっ
た利点がある。また、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、上
記Ｉｎ−Ｇａ−Ｚｎ酸化物は、ガラス基板上に、電気的特性の優れたトランジスタを作製
することが可能である。また、基板の大型化にも対応が可能である。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（
Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム
（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホル
ミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ル
テチウム（Ｌｕ）のいずれか一種または複数種を含んでいてもよい。
例えば、酸化物半導体として、酸化インジウム、酸化ガリウム、酸化スズ、酸化亜鉛、Ｉ
ｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ
酸化物、Ｉｎ−Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物（ＩＧＺＯとも
表記する）、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化
物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ
−Ｌａ−Ｚｎ酸化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｃｅ−
Ｚｎ酸化物、Ｉｎ−Ｓｍ−Ｚｎ酸化物、Ｉｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化
物、Ｉｎ−Ｔｂ−Ｚｎ酸化物、Ｉｎ−Ｄｙ−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ
−Ｅｒ−Ｚｎ酸化物、Ｉｎ−Ｔｍ−Ｚｎ酸化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−
Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａ
ｌ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物
、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ酸化物を用いることができる。
なお、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味
であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を
含んでいてもよい。Ｉｎ−Ｇａ−Ｚｎ酸化物は、無電界時の抵抗が十分に高くオフ電流を
十分に小さくすることが可能であり、また、移動度も高い。
例えば、Ｉｎ−Ｓｎ−Ｚｎ酸化物では比較的容易に高い移動度が得られる。しかしながら
、Ｉｎ−Ｇａ−Ｚｎ酸化物でも、バルク内欠陥密度を低減することにより移動度を上げる
ことができる。
また、トランジスタ２０００において、ソース電極及びドレイン電極に用いられる導電性
材料によっては、ソース電極及びドレイン電極中の金属が、酸化物半導体膜から酸素を引
き抜くことがある。この場合、酸化物半導体膜のうち、ソース電極及びドレイン電極に接
する領域が、酸素欠損の形成によりｎ型化される。ｎ型化された領域は、ソース領域また
はドレイン領域として機能するため、酸化物半導体膜とソース電極及びドレイン電極との
間におけるコンタクト抵抗を下げることができる。よって、ｎ型化された領域が形成され
ることで、トランジスタ２０００の移動度及びオン電流を高めることができ、それにより
、トランジスタ２０００を用いた半導体装置の高速動作を実現することができる。
なお、ソース電極及びドレイン電極中の金属による酸素の引き抜きは、ソース電極及びド
レイン電極をスパッタリング法などにより形成する際に起こりうるし、ソース電極及びド
レイン電極を形成した後に行われる加熱処理によっても起こりうる。また、ｎ型化される
領域は、酸素と結合し易い導電性材料をソース電極及びドレイン電極に用いることで、よ
り形成されやすくなる。上記導電性材料としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔ
ｉ、Ｍｏ、Ｗなどが挙げられる。
複数の積層された酸化物半導体膜を有する半導体膜をトランジスタ２０００に用いる場合
、ｎ型化される領域は、チャネル領域となる酸化物半導体膜２００２ｂにまで達している
ことが、トランジスタ２０００の移動度及びオン電流を高め、半導体装置の高速動作を実
現する上で好ましい。
絶縁膜２００１は、加熱により上記酸素の一部を酸化物半導体膜２００２ａ乃至酸化物半
導体膜２００２ｃに供給する機能を有する絶縁膜であることが望ましい。また、絶縁膜２
００１は、欠陥が少ないことが好ましく、代表的には、ＥＳＲ測定により得られる、シリ
コンのダングリングボンドに由来するｇ＝２．００１を持つスピンの密度が１×１０１８
ｓｐｉｎｓ／ｃｍ３以下であることが好ましい。
絶縁膜２００１は、加熱により上記酸素の一部を酸化物半導体膜２００２ａ乃至酸化物半
導体膜２００２ｃに供給する機能を有するため、酸化物であることが望ましく、例えば、
酸化アルミニウム、酸化マグネシウム、酸化珪素、酸化窒化珪素、窒化酸化珪素、酸化ガ
リウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化
ネオジム、酸化ハフニウムおよび酸化タンタルなどを用いることができる。絶縁膜２００
１は、プラズマＣＶＤ法またはスパッタリング法等により、形成することができる。
なお、本明細書中において、酸化窒化物は、その組成として、窒素よりも酸素の含有量が
多い材料を指し、窒化酸化物は、その組成として、酸素よりも窒素の含有量が多い材料を
指す。
なお、図１２及び図１３に示すトランジスタ２０００は、チャネル領域が形成される酸化
物半導体膜２００２ｂの端部のうち、導電膜２００３及び導電膜２００４とは重ならない
端部、言い換えると、導電膜２００３及び導電膜２００４が位置する領域とは異なる領域
に位置する端部と、導電膜２００６とが、重なる構成を有する。酸化物半導体膜２００２
ｂの端部は、当該端部を形成するためのエッチングでプラズマに曝されるときに、エッチ
ングガスから生じた塩素ラジカル、フッ素ラジカル等が、酸化物半導体を構成する金属元
素と結合しやすい。よって、酸化物半導体膜の端部では、当該金属元素と結合していた酸
素が脱離しやすい状態にあるため、酸素欠損が形成され、ｎ型化しやすい。しかし、図１
２及び図１３に示すトランジスタ２０００では、導電膜２００３及び導電膜２００４とは
重ならない酸化物半導体膜２００２ｂの端部と、導電膜２００６とが重なるため、導電膜
２００６の電位を制御することにより、当該端部にかかる電界を制御することができる。
よって、酸化物半導体膜２００２ｂの端部を介して導電膜２００３と導電膜２００４の間
に流れる電流を、導電膜２００６に与える電位によって制御することができる。このよう
なトランジスタ２０００の構造を、Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ（ｓ−ｃｈａ
ｎｎｅｌ）構造とよぶ。
具体的に、ｓ−ｃｈａｎｎｅｌ構造の場合、トランジスタ２０００がオフとなるような電
位を導電膜２００６に与えたときは、当該端部を介して導電膜２００３と導電膜２００４
の間に流れるオフ電流を小さく抑えることができる。そのため、トランジスタ２０００で
は、大きなオン電流を得るためにチャネル長を短くし、その結果、酸化物半導体膜２００
２ｂの端部における導電膜２００３と導電膜２００４の間の長さが短くなっても、トラン
ジスタ２０００のオフ電流を小さく抑えることができる。よって、トランジスタ２０００
は、チャネル長を短くすることで、オンのときには大きいオン電流を得ることができ、オ
フのときにはオフ電流を小さく抑えることができる。
また、具体的に、ｓ−ｃｈａｎｎｅｌ構造の場合、トランジスタ２０００がオンとなるよ
うな電位を導電膜２００６に与えたときは、当該端部を介して導電膜２００３と導電膜２
００４の間に流れる電流を大きくすることができる。当該電流は、トランジスタ２０００
の電界効果移動度とオン電流の増大に寄与する。そして、酸化物半導体膜２００２ｂの端
部と、導電膜２００６とが重なることで、酸化物半導体膜２００２ｂにおいてキャリアの
流れる領域が、絶縁膜２００５に近い酸化物半導体膜２００２ｂの界面近傍のみでなく、
酸化物半導体膜２００２ｂの広い範囲においてキャリアが流れるため、トランジスタ２０
００におけるキャリアの移動量が増加する。この結果、トランジスタ２０００のオン電流
が大きくなる共に、電界効果移動度が高くなり、代表的には電界効果移動度が１０ｃｍ２
／Ｖ・ｓ以上、さらには２０ｃｍ２／Ｖ・ｓ以上となる。なお、ここでの電界効果移動度
は、酸化物半導体膜の物性値としての移動度の近似値ではなく、トランジスタの飽和領域
における電界効果移動度である。
また、トランジスタ２０００は、図１４に示すような構成としてもよい。図１４に示すト
ランジスタ２０００は、酸化物半導体膜２００２ｂと導電膜２００３の間の層２００８と
、酸化物半導体膜２００２ｂと導電膜２００４の間の層２００９と、を有する。層２００
８および層２００９は、酸化物半導体膜２００２ａの側面および酸化物半導体膜２００２
ｂの側面と接するように設けることができる。
層２００８および層２００９としては、例えば、透明導電体、酸化物半導体、窒化物半導
体または酸化窒化物半導体を用いればよい。層２００８および層２００９としては、例え
ば、インジウム、スズおよび酸素を含む層、インジウムおよび亜鉛を含む層、インジウム
、タングステンおよび亜鉛を含む層、スズおよび亜鉛を含む層、亜鉛およびガリウムを含
む層、亜鉛およびアルミニウムを含む層、亜鉛およびフッ素を含む層、亜鉛およびホウ素
を含む層、スズおよびアンチモンを含む層、スズおよびフッ素を含む層またはチタンおよ
びニオブを含む層などを用いればよい。または、これらの層が水素、炭素、窒素、シリコ
ン、ゲルマニウムまたはアルゴンを含んでも構わない。
層２００８および層２００９は、可視光線を透過する性質を有していてもよい。または、
層２００８および層２００９は、可視光線、紫外線、赤外線もしくはＸ線を、反射もしく
は吸収することで透過させない性質を有していてもよい。このような性質を有することで
、迷光によるトランジスタの電気特性の変動を抑制できる。
また、層２００８および層２００９は、酸化物半導体膜２００２ｂなどとの間にショット
キー障壁を形成しない層を用いると好ましい場合がある。こうすることで、トランジスタ
のオン特性を向上させることができる。
このように、酸化物半導体層と導電膜との間に上記層２００８または層２００９を設けた
構成は、図９乃至１３、後述の図１５に示すトランジスタに適宜用いることができる。
＜酸化物半導体膜の構造＞
以下では、酸化物半導体膜の構造について説明する。なお、以下の説明において、「平行
」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従っ
て、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以
上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場
合も含まれる。また、本明細書において、結晶が三方晶または菱面体晶である場合、六方
晶系として表す。
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非
単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ膜、多結晶酸化物半導体膜、微結晶酸化物半
導体膜、非晶質酸化物半導体膜などをいう。
＜ＣＡＡＣ−ＯＳ膜＞
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏ
ｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像（
高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。
一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバ
ウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結
晶粒界に起因する電子移動度の低下が起こりにくいといえる。
試料面と概略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると
、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は
、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映し
た形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、試料面と概略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察
すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認
できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装
置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜
のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが
現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属される
ことから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概
略垂直な方向を向いていることが確認できる。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法
による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れ
る場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性
を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍に
ピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、
シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコ
ンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化
物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる
要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径
（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の
原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純
物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物
半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによって
キャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または
実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜
は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、
当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（
ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純
度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導
体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとな
る。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要す
る時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が
高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定と
なる場合がある。
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性
の変動が小さい。
＜微結晶酸化物半導体膜＞
次に、微結晶酸化物半導体膜について説明する。
微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領
域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜
に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大き
さであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微
結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ
−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）
膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確
認できない場合がある。
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上
３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる
結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。し
たがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かな
い場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲ
Ｄ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面
を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ
径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を
行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し
、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子
回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を
行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、
ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが
観測される場合がある。
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。その
ため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、
ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−Ｏ
Ｓ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
＜非晶質酸化物半導体膜＞
次に、非晶質酸化物半導体膜について説明する。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化
物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。
非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない。
非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐ
ｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半
導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半
導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが
観測される。
なお、酸化物半導体膜は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構造
を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化
物半導体（ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ Ｏｘ
ｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。
ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともい
う。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認
することのできる領域と、結晶部を確認することのできない領域と、を有する。ａｍｏｒ
ｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜は、ＴＥＭによる観察程度の微量な電子照射によって、結
晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なｎｃ−ＯＳ膜であれば
、ＴＥＭによる観察程度の微量な電子照射による結晶化はほとんど見られない。
なお、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの計
測は、高分解能ＴＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ４の結晶は
層状構造を有し、Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ４
の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９
層がｃ軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は
、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその
値は０．２９ｎｍと求められている。そのため、高分解能ＴＥＭ像における格子縞に着目
し、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれ
の格子縞がＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、ａｍｏｒｐｈｏｕｓ−ｌｉｋ
ｅ ＯＳ膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜
であってもよい。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態５）
本実施の形態では、図１１とは異なる構造を有する半導体装置の構造の一例について説明
する。
図１５に、半導体装置の断面構造を、一例として示す。なお、破線Ａ１−Ａ２で示す領域
では、トランジスタ７２０及びトランジスタ７３０のチャネル長方向における構造を示し
ており、破線Ａ３−Ａ４で示す領域では、トランジスタ７２０及びトランジスタ７３０の
チャネル幅方向における構造を示している。ただし、本発明の一態様では、トランジスタ
７２０のチャネル長方向とトランジスタ７３０のチャネル長方向とが、必ずしも一致して
いなくともよい。
なお、チャネル長方向とは、ソース（ソース領域またはソース電極）及びドレイン（ドレ
イン領域またはドレイン電極）間において、キャリアが移動する方向を意味し、チャネル
幅方向は、基板と水平な面内において、チャネル長方向に対して垂直の方向を意味する。
図１５に、トランジスタ７２０、７３０の構成の一例を示す。なお、図１５では、ＯＳト
ランジスタであるトランジスタ７３０が、チャネル形成領域に酸化物半導体以外の材料を
有するトランジスタであるトランジスタ７２０上に形成されている場合を例示している。
なお、このようにチャネル形成領域に酸化物半導体以外の材料を有するトランジスタとＯ
Ｓトランジスタが積層された構成は、図１乃至８に示す各種の回路が有するトランジスタ
、および図９乃至１２に示すトランジスタに適宜用いることができる。
なお、本実施の形態では、図９（Ｄ）と同様に、トランジスタ７２０のゲートとトランジ
スタ７３０のソースまたはドレインの一方が接続された構成を示すが、これに限られない
。トランジスタ７２０のソースまたはドレインの一方とトランジスタ７３０のゲートが接
続されていてもよいし（図１０（Ａ）参照）、トランジスタ７２０のソースまたはドレイ
ンの一方とトランジスタ７３０のソースまたはドレインの一方が接続されていてもよいし
（図１０（Ｂ）参照）、トランジスタ７２０のゲートとトランジスタ７３０のゲートが接
続されていてもよい（図１０（Ｃ）参照）。
トランジスタ７２０は、非晶質、微結晶、多結晶または単結晶である、シリコン又はゲル
マニウムなどの半導体膜または半導体基板に、チャネル形成領域を有していても良い。或
いは、トランジスタ７２０は、酸化物半導体膜または酸化物半導体基板に、チャネル形成
領域を有していても良い。全てのトランジスタが酸化物半導体膜または酸化物半導体基板
に、チャネル形成領域を有している場合、トランジスタ７３０はトランジスタ７２０上に
積層されていなくとも良く、トランジスタ７３０とトランジスタ７２０とは、同一の層に
形成されていても良い。
シリコンの薄膜を用いてトランジスタ７２０を形成する場合、当該薄膜には、プラズマＣ
ＶＤ法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質
シリコンをレーザーの照射などの処理により結晶化させた多結晶シリコン、単結晶シリコ
ンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることが
できる。
トランジスタ７２０が形成される基板１０００は、例えば、シリコン基板、ゲルマニウム
基板、シリコンゲルマニウム基板等を用いることができる。図１５では、単結晶シリコン
基板を基板１０００として用いる場合を例示している。
また、トランジスタ７２０は、素子分離法により電気的に分離されている。素子分離法と
して、トレンチ分離法等を用いることができる。図１５では、トレンチ分離法を用いてト
ランジスタ７２０を電気的に分離する場合を例示している。具体的に、図１５では、エッ
チング等により基板１０００に形成されたトレンチに、酸化珪素などが含まれる絶縁物を
埋め込んだ後、当該絶縁物をエッチング等により部分的に除去することで形成される素子
分離領域１００１により、トランジスタ７２０を素子分離させる場合を例示している。
また、トレンチ以外の領域に存在する基板１０００の凸部には、トランジスタ７２０の不
純物領域１００２及び不純物領域１００３と、不純物領域１００２及び不純物領域１００
３に挟まれたチャネル形成領域１００４とが設けられている。さらに、トランジスタ７２
０は、チャネル形成領域１００４を覆う絶縁膜１００５と、絶縁膜１００５を間に挟んで
チャネル形成領域１００４と重なるゲート電極１００６とを有する。
トランジスタ７２０では、チャネル形成領域１００４における凸部の側部及び上部と、ゲ
ート電極１００６とが絶縁膜１００５を間に挟んで重なることで、チャネル形成領域１０
０４の側部と上部を含めた広い範囲においてキャリアが流れる。そのため、トランジスタ
７２０の基板上における専有面積を小さく抑えつつ、トランジスタ７２０におけるキャリ
アの移動量を増加させることができる。その結果、トランジスタ７２０は、オン電流が大
きくなると共に、電界効果移動度が高められる。特に、チャネル形成領域１００４におけ
る凸部のチャネル幅方向の長さ（チャネル幅）をＷ、チャネル形成領域１００４における
凸部の膜厚をＴとすると、チャネル幅Ｗに対する膜厚Ｔの比に相当するアスペクト比が高
い場合、キャリアが流れる範囲はより広くなるため、トランジスタ７２０のオン電流をよ
り大きくすることができ、電界効果移動度もより高められる。
なお、バルクの半導体基板を用いたトランジスタ７２０の場合、アスペクト比は０．５以
上であることが望ましく、１以上であることがより望ましい。
トランジスタ７２０上には、絶縁膜１０１１が設けられている。絶縁膜１０１１には開口
部が形成されている。そして、上記開口部には、不純物領域１００２、不純物領域１００
３にそれぞれ電気的に接続されている導電膜１０１２、導電膜１０１３と、ゲート電極１
００６に電気的に接続されている導電膜１０１４とが、形成されている。
そして、導電膜１０１２は、絶縁膜１０１１上に形成された導電膜１０１６に電気的に接
続されており、導電膜１０１３は、絶縁膜１０１１上に形成された導電膜１０１７に電気
的に接続されており、導電膜１０１４は、絶縁膜１０１１上に形成された導電膜１０１８
に電気的に接続されている。
導電膜１０１６乃至導電膜１０１８上には、絶縁膜１０２０が設けられている。そして、
絶縁膜１０２０上には、酸素、水素、水の拡散を防ぐブロッキング効果を有する絶縁膜１
０２１が設けられている。絶縁膜１０２１は、密度が高くて緻密である程、また未結合手
が少なく化学的に安定である程、より高いブロッキング効果を示す。酸素、水素、水の拡
散を防ぐブロッキング効果を示す絶縁膜１０２１として、例えば、酸化アルミニウム、酸
化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イ
ットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いることができる。水素、水の
拡散を防ぐブロッキング効果を示す絶縁膜１０２１として、例えば、窒化シリコン、窒化
酸化シリコン等を用いることができる。
絶縁膜１０２１上には絶縁膜１０２２が設けられており、絶縁膜１０２２上には、トラン
ジスタ７３０が設けられている。
トランジスタ７３０は、絶縁膜１０２２上に、酸化物半導体を含む半導体膜１０３０と、
半導体膜１０３０に電気的に接続された、ソース電極またはドレイン電極として機能する
導電膜１０３２及び導電膜１０３３と、半導体膜１０３０を覆っているゲート絶縁膜１０
３１と、ゲート絶縁膜１０３１を間に挟んで半導体膜１０３０と重なるゲート電極１０３
４と、を有する。なお、絶縁膜１０２０乃至絶縁膜１０２２には開口部が設けられており
、導電膜１０３３は、上記開口部において導電膜１０１８に接続されている。
なお、図１５において、トランジスタ７３０は、ゲート電極１０３４を半導体膜１０３０
の片側において少なくとも有していれば良いが、絶縁膜１０２２を間に挟んで半導体膜１
０３０と重なるゲート電極を、さらに有していても良い。
トランジスタ７３０が、一対のゲート電極を有している場合、一方のゲート電極には導通
状態または非導通状態を制御するための信号が与えられ、他方のゲート電極は、電位が他
の配線から与えられている状態であっても良い。この場合、一対のゲート電極に、同じ高
さの電位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位
が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トラ
ンジスタの閾値電圧を制御することができる。
また、図１５では、トランジスタ７３０が、一のゲート電極１０３４に対応した一のチャ
ネル形成領域を有する、シングルゲート構造である場合を例示している。しかし、トラン
ジスタ７３０は、電気的に接続された複数のゲート電極を有することで、一の活性層にチ
ャネル形成領域を複数有する、マルチゲート構造であっても良い。
また、図１５に示すように、トランジスタ７３０は、半導体膜１０３０が、絶縁膜１０２
２上において順に積層された酸化物半導体膜１０３０ａ乃至酸化物半導体膜１０３０ｃを
有する場合を例示している。ただし、本発明の一態様では、トランジスタ７３０が有する
半導体膜１０３０が、単膜の金属酸化物膜で構成されていても良い。
なお、本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態６）
他の実施の形態で開示された、導電膜、半導体膜、絶縁膜など様々な膜はスパッタ法やプ
ラズマＣＶＤ法により形成することができるが、他の方法、例えば、熱ＣＶＤ法により形
成してもよい。熱ＣＶＤ法の例としてＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅ
ｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅ
ｒ Ｄｅｐｏｓｉｔｉｏｎ）法を使っても良い。
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成
されることが無いという利点を有する。
熱ＣＶＤ法は、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を大気圧ま
たは減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行
ってもよい。
また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順
次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。
例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り替えて２種類以上
の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原
料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第
２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキ
ャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよ
い。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後
、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の層を
成膜し、後から導入される第２の原料ガスと反応して、第２の層が第１の層上に積層され
て薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返
すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順
序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微
細なＦＥＴを作製する場合に適している。
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された
導電膜、半導体膜、絶縁膜など様々な膜を形成することができ、例えば、Ｉｎ−Ｇａ−Ｚ
ｎ−Ｏ膜を成膜する場合には、トリメチルインジウム、トリメチルガリウム、及びジメチ
ル亜鉛を用いる。なお、トリメチルインジウムの化学式は、Ｉｎ（ＣＨ３）３である。ま
た、トリメチルガリウムの化学式は、Ｇａ（ＣＨ３）３である。また、ジメチル亜鉛の化
学式は、Ｚｎ（ＣＨ３）２である。また、これらの組み合わせに限定されず、トリメチル
ガリウムに代えてトリエチルガリウム（化学式Ｇａ（Ｃ２Ｈ５）３）を用いることもでき
、ジメチル亜鉛に代えてジエチル亜鉛（化学式Ｚｎ（Ｃ２Ｈ５）２）を用いることもでき
る。
例えば、ＡＬＤを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒と
ハフニウム前駆体化合物を含む液体（ハフニウムアルコキシドや、テトラキスジメチルア
ミドハフニウム（ＴＤＭＡＨ）などのハフニウムアミド）を気化させた原料ガスと、酸化
剤としてオゾン（Ｏ３）の２種類のガスを用いる。なお、テトラキスジメチルアミドハフ
ニウムの化学式はＨｆ［Ｎ（ＣＨ３）２］４である。また、他の材料液としては、テトラ
キス（エチルメチルアミド）ハフニウムなどがある。
例えば、ＡＬＤを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶媒
とアルミニウム前駆体化合物を含む液体（トリメチルアルミニウム（ＴＭＡ）など）を気
化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。なお、トリメチルア
ルミニウムの化学式はＡｌ（ＣＨ３）３である。また、他の材料液としては、トリス（ジ
メチルアミド）アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス（２，
２，６，６−テトラメチル−３，５−ヘプタンジオナート）などがある。
例えば、ＡＬＤを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサク
ロロジシランを被成膜面に吸着させ、吸着物に含まれる塩素を除去し、酸化性ガス（Ｏ２
、一酸化二窒素）のラジカルを供給して吸着物と反応させる。
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガ
スとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ６
ガスとＨ２ガスを順次繰り返し導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガス
に代えてＳｉＨ４ガスを用いてもよい。
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ
膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＩｎ−
Ｏ層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＧａＯ
層を形成し、更にその後Ｚｎ（ＣＨ３）２ガスとＯ３ガスを順次繰り返し導入してＺｎＯ
層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜ
てＩｎ−Ｇａ−Ｏ層やＩｎ−Ｚｎ−Ｏ層、Ｇａ−Ｚｎ−Ｏ層などの混合化合物層を形成し
ても良い。なお、Ｏ３ガスに変えてＡｒ等の不活性ガスでバブリングして得られたＨ２Ｏ
ガスを用いても良いが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ
３）３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｇａ（ＣＨ３）３
ガスにかえて、Ｇａ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｚｎ（ＣＨ３）２ガスを
用いても良い。
なお、本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態７）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備
えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ
等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いること
ができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器と
して、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジ
タルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）
、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイ
ヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機
（ＡＴＭ）、自動販売機、医療機器などが挙げられる。これら電子機器の具体例を図１６
に示す。
図１６（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３、
表示部５００４、マイクロホン５００５、スピーカー５００６、操作キー５００７、スタ
イラス５００８等を有する。本発明の一態様にかかる半導体装置は、携帯型ゲーム機の各
種集積回路に用いることができる。なお、図１６（Ａ）に示した携帯型ゲーム機は、２つ
の表示部５００３と表示部５００４とを有しているが、携帯型ゲーム機が有する表示部の
数は、これに限定されない。
図１６（Ｂ）は携帯情報端末であり、第１筐体５６０１、第２筐体５６０２、第１表示部
５６０３、第２表示部５６０４、接続部５６０５、操作キー５６０６等を有する。本発明
の一態様にかかる半導体装置は、携帯情報端末の各種集積回路に用いることができる。第
１表示部５６０３は第１筐体５６０１に設けられており、第２表示部５６０４は第２筐体
５６０２に設けられている。そして、第１筐体５６０１と第２筐体５６０２とは、接続部
５６０５により接続されており、第１筐体５６０１と第２筐体５６０２の間の角度は、接
続部５６０５により変更が可能である。第１表示部５６０３における映像を、接続部５６
０５における第１筐体５６０１と第２筐体５６０２との間の角度に従って、切り替える構
成としても良い。また、第１表示部５６０３及び第２表示部５６０４の少なくとも一方に
、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位
置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができ
る。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表
示装置の画素部に設けることでも、付加することができる。
図１６（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２
、キーボード５４０３、ポインティングデバイス５４０４等を有する。本発明の一態様に
かかる半導体装置は、ノート型パーソナルコンピュータの各種集積回路に用いることがで
きる。
図１６（Ｄ）は電気冷凍冷蔵庫であり、筐体５３０１、冷蔵室用扉５３０２、冷凍室用扉
５３０３等を有する。本発明の一態様にかかる半導体装置は、電気冷凍冷蔵庫の各種集積
回路に用いることができる。
図１６（Ｅ）はビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５８
０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。本発明の一態様
にかかる半導体装置は、ビデオカメラの各種集積回路に用いることができる。操作キー５
８０４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２
筐体５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接
続部５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は
、接続部５８０６により変更が可能である。表示部５８０３における映像を、接続部５８
０６における第１筐体５８０１と第２筐体５８０２との間の角度に従って切り替える構成
としても良い。
図１６（Ｆ）は自動車であり、車体５１０１、車輪５１０２、ダッシュボード５１０３、
ライト５１０４等を有する。本発明の一態様にかかる半導体装置は、自動車の各種集積回
路に用いることができる。
なお、本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
ＷＬ 配線
ＷＬＣ 配線
ＳＬ 配線
ＢＬ 配線
１０ 半導体装置
１００ 回路
１０１ 回路
１０２ トランジスタ
１０３ トランジスタ
１０４ 容量素子
２００ 回路
３００ 回路
３１０ 回路
３１１ コンパレータ
３１２ トランジスタ
３２０ 回路
３２１ インバータ
３２２ フリップフロップ
４００ 回路
４１０ 回路
４１１ コンパレータ
４１３ コンパレータ
４２０ 回路
４２１ インバータ
４２２ ＡＮＤゲート
４２３ インバータ
４２４ ＡＮＤゲート
４３０ 回路
４３１ トランジスタ
５００ 回路
５０１ ＸＯＲゲート
５０２ ＸＯＲゲート
５０３ ＯＲゲート
６００ 回路
６０１ トランジスタ
７００ 基板
７０１ 絶縁物
７０２ ウェル
７０３ ゲート絶縁膜
７０４ ゲート電極
７０５ 不純物領域
７０６ 絶縁層
７０７ 酸化物半導体層
７０８ 導電層
７０９ ゲート絶縁膜
７１０ ゲート電極
７１１ 絶縁層
７１２ 配線
７２０ トランジスタ
７３０ トランジスタ
８０１ 半導体基板
８１０ 素子分離領域
８１１ 絶縁膜
８１２ 絶縁膜
８１３ 絶縁膜
８２５ 導電膜
８２６ 導電膜
８２７ 導電膜
８３４ 導電膜
８３５ 導電膜
８３６ 導電膜
８３７ 導電膜
８４４ 導電膜
８５１ 導電膜
８５２ 導電膜
８５３ 導電膜
８６１ 絶縁膜
８６２ ゲート絶縁膜
８６３ 絶縁膜
９０１ 半導体膜
９１０ 領域
９１１ 領域
９２１ 導電膜
９２２ 導電膜
９３１ ゲート電極
１０００ 基板
１００１ 素子分離領域
１００２ 不純物領域
１００３ 不純物領域
１００４ チャネル形成領域
１００５ 絶縁膜
１００６ ゲート電極
１０１１ 絶縁膜
１０１２ 導電膜
１０１３ 導電膜
１０１４ 導電膜
１０１６ 導電膜
１０１７ 導電膜
１０１８ 導電膜
１０２０ 絶縁膜
１０２１ 絶縁膜
１０２２ 絶縁膜
１０３０ 半導体膜
１０３０ａ 酸化物半導体膜
１０３０ｃ 酸化物半導体膜
１０３１ ゲート絶縁膜
１０３２ 導電膜
１０３３ 導電膜
１０３４ ゲート電極
２０００ トランジスタ
２００１ 絶縁膜
２００２ａ 酸化物半導体膜
２００２ｂ 酸化物半導体膜
２００２ｃ 酸化物半導体膜
２００３ 導電膜
２００４ 導電膜
２００５ 絶縁膜
２００６ 導電膜
２００７ 基板
２００８ 層
２００９ 層
５００１ 筐体
５００２ 筐体
５００３ 表示部
５００４ 表示部
５００５ マイクロホン
５００６ スピーカー
５００７ 操作キー
５００８ スタイラス
５１０１ 車体
５１０２ 車輪
５１０３ ダッシュボード
５１０４ ライト
５３０１ 筐体
５３０２ 冷蔵室用扉
５３０３ 冷凍室用扉
５４０１ 筐体
５４０２ 表示部
５４０３ キーボード
５４０４ ポインティングデバイス
５６０１ 筐体
５６０２ 筐体
５６０３ 表示部
５６０４ 表示部
５６０５ 接続部
５６０６ 操作キー
５８０１ 筐体
５８０２ 筐体
５８０３ 表示部
５８０４ 操作キー
５８０５ レンズ
５８０６ 接続部

Claims (4)

  1. 第１の回路乃至第５の回路を有し、
    前記第１の回路は、第１のトランジスタと、第２のトランジスタと、を有し、
    前記第１のトランジスタのソース又はドレインの一方は、第１の配線と電気的に接続され、
    前記第１のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのゲートと電気的に接続され、
    前記第２のトランジスタのソース又はドレインの一方は、前記第１の配線と電気的に接続され、
    前記第２のトランジスタのソース又はドレインの他方は、第２の配線と電気的に接続され、
    前記第２の回路は、前記第２の配線に、段階的に変化する電位を供給する機能を有し、
    前記第３の回路は、前記第１の配線に所定の電位を供給する機能と、前記第１の配線の電位から前記第１の回路に記憶されたデータを読み出す機能と、を有し、
    前記第４の回路は、前記第１の回路に書き込む第１のデータと、前記第３の回路において読み出された第２のデータとを比較する機能を有し、
    前記第５の回路は、前記第２の回路と前記第１の回路の導通状態を制御する機能を有し、
    前記第５の回路は、前記第４の回路における比較の結果、前記第１のデータと前記第２のデータが一致する際に非導通状態となり、
    前記第２のトランジスタのゲートには、前記第５の回路が非導通状態となった際の、前記第２の配線の電位が供給される半導体装置。
  2. 請求項１において、
    前記段階的に変化する電位は、高電源電位から低電源電位に向かって下降する電位である半導体装置。
  3. 請求項１において、
    前記段階的に変化する電位は、低電源電位から高電源電位に向かって上昇する電位である半導体装置。
  4. 請求項１乃至請求項３のいずれか一項において、
    前記第１の配線に前記所定の電位が供給された後、前記第２の配線に前記段階的に変化する電位が供給される半導体装置。
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