TW201304121A - 半導體裝置及半導體裝置之驅動方法 - Google Patents

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Abstract

本發明提供具有低功率消耗的記憶體裝置以及包含該記憶體裝置的信號處理電路。在包含諸如反相器或時脈反相器之其中輸入信號的相位係藉由其而反相且信號係藉由其所輸出之相位反轉元件的記憶體裝置中，係設置電容器及開關元件，而該電容器可保持資料且該開關元件可控制該電容器中之電荷的儲存及釋放。例如，電容器之電極的其中一者係連接至相位反轉元件的輸入端子或輸出端子，且電容器之另一電極係連接至開關元件。上述記憶體元件係使用於信號處理電路中之諸如暫存器或快取記憶體的記憶體裝置。

Description

半導體裝置及半導體裝置之驅動方法
本發明有關包含半導體裝置之記憶體元件及包含該記憶體元件的信號處理電路。
使用非晶矽、多晶矽、微晶矽、或其類似物的電晶體已被習知地使用於諸如液晶顯示器之顯示裝置。現今，其中使用該等電晶體以供半導體積體電路之用的技術被提出(例如，請參閱專利文獻1)。
近年來，做為新穎半導體材料的所謂氧化物半導體之具有半導體特徵的金屬氧化物已被引起注意，該金屬氧化物具有等效於多晶矽或微晶矽之高遷移率的遷移率，且具有等效於非晶矽的該等元件特徵之均勻的元件特徵。
金屬氧化物係使用於各式各樣的應用。例如，氧化銦係熟知的金屬氧化物，且係使用做為包含於液晶顯示裝置或其類似物中之透明電極材料的材料。做為具有半導體特徵的金屬氧化物，例如，具有氧化鎢、氧化錫、氧化銦、氧化鋅、及其類似物，且其中通道形成區係使用具有半導體特徵之該金屬氧化物而形成的電晶體係已知的(請參閱專利文獻2至4)。
[參考文件]
[專利文獻1]美國專利第7772053號 [專利文獻2]美國專利申請案公告第2007/0072439號[專利文獻3]美國專利申請案公告第2011/0193078號[專利文獻4]美國專利申請案公告第2011/0176357號
諸如中央處理單元(CPU)之信號處理電路具有根據其應用之各式各樣的組態，但通常係設置有用以儲存資料或程式之暫存器及快取記憶體以及主記憶體的各式各樣之半導體記憶體裝置(下文中簡稱為記憶體裝置)。暫存器具有暫時保存資料以供執行算術處理，保持程式執行狀態，或其類似者之用的功能。此外，為了要降低對主記憶體的存取且加速算術處理，快取記憶體係設置於CPU中，以便位於算術單元與主記憶體之間。
在諸如暫存器或快取記憶體之記憶體裝置中，資料的寫入需比主記憶體中之操作更高速地執行。因此，通常地，正反器係使用做為暫存器，且SRAM或其類似物係使用做為快取記憶體。
第2A圖描繪建構暫存器的記憶體元件。在第2A圖中所描繪的記憶體元件200包含反相器201、反相器202、開關元件203、及開關元件204。對反相器201的輸入端子之信號IN的輸入係藉由開關元件203所控制。反相器201的輸出端子之電位係供應至後一級的電路，成為信號OUT。反相器201的輸出端子係連接至反相器202的輸入端子，且反相器202的輸出端子係經由開關元件204而連接至反相器 201的輸入端子。
當開關元件203關閉且開關元件204導通時，則經由開關元件203所輸入之信號IN的電位會被保持於記憶體元件200之中。
第2A圖之記憶體元件200的特定電路組態係描繪於第2B圖之中。在第2B圖中所描繪的記憶體元件200包含反相器201、反相器202、開關元件203、及開關元件204，且該等電路元件的連接結構係與第2A圖中之該等電路元件的連接結構相同。
反相器201包含p通道電晶體207及n通道電晶體208，其閘極電極係彼此互相連接。此外，p通道電晶體207及n通道電晶體208係串聯連接於其中在主動狀態中被供應以高位準電源供應電位的節點(該節點係稱為VDD)與其中在主動狀態中被供應以低位準電源供應電位的節點(該節點係稱為VSS)之間。相似地，反相器202包含p通道電晶體209及n通道電晶體210，其閘極電極係被彼此互相連接。該p通道電晶體209及n通道電晶體210係串聯連接於VDD與VSS之間。
在第2B圖中所描繪的反相器201操作使得p通道電晶體207及n通道電晶體208的其中一者根據所供應至閘極電極的電位位準而導通，且另一者關閉。因而，理想地，VDD與VSS之間的電流應係零。然而，實際上，微量的截止狀態電流會在關閉狀態的電晶體之中流動；因此，在VDD與VSS間的電流無法成為零。相似的現象亦發生於反相器 202中。因此，即使在其中資料剛被保持的狀態中，功率亦會在記憶體元件200之中被消耗。
在使用巨塊矽所製造之反相器的情況中，雖然根據電晶體的尺寸，例如，約0.1pA(微微安培)的截止狀態電流係在室溫時產生大約1V(伏特)之VDD與VSS間的電壓處。惟，在第2A及2B圖中所描繪的記憶體元件包含兩個反相器：反相器201及反相器202；因此，產生大約0.2pA的截止狀態電流。在包含大約107個記憶體元件之暫存器的情況中，該暫存器的截止狀態電流係2μA(微安培)。
進一步地，因為閘極絕緣體的厚度係依據小型化的進展而降低，所以穿過定位於閘極與通道之間的閘極絕緣體而流動於其間之閘極漏電流的數量會變成太大，以致無法忽視。依據上述，暫存器的功率消耗會相對於電路之線寬的減少而增加。
此外，近來，為了要補償由於電源供應電壓的減低所導致之速度的降低，已將電晶體的臨限值降低。然而，在某些情況中，此臨限電壓的降低會造成每一反相器約三階大小的截止狀態電流之進一步的增加。
依據上述，暫存器的功率消耗會相對於電路之線寬的減少而增加。再者，由於消耗功率所產生的熱量可導致IC晶片之溫度的增加，且然後，功率消耗會進一步增加，而造成惡性循環。
像暫存器一樣地，SRAM亦包含反相器，且因此，功 率會由於電晶體的截止狀態電流而消耗。如上述地，例如，在記憶體元件(暫存器)的情況中，功率會消耗於包含SRAM的快取記憶體中，即使在其中並未執行資料寫入的狀態中亦然。
為了要抑制功率消耗，已建議在其中不輸入及輸出資料的週期期間中，暫時停止對記憶體裝置供應電源供應電位之方法。其中當停止電源供應電位之供應時資料會被拭除之揮發性記憶體裝置係使用於暫存器、快取記憶體、及主記憶體。因此，在該方法中，非揮發性記憶體裝置係設置於揮發性記憶體裝置周圍，且資料被暫時轉移至非揮發性記憶體裝置。然而，因為該非揮發性記憶體裝置主要係使用磁性元件或鐵電而形成，所以製造過程係複雜的。
此外，在其中電源供應係在CPU中停止長的時間之情況中，在記憶體裝置中的資料係在停止電源供應之前轉移至諸如硬碟或快閃記憶體之外部記憶體裝置，以致可防止資料被拭除。然而，要將資料自該外部記憶體裝置設置回到暫存器、快取記憶體、及主記憶體中係耗時的。因此，使用諸如硬碟或快閃記憶體之外部記憶體裝置之資料的後備並不適用於其中電源供應係停止短的時間(例如，100微秒至一分鐘)以供降低功率消耗之用的情況。
鑑於上述問題，本發明之一實施例的目的在於提供其中無需複雜的製造過程且其功率消耗可予以抑制之信號處理電路，及該信號處理電路的驅動方法。特別地，目的在於提供其中其功率消耗可藉由停止電源供應短的時間而予 以抑制之信號處理電路，及該信號處理電路的驅動方法。
在包含諸如反相器或時脈反相器之其中輸入信號的相位係藉由其而反轉且信號係藉由其而輸出之邏輯元件(在下文中，該邏輯元件係稱為相位反轉元件)的記憶體裝置中，係設置電容器及電容器開關元件，而該電容器可保持資料且該電容器開關元件可控制該電容器中之電荷的儲存及釋放。電容器之電極的其中一者係連接至相位反轉元件的輸入端子或輸出端子，且電容器之另一端子係連接至電容器開關元件的源極或汲極。
進一步地，電容器開關元件的通道形成區可包含非晶矽、多晶矽、微晶矽、或諸如氧化物半導體之化合物半導體(較佳地，寬能隙之化合物半導體)。
因為電容器開關元件之截止電阻高係較佳的，所以可使用具有通道長度之電晶體，而該通道長度係為最小特徵尺寸的十倍大或更大，較佳地係為最小特徵尺寸的20倍大或更大，進一步較佳地係為最小特徵尺寸的50倍大或更大，或大於或等於1μm(微米)。在此情況中，該電晶體的通道長度可係為通道寬度的十倍大或更大，較佳地係為通道寬度的20倍大或更大，進一步較佳地係為通道寬度的50倍大或更大。
上述之記憶體元件係使用於信號處理電路中之諸如暫存器、快取記憶體、或主記憶體的記憶體裝置。包含氧化物半導體之電晶體係形成為具有長的通道，而亦可藉以抑制由於短通道效應所導致之電晶體的劣化(特別地，截止 狀態特徵之劣化)。
注意的是，在此說明書中之寬能隙的化合物半導體意指具有2eV(電子伏特)或更大的能隙之化合物半導體。除了氧化物半導體外之寬能隙的化合物半導體包含諸如硫化鋅之硫化物及諸如氮化鎵之氮化物。較佳地，該寬能隙的化合物半導體應高度地純化，而極端地降低施體或受體的濃度。
較佳地，電容器開關元件係形成於相位反轉元件的上面，且與其重疊。使用於電容器開關元件之中的氧化物半導體層具有曲折的形狀或至少一中空部分，而可藉以形成於(一或複數個)相位反轉元件之受限的區域中。因而，可獲得上述的通道長度。
注意的是，可將一電容器開關元件設置於複數個相位反轉元件的上面，且使重疊於該處。選擇性地，可將複數個電容器開關元件形成於一相位反轉元件的上面，且使重疊於該處。例如，在複數個相位反轉元件的上面，可設置複數個開關元件，而該等開關元件各自具有線性形狀以及為通道寬度之十倍大或更大的通道長度。
特別地，諸如暫存器或SRAM的上述電路包含其中結合二相位反轉元件(諸如反相器)之電路(例如，正反器電路)。由其中結合二反相器之電路所占有的面積係50 F2(F係最小特徵尺寸)或更大，且通常係100 F2至150 F2。例如，在由其中結合二反相器之電路所占有的面積係50 F2且包含氧化物半導體之電容器開關元件係設置於其中結 合二反相器之電路的一半區域(25 F2)之中的情況中，假定通道寬度係F時，則通道長度可係25 F。當F係40 nm(奈米)時，則通道長度係1μm(微米)。
進一步地，電容器亦係較佳地形成於上述相位反轉元件的上面且與其重疊，並可形成於與電容器開關元件相同的層之中或與電容器開關元件不同的層之中。當電容器係形成於與電容器開關元件相同的層之中時，雖然必須形成用於電容器開關元件的區域以及用於電容器的區域，但可使製造過程簡化。另一方面，當電容器係形成於與電容器開關元件不同的層之中時，雖然用以製造電容器之步驟的數目會增加，但具有其中可增加積集度、增加使用於電容器之面積、及其類似者的優點。因此，可使用與電容器開關元件之閘極絕緣體不同的成分以形成電容器的電介質體；因而，可增加電容。
開關元件的導通電阻和電容器的電容可依據所需之開關操作的速度而決定。在停止或重新開始電源供應的情況中，100微秒係足夠用於開關操作的所需時間。根據該理由，用於開關的時間可係100毫秒或更長。進一步地，開關元件的截止電阻和電容器的電容可依據所需之開關操作之間的間隔而決定。注意的是，開關元件的閘極電容可以比電容器的電容更大。
進一步地，除了上述記憶體裝置之外，信號處理電路還包含諸如算術電路之各式各樣的邏輯電路，而傳送資料至記憶體裝置/自記憶體裝置接收資料。不僅可對記憶體 裝置停止電源供應電壓的供應，而且可對其中傳送資料至記憶體裝置/自記憶體裝置接收資料的算術電路停止電源供應電壓的供應。
特別地，記憶體元件至少包含二相位反轉元件(第一及第二相位反轉元件)、電容器、以及控制電容器中之電荷的儲存及釋放之電容器開關元件。輸入至記憶體元件之包含資料的信號係供應至第一相位反轉元件的輸入端子。第一相位反轉元件的輸出端子係連接至第二相位反轉元件的輸入端子。第二相位反轉元件的輸出端子係連接至第一相位反轉元件的輸入端子。第一相位反轉元件的輸出端子或第二相位反轉元件的輸入端子之電位係輸出至後一級之記憶體元件或另外電路，做為信號。
該等位反轉元件的每一者具有其中至少一p通道電晶體及至少一n通道電晶體係串聯連接於VDD與VSS之間，而其閘極電極係彼此互相連接的結構。
電容器之電極的其中一者係連接至其中被供應以信號之電位的節點，以致可視需要地儲存所輸入至記憶體元件之信號的資料。另一電極係連至電容器開關元件。
在其中電源供應電壓係施加於VDD與VSS之間的狀態中，當包含資料之信號係輸入至第一相位反轉元件的輸入端子時，則該資料係藉由第一相位反轉元件及第二相位反轉元件所保持。在停止電源供應電壓的施加之前，電容器開關元件係導通，以致使信號之資料被儲存於電容器中。透過上述之結構，即使當停止對該等相位反轉元件施加電 源供應電壓時，亦可使資料保持於記憶體元件中。
使用做為電容器開關元件之電晶體的通道形成區可包含非晶矽、多晶矽、微晶矽、或化合物半導體(例如，高度純化的氧化物半導體)。此外，該通道係足夠長；因此，截止狀態電流的數量係極端地小。
另一方面，在使用於相位反轉元件中的電晶體之中，可使用非晶、微晶、多晶、或單晶半導體。做為該半導體之材料，可給定矽、砷化鎵、磷化鎵、鍺、或其類似物。此外，用以製造上述之電晶體，可使用薄半導體膜或巨塊半導體(半導體晶圓)。
注意的是，氧化物半導體較佳地至少包含銦(In)或鋅(Zn)。尤其，較佳地包含In及Zn。做為用以降低使用氧化物半導體之電晶體的電性特徵變化之穩定劑，較佳地，係額外地包含鎵(Ga)。錫(Sn)係較佳地包含做為穩定劑。鉿(Hf)係較佳地包含做為穩定劑。鋁(Al)係較佳地包含做為穩定劑。
做為另外的穩定劑，可包含諸如鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、或鎦(Lu)之鑭系元素的其中一種或複數種。
做為氧化物半導體，例如，可使用以下之任一者：氧化銦；氧化錫；氧化鋅；諸如In-Zn為主氧化物，Sn-Zn為主氧化物，Al-Zn為主氧化物，Zn-Mg為主氧化物，Sn-Mg 為主氧化物，In-Mg為主氧化物，或In-Ga為主氧化物之二成分金屬氧物；諸如In-Ga-Zn為主氧物(亦稱為IGZO)，Sn-Ga-Zn為主氧化物，Al-Ga-Zn為主氧化物，Sn-Al-Zn為主氧化物，In-Al-Zn為主氧化物，In-Sn-Zn為主氧化物，In-Hf-Zn為主氧化物，In-La-Zn為主氧化物，In-Ce-Zn為主氧化物，In-Pr-Zn為主氧化物，In-Nd-Zn為主氧化物，In-Sm-Zn為主氧化物，In-Eu-Zn為主氧化物，In-Gd-Zn為主氧化物，In-Tb-Zn為主氧化物，In-Dy-Zn為主氧化物，In-Ho-Zn為主氧化物，In-Er-Zn為主氧化物，In-Tm-Zn為主氧化物，In-Yb-Zn為主氧化物，或In-Lu-Zn為主氧化物之三成分金屬氧化物；諸如In-Sn-Ga-Zn為主氧化物，In-Hf-Ga-Zn為主氧化物，In-Al-Ga-Zn為主氧化物，In-Sn-Al-Zn為主氧化物，In-Sn-Hf-Zn為主氧化物，或In-Hf-Al-Zn為主氧化物之四成分金屬氧化物。
注意的是，在此，例如，〝In-Ga-Zn-O為主氧化物〞意指包含In、Ga、及Zn做為其主要成分之氧化物，且在In對Ga及Zn的比例上並無特殊的限制。該In-Ga-Zn為主氧化物可包含除了In、Ga、及Zn之外的金屬元素。上述之氧化物半導體可包含矽、硫、氮、或其類似物。
選擇性地，可使用其中可藉由化學式InMO3(ZnO)m(m>0)所表示之氧化物半導體。在此，M表示選自Sn、Ga、Al、Hf、及Co之一或更多個金屬元素。
例如，可使用具有其中In：Ga：Zn=1：1：1(=1/3：1/3：1/3)或In：Ga：Zn=2：2：1(=2/5：2/5：1/5)之 原子比的In-Ga-Zn為主氧化物，或具有接近於上述該等原子比的原子比之氧化物。選擇性地，可使用具有其中In：Sn：Zn=1：1：1(=1/3：1/3：1/3)、In：Sn：Zn=2：1：3(=1/3：1/6：1/2)、或In：Sn：Zn=2：1：5(=1/4：1/8：5/8)之原子比的In-Sn-Zn為主氧化物、或具有接近於上述該等原子比的原子比之氧化物。
然而，對於上文所給定之材料並無限制，可根據所需之半導體特徵(例如，遷移率、臨限電壓、及變化)而使用具有適當組成之材料。為了要獲得所需之半導體特徵，較佳地，應將載子密度、雜質濃度、缺陷密度、金屬元素與氧之間的原子比、原子間距離、密度、及其類似者設定成適當值。
例如，高遷移率可在使用In-Sn-Zn氧化物的情況中相對容易地獲得。然而，該遷移率亦可在使用In-Ga-Zn為主氧化物的情況中，藉由降低巨塊中之缺陷密度而予以增加。
注意的是，例如，〝包含In、Ga、及Zn於In：Ga：Zn=a：b：c(a+b+c=1)之原子比的氧化組成係在包含In、Ga、及Zn於In：Ga：Zn=A：B：C(A+B+C=1)之原子比的氧化物組成之附近〞意指a、b、及c滿足以下的關係：(a-A)2+(b-B)2+(c-C)2≦r2，且例如，r可係0.05。其亦可應用至其他的氧化物。
該氧化物半導體可係單晶或非單晶。在後者之情況中，氧化物半導體可係非晶或多晶。進一步地，該氧化物半 導體可具有包含具備晶體性之部分的非晶結構、或非非晶結構。
在其中氧化物半導體係在非晶狀態之中的情況中，可相對容易地獲得平坦的表面。因此，當電晶體係使用該氧化物半導體而予以製造時，則可降低介面散射，且可相對容易地獲得相對高的遷移率。
在具有晶體性的氧化物半導體中，可進一步降低巨塊中之缺陷，且當增進表面平坦度時，可獲得高於非晶狀態中之氧化物半導體的遷移率之遷移率。為了要增進表面平坦度，較佳地，氧化物半導體係形成於平坦的表面上。特別地，可將氧化物半導體形成於具有小於或等於1奈米，較佳地小於或等於0.3奈米，進一步較佳地小於或等於0.1奈米之平均表面粗糙度(Ra)的表面上。
該氧化物半導體係具有相對高之遷移率(大於或等於1 cm2/Vs，較佳地大於或等於10 cm2/Vs)做為半導體特徵的金屬氧化物。此外，藉由降低用作電子施體(施體)之諸如水分或氫之雜質及氧空缺而予以高度純化的氧化物半導體(該氧化物半導體係〝純化的OS〞)係i型半導體(本徵半導體，在此說明書中，具有1×1012/cm3或更低之載子濃度的半導體係稱作i型半導體)、或極接近於i型半導體的半導體(實質i型半導體)。
特別地，將包含於氧化物半導體中之諸如水分或氫之雜質予以去除，使得藉由二次離子質譜儀(SIMS)所測量之氧化物半導體中之氫濃度的值可低於或等於5× 1019/cm3，較佳地低於或等於5×1018/cm3，進一步較佳地低於5×1017/cm3，仍進一步較佳地低於或等於1×1016/cm3。此外，氧空缺係盡量地降低。用於本徵氧化物半導體之形成所不欲之元素的去除意指高度純化。
透過上述之結構，其中可藉由霍耳效應(Hall effect)測量法所測量之氧化物半導體膜的載子密度可低於1×1014/cm3，較佳地小於1×1012/cm3，進一步較佳地小於1×1011/cm3，亦即，小於或等於測量極限之值。也就是說，該氧化物半導體膜的載子密度可極接近於零。
進一步地，所使用之氧化物半導體的能隙係大於或等於2 eV且小於或等於4 eV，較佳地大於或等於2.5 eV且小於或等於4 eV，進一步較佳地大於或等於3 eV且小於或等於4 eV。藉由使用如上述之具有寬能隙的高度純化之氧化物半導體膜以及充分降低之諸如水分或氫的雜質和氧空缺，可降低電晶體的截止狀態電流。
在氧化物半導體膜及導電膜中之氫濃度的分析將敘述於此。在氧化物半導體膜中之氫濃度及在導電膜中之氫濃度的測量係藉由SIMS所執行。已知的是，原則上，要藉由SIMS來獲得準確的資料於取樣之表面的附近，或於使用不同材料所形成的堆疊膜間之介面的附近並不容易。
因此，在其中於厚度方向中之膜中的氫濃度之分佈係藉由SIMS所分析的情況中，係使用其中值並未大大地改變且係實質相同值之膜的區域中之平均值做為氫濃度。
進一步地，在其中膜之厚度係小的情況中，由於彼此 互相鄰接之膜的氫濃度之影響，在某些情況中，並不能發現其中可獲得幾乎相同值的區域。在此情況中，係使用其中設置該膜之區域的氫濃度之最大值或最小值做為膜的氫濃度。再者，在其中指示最大值的山形峰值及指示最小值的谷形峰值並不存在於膜的任一區域中的情況中，係使用轉折點之值做為氫濃度。
注意的是，已發現到藉由濺鍍或其類似方法所形成的氧化物半導體膜包含諸如水分或氫之大量的雜質。水分及氫易於形成施體能階，且因此，用作氧化物半導體中之雜質。
因此，在本發明之一實施例中，為了要降低氧化物半導體膜中之諸如水分或氫的雜質，氧化物半導體膜係在降低壓力的氛圍、諸如氮或稀有氣體之惰性氣體的氛圍、或超乾燥空氣氛圍(在其中測量係使用光腔衰盪光譜儀(CRDS)系統之露點計而執行的情況中，水分數量係小於或等20 ppm(-55℃，藉由轉換成為露點)，較佳地小於或等於1 ppm，進一步較佳地小於或等於10 ppb)中接受熱處理。
上述熱處理係較佳地執行於自300℃至850℃(包含300℃及850℃)，較佳地自550℃至750℃(包含550℃及750℃)之溫度。注意的是，此熱處理係執行於不超過將被使用的基板之可允許溫度範圍的溫度處。藉由該熱處理之水分或氫的消除功效已由熱解吸光譜測定法(TDS)所證實。
爐或快速熱退火方法(RTA法)係使用於該熱處理。做為該RTA法，可使用利用燈光源的方法，或其中熱處理係執行於短時間且同時，基板被移動於加熱之氣體中的方法。藉由該RTA法的使用，亦可使熱處理所需之時間比0.1小時更短。
特別地，包含其中藉由上述熱處理而高度純化的氧化物半導體膜做為主動層之電晶體具有極小量的截止狀態電流(極高的截止電阻)。特別地，即使當元件具有1×106μm之通道寬度(W)(1μm的通道長度(L))時，則在1 V的汲極電壓(源極電極與汲極電極之間的電壓)時之截止狀態電流(當閘極電極與源極電極之間的電壓低於或等於0 V時之汲極電流)可低於或等於半導體參數分析儀的測量極限，亦即，小於或等於1×10-13A(安培)。
在此情況中，截止狀態電流密度(每一微米之通道寬度的截止狀態電流係小於或等於100 zA/μm(10-21安培/微米)。在具有長且窄之通道的電晶體中，截止狀態電流係小於或等於1 zA(10-21安培)。因而，包含高度純化之氧化物半導體膜做為主動層的電晶體具有比包含具有晶體性之矽的電晶體極度更小量的截止狀態電流。
藉由使用具有上述結構之電晶體做為用以控制電容器中所儲存的電荷之釋放的電容器開關元件，可防止電容器之電荷的漏洩；因此，即使不施加電源供應電壓，資料亦可予以保持而不會被拭除。在其中資料係保持於電容器中之期間的週期中，無需供應電源供應電壓至相位反轉元件 ；因而，可降低由於使用於相位反轉元件之電晶體的截止狀態電流所導致之剩餘的功率消耗，且可將記憶體裝置及進一步包含該記憶體裝置之信號處理電路的功率消耗抑制成低。
注意的是，電容器開關元件的截止狀態電流係根據電容器的電容和用以保持資料的時間週期而決定。例如，在其中包含高度純化之氧化物半導體的電晶體係使用於電容器開關元件的情況中，當汲極電壓係1 V時，則截止狀態電流可如上述地小於或等於1 zA。例如，當電容器的電容係1 fF(10-15法拉)時，則可保持資料一天或更長。
在某些情況中，並不需要長的時間週期以供保持資料之用。例如，在僅保持資料一秒鐘的情況中，假定電容器的電容係1 fF時，則截止狀態電流可小於或等於0.1 fA(10-15安培)。
與使用高度純化之氧化物半導體的情況不一樣地，小於或等於1 zA之小的截止狀態電流無法藉由使用非晶矽、多晶矽、微晶矽、或其類似物而獲得。然而，截止狀態電流可藉由形成長且窄的通道或降低半導體層的厚度而予以降低至0.1 fA，如專利文獻1中所敘述。
注意的是，截止狀態電流的數量係成比例於半導體的遷移率；因而，遷移率愈低，則截止狀態電流愈被降低。因此，在包含非晶矽之電晶體中的截止狀態電流係比包含多晶矽之電晶體的截止狀態電流更小。包含具有低遷移率 之半導體的電晶體具有較差的開關性能，其幾乎不是本發明之一實施例中的問題。稍後，將予以說明。
藉由施加具有上述結構的記憶體元件至包含於信號處理電路中之諸如暫存器或快取記憶體的記憶體裝置，可防止記憶體裝置中之資料由於電源供應的停止而被拭除。因此，甚至可停止電源供應於信號處理電路或信號處理電路之中所包含的一或複數個邏輯電路中。因而，可提供其中可抑制功率消耗的信號處理電路，以及其中可抑制功率消耗之該信號處理電路的驅動方法。
然而，當與邏輯電路之時脈速度相較時，停止及重新開始電源供應的操作可係極度緩慢的操作。換言之，100微秒之週期係足以供開關操作之用，且在某些情況中，開關時間可係毫秒或更長。此係因為其中保持於每一個記憶體元件之正反器電路中的資料被轉移至電容器的過程，或其中保持於電容器中的資料被轉移至每一個記憶體元件之正反器電路的過程可同時執行於所有記憶體元件中。此低速的操作並不會導致缺陷，即使在具有長且窄的通道之電晶體中，亦然，半導體之遷移率可係1 cm2/Vs或更高。
大致地，在導通電流Ion對截止狀態電流Ioff與用於開關操作所需的時間τon對用以保持資料的時間τoff之間具有如下的關係：
因此，當導通狀態電流Ion係如截止狀態電流Ioff之108倍一樣大時，則τoff約係如τon之106倍一樣大。
例如，在其中用於電容器開關元件注入電荷至電容器所需之時間係1微秒的情況中，電容器及電容器開關元件可保持資料1秒。若其中保持資料之期間的週期係比1秒更長時，則其中將保持之資料送回到相位反轉元件、放大、且然後捕獲於電容器中的操作(此操作稱為再新)可每秒地重複。
進一步地，在電容器中，當電容高時，則在將資料送回到正反器電路時的誤差較不可能發生。對照地，當電容高時，則包含電容器及電容器開關元件之電路的回應時間會減少。然而，如上述地，當與邏輯電路之時脈速度相較時，停止及重新開始電源供應的操作可係極度緩慢的操作。因此，當電容係小於或等於1 pF時，則並不具有問題。
注意的是，例如，在DRAM中，通常要形成具有較大電容之電容器並不容易。然而，依據本發明之一實施例，電容器可以以50 F2或更大的面積形成於相位反轉元件之上；因而，電容器的形成比其中電容器係形成於8 F2或更小的區域中之DRAM中的電容器形成更為容易。可使用其中可無需特別的製造方法而形成之平面電容器。
再者，當使用於電容器開關元件的電晶體具有長且窄的通道時，則可降低電晶體的截止狀態電流，且可使由於佈線所形成之寄生電容的影響變小。因而，電容器的電容可以比DRAM中所使用之電容器的電容(大約30 fF)更小。
注意的是，當電荷係自相位反轉元件急劇地轉移至電 容器時，則相位反轉元件的穩定性會減低，且因而，所儲存於相位反轉元件中之資料會被塗改。在該情況中，錯誤資料將保持於電容器中。
為了要防止上述問題，可使電容器開關元件的導通狀態電流降低至某種程度。如上述之具有長且窄之通道的電晶體或具有10 cm2/Vs或更低之遷移率的電晶體係適用於此目的。
依據本發明之一實施例，可轉移且保持資料於電容器中，且可停止供應記憶體元件的電力。因而，可降低使用於記憶體元件中的相位反轉元件之電晶體的臨限值。也就是說，可獲得其中操作於高速度且消耗較少功率的記憶體元件。
注意的是，在上述結構中，電容器之電極的其中一者係連接至相位反轉元件，且另一電極係連接至電容器開關元件。透過此結構，電容器開關元件之閘極電位並不會在當電容器開關元件導通時影響相位反轉元件。因此，即使當電容器開關元件具有長的通道，且因而，其閘極電容係大於電容器的電容時，相位反轉元件之節點亦不會受到電容器開關元件的閘極電位所影響。例如，電容器開關元件之閘極電容量可以與電容器之電容量的5倍或更多倍一樣大。
在下文中，將參照附圖來詳細敘述本發明之實施例。 注意的是，本發明並未受限於以下的說明，且熟習於本項技藝之該等人士將易於瞭解的是，各式各樣的改變及修正可予以作成，而不會背離本發明之精神和範疇。因此，本發明不應被解讀成受限於以下實施例的說明。
注意的是，在此說明書中的〝連接〞意指電性連接且對應至其中可供應、施加、或傳導電流、電壓、或電位之狀態。因此，電性連接的狀態不僅意指直接連接的狀態，而且意指透過諸如佈線或電阻器之其中可供應或傳送電流、電壓、或電位的電路元件之間接連接的狀態。
而且，請注意的是，即使當電路圖顯示獨立的組件而彷如它們係彼此互相連接時，則具有其中一導電膜具有複數個組件之功能的情況，例如，其中佈線的一部分亦作用成為電極之情況。在此說明書中之用語〝連接〞亦意指其中一導電膜具有複數個組件之功能的該情況。
包含於電晶體中之〝源極電極〞及〝汲極電極〞的名稱可根據電晶體的極性，或所施加至個別電極之電位位準間的差異，而彼此互換。大致地，在n通道電晶體中，其中被供應以較低電位的電極係稱為源極電極，而其中被供應以較高電位的電極係稱為汲極電極。在p通道電晶體中，具有低電位的電極係稱為汲極電極，而具有高電位的電極係稱為源極電極。
在此說明書中，為便利起見，雖然電晶體的連接關係係在某些情況中假定源極電極及汲極電極係固定而予以敘述；惟，實際上，源極電極及汲極電極的名稱可根據上述 電位之間的關係而彼此互換。
注意的是，在此說明書中，其中電晶體係彼此互相串聯連接的狀態意指其中第一電晶體之源極電極及汲極電極的僅其中一者係連接至第二電晶體之源極電極及汲極電極的僅其中一者之狀態。此外，其中電晶體係彼此互相並聯連接的狀態意指其中第一電晶體之源極電極及汲極電極的其中一者係連接至第二電晶體之源極電極及汲極電極的其中一者，且第一電晶體之源極電極及汲極電極的另一者係連接至第二電晶體之源極電極及汲極電極的另一者之狀態。
本發明之信號處理電路在其種類中包含，但未受限於諸如大型積體電路(LSI)之包含微處理器、影像處理電路、數位信號處理器(DSP)、或微控制器的積體電路。
(實施例1)
本發明之一實施例的記憶體裝置包含一或複數個能儲存1位元之資料的記憶體元件。在第1A圖中，係描繪包含於本發明記憶體裝置中的記憶體元件之電路圖的實例。在第1A圖中所描繪的記憶體元件100至少包含其中輸入信號的相位係藉由其而反轉且信號係藉由其而輸出的第一相位反轉元件101及第二相位反轉元件102、開關元件103、開關元件104、電容器105、以及電容器開關元件106。
所輸入至記憶體元件100之包含資料的信號IN係經由開關元件103而供應至第一相位反轉元件101的輸入端子。 第一相位反轉元件101的輸出端子係連接至第二相位反轉元件102的輸入端子。第二相位反轉元件102的輸出端子係經由開關元件104而連接至第一相位反轉元件101的輸入端子。
第一相位反轉元件101的輸出端子或第二相位反轉元件102的輸入端子之電位係輸出至記憶體元件或後一級的另外電路，成為信號OUT。在此，第一相位反轉元件101之輸入端子的節點係藉由第一節點N1所表示，且第一相位反轉元件101之輸出端子的節點係藉由第二節點N2所表示。
注意的是，在第1A圖中，係描繪其中使用反相器做為第一相位反轉元件101及第二相位反轉元件102的實例；然而，除了該反相器之外，亦可使用時脈反相器做為第一相位反轉元件101或第二相位反轉元件102。
電容器105係連接至記憶體元件100的輸入端子，亦即，其中被供應以信號IN之電位的第一節點N1，以致可視需要地儲存所輸入至記憶體元件100之信號IN的資料。特別地，電容器105包含電介質體於成對的電極之間。該成對的電極之其中一者係連接至第一節點N1，且另一電極係連接至電容器開關元件106之電極的其中一者。其中連接電容器105及電容器開關元件106之節點係藉由第三節點N3所表示。
電容器開關元件106的另一電極係連接至其中被供應以電位VCC之節點。
對於電容器開關元件106，係使用包含高度純化之氧化物半導體於通道形成區中的電晶體。
注意的是，記憶體元件100可進一步視需要地包含諸如二極體、電阻器、電感器、或電容器之另外的電路元件。
其次，第1A圖之記憶體元件的更特定之電路圖的實例係描繪於第1B圖之中。在第1B圖中所描繪的記憶體元件100包含第一相位反轉元件101、第二相位反轉元件102、開關元件103、開關元件104、電容器105、及電容器開關元件106。該等電路元件的連接結構係與第1A圖中之該等電路的連接結構相同。
在第1B圖中之第一相位反轉元件101具有其中p通道電晶體107及n通道電晶體108係串聯連接於VDD與VSS之間，而其閘極電極係彼此互相連接的結構。特別地，p通道電晶體107的源極電極係連接至VDD，以及n通道電晶體108的源極電極係連接至VSS。此外，p通道電晶體107的汲極電極係連接至n通道電晶體108的汲極電極，且該二汲極電極的電位可視為第一相位反轉元件101之輸出端子的電位。此外，p通道電晶體107之閘極電極及n通道電晶體108之閘極電極的電位可視為第一相位反轉元件101之輸入端子的電位。
在第1B圖中之第二相位反轉元件102具有其中p通道電晶體109及n通道電晶體110係串聯連接於VDD與VSS之間，而其閘極電極係彼此互相連接的結構。特別地，p通道 電晶體109的源極電極係連接至VDD，以及n通道電晶體110的源極電極係連接至VSS。此外，p通道電晶體109的汲極電極係連接至n通道電晶體110的汲極電極，且該二汲極電極的電位可視為第二相位反轉元件102之輸出端子的電位。此外，p通道電晶體109之閘極電極及n通道電晶體110之閘極電極的電位可視為第二相位反轉元件102之輸入端子的電位。
在第1B圖中，其中一電晶體係使用於開關元件103之情況係描繪做為實例，且該電晶體的開關係藉由供應至其閘極電極的信號Sig.1所控制。此外，其中一電晶體係使用於開關元件104之情況係描繪做為實例，且該電晶體的開關係藉由供應至其閘極電極的信號Sig.2所控制。
注意的是，在第1B圖中，係描繪其中開關元件103及開關元件104之每一者僅包含一電晶體的結構；然而，本發明並未受限於此結構。在本發明之一實施例中，開關元件103或開關元件104可包含複數個電晶體。
在其中用作開關元件之複數個電晶體係包含於開關元件103或開關元件104之中的情況中，該複數個電晶體可彼此互相並聯地、串聯地、或並聯連接及串聯連接結合地連接。
在其中複數個電晶體係並聯連接的情況中，其極性可係不同的。例如，可使用其中n通道電晶體及p通道電晶體係並聯連接之所謂轉移閘極結構。
在第1B圖中，係使用包含氧化物半導體於通道形成區 中之電晶體以供電容器開關元件106之用，且該電晶體的開關係藉由所施加至其閘極電極的信號Sig.3而加以控制。使用於電容器開關元件106之電晶體包含高度純化的氧化物半導體於通道形成區中。通道長度係如最小特徵尺寸的十倍大或更大，較佳地係如最小特徵尺寸的20倍大或更大，進一步較佳地係如最小特徵尺寸的50倍大或更大，或係大於或等於1μm。因此，電晶體的截止狀態電流係如上述地非常小。
在第1B圖中，係描繪其中電容器開關元件106僅包含一電晶體之結構；然而，本發明並未受限於此結構。在本發明之一實施例中，電容器開關元件106可包含複數個電晶體。在其中用作開關元件之複數個電晶體係包含於電容器開關元件106之中的情況中，該複數個電晶體可彼此互相並聯地、串聯地、或並聯連接及串聯連接結合地連接。
在此實施例中，使用於電容器開關元件106中之開關元件的至少一電晶體可包含高度純化的氧化物半導體於通道形成區中。
使用於第一相位反轉元件101、第二相位反轉元件102、開關元件103、及開關元件104之電晶體可包含除了氧化物半導體之外的半導體，例如，可使用非晶、微晶、多晶、或單晶半導體。做為該半導體之材料，可給定矽、鍺、砷化鎵、磷化鎵、磷化銦、或其類似物。進一步地，用以製造該等電晶體，可使用薄的半導體膜或巨塊(半導體晶圓)。
將參照第7A至7D圖來敘述此實施例中的記憶體元件之電路配置的實例。第7A圖描繪一般暫器中之一記憶體元件300的配置。該記憶體元件300對應於第1A及1B圖中之記憶體元件100。該記憶體元件300之主要組件的反相器或其類似物可藉由使用已知的半導體技術而形成。在半導體晶圓上，係形成用於元件隔離的絕緣體(元件隔離區)、n型區、及p型區。用作閘極層的第一層佈線係形成於其上，且然後，第二佈線層係進一步地形成於該處之上。
第一層佈線的一部分係Sig.1佈線302，用以供應信號Sig.1，以及其另一部分係Sig.2佈線303，用以供應信號Sig.2。第二層佈線的一部分係連接至VDD的VDD佈線301，以及其一部分係IN佈線304，用以輸入信號IN。在第7A圖中，係顯示其中佈線係透過其而連接至上方組件之接觸孔的位置。注意的是，在使用單晶半導體晶圓的電路中，VSS可連接至半導體晶圓。
進一步地，如第7B圖中所描繪地，第三層佈線係設置於第7A圖的結構上，且該第三層佈線的一部分係透過接觸孔而連接至第二佈線層的一部分，用作OUT佈線305，以供輸出信號OUT之用。該第三層佈線的另一部分作用成為包含氧化物半導體之電晶體的閘極佈線306以及第一電容器電極307，而該電晶體係做為開關元件。
閘極佈線306可形成為與大於或等於80%之氧化物半導體區308(稍後形成)的區域，較佳地大於或等於其85%的區域，進一步較佳地大於或等於其90%的區域重疊。 閘極佈線306的一部分用作第1A及1B圖之電容器開關元件106的閘極電極。注意的是，信號Sig.3係供應至閘極佈線306。
第一電容器電極307係透過接觸孔而連接至第二層佈線的一部分(反相器的輸入端子或輸出端子)。第一電容器電極307用作稍後步驟中所形成且對應至第1A及1B圖中之電容器105的元件之電極的一部分。
在第三層佈線之上，係形成氧化物半導體層(OS層)。如第7C圖中所描繪地，該氧化物半導體層至少具有一中空部分，且因此，具有具備例如，U形之氧化物半導體區308。選擇性地，氧化物半導體區308可具有J形狀、L形狀、V形狀、或C形狀。進一步選擇性地，可使用具有除了上述者之外的二或更多個中空部分(例如，M形狀、N形狀、S形狀、W形狀、Z形狀、或其類似形狀)、或彎曲(或捲繞)形狀。
做為概括性之定義，假定一記憶體元件的典型長度係界定為記憶體元件之面積的平方根，則自氧化物半導體區308之一末端部分至另一末端部分的長度應大於或等於該典型長度，較佳地應為該典型長度的兩倍大或更大，進一步較佳地應為該典型長度的五倍大或更大。選擇性地，氧化物半導體區308之周邊的長度應為該典型長度的兩倍大或更大，較佳地應為該典型長度的四倍大或更大，進一步較佳地應為該典型長度的十倍大或更大。選擇性地，藉由以該周邊的長度來除氧化物半導體區308之面積所獲得的 值可為該典型長度的0.1倍大或更小。
透過上述形狀，自氧化物半導體區308之一末端部分至另一末端部分的長度可以比記憶體元件300的長邊更大。例如，倘若最小特徵尺寸係F時，則自一末端部分至另一末端部分的長度可係10 F或更大，較佳地可係20 F或更大，進一步較佳地可係50 F或更大。在使用具有上述形狀之氧化物半導體區308所形成的電晶體(對應於第1A及1B圖中之電容器開關元件106)中，通道長度可係10 F或更大，較佳地可係20 F或更大，進一步較佳地可係50 F或更大。在第7C圖的情況中，自氧化物半導體區308之一末端部分至另一末端部分的長度大約係22 F。
在氧化物半導體層之上，係如第7D圖中所描繪地設置第四層佈線。源極佈線309及第二電容器電極310係由該第四層佈線所形成。該源極佈線309係與氧化物半導體區308的一末端部分接觸，而作用成為形成於該氧化物半導體區中之電晶體的源極電極。
第二電容器電極310係與第一電容器電極307部分地重疊，而形成第1A及1B圖中之電容器105的一部分。在第7D圖的情況中，電容器之電極的面積(其中兩電極彼此互相重疊的面積)係18 F2。進一步地，第二電容器電極310係與氧化物半導體區308的另一末端部分接觸，而用作將被形成於該氧化物半導體區中之電晶體的汲極電極。
第8A及8B圖示意地描繪沿著第7A至7D圖中的點虛線X-Y之記憶體元件300的橫剖面結構。注意的是，在第8A 及8B圖以及第7A至7D圖中，相同的影線表示相同的組件。
第8A圖係第7B圖中之結構的橫剖面視圖。元件隔離區311、n型區、及p型區係形成於半導體晶圓的表面中，且第一層佈線及第二層佈線係設置使得電路形成。層間絕緣體312係設置於n型及p型區之上，以致使第一層佈線及第二層佈線被嵌入。在其中n型及p型區與第二層佈線之間的電性連接係需要的情況中，係設置接觸柱塞313。進一步地，在層間絕緣體312之上，由第三層佈線所形成之閘極佈線306及第一電容器電極307係嵌入於所嵌入的絕緣體314中。
第8B圖係第7D圖中之結構的橫剖面視圖。在第8A圖中所描繪的結構上，係進一步形成閘極絕緣體315、氧化物半導體(諸如氧化物半導體區308)、及第四層佈線(源極佈線309及第二電容器電極310)。在此，該氧化物半導體層的厚度係1奈米至30奈米，較佳地係1奈米至10奈米，且該閘極絕緣體315的厚度係2奈米至30奈米，較佳地係5奈米至10奈米。
進一步地，如專利文獻3中所敘述地，一或複數個具有高功函數之材料可與氧化物半導體層接觸而設置。透過該結構，可使氧化物半導體層空乏，而有效於截止電阻的增加。
在此實施例中，因為氧化物半導體層的品質被重視，所以可使用高度純化的氧化物半導體(膜)。用以製造該 氧化物半導體(膜)的方法將予以詳細地敘述於實施例4之中。
接著，將敘述第1A圖中所描繪的記憶體元件之操作的實例。注意的是，該記憶體元件的操作可藉由除了以下說明之外的方法，而予以執行。
首先，在寫入資料中，開關元件103係導通，開關元件104係關閉，以及電容器開關元件106係關閉。然後，適當的電源供應電壓係給定於VDD與VSS之間。
供應至記憶體元件100之信號IN的電位係經由開關元件103而供應至第一相位反轉元件101的輸入端子，因此，第一相位反轉元件101的輸出端子之電位係信號IN的相位反轉電位。然後，開關元件104導通且第一相位反轉元件101的輸入端子係連接至第二相位反轉元件102的輸出端子，而資料可藉以寫入至第一相位反轉元件101及第二相位反轉元件102之內。
接著，在其中資料係藉由第一相位反轉元件101及第二相位反轉元件102所保持的情況中，於其中開關元件104保持在導通狀態中且電容器開關元件106保持在關閉狀態中的狀態中，開關元件103係關閉。藉由關閉該開關元件103，輸入之資料係藉由第一相位反轉元件101及第二相位反轉元件102所保持。此時，係維持其中電源供應電壓被施加於VDD與VSS之間的狀態。
第一相位反轉元件101之輸出端子的電位反映藉由第一相位反轉元件101及第二相位反轉元件102所保持的資料 。因此，藉由讀出該電位，可自記憶體元件100讀出該資 料。
注意的是，在其中輸入之資料係藉由電容器105所保持以便在保持資料中降低功率消耗的情況中，首先，開關元件103係關閉，開關元件104保持在導通狀態中，以及電容器開關元件106係導通。然後，具有對應至藉由第一相位反轉元件101及第二相位反轉元件102所保持的資料之值的數量之電荷係儲存於電容器105中，而藉以寫入資料至電容器105之內。
在將資料儲存於電容器105中之後，電容器開關元件106被關閉，而藉以保持所儲存於電容器105中之資料。在將電容器開關元件106關閉之後，可將VDD的電位及VSS的電位二者設定成彼此相等。注意的是，在將資料儲存於電容器105中之後，可使開關元件104關閉。
將參照第4A至4D圖來敘述依據上述操作的電位的改變。在此，於其中第一相位反轉元件101及第二相位反轉元件102係在主動狀態中的情況中，VDD的電位及VSS的電位分別係+1 V及0 V。首先，第一節點N1的電位係如第4A圖中所描繪地依據資料而被設定成+1 V或0 V。雖然並未被描繪出，但第二節點N2的電位係0 V或+1 V，其係第一節點N1的反相相位。因為電容器開關元件106係截止狀態，所以第三節點N3係在浮動狀態中。電位VCC係+1 V。
其次，如第4B圖中所描繪地，電容器開關元件106係導通；因此，第三節點N3的電位變成+1 V。此時，在電 容器105的該等電極之間，係累積對應於第一節點N1與第三節點N3之電位差的電荷。也就是說，資料係寫入至電容器105之內。
接著，如第4C圖中所描繪地，電容器開關元件106係關閉；因此，第三節點N3的電位保持於+1 V。
然後，如第4D圖中所描繪地，當VDD的電位及VSS的電位二者係設定成0 V時，則第一節點N1的電位變成0 V。電位VCC亦變成0 V。因而，第三節點N3的電位依據寫入之資料而變成0 V或+1 V。在其中於寫入時之第一節點N1的電位係+1 V的情況中，於此儲存階段之第三節點N3具有0 V的電位。在其中於寫入時之第一節點N1的電位係0 V的情況中，於此儲存階段之第三節點的電位係保持於+1 V。
以此方式，在其中輸入之資料係藉由電容器105所保持的情況中，於VDD與VSS間之電位差係非必要的；因此，經由包含於第一相位反轉元件101中之p型電晶體107及n型電晶體108，或經由包含於第二相位反轉元件102中之p型電晶體109及n型電晶體110而流動於VDD與VSS間的截止狀態電流可十分接近於零。因而，在保持資料中之由於記憶體元件的截止狀態電流所導致之功率消耗可大大地降低，且記憶體裝置及進一步包含該記憶體裝置的信號處理電路之功率消耗可被抑制變低。
因為使用於電容器開關元件106的電晶體包含高度純化的氧化物半導體於通道形成區中，所以截止狀態電流密 度可小於或等於100 zA/μm，較佳地小於或等於10 zA/μm，進一步較佳地小於或等於1 zA/μm。
當電晶體具有長且窄的通道時，則截止狀態電流係小於或等於1 zA。因而，當其中使用該電晶體之電容器開關元件106係在關閉狀態之中時，則所儲存於電容器105中的電荷幾乎不會被釋放出；因此，可保持資料。
現將參照第5A至5C圖來敘述其中讀取儲存於電容器105中之資料的情況。首先，開關元件103係關閉。此外，第一相位反轉元件101及第二相位反轉元件102係設定成為在非主動狀態之中。例如，+0.5 V的電位係較佳地施加至VDD及VSS的每一者。
然後，第一節點N1及第二節點N2的電位係設定成+0.5 V。此時，開關元件104是否在導通狀態中或在關閉狀態中並無差異。因為第一節點N1的電位係+0.5 V，所以依據寫入之資料，第三節點N3的電位係+0.5 V或+1.5 V。電位VCC係設定成+1 V(請參閱第5A圖)。
接著，電容器開關元件106導通，而藉以使第三節點N3之電位變成+1 V。此時，電容器105之電極的其中一者(在電容器開關元件106側的電極)之電位改變，而導致另一電極之電位的改變。例如，在其中第三節點N3之電位初始地係+0.5 V的情況中，第三節點N3的電位係藉由使電容器開關元件106導通而增加；從而，電容器105的另一電極(亦即，第一節點N1)之電位增加。對照地，在其中第三節點N3之電位初始地係+1.5 V的情況中，第三節點 N3的電位會減少。因而，電容器105的另一電極之電位減少。
電位之增加或減少的程度係藉由電容器105的電容與包含第一節點N1的寄生電容之電容器111的電容之間的比例所決定。在此，包含寄生電容之電容器111的電容係電容器105之電容的四倍。因而，第一節點N1的電位變成+0.6 V或+0.4 V。也就是說，在其中寫入時之電位係+1 V的情況中，第一節點N1的電位變成+0.6 V，而在其中寫入時之電位係0 V的情況中，第一節點N1的電位變成+0.4 V(請參閱第5B圖)。
此時，電容器開關元件106的閘極電容係藉由使電容器開關元件106導通，而被添加至電路；然而，因為電容器105係設置於節點N1與電容器開關元件106之間，所以第一節點N1的電位並不會受到電容器開關元件106的閘極電位所直接影響，且因此，即使當該電容變大時，亦不會變動。
換言之，第一節點N1的電位係不受電容器開關元件106之閘極電容或閘極電位所影響，而予以決定。因此，電容器105的電容可小於電容器開關元件106的閘極電容。
然後，將VDD設定成+1 V且將VSS設定成0 V；因此，電源供應電壓係施加於VDD與VSS之間。在此階段，開關元件104係較佳地導通。因而，在第一節點N1與第二節點N2之間的電位差會增加。換言之，在其中於第5B圖的狀態中之第一節點N1的電位係+0.6 V的情況中，在此階段 ，第一節點N1的電位變成+1 V且第二節點N2的電位變成0 V。進一步地，在其中於第5B圖的狀態中之第一節點N1的電位係+0.4 V的情況中，第一節點N1的電位變成0 V且第二節點N2的電位變成+1 V。因而，可重定其中資料被寫入之狀態(請參閱第5C圖)。
注意的是，當電容器105的電容量係等於或大於包含寄生電容之電容器111的電容量時，則資料可被更容易地重定。例如，當電容器105的電容量係等於包含寄生電容之電容器111的電容量時，則在第5B圖的階段時之第一節點的電位係+0.75 V或+0.25 V。因而，例如，電源供應電壓係施加於第一相位反轉元件101及第二相位反轉元件102的VDD與VSS之間，且同時，開關元件104保持於關閉狀態中，而信號可藉由以被無動作失調地放大，且因而，可重定資料。
在上述說明中，係敘述使用薄膜電晶體做為電容器開關元件106的實例，而該薄膜電晶體使用高度純化之氧化物半導體；然而，亦可使用利用非晶矽、多晶矽、微晶矽、或其類似物之薄膜電晶體。
在該情況中，當與使用高度純化之氧化物半導體的薄膜電晶體之截止狀態電流量相較時，截止狀態電流量會變大，且因而，其中資料被保持之期間的時間週期會變短。然而，可重複其中資料係規則地輸入至第一相位反轉元件101及第二相位反轉元件102之內/自第一相位反轉元件101及第二相位反轉元件102輸出，且然後，將資料送回至電 容器105的再新操作，而保持資料可藉以被維持。
注意的是，在此情況中，可同時執行其中需被再新之所有記憶體元件的再新操作，此係與DRAM中之再新操作不同。因而，當與DRAM中的情況相較時，要執行再新操作之所有記憶體元件所必要的時間係非常短。不用多說地，再新操作可每一區塊地順序執行，而該每一區塊包含其中需要再新操作的記憶體元件。
(實施例2)
在此實施例中，將敘述包含於本發明之記憶體裝置中的記憶體元件之另一實例。雖然在第1A及1B圖中所描繪之記憶體元件100中的電容器105之電極的其中一者係連接至第一節點N1，但該電極可連接至另外的部分。例如，如在第3A圖中所描繪的記憶體元件100a中，電容器105之電極的其中一者可連接至第二節點N2。選擇性地，如第3B圖中所描繪之記憶體元件100b中所描繪地，電容器105之電極的其中一者可連接於開關元件104與第二相位反轉元件102之間。換言之，電容器105之電極的其中一者可連接至第一相位反轉元件101及第二相位反轉元件102之輸入/輸出端子的任一者。
在上述結構中之寫入資料及讀取資料可以以與實施例1中所述之方式相似的方式而執行。在任一結構中，閘極電容係在當電容器開關元件106導通時產生，但該閘極電容的產生並不會引起第三節點N3之電位的變動。因此， 可降低讀取資料時之動作失調的發生比例。
(實施例3)
在此實施例中，將敘述包含於本發明之記憶體裝置中的記憶體元件之另一實例。在第3C圖中，係描繪此實施例之記憶體元件的電路圖做為實例。
在第3C圖中所描繪的記憶體元件100c至少包含其中輸入信號的相位係藉由其而反轉且信號係藉由其而輸出的第一相位反轉元件101及第二相位反轉元件102、開關元件103、開關元件104、第一電容器105a、第一電容器開關元件106a、第二電容器105b、及第二電容器開關元件106b。
所輸入至記憶體元件100c之包含資料的信號IN係經由開關元件103而供應至第一相位反轉元件101的輸入端子。第一相位反轉元件101的輸出端子係連接至第二相反轉元件102的輸入端子。第二相位反轉元件102的輸出端子係經甲開關元件104而連接至第一相位反轉元件101的輸入端子。第一相位反轉元件101的輸出端子或第二相位反轉元件102的輸入端子之電位係輸出至記憶體元件或第四個後級之另外電路，成為信號OUT。
第一電容器105a之電極的其中一者係連接至記憶體元件100c的輸入端子，亦即，其中被供應以信號IN之電位的第一節點N1，以致可視需要地儲存所輸入至記憶體元件100c之信號IN的資料。第一電容器105a的另一電極係連接至第一電容器開關元件106a之電極的其中一者。第一電容 器開關元件106a的另一電極係連接至其中被供應以電位VCC之節點。
第二電容器105b之電極的其中一者係連接至記憶體元件100c的輸出端子，亦即，其中被供應以信號OUT之電位的第二節點N2，以致可視需要地儲存所輸入至記憶體元件100c之信號IN的資料。第二電容器105b的另一電極係連接至第二電容器開關元件106b之電極的其中一者。第二電容器開關元件106b的另一電極係連接至其中被供應以電位VCC之節點。其中連接第二電容器105b與第二電容器開關元件106b之節點係藉由節點N4所表示。
注意的是，在第3C圖之中，係描繪其中使用反相器做為第一相位反轉元件101及第二相位反轉元件102之實例；然而，除了該反相器之外，亦可使用時脈反相器做為第一相位反轉元件101或第二相位反轉元件102。進一步地，其中第一電容器105a及第二電容器105b連接至第一相位反轉元件101及第二相位反轉元件102的節點並未受限於上述該等節點，且可使用其中相位係彼此相反之二節點。
用於第一電容器開關元元件106a及第二電容器開關元件106b，係使用各自包含高度純化之氧化物半導體於通道形成區中的電晶體。與實施例1中所敘述之電容器開關元件106一樣地，第一電容器開關元件106a及第二電容器開關元件106b的每一者係使用氧化物半導體而形成於第一相位反轉元件101及第二相位反轉元件102的上面。各自的通道長度係大於或等於10 F，較佳地係大於或等於20 F，進 一步較佳地係大於或等於50 F，或1微米，假定最小特徵尺寸係F。
注意的是，記憶體元件100c可進一步視需要地包含諸如二極體、電阻器、電感器、或電容器之另外的電路元件。
接著，將敘述第3C圖中所描繪的記憶體元件之操作的實例。注意的是，該記憶體元件的操作可藉由除了以下說明之外的方法，而予以執行。在以下說明中，於其中第一相位反轉元件101及第二相位反轉元件102係在主動狀態之中的狀態中，VDD的電位及VSS的電位分別係+1 V及0 V。
首先，在寫入資料中，開關元件103係導通，開關元件104係關閉，第一電容器開關元件106a係關閉，以及第二電容器開關元件106b係關閉。然後，電源供應電壓係施加於VDD與VSS之間。供應至記憶體元件100c之信號IN的電位係經由開關元件103而供應至第一相位反轉元件101的輸入端子，因此，第一相位反轉元件101的輸出端子之電位係信號IN的相位反轉電位。然後，開關元件104導通且第一相位反轉元件101的輸入端子係連接至第二相位反轉元件102的輸出端子，而資料可藉以寫入至第一相位反轉元件101及第二相位反轉元件102之內。
接著，在其中資料係藉由第一相位反轉元件101及第二相位反轉元件102所保持的情況中，當開關元件104保持在導通狀態中，第一電容器開關元件106a保持在關閉狀態 中，以及第二電容器開關元件106b保持在關閉狀態之中時，開關元件103係關閉。藉由開閉該開關元件103，輸入之資料係藉由第一相位反轉元件101及第二相位反轉元件102所保持。此時，係維持其中電源供應電壓被施加於VDD與VSS之間的狀態。
第一相位反轉元件101之輸出端子的電位反映藉由第一相位反轉元件101及第二相位反轉元件102所保持的資料。因此，藉由讀出該電位，可自記憶體元件100c讀出該資料。
注意的是，在其中輸入之資料係保持於第一電容器105a及第二電容器105b中以便在保持資料中降低功率消耗的情況中，開關元件103係關閉、開關元件104係導通、第一電容器開關元件106a係導通、以及第二電容器開關元件106b係導通。
然後，透過第一電容器開關元件106a及第二電容器開關元件106b，可將具有對應至藉由第一相位反轉元件101及第二相位反轉元件102所保持的資料之值的數量之電荷儲存於第一電容器105a及第二電容器105b中，而藉以寫入資料至第一電容器105a及第二電容器105b之內。針對細節，可參考實施例1或第4A至4D圖。
注意的是，包含於第一電容器105a中的成對電極之間的電壓之極性與包含於第二電容器105b中的成對電極之間的電壓之極性係彼此相反。
此外，在將資料儲存於第一電容器105a中之後，第一 電容器開關元件106a關閉，而可藉以保持所儲存於第一電容器105a中之資料。此外，在將資料儲存於第二電容器105b中之後，第二電容器開關元件106b關閉，而可藉以保持所儲存於第二電容器105b中之資料。在第一電容器開關元件106a及第二電容器開關元件106b關閉之後，VDD及VSS的電位係藉由施加例如，0 V而使彼此相等。
如上述地，在其中輸入之資料係藉由第一電容器105a及第二電容器105b所保持的情況中，並不需要將電源供應電壓施加於VDD與VSS之間；因此，流動於第一相位反轉元件101或第二相位反轉元件102之VDD與VSS之間的截止狀態電流可非常接近於零。因而，在保持資料中之由於記憶體元件的截止狀態電流所導致之功率消耗可大大地降低，且記憶體裝置及進一步包含該記憶體裝置的信號處理電路之功率消耗可被抑制變低。
因為使用於第一電容器開關元件106a及第二電容器開關元件106b之每一者的電晶體包含高度純化的氧化物半導體於通道形成區中，所以截止狀態電流密度可小於或等於100 zA/μm，較佳地小於或等於10 zA/μm，進一步較佳地小於或等於1 zA/μm。
在具有長且窄之通道的電晶體中，截止狀態電流係小於或等於1 zA。因而，當其中使用該電晶體之第一電容器開關元件106a係在關閉狀態之中時，則所儲存於第一電容器105a中的電荷幾乎不會被釋放出；因此，可保持資料。此外，當其中使用上述電晶體之第二電容器開關元件106b 係在關閉狀態之中時，則所儲存於第二電容器105b的電荷幾乎不會被釋放出；因此，可保持資料。
現將參照第6A至6C圖來敘述其中讀取儲存於第一電容器105a及第二電容器105b中之資料的情況。首先，開關元件103係關閉。第一相位反轉元件101及第二相位反轉元件102係設定成為在非主動狀態之中。例如，0 V的電位係較佳地施加至VDD及VSS二者。
然後，第一節點N1及第二節點N2的電位係設定成為0 V。此時，開關元件104是否在導通狀態中或在關閉狀態中並無差異。因為第一節點N1的電位係0 V，所以依據寫入之資料，第三節點N3的電位係0 V或+1 V。進一步地，第四節點N4的電位係依據寫入之資料而成為與第三節點N3之相位相反的相位之+1 V或0 V。電位VCC係設定成+1 V(請參閱第6A圖)。
然後，第一電容器開關元件106a導通，而藉以使第三節點N3之電位變成+1 V。此時，第一電容器105a之電極的其中一者之電位改變，而導致另一電極之電位改變。例如，在其中第三節點N3之電位初始地係0 V的情況中，藉由使第一電容器開關元件106a導通，第三節點N3的電位會增加，且第一電容器105a的另一電極(亦即，第一節點N1)之電位會一致地增加。對照地，在其中第三節點N3之電位初始地係+1 V的情況中，第三節點N3的電位不會改變，且因而，第一電容器105a的另一電極之電位不會改變。
藉由使第二電容器開關元件106b導通，則與第一電容器105a中之電位改變相同的電位改變會發生於第二電容器105b中。因而，在其中第四節點N4的電位初始地係+1 V的情況中之第二節點N2的電位不會改變，且在其中第四節點N4的電位初始地係0 V的情況中之第二節點N2的電位會增加。
如實施例1中所敘述地，電位之增加的程度係藉由第一電容器105a的電容與包含第一節點N1之寄生電容的電容間之比例，及第二電容器105b的電容與包含第二節點N2之寄生電容的電容間之比例所決定。在此，包含第一節點N1之寄生電容的電容係第一電容器105a之電容的四倍，且包含第二節點N2之寄生電容的電容係第二電容器105b之電容的四倍。
然後，第一節點N1的電位變成+0.1 V或0 V，且第二節點N2的電位變成0 V或+0.1 V。換言之，在其中寫入資料時之第一節點N1的電位係+1 V(亦即，在寫入資料時之第二節點N2的電位係0 V)的情況中，第一節點N1的電位變成+0.1 V，且第二節點N2的電位變成0 V。對照地，在其中寫入資料時之第一節點N1的電位係0 V(亦即，在寫入資料時之第二節點N2的電位係+1 V)的情況中，第一節點N1的電位變成0 V，且第二節點N2的電位變成+0.1 V(請參閱第6B圖)。
此時，第一電容器開關元件106a的閘極電容及第二電容器開關元件106b的閘極電容係藉由使第一電容器開關元 件106a及第二電容器開關元件106b導通，而被添加至電路；然而，因為設置第一電容器105a及第二電容器105b，所以第一節點N1及第二節點N2的電位並不會受到第一電容器開關元件106a及第二電容器開關元件106b的閘極電位所直接影響，且因此，即使當閘極電容變大時，亦不會變動。
因而，第一節點N1及第二節點N2的電位係不受第一電容器開關元件106a及第二電容器開關元件106b之閘極電容及其閘極電位所影響，而予以決定。因此，第一電容器105a及第二電容器105b的電容可小於第一電容器開關元件106a及第二電容器開關元件106b的閘極電容。
然後，在其中開關元件104係在導通狀態中且VSS的電位保持於0 V的狀態中，VDD的電位會增加至+1 V(請參閱第6C圖)。因而，可將第一節點N1與第二節點N2之間的電位差放大。換言之，在其中於第6B圖的狀態時之第一節點N1及第二節點N2分別係+0.1 V及0 V的情況中，第一節點N1及第二節點N2之電位可藉由增加VDD的電位而分別變成+1 V及0 V。選擇性地，在其中於第6B圖的狀態時之第一節點N1及第二節點N2分別係0 V及+0.1 V的情況中，第一節點N1及第二節點N2之電位可藉由增加VDD的電位而分別變成0 V及+1 V。因此，可重定其中資料被寫入之狀態。
在此實施例中，可重定資料而無需使用實施例1的情況中所需之中間電位(+0.5 V)。在此實施例中所揭示之 標的物可以與其他實施例中所敘述之標的物適當地結合而實施。
(實施例4)
在此實施例中，將參照第8B圖來敘述用以形成氧化物半導體膜的方法。首先，氧化物半導體膜係形成具有適當厚度於閘極絕緣體315之上。該氧化物半導體膜可藉由濺鍍法而形成於稀有氣體(典型地，氬)氛圍、氧氛圍、或包含稀有氣體(例如，氬)及氧之混合氣體的氛圍中。對於氧化物半導體膜，可使用上述之氧化物半導體。
注意的是，在藉由濺鍍法而沈積氧化物半導體膜之前，較佳地，在嵌入之絕緣體314的表面上之灰塵係藉由其中引入氬氣體且產生電漿之逆濺鍍法來予以去除。該逆濺鍍法意指其中，無需施加電壓至基板側，且係使用RF電源以供在氛圍中施加電壓至基板側之用，而產生電漿於基板的附近，以修正表面之方法。注意的是，可使用氮氛圍、氦氛圍、或其類似氛圍，以取代氬氛圍。此處理可實現表面的平坦化。進一步地，可使用其中添加氧、氧化氮、或其類似物之氬氛圍。進一步選擇性地，可使用其中添加氯、四氯化碳、或其類似物之氬氛圍。
在此實施例中，係使用具有5奈米厚度之In-Ga-Zn為主的氧化物非單晶膜做為氧化物半導體膜，其係藉由使用包含銦(In)、鎵(Ga)、及鋅(Zn)之金屬氧化物靶極的濺鍍法所獲得。做為該靶極，可使用例如，具有使得In ：Ga：Zn=1：1：0.5、In：Ga：Zn=1：1：1、或In：Ga：Zn=1：1：2之金屬原子組成比的金屬氧化物靶極。在此實施例中，因為晶體化係藉由在稍後步驟中執行熱處理而故意造成，所以使用其中易於造成晶體化之金屬氧化物靶極係較佳的。包含In、Ga、及Zn之金屬氧化物靶極的裝填率係高於或等於90%且低於或等於100%，較佳地，高於或等於95%且低於或等於99.9%。當使用具有高裝填率之金屬氧化物靶極時，可降低將被形成之氧化物半導體膜中的雜質濃度，以致可獲得具有優異電性特徵或高可靠度的電晶體。
基板係保持在維持於降低壓力下的處理室中，其中氫和水分被去除的濺鍍氣體係引入至其中殘留的水分將被去除的該處理室之內，以及氧化物半導體膜係使用金屬氧化物做為靶極而形成於絕緣表面上。基板溫度可在膜形成期間於100℃至600℃，較佳地，200℃至400℃的範圍中。膜形成係在當加熱基板時執行，而包含於所形成的氧化物半導體膜中之雜質的濃度可藉以降低，且晶體性可藉以增加。進一步地，可抑制由於濺鍍所導致之損壞。
為了要去除處理室中之殘留的水分，較佳地，使用捕集真空泵。例如，較佳地使用低溫泵、離子泵、或鈦昇華泵。抽空單元可係設置有冷凝管系統之渦輪泵。在透過低溫泵所排氣的處理室中，例如，可去除氫原子、諸如水(H2O)之包含氫原子的化合物(更佳地，亦包含碳原子的化合物)，及其類似物，而可藉以使形成於處理室中之氧 化物半導體膜中所包含的雜質濃度變低。
沈積情形的實例係如下：基板與靶極之間的距離係170毫米(mm)、壓力係0.4帕(Pa)、直流(DC)電源的電功率係0.5千瓦(kW)、以及氛圍係氧氛圍(氧流率：比例係100%)。注意的是，脈波式直流(DC)電源係較佳的，因為可降低膜沈積中所產生之粉狀物質(亦稱為粒子)且可使膜厚度均勻。該氧化物半導體膜的較佳厚度係自1奈米至30奈米(包含1奈米及30奈米)。因為適用的厚度係根據所使用之氧化物半導體材料而定，所以厚度可根據材料而予以適當地決定。
為了要在氧化物半導體膜中盡量小地包含氫、氫氧基、及水分，較佳地，將基板預加熱於濺鍍設備的預加熱室之中，做為在氧化物半導體膜之形成前的預處理，以致可釋放及消除附著在基板上之諸如氫或水分的雜質。用於預加熱之溫度係高於或等於100℃且低於或等於600℃，較佳地，係高於或等於150℃且低於或等於300℃。做為設置於預加熱室中之抽空單元，低溫泵係較佳的。注意的是，此預加熱處理可予以省略。
接著，執行熱處理且使晶體自氧化物半導體膜的表面成長，以致可獲得其中至少一部分係晶體化或變成單晶之氧化物半導體膜。該熱處理係執行於高於或等於450℃且低於或等於850℃，較佳地，高於或等於600℃且低於或等於700℃之溫度。此外，加熱時間係長於或等於1分鐘且短於或等於24小時。單晶層包含藉由自表面至內部之晶體成 長所獲得的板狀晶體，並具有大於或等於2奈米且小於或等於10奈米的平均厚度。進一步地，形成於表面之晶體層具有平行於a-b面的表面及垂直於晶體層之表面的c軸配向。在此實施例中，全部的氧化物半導體膜可藉由熱處理可予以晶體化。
注意的是，在熱處理中，較佳地，水、氫、及其類似物不應包含於氮、氧、或諸如氦、氖、或氬之稀有氣體中。此外，較佳的是，所引入至熱處理設備之氮、氧、或諸如氦、氖、或氬之稀有氣體的純度係6N(99.9999%)或更大，進一步較佳地係7N(99.99999%)或更大(亦即，雜質濃度係1 ppm或更低，進一步較佳地係0.1 ppm或更低)。進一步地，可將熱處理執行於具有低於或等於20 ppm之H2O濃度的乾燥空氣氛圍中。在此實施例中，係執行700℃之乾燥空氣氛圍中的熱處理1小時。
注意的是，熱處理設備並未受限於電爐，且可包含用以藉由來自諸如電阻加熱元件之加熱元件的熱傳導或熱輻射而加熱將被處理之物件的裝置。例如，可使用諸如GRTA(氣體快速熱退火)設備或LRTA(燈快速熱退火)設備之RTA(快速熱退火)設備。LRTA設備係用以藉由來自諸如鹵素燈、金屬鹵化物燈、氙弧燈、碳弧燈、高壓鈉燈、或高壓水銀燈之燈所發射出的光(電磁波)之輻射，而加熱將被處理之物件的設備。GRTA設備係用以使用高溫氣體而執行熱處理的設備。做為該氣體，係使用其中並不會藉由熱處理而與將被處理之物件反應的惰性氣體， 例如，氮或諸如氬之稀有氣體。
例如，該熱處理可使用GRTA，其中基板係轉移至加熱於650℃至700℃之高溫的惰性氣體內，並在該處予以加熱數分鐘，且然後，自該惰性氣體取出。透過GRTA，可達成短時間週期之高溫熱處理。
接著，藉由光微影術方法，將氧化物半導體膜處理成為實施例1中所敘述之形狀，而藉以使氧化物半導體膜308形成。注意的是，在此處理中所使用之阻體遮罩可藉由噴墨法所形成。藉由噴墨法之阻體遮罩的形成並不需要光罩；因此，可降低製造成本。
在此實施例中所揭示之標的物可以與其他實施例中所敘述之標的物適當地結合而實施。
(實施例5)
第9A圖描繪依據本發明一實施例之信號處理電路的實例，其中在上述實施例中所敘述的記憶體元件係使用於記憶體裝置。依據本發明之一實施例的信號處理電路至少包含一或複數個算術單元以及一或複數個記憶體裝置。特別地，在第9A圖中所描繪的信號處理電路400包含算術電路401、算術電路402、記憶體裝置403、記憶體裝置404、記憶體裝置405、控制裝置406、及電源供應控制電路407。
與其中執行簡單的邏輯算術處理之邏輯電路一樣地，算術電路401及402各自包含加法器、乘法器、及各式各樣 的算術單元。記憶體裝置403作用成為用於當執行算術處理於算術電路401之中時暫時保持資料的暫存器。記憶體裝置404作用成為用於當執行算術處理於算術電路402之中時暫時保持資料的暫存器。
此外，記憶體裝置405可使用做為主記憶體且可儲存由控制裝置406所執行之程式成為資料，或可儲存來自算術電路401及算術電路402之資料。
控制裝置406係可集體地控制包含於信號處理電路400中之算術電路401、算術電路402、記憶體裝置403、記憶體裝置404、及記憶體裝置405的操作之電路。注意的是，在第9A圖中，控制裝置406係設置於信號處理電路400中，成為其一部分，但該控制裝置406可被設置於信號處理電路400的外部。
在其中於上述實施例中所敘述之記憶體元件係使用於記憶體裝置403、記憶體裝置404、及記憶體裝置405之其中至少一者的情況中，即使當對於該記憶體裝置403、記憶體裝置404、及記憶體裝置405之電源供應電壓的供應係部分地或全部地停止，亦可保持資料。以上述之方式，可部分地或全部地停止對於整個信號處理電路400之電源供應電壓的供應，而可藉以抑制功率消耗。
例如，可停止對於記憶體裝置403、記憶體裝置404、及記憶體裝置405的其中一者或更多者之電源供應電壓的供應，而可藉以抑制功率消耗。選擇性地，例如，在第1A及1B圖中，記憶體元件之VDD的電位與VSS的電位係彼 此相等，且信號Sig.3係設定成一定的人為電位(亦即，比接地電位低0.5 V至1.5 V的電位)，此係有效於降低功率。
當信號Sig.3係設定成上述電位時，則電流係視為流動於電容器開關元件106中的閘極電極與氧化物半導體區之間；惟，該電流的值太小以致無法被測量出。也就是說，該電流並不會導致功率消耗。對照地，當具有可測量的電位差於VDD與VSS之間時，則會產生反相器的穿通電流，且因而，將消耗相當數量的功率。因此，停止對VDD與VSS供應電力將產生降低功率消耗之大的功率。
此外，與對於記憶體裝置之電源供應電壓的供應一樣地，可停止對於其中傳送資料至記憶體裝置/自記憶體裝置接收資料的控制電路或算術電路之電源供應電壓的供應。例如，當算術電路401及記憶體裝置403不操作時，則可停止對於該算術電路401及記憶體裝置403之電源供應電壓的供應。
此外，電源供應控制電路407控制其中被供應至包含於信號處理電路400中之算術電路401、算術電路402、記憶體裝置403、記憶體裝置404、記憶體裝置405、及控制裝置406的電源供應電壓之位準。如上述地，電源供應控制電路視需要地控制VDD、VSS、及信號Sig.3的電位，且因此，消耗之功率可以以更有效的方式而降低。
當停止電源供應電壓的供應時，則可停止對於電源供應控制電路407之電源供應電壓的供應，或可停止對於算 術電路401、算術電路402、記憶體裝置403、記憶體裝置404、記憶體裝置405、及控制裝置406之電源供應電壓的供應。也就是說，用以停止電源供應電壓之供應的開關元件可設置用於電源供應控制裝置407、或算術電路401、算術電路402、記憶體裝置403、記憶體裝置404、記憶體裝置405、及控制裝置406的每一者。在後者情況中，無需一定要設置電源供應控制電路407於本發明的信號處理電路中。
可將作用成為快取記憶體之記憶體裝置設置於記憶體裝置405(亦即，主記憶體)與算術電路401、算術電路402、及控制裝置406的每一者之間。藉由提供該快取記憶體，可降低對主記憶體之低速的存取，且可使諸如算術處理之信號處理的速度變高。藉由同樣地施加上述之記憶體元件至作用成為快取記憶體的記憶體裝置，可抑制信號處理電路400的功率消耗。
(實施例6)
在此實施例中，將敘述CPU之組態，其係依據本發明一實施例之信號處理電路的其中一者。
第9B圖描繪此實施例中之CPU的組態。在第9B圖中所描繪的CPU主要包含算術邏輯單元(ALU)411、ALU控制器412、指令解碼器413、中斷控制器414、時序控制器415、暫存器416、暫存器控制器417、匯流排介面(匯流排I/F)418、可重寫入式ROM 419、及ROM介面(ROM I/F )420。ROM 419及ROM介面420可設置於另外的晶片上。自然地，在第9B圖中所描繪的CPU僅係具有簡化之組態的實例，且各式各樣的組態可根據應用而被施加至實際的CPU。
經由匯流排I/F 418而輸入至CPU的指令係輸入至指令解碼器413，並解碼於其中，且然後，輸入至ALU控制器412、中斷控制器414、暫存器控制器417、及時序控制器415。
依據所解碼之指令，ALU控制器412、中斷控制器414、暫存器控制417、及時序控制器415執行各式各樣的控制。特別地，ALU控制器412產生用以控制ALU 411之操作的信號。當CPU正在執行程式時，則中斷控制器414根據優先或罩幕狀態而判斷來自外部輸入/輸出裝置或週邊電路的中斷請求，且處理該請求。暫存器控制器417根據CPU的狀態而產生暫存器416之位址，且自暫存器416讀取資料/寫入資料至暫存器416。
進一步地，時序控制器415產生用以控制ALU 411、ALU控制器412、指令解碼器413、中斷控制器414、及暫存器控制器417之操作時序的信號。例如，該時序控制器415包含用以根據參考時脈信號CLK1而產生內部時脈信號CLK2的內部時脈產生器，且供應該時脈信號CLK2至上述該等電路。
在此實施例中的CPU之中，暫存器416可包含具有在上述實施例中所敘述之上述結構的記憶體元件。暫存器控 制器417根據ALU 411而選擇保持資料於暫存器416中之操作。也就是說，暫存器控制器417決定資料是否係藉由相位反轉元件或藉由包含於暫存器416中之記憶體元件中的電容器所保持。當選擇藉由相位反轉元件的資料保持時，則電源供應電壓係供應至暫存器416中之記憶體元件。當選擇藉由電容器的資料保持時，則資料係重寫入於電容器中，且對於暫存器416中的記憶體元件之電源供應電壓的供應可予以停止。
於該方式中，即使在其中CPU的操作係暫時地停止且電源供應電壓的供應係停止的情況中，亦可保持資料且可降低消耗之功率。特別地，例如，當個人電腦的使用者並未輸入資料至諸如鍵盤之輸入裝置時，則可停止CPU的操作，以致使功率消耗可降低。
雖然CPU係給定為此實施例中之實例，但本發明的信號處理電路並未受限於被施加至該CPU，而是可予以施加至諸如DSP之LSI、客製LSI、或可場編程之閘陣列(FPGA)。透過本發明中所敘述之信號處理電路的使用，可提供高度可靠的電子裝置及具有低功率消耗的電子裝置。
特別地，當添加依據本發明一實施例之具有低功率消耗的信號處理電路至其中不易自外部裝置連續接收電力之可攜帶式電子裝置做為該裝置的組件，可獲得連續操作時間增加之優點。
依據本發明一實施例之信號處理電路可使用於顯示裝置、個人電腦、或設置有記錄媒體之影像再生裝置(典型 地，其中可再生諸如數位多功能碟片(DVD)之記錄媒體的內容且具有用以顯示再生之影像的顯示器之裝置)。除了上述者之外，做為可設置有依據本發明一實施例之信號處理電路的電子裝置，可給定行動電話、遊戲機(包含可攜帶式遊戲機)、可攜帶式資訊終端機、電子書閱讀器、諸如攝影機及數位相機之相機、眼鏡型顯示器(頭戴式顯示器)、導航系統、聲頻再生裝置(例如，汽車音響系統及數位聲頻播放器)、拷貝機、傳真機、印表機、多功能印表機、自動櫃員機(ATM)、販售機、及其類似物。
此申請案係根據2011年5月11日在日本專利局所申請之日本專利申請案序號2011-106401，該申請案的全部內容係結合於本文以供參考。
200，100，100a~100c‧‧‧記憶體元件
201，202‧‧‧反相器
203，204，103，104‧‧‧開關元件
207，209，107，109‧‧‧p通道電晶體
208，210，108，110‧‧‧n通道電晶體
101‧‧‧第一相位反轉元件
102‧‧‧第二相位反轉元件
105，105a，105b‧‧‧電容器
106，106a，106b‧‧‧電容器開關元件
N1‧‧‧第一節點
N2‧‧‧第二節點
N3‧‧‧第三節點
301，302，303，304，305‧‧‧佈線
306‧‧‧閘極佈線
307‧‧‧第一電容器電極
308‧‧‧氧化物半導體區
309‧‧‧源極佈線
310‧‧‧第二電容器電極
311‧‧‧元件隔離區
312‧‧‧層間絕緣體
313‧‧‧接觸柱塞
314‧‧‧所嵌入的絕緣體
315‧‧‧閘極絕緣體
400‧‧‧信號處理電路
401，402‧‧‧算術電路
403，404，045‧‧‧記憶體裝置
406‧‧‧控制裝置
407‧‧‧電源供應控制電路
411‧‧‧算術邏輯單元(ALU)
412‧‧‧ALU控制器
413‧‧‧指令解碼器
414‧‧‧中斷控制器
415‧‧‧時序控制器
416‧‧‧暫存器
418‧‧‧匯流排介面(匯流排I/F)
419‧‧‧可重寫入式ROM
417‧‧‧暫存器控制器
420‧‧‧ROM介面(ROMI/F)
410‧‧‧基板
第1A及1B圖係記憶體元件的電路圖；第2A及2B圖係習知記憶體元件的電路圖；第3A至3C圖係記憶體元件的電路圖；第4A至4D圖描繪記憶體元件之操作的實例；第5A至5C圖描繪記憶體元件之操作的實例；第6A至6C圖描繪記憶體元件之操作的實例；第7A至7D圖係描繪記憶體元件之結構的頂視圖；第8A及8B圖係描繪記憶體元件之結構的橫剖面視圖；以及第9A及9B圖係包含記憶體元件之信號處理電路及CPU 的方塊圖。
100‧‧‧記憶體元
101‧‧‧第一相位反轉元件
102‧‧‧第二相位反轉元件
103，104‧‧‧開關元件
105‧‧‧電容器
106‧‧‧電容器開關元件
N1‧‧‧第一節點
N2‧‧‧第二節點
N3‧‧‧第三節點

Claims (20)

  1. 一種半導體裝置，包含：一對相位反轉元件，其中該等相位反轉元件的其中一者之輸出端子係連接至該等相位反轉元件的另一者之輸入端子，以保持資料；電容器；以及開關元件，該開關元件係設置於該等相位反轉元件的其中至少一者之上，且控制對該電容器的資料寫入，其中該電容器之電極的其中一者係連接至該等相位反轉元件之輸出端子及輸入端子的其中一者，且該電容器的另一電極係連接至該開關元件之源極及汲極的其中一者。
  2. 一種半導體裝置，包含：一對相位反轉元件，其中該等相位反轉元件的其中一者之輸出端子係連接至該等相位反轉元件的另一者之輸入端子，以保持資料；第一電容器；第一開關元件，該第一開關元件係設置於該等相位反轉元件的其中至少一者之上，且控制對該第一電容器的資料寫入；第二電容器；以及第二開關元件，該第二開關元件係設置於該等相位反轉元件的其中至少一者之上，且控制對該第二電容器的資料寫入，其中該第一電容器之電極的其中一者係連接至該等相 位反轉元件的其中一者之輸入端子，其中該第一電容器的另一電極係連接至該第一開關元件之源極及汲極的其中一者，其中該第二電容器之電極的其中一者係連接至該等相位反轉元件的另一者之該輸入端子，且其中該第二電容器的另一電極係連接至該第二開關元件之源極及汲極的其中一者。
  3. 一種半導體裝置，包含：一對相位反轉元件，其中該等相位反轉元件的其中一者之輸出端子係連接至該等相位反轉元件的另一者之輸入端子，以保持資料；電容器；以及開關元件，該開關元件包含半導體層，且係設置於該等相位反轉元件的其中至少一者之上，並控制對該電容器的資料寫入，其中該電容器之電極的其中一者係連接至該等相位反轉元件之輸出端子及輸入端子的其中一者，且該電容器的另一電極係連接至該開關元件之源極及汲極的其中一者，且其中該開關元件具有至少一中空部分於該半導體層中。
  4. 如申請專利範圍第1項之半導體裝置，其中在該開關元件中之通道長度係為最小特徵尺寸的十倍大或更大。
  5. 如申請專利範圍第1項之半導體裝置，其中該開關元件的通道長度係大於或等於1微米(μm)。
  6. 如申請專利範圍第1項之半導體裝置，其中該電容器的電容係低於該開關元件的閘極電容。
  7. 如申請專利範圍第1項之半導體裝置，其中該開關元件包含氧化物半導體於通道形成區之中。
  8. 如申請專利範圍第7項之半導體裝置，其中該氧化物半導體係In-Ga-Zn氧化物。
  9. 如申請專利範圍第7項之半導體裝置，其中該通道形成區的氫濃度係低於或等於5×1019/立方公分(cm3)。
  10. 如申請專利範圍第1項之半導體裝置，其中該對相位反轉元件之其中一者係時脈反相器。
  11. 一種半導體裝置的驅動方法，該半導體裝置係如申請專利範圍第1項之半導體裝置，該方法包含以下步驟：在該開關元件係在關閉狀態中的狀態中，將該等相位反轉元件之該輸入端子的電位及該輸出端子的電位均設定成第一電位；開啟該開關元件；以及啟動該等相位反轉元件，其中該第一電位係在當該等相位反轉元件係在主動狀態之中時，高於所供應至該等相位反轉元件的電位之較低者的電位，且 其中該第一電位係在當該等相位反轉元件係在主動狀態之中時，低於所供應至該等相位反轉元件的電位之較高者的電位。
  12. 如申請專利範圍第2項之半導體裝置，其中在該第一開關元件中之通道長度係為最小特徵尺寸的十倍大或更大。
  13. 如申請專利範圍第2項之半導體裝置，其中該第一開關元件的通道長度係大於或等於1微米(μm)。
  14. 如申請專利範圍第2項之半導體裝置，其中該第一電容器的電容係低於該第一開關元件的閘極電容。
  15. 如申請專利範圍第2項之半導體裝置，其中該第一開關元件包含氧化物半導體於通道形成區之中。
  16. 如申請專利範圍第15項之半導體裝置，其中該氧化物半導體係In-Ga-Zn氧化物。
  17. 一種半導體裝置的驅動方法，該半導體裝置係如申請專利範圍第2項之半導體裝置，該方法包含以下步驟：在該第一開關元件及該第二開關元件係在關閉狀態中的狀態中，將該等相位反轉元件之該輸入端子的電位及該輸出端子的電位均設定成第一電位；開啟該第一開關元件及該第二開關元件；以及啟動該等相位反轉元件。
  18. 如申請專利範圍第3項之半導體裝置，其中在該開關元件中之通道長度係為最小特徵尺寸的十倍大或更大 。
  19. 如申請專利範圍第3項之半導體裝置，其中該開關元件的通道長度係大於或等於1微米(μm)。
  20. 如申請專利範圍第3項之半導體裝置，其中該電容器的電容係低於該開關元件的閘極電容。
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