KR20190080843A - 반도체 장치 및 반도체 장치의 구동 방법 - Google Patents

반도체 장치 및 반도체 장치의 구동 방법 Download PDF

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

소비 전력을 억제할 수 있는 기억 장치, 상기 기억 장치를 사용한 신호 처리 회로를 제공한다.
인버터 또는 클록드 인버터 등의, 입력된 신호의 위상을 반전시켜 출력하는 위상 반전 소자를 사용한 기억 소자 내에, 데이터를 유지하기 위한 용량 소자와, 상기 용량 소자에 있어서의 전하의 축적 및 방출을 제어하는 스위칭 소자를 형성한다. 예를 들면, 용량 소자의 한쪽의 전극을 위상 반전 소자의 입력 또는 출력에 접속하고, 다른쪽의 전극을 스위칭 소자에 접속한다. 상기 기억 소자를, 신호 처리 회로가 갖는 레지스터나 캐시 메모리 등의 기억 장치에 사용한다.

Description

반도체 장치 및 반도체 장치의 구동 방법{SEMICONDUCTOR DEVICE AND METHOD FOR DRIVING SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치를 사용한 기억 소자 및 신호 처리 회로에 관한 것이다.
종래, 비정질 실리콘이나 폴리 실리콘, 미결정 실리콘 등을 사용한 트랜지스터는 액정 디스플레이 등의 표시 장치에 사용되어 왔지만, 이것을 반도체 집적 회로에 이용하는 기술이 제안되어 있다(예를 들면, 특허문헌 1 참조).
또한, 최근, 폴리 실리콘이나 미결정 실리콘에 의해 얻어지는 것과 동정도의 높은 이동도와, 비정질 실리콘에 의해 얻어지는 것과 동정도의 균일한 소자 특성을 겸비한 새로운 반도체 재료로서, 산화물 반도체라고 불리는, 반도체 특성을 나타내는 금속 산화물에 주목이 모이고 있다.
금속 산화물은 여러 가지 용도로 사용되고 있으며, 예를 들면, 잘 알려진 금속 산화물인 산화인듐은, 액정 표시 장치 등에서 투명 전극 재료로서 사용되고 있다. 반도체 특성을 나타내는 금속 산화물로서는, 예를 들면, 산화텅스텐, 산화주석, 산화인듐, 산화아연 등이 있고, 이러한 반도체 특성을 나타내는 금속 산화물을 채널 형성 영역에 사용하는 트랜지스터가, 이미 알려져 있다(특허문헌 2 내지 특허문헌 4 참조).
미국 특허 제7772053호 명세서 미국 특허출원공개 제2007/0072439호 명세서 미국 특허출원공개 제2011/0193078호 명세서 미국 특허출원공개 제2011/0176357호 명세서
그런데, 중앙 연산 처리 장치(CPU: Central Processing Unit) 등의 신호 처리 회로는, 그 용도에 따라 다종 다양한 구성을 가지고 있지만, 일반적으로, 데이터나 프로그램을 기억하기 위한 메인 메모리 이외에, 레지스터, 캐시 메모리 등, 각종 반도체 기억 장치(이하, 단순히 기억 장치라고 한다)가 형성되어 있다. 레지스터는, 연산 처리나 프로그램의 실행 상태의 유지 등을 위해 일시적으로 데이터를 유지하는 역할을 담당하고 있다. 또한, 캐시 메모리는, 연산 장치와 메인 메모리 사이에 개재하여 메인 메모리로의 액세스를 감소시켜 연산 처리를 고속화시키는 것을 목적으로 하여 CPU에 형성되어 있다.
레지스터나 캐시 메모리 등의 기억 장치는, 메인 메모리보다도 고속으로 데이터의 기록을 행할 필요가 있다. 따라서, 통상적으로는, 레지스터로서 플립플롭이, 캐시 메모리로서 SRAM 등이 사용된다.
도 2a에, 레지스터를 구성하는 기억 소자의 하나를 예시한다. 도 2a에 도시하는 기억 소자(200)는, 인버터(201), 인버터(202), 스위칭 소자(203), 스위칭 소자(204)를 가진다. 그리고, 인버터(201)의 입력 단자로의 신호(IN)의 입력은, 스위칭 소자(203)에 의해 제어되어 있다. 인버터(201)의 출력 단자의 전위는, 신호(OUT)로서, 후단의 회로에 주어진다. 또한, 인버터(201)의 출력 단자는 인버터(202)의 입력 단자에 접속되어 있고, 인버터(202)의 출력 단자는, 스위칭 소자(204)를 개재하여 인버터(201)의 입력 단자에 접속되어 있다.
스위칭 소자(203)를 개재하여 입력된 신호(IN)의 전위는, 스위칭 소자(203)가 오프, 스위칭 소자(204)가 온이 됨으로써, 기억 소자(200) 내에서 유지된다.
도 2a에 도시한 기억 소자(200)의, 보다 구체적인 회로 구성을, 도 2b에 도시한다. 도 2b에 도시하는 기억 소자(200)는, 인버터(201), 인버터(202), 스위칭 소자(203), 스위칭 소자(204)를 가지고 있으며, 이들 회로 소자의 접속 구성은 도 2a와 동일하다.
인버터(201)는, 게이트 전극이 서로 접속된 P 채널형 트랜지스터(207)와, N 채널형 트랜지스터(208)를 가지고 있다. 그리고, 활성 상태에서 하이레벨의 전원 전위가 주어져 있는 노드(VDD)와, 로우 레벨의 전원 전위가 주어져 있는 노드(VSS) 사이에 있어서, P 채널형 트랜지스터(207)와, N 채널형 트랜지스터(208)는, 직렬로 접속되어 있다. 또한, 마찬가지로, 인버터(202)는, 게이트 전극이 서로 접속된 P 채널형 트랜지스터(209)와, N 채널형 트랜지스터(210)를 가지고 있다. 그리고, VDD와 VSS 사이에 있어서, P 채널형 트랜지스터(209)와, N 채널형 트랜지스터(210)는, 직렬로 접속되어 있다.
도 2b에 도시하는 인버터(201)는, P 채널형 트랜지스터(207)의 게이트 전극과, N 채널형 트랜지스터(208)의 게이트 전극에 주어지는 전위의 높이에 따라, 한쪽이 오프, 다른쪽이 온이 되도록 동작한다. 따라서, VDD와 VSS 사이의 전류는, 이상적으로는 0이 될 것이다. 그러나, 실제로는, 오프이어야 하는 트랜지스터에 약간의 오프 전류가 흐르고 있기 때문에, 완전하게 0으로는 되지 않는다. 인버터(202)에 관해서도 같은 현상이 발생하기 때문에, 기억 소자(200)에는, 데이터를 유지하기만 하는 상태에서도 소비 전력이 발생한다.
예를 들면, 트랜지스터의 사이즈에 따라서도 다르지만, 벌크의 실리콘을 사용하여 제작된 인버터의 경우, 실온하, VDD와 VSS 사이의 전압이 약 1V인 상태에서, 0.1pA 정도의 오프 전류가 발생한다. 도 2a 및 도 2b에 도시하는 기억 소자에는, 인버터(201)와 인버터(202)의, 2개의 인버터가 형성되어 있기 때문에, 0.2pA 정도의 오프 전류가 발생한다. 그리고, 기억 소자수가 약 107개 정도인 레지스터의 경우, 오프 전류는 레지스터 전체에서 2μA가 된다.
또한, 미세화의 진전과 함께, 게이트 절연물도 박막화되어 있기 때문에, 게이트 전류도 무시할 수 없는 크기로 되어 있다. 이들도 더해져서, 레지스터의 소비 전력은 회로 선폭의 축소화에 반하여 증대하고 있다.
또한, 최근에는, 전원 전압의 저하에 의한 속도의 저하를 보완하기 위해서, 트랜지스터의 임계값을 저하시키는 것이 행해지고 있지만, 그 결과, 오프 전류는 1개의 인버터당 추가로 3자리수 정도 증가하는 경우도 있다.
이러한 결과, 레지스터의 소비 전력은 회로 선폭의 축소화에 반하여 증대되고 있다. 그리고, 전력의 소비에 의한 발열이 IC칩의 온도의 상승을 초래하고, 더욱 소비 전력이 증가된다고 하는 악순환에 빠지고 있다.
또한, SRAM도 상기 레지스터와 같이, 인버터를 사용한 구성을 가지고 있으며, 트랜지스터의 오프 전류에 의해 전력이 소비된다. 따라서, SRAM을 사용한 캐시 메모리도 상기의 기억 소자(레지스터)의 경우와 같이, 데이터의 기록이 행해지고 있지 않은 상태에서도, 소비 전력이 증대되어 버린다.
그래서, 소비 전력을 억제하기 위해서, 데이터의 입출력이 행해지지 않는 기간에 있어서, 기억 장치로의 전원 전위의 공급을 일시적으로 정지한다고 하는 하나의 방법이 제안되어 있다. 레지스터, 캐시 메모리에는, 전원 전위의 공급이 끊어지면 데이터를 소실해 버리는 휘발성 기억 장치가 사용되고 있기 때문에, 그 방법에서는, 상기 기억 장치의 주변에 불휘발성 기억 장치를 배치하고, 상기 데이터를 그 불휘발성 기억 장치로 일시적으로 옮기고 있다. 그러나, 이들 불휘발성 기억 장치는, 주로 자기 소자나 강유전체가 사용되고 있기 때문에, 제작 공정이 복잡하다.
또한, CPU에 있어서 장시간의 전원 정지를 행할 때는, 전원 정지 전에, 기억 장치내의 데이터를 하드 디스크, 플래시 메모리 등의 외부 기억 장치로 옮김으로써, 데이터의 소실을 방지할 수도 있다. 그러나, 이들의 외부 기억 장치로부터 데이터를 레지스터, 캐시 메모리, 메인 메모리로 되돌리는데는 시간을 필요로 한다. 따라서, 하드 디스크, 플래시 메모리 등의 외부 기억 장치에 의한 데이터의 백업은, 소비 전력의 저감을 목적으로 한 단시간(예를 들면, 100μ초 내지 1분)의 전원 정지에는 적합하지 않다.
상기의 과제를 감안하여, 본 발명은, 복잡한 제작 공정을 필요로 하지 않고, 소비 전력을 억제할 수 있는 신호 처리 회로, 상기 신호 처리 회로의 구동 방법의 제공을 목적의 하나로 한다. 특히, 단시간의 전원 정지에 의해 소비 전력을 억제할 수 있는 신호 처리 회로, 상기 신호 처리 회로의 구동 방법의 제공을 목적의 하나로 한다.
인버터 또는 클록드 인버터 등의, 입력된 신호의 위상을 반전시켜 출력하는 논리 소자(이하, 위상 반전 소자라고 한다)를 사용한 기억 소자 내에, 데이터를 유지하기 위한 용량 소자와, 상기 용량 소자에 있어서의 전하의 축적 및 방출을 제어하는 용량용 스위칭 소자를 형성한다. 용량 소자의 한쪽의 전극은 위상 반전 소자의 입력 또는 출력에 접속하고, 다른 쪽의 전극은 용량용 스위칭 소자의 소스 또는 드레인 중 어느 하나에 접속한다.
그리고, 상기 용량용 스위칭 소자에는, 비정질 실리콘, 폴리 실리콘, 미결정 실리콘, 또는 산화물 반도체 등의 화합물 반도체(바람직하게는 와이드 밴드 갭 화합물 반도체)를 채널 형성 영역에 포함해도 좋다.
상기 용량용 스위칭 소자는 오프 저항이 높은 것이 바람직하기 때문에, 채널 길이가 최소 가공 선폭의 10배 이상, 바람직하게는 20배 이상, 보다 바람직하게는 50배 이상, 또는 1㎛ 이상인 트랜지스터를 사용해도 좋다. 이 때, 트랜지스터의 채널 길이는 채널 폭의 10배 이상, 바람직하게는 20배 이상, 보다 바람직하게는 50배 이상이라도 좋다.
그리고, 상기 기억 소자를, 신호 처리 회로가 갖는, 레지스터, 캐시 메모리, 메인 메모리 등의 기억 장치에 사용한다. 산화물 반도체를 사용한 트랜지스터에서는, 이러한 장채널의 트랜지스터를 사용함으로써, 단채널 효과에 의한, 특히 오프 특성의 열화를 억제할 수도 있다.
또한, 본 명세서에서는 와이드 밴드 갭 화합물 반도체란, 2전자볼트 이상의 밴드 갭을 갖는 화합물 반도체를 말한다. 산화물 반도체 이외의 와이드 밴드 갭 화합물 반도체로서는, 황화아연 등의 황화물이나, 질화갈륨 등의 질화물을 들 수 있다. 어느 것이든지 고순도화함으로써, 도너나 억셉터의 농도를 매우 낮게 하는 것이 바람직하다.
용량용 스위칭 소자는, 위상 반전 소자의 상방에 중첩하여 형성되는 것이 바람직하며, 용량용 스위칭 소자에 사용되는 산화물 반도체층은, 꼬불꼬불 구부러진 형상 또는 적어도 1개의 오목부를 갖는 형상으로 함으로써, (1개 또는 복수의) 위상 반전 소자 위의 영역의 한정된 면적에 형성함으로써, 상기의 채널 길이를 실현할 수 있다.
또한, 1개의 용량용 스위칭 소자는, 복수의 위상 반전 소자 위에 중첩되도록 형성되어도 좋고, 1개의 위상 반전 소자 위에, 복수의 용량용 스위칭 소자가 중첩되도록 형성되어도 좋다. 예를 들면, 복수의 위상 반전 소자 위에 복수의 직선상 또한 채널 길이가 채널 폭의 10배 이상인 스위칭 소자를 형성해도 좋다.
구체적으로는 상기의 레지스터 또는 SRAM 등의 회로는 2개의 위상 반전 소자(인버터 등)가 조합된 회로(플립플롭 회로 등)를 갖지만, 그 회로가 점유하는 면적은 50F2(F는 최소 가공 선폭) 이상이며, 통상적으로는 100F2 내지 150F2이다. 예를 들면, 2개의 인버터가 조합된 회로가 점유하는 면적이 50F2로 하고, 그 절반의 면적(25F2)에 산화물 반도체를 사용한 용량용 스위칭 소자를 형성하는 경우, 채널 폭을 F로 하면, 채널 길이는 25F로 할 수 있다. F를 40nm으로 하면, 채널 길이는 1㎛이 된다.
또한, 용량 소자도 위상 반전 소자의 상방에 중첩하여 형성되는 것이 바람직하며, 용량용 스위칭 소자와 동일한 층에 형성되어도 좋고, 상이한 층에 형성해도 좋다. 동일한 층에 형성하면 용량용 스위칭 소자를 위한 영역과 용량 소자를 위한 영역을 형성할 필요가 있지만, 제작 공정을 간략화할 수 있다. 한편, 상이한 층에 형성하면, 제작 공정은 여분으로 더 필요하지만, 집적도를 높이거나, 용량 소자를 위해 사용되는 면적을 크게 할 수 있어 용량 소자의 유전체를 용량용 스위칭 소자의 게이트 절연물과 상이한 것으로 하는 것 등에 의해, 보다 용량을 향상시키는 것도 가능하다.
스위칭 소자의 온 저항과 용량 소자의 용량은, 필요로 하는 스위칭 동작의 속도에 따라 결정하면 좋다. 전원의 정지와 회복이라는 목적이면 스위칭에 필요로 하는 시간은, 100μ초 있으면 충분하다. 용도에 따라서는, 100밀리초 이상이라도 좋다. 또한, 스위칭 소자의 오프 저항과 용량 소자의 용량은, 필요로 하는 스위칭 동작의 간격에 따라 결정하면 좋다. 또한, 스위칭 소자의 게이트 용량은, 용량 소자의 용량보다도 커도 좋다.
또한, 신호 처리 회로는, 상기 기억 장치에 더하여, 기억 장치와 데이터의 교환을 행하는 연산 회로 등의 각종 논리 회로를 가진다. 그리고, 기억 장치에 전원 전압의 공급을 정지하는 동시에, 상기 기억 장치와 데이터의 교환을 행하는 연산 회로로의, 전원 전압의 공급을 정지하도록 해도 좋다.
구체적으로, 기억 소자는 2개의 위상 반전 소자와, 용량 소자와 상기 용량 소자에 있어서의 전하의 축적 및 방출을 제어하는 용량용 스위칭 소자를 적어도 가진다. 기억 소자에 입력된 데이터를 포함하는 신호는 제 1 위상 반전 소자의 입력 단자에 주어진다. 제 1 위상 반전 소자의 출력 단자는 제 2 위상 반전 소자의 입력 단자에 접속되어 있다. 제 2 위상 반전 소자의 출력 단자는 제 1 위상 반전 소자의 입력 단자에 접속되어 있다. 제 1 위상 반전 소자의 출력 단자 또는 제 2 위상 반전 소자의 입력 단자의 전위가 신호로서 후단의 기억 소자 또는 다른 회로로 출력된다.
상기 위상 반전 소자는 게이트 전극이 서로 접속된 적어도 1개의 P 채널형 트랜지스터와 적어도 1개의 N 채널형 트랜지스터가, VDD와 VSS 사이에 있어서, 직렬로 접속된 구성을 가진다.
그리고, 용량 소자의 한쪽의 전극은 기억 소자에 입력된 신호의 데이터를 필요에 따라 기억할 수 있도록 상기 신호의 전위가 주어지는 노드에 접속되고, 다른쪽의 전극은 상기 용량용 스위칭 소자에 접속하고 있다.
VDD와 VSS 사이에 전원 전압이 주어져 있는 상태에 있어서, 제 1 위상 반전 소자의 입력 단자에 데이터를 포함하는 신호가 입력되면, 제 1 위상 반전 소자 및 제 2 위상 반전 소자에 의해, 그 데이터가 유지된다. 전원 전압의 인가를 정지하기 전에, 상기 용량용 스위칭 소자를 온으로 하고, 신호의 데이터를 용량 소자에 기억시킨다. 상기 구성에 의해, 위상 반전 소자로의 전원 전압의 인가를 정지해도, 기억 소자에 데이터를 유지시키는 것이 가능하다.
그리고, 상기 용량용 스위칭 소자에 사용되는 트랜지스터의 채널 형성 영역은, 비정질 실리콘, 폴리 실리콘, 미결정 실리콘, 또는 화합물 반도체, 예를 들면, 고순도화된 산화물 반도체를 포함하고 있고, 또한, 채널 길이가 충분히 길기 때문에, 오프 전류가 현저하게 낮다고 하는 특성을 가지고 있다.
또한, 위상 반전 소자에 사용되는 트랜지스터에는, 비정질, 미결정, 다결정, 또는 단결정의, 실리콘, 갈륨비소, 갈륨인, 또는 게르마늄 등의 반도체를 사용할 수 있다. 또한, 상기 트랜지스터에는, 박막의 반도체를 사용하여 제작되어도 좋고, 벌크의 반도체 웨이퍼를 사용하여 제작되어도 좋다.
또한, 산화물 반도체는, 적어도 인듐(In) 또는 아연(Zn)을 함유하는 것이 바람직하다. 특히 In과 Zn을 함유하는 것이 바람직하다. 또한, 상기 산화물 반도체를 사용한 트랜지스터의 전기 특성의 편차를 감소시키기 위한 스테빌라이저로서, 이들 외에 갈륨(Ga)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 주석(Sn)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 하프늄(Hf)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 알루미늄(Al)을 갖는 것이 바람직하다.
또한, 기타 스테빌라이저로서, 란타노이드인, 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 중 어느 1종 또는 복수종을 가져도 좋다.
예를 들면, 산화물 반도체로서, 산화인듐, 산화주석, 산화아연, 2원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기한다), Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Al-Zn계 산화물, In-Sn-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물,In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 사용할 수 있다.
또한, 여기에서, 예를 들면, In-Ga-Zn계 산화물이란, In과 Ga와 Zn을 주성분으로서 갖는 산화물이라는 의미이며, In과 Ga와 Zn의 비율은 상관하지 않는다. 또한, In과 Ga와 Zn 이외의 금속 원소가 들어가 있어도 좋다. 또한, 상기 산화물 반도체는, 실리콘이나 유황, 질소 등을 함유하고 있어도 좋다.
또는, 산화물 반도체는, 화학식 InMO3(ZnO)m(m>0)으로 표기되는 것을 사용할 수도 있다. 여기에서, M은, Sn, Ga, Al, Hf 및 Co로부터 선택된 1개 또는 복수의 금속 원소를 나타낸다.
예를 들면, In:Ga:Zn=1:1:1(=1/3:1/3:1/3) 또는 In:Ga:Zn=2:2:1(=2/5:2/5:1/5)의 원자비의 In-Ga-Zn계 산화물이나 그 조성 근방의 산화물을 사용할 수 있다. 또는, In:Sn:Zn=1:1:1(=1/3:1/3:1/3), In:Sn:Zn=2:1:3(=1/3:1/6:1/2) 또는 In:Sn:Zn=2:1:5(=1/4:1/8:5/8)의 원자비의 In-Sn-Zn계 산화물이나 그 조성 근방의 산화물을 사용하면 좋다.
그러나, 이들에 한정되지 않고, 필요로 하는 반도체 특성(이동도, 임계값, 편차 등)에 따라 적절한 조성의 것을 사용하면 좋다. 또한, 필요로 하는 반도체 특성을 얻기 위해서, 캐리어 밀도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 결합 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
예를 들면, In-Sn-Zn계 산화물에서는 비교적 용이하게 높은 이동도가 얻어진다. 그러나, In-Ga-Zn계 산화물에서도, 벌크내 결함 밀도를 저감시킴으로써 이동도를 높일 수 있다.
또한, 예를 들면, In, Ga, Zn의 원자수비가 In:Ga:Zn=a:b:c(a+b+c=1)인 산화물이, 원자수비가 In:Ga:Zn=A:B:C(A+B+C=1)의 산화물의 근방이다란, a, b, c가,
Figure pat00001
을 만족시키는 것을 말한다. r로서는, 예를 들면, 0.05로 하면 좋다. 다른 산화물에서도 마찬가지이다.
산화물 반도체는 단결정이라도, 비단결정이라도 좋다. 후자의 경우, 비정질이라도, 다결정이라도 좋다. 또한, 비정질 중에 결정성을 갖는 부분을 포함하는 구조라도, 비비정질이라도 좋다.
비정질 상태의 산화물 반도체는, 비교적 용이하게 평탄한 표면을 얻을 수 있기 때문에, 이것을 사용하여 트랜지스터를 제작했을 때의 계면 산란을 저감시킬 수 있어 비교적 용이하게, 비교적 높은 이동도를 얻을 수 있다.
또한, 결정성을 갖는 산화물 반도체에서는, 보다 벌크내 결함을 저감시킬 수 있어 표면의 평탄성을 높이면 비정질 상태의 산화물 반도체 이상의 이동도를 얻을 수 있다. 표면의 평탄성을 높이기 위해서는, 평탄한 표면 위에 산화물 반도체를 형성하는 것이 바람직하며, 구체적으로는, 평균 면 거칠기(Ra)가 1nm 이하, 바람직하게는 0.3nm 이하, 보다 바람직하게는 0.1nm 이하인 표면 위에 형성하면 좋다.
산화물 반도체는 비교적 높은 이동도(1㎠/Vs 이상, 바람직하게는 10㎠/Vs 이상)의 반도체 특성을 나타내는 금속 산화물이다. 그리고, 전자 공여체(도너)가 되는 수분 또는 수소 등의 불순물 및 산소 결손이 저감되어 고순도화된 산화물 반도체(purified OS)는, I형(진성 반도체, 본 명세서에서는, 캐리어 농도가 1×1012/㎤ 이하인 반도체를 I형이라고 한다) 또는 I형에 매우 가까운(실질적으로 I형) 반도체이다.
수소 농도에 관해서, 구체적으로는, 2차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 의해 측정한 산화물 반도체에 함유되는 수소 농도의 값이, 5×1019/㎤ 이하, 바람직하게는 5×1018/㎤ 이하, 보다 바람직하게는 5×1017/㎤ 이하, 더욱 바람직하게는 1×1016/㎤ 이하가 되도록, 산화물 반도체에 함유되는 수분 또는 수소 등의 불순물을 제거한다. 또한, 산소 결손의 양도 가능한 한 저감시킨다. 이와 같이 진성 반도체로 하는데 있어서 바람직하지 못한 것을 제거하는 것을 고순도화라고 한다.
상기 구성에 의해, 홀 효과 측정에 의해 측정할 수 있는 산화물 반도체막의 캐리어 밀도를 1×1014/㎤ 미만, 바람직하게는 1×1012/㎤ 미만, 더욱 바람직하게는 측정 한계 이하의 1×1011/㎤ 미만으로 할 수 있다. 즉, 산화물 반도체막의 캐리어 밀도를 매우 제로에 가까이 할 수 있다.
또한, 사용하는 산화물 반도체의 밴드 갭은 2전자볼트 이상 4전자볼트 이하, 바람직하게는 2.5전자볼트 이상 4전자볼트 이하, 보다 바람직하게는 3전자볼트 이상 4전자볼트 이하로 한다. 이와 같이 밴드 갭이 넓고, 수분 또는 수소 등의 불순물 및 산소 결손이 충분히 저감되어 고순도화된 산화물 반도체막을 사용함으로써, 트랜지스터의 오프 전류를 낮출 수 있다.
여기에서, 산화물 반도체막 중 및 도전막 중의 수소 농도의 분석에 관해서 언급해 둔다. 산화물 반도체막 중 및 도전막 중의 수소 농도 측정은 SIMS으로 행한다. SIMS은, 그 원리상, 시료 표면 근방이나, 재질이 상이한 막과의 적층 계면 근방의 데이터를 정확하게 얻는 것이 곤란한 것이 알려져 있다.
그래서, 막 중에 있어서의 수소 농도의 두께 방향의 분포를 SIMS으로 분석하는 경우, 대상이 되는 막이 존재하는 범위에 있어서, 값에 극단적인 변동이 없고, 거의 일정한 값이 얻어지는 영역에 있어서의 평균값을 수소 농도로서 채용한다.
또한, 측정의 대상이 되는 막의 두께가 작은 경우, 인접하는 막 내의 수소 농도의 영향을 받아 거의 일정한 값이 얻어지는 영역을 찾아낼 수 없는 경우가 있다. 이 경우, 상기 막이 존재하는 영역에 있어서의, 수소 농도의 극대값 또는 극소값을, 상기 막 중의 수소 농도로서 채용한다. 또한, 상기 막이 존재하는 영역에 있어서, 극대값을 나타내는 산형의 피크, 극소값을 나타내는 골짜기형의 피크가 존재하지 않는 경우, 변곡점의 값을 수소 농도로서 채용한다.
또한, 스퍼터링 등으로 성막된 산화물 반도체막 중에는, 불순물인 수분 또는 수소가 다량으로 함유되어 있는 것이 판명되어 있다. 수분 또는 수소는 도너 준위를 형성하기 쉽기 때문에, 산화물 반도체에 있어서는 불순물이다.
그래서, 본 발명의 일 형태에서는, 산화물 반도체막 중의 수분 또는 수소 등의 불순물을 저감시키기 위해서, 산화물 반도체막에 대해, 감압 분위기하, 질소나 희가스 등의 불활성 가스 분위기하, 산소 가스 분위기하, 또는 초건조 에어(CRDS(캐비티 링다운 레이저 분광법) 방식의 이슬점계를 사용하여 측정한 경우의 수분량이 20ppm(이슬점 환산으로 -55℃) 이하, 바람직하게는 1ppm 이하, 보다 바람직하게는 10ppb 이하의 공기) 분위기하에서 가열 처리를 행한다.
상기 가열 처리는, 300℃ 이상 850℃ 이하, 바람직하게는 550℃ 이상 750℃ 이하의 온도 범위에서 행하는 것이 바람직하다. 또한, 이 가열 처리는, 사용하는 기판의 내열 온도를 초과하지 않는 것으로 한다. 수분 또는 수소의 가열 처리에 의한 탈리의 효과에 관해서는, TDS(Thermal Desorption Spectrometry; 승온 탈리 가스 분석법)에 의해 확인 완료되었다.
가열 처리는, 로에서의 열처리 또는 래피드 서멀 어닐법(RTA법)을 사용한다. RTA법은, 램프 광원을 사용하는 방법과, 가열된 가스 중으로 기판을 이동시켜 단시간의 열처리를 행하는 방법이 있다. RTA법을 사용하면 열처리에 필요로 하는 시간을 0.1시간보다도 짧게 할 수도 있다.
구체적으로, 상기한 가열 처리 등에 의해 고순도화된 산화물 반도체막을 활성층으로서 사용한 트랜지스터는, 매우 낮은 오프 전류(매우 높은 오프 저항)를 나타낸다. 구체적으로는, 예를 들면, 채널 폭(W)이 1×106㎛(채널 길이(L)는 1㎛)의 소자라도, 드레인 전압(소스 전극과 드레인 전극간의 전압)이 1V일 때의 오프 전류(게이트 전극과 소스 전극간의 전압을 0V 이하로 했을 때의 드레인 전류)를, 반도체 파라미터 애널라이저의 측정 한계 이하, 즉 1×10-13A 이하로 할 수 있다.
이 경우, 오프 전류 밀도(채널 폭 1㎛당 오프 전류)는, 100zA/㎛ 이하이다. 상기한 바와 같은 장채널이면서 협채널인 트랜지스터이면, 오프 전류는 1zA 이하가 된다. 따라서, 고순도화된 산화물 반도체막을 활성층으로서 사용한 트랜지스터는, 오프 전류가, 결정성을 갖는 실리콘을 사용한 트랜지스터에 비해 현저하게 낮다.
상기 구성을 갖는 트랜지스터를, 용량 소자에 축적된 전하의 방출을 제어하기 위한 용량용 스위칭 소자로서 사용함으로써, 용량 소자로부터의 전하의 리크를 방지할 수 있기 때문에, 전원 전압의 인가가 없는 경우에도, 데이터를 소실시키지 않고 유지하는 것이 가능해진다. 그리고, 용량 소자에 있어서 데이터를 유지하고 있는 기간은, 위상 반전 소자로의 전원 전압의 공급을 행하지 않아도 되기 때문에, 위상 반전 소자에 사용되고 있는 트랜지스터의 오프 전류에 기인하는 소비 전력의 낭비를 삭감할 수 있고, 기억 장치, 나아가서는 기억 장치를 사용한 신호 처리 회로 전체의 소비 전력을 낮게 억제하는 것이 가능해진다.
또한, 용량용 스위칭 소자의 오프 전류는 용량 소자의 용량과 데이터를 유지하는 시간에 의해 결정된다. 예를 들면, 고순도화된 산화물 반도체를 사용한 트랜지스터를 용량용 스위칭 소자로 하는 경우에는, 상기한 바와 같이 드레인 전압 1V에서 오프 전류는 1zA 이하로 할 수 있다. 예를 들면, 용량 소자의 용량을 1fF로 하면, 데이터는 1일 이상 유지할 수 있다.
한편, 데이터의 유지 시간으로서 그다지 장시간이 필요하지 않는 경우도 있다. 예를 들면, 데이터를 1초만 유지하면 된다는 경우라면, 용량 소자의 용량을 1fF로 하면, 오프 전류는 0.1fA 이하이면 된다.
예를 들면, 비정질 실리콘, 폴리 실리콘, 미결정 실리콘 등에서는, 고순도화된 산화물 반도체와 같이 1zA 이하의 낮은 오프 전류는 실현할 수 없지만, 장채널이면서 협채널로 하거나, 특허문헌 1에 기재되어 있는 것 같이, 반도체층을 얇게 함으로써 오프 전류를 0.1fA 이하로 할 수 있다.
또한 오프 전류는, 반도체의 이동도에 비례하기 때문에, 이동도가 낮을수록 오프 전류가 낮아진다. 따라서, 폴리 실리콘보다도 비정질 실리콘 쪽이 오프 전류는 낮아진다. 한편 이동도가 낮은 반도체를 사용한 트랜지스터는 스위칭 특성이 떨어지지만, 이것은 본 발명의 일 형태에서는 거의 문제가 되지 않는다. 이것에 관해서는 후술한다.
상기 구성을 갖는 기억 소자를, 신호 처리 회로가 갖는 레지스터나 캐시 메모리 등의 기억 장치에 사용함으로써, 전원 정지에 의한 기억 장치 내의 데이터의 소실을 방지할 수 있다. 따라서, 신호 처리 회로 전체, 또는 신호 처리 회로를 구성하는 1개 또는 복수의 논리 회로에 있어서, 짧은 시간이라도 전원 정지를 행할 수 있기 때문에, 소비 전력을 억제할 수 있는 신호 처리 회로, 소비 전력을 억제할 수 있는 상기 신호 처리 회로의 구동 방법을 제공할 수 있다.
또한, 전원의 정지와 회복이라는 조작은, 논리 회로의 클록과 비교하면 매우 느린 움직임이라도 좋다. 즉, 스위칭에 필요로 하는 시간은 100μ초 있으면 충분하며, 경우에 따라서는, 1m초 또는 그 이상이라도 좋다. 왜냐하면, 각 기억 소자의 플립플롭 회로에 유지되어 있던 데이터를 용량 소자로 옮기는 과정 또는 그 반대 과정은 모든 기억 소자에서 동시에 행할 수 있기 때문이다. 그러한 저속 동작이면, 장채널이면서 협채널인 트랜지스터라도 충분하다. 또한, 반도체의 이동도도 1㎠/Vs 이상이면 좋다.
일반적으로, 트랜지스터의 온 전류(Ion)와 오프 전류(Ioff), 스위칭에 요하는 시간(τon)과 데이터를 유지하는 시간(τoff) 사이에는,
Figure pat00002
이라는 관계가 있다. 따라서, 온 전류(Ion)가 오프 전류(Ioff)의 108배이면, τoff는 τon의 106 정도이다.
예를 들면, 용량용 스위칭 소자가 용량 소자에 전하를 취득하는데 요하는 시간으로서 1μ초 필요하다면, 그 용량 소자와 용량용 스위칭 소자는 1초간 데이터를 유지할 수 있다. 만약, 데이터를 유지하는 기간이 1초를 초과하는 경우에는, 유지한 데이터를 위상 반전 소자로 되돌려서 증폭시키고, 그 후, 다시, 용량 소자에 취득하는 조작(리프레쉬)을 1초마다 반복하면 좋다.
또한, 용량 소자에 관해서도, 용량이 큰 편이 데이터를 플립플롭 회로로 되돌릴 때의 에러가 발생하기 어렵다. 한편, 용량이 크면, 용량 소자와 용량용 스위칭 소자로 구성되는 회로의 응답 속도가 저하된다. 그러나, 상기한 바와 같이, 전원의 정지와 회복이라는 조작은, 논리 회로의 클록 등과 비교하면 매우 느린 움직임이라도 좋기 때문에, 용량이 1pF 이하이면 조금도 방해가 되지 않는다.
또한, DRAM에 나타나는 바와 같이, 일반적으로 용량 소자의 용량을 크게 하는 경우에는, 용량 소자를 형성하는 것이 곤란해진다. 그러나, 본 발명의 일 형태에서는, 면적이 50F2 이상인 위상 반전 소자 위에 용량 소자를 형성하면 좋기 때문에, 면적이 8F2 이하인 영역에 용량 소자를 형성하는 DRAM과 비교하면 충분히 용이하며, 특수한 제작 방법이 요구되지 않는 플레이너형의 용량 소자라도 좋다.
또한, 용량용 스위칭 소자로서 사용하는 트랜지스터를 장채널이면서 협채널로 함으로써 트랜지스터의 오프 전류를 작게 할 수 있고, 또한, 배선의 기생 용량의 영향도 작기 때문에, 용량 소자의 용량은 DRAM에서 사용되는 것(약 30fF)보다 충분히 작아도 좋다.
또한 위상 반전 소자로부터 용량 소자로 전하를 옮길 때에, 전하의 이동이 급격하게 일어나면, 위상 반전 소자의 안정성이 손상되어 위상 반전 소자에 유지되어 있던 데이터가 파괴되어 버리는 경우가 있다. 이 때는, 용량 소자에는 잘못된 데이터가 유지되게 된다.
이러한 문제점을 피하기 위해서는, 용량용 스위칭 소자의 온 전류를 어느 정도 낮게 하면 좋다. 상기한 바와 같이 장채널이면서 협채널인 트랜지스터, 또는, 이동도가 10㎠/Vs 이하인 트랜지스터는 이 목적에 적합하다.
본 발명의 일 형태에 의해, 데이터를 용량 소자로 퇴피시켜 유지할 수 있어 기억 소자의 전원을 정지할 수 있기 때문에, 기억 소자 내의 위상 반전 소자에 사용하는 트랜지스터의 임계값을 낮게 해도 좋다. 즉, 고속이면서 전력 절약형의 기억 소자가 된다.
또한, 상기 구성에 있어서는, 위상 반전 소자에 용량 소자의 한쪽의 전극이 접속하고, 다른쪽의 전극에 용량용 스위칭 소자가 접속한다고 하는 구성을 가진다. 이 구성에서는, 용량용 스위칭 소자를 온으로 했을 때의 게이트 전위가, 위상 반전 소자에는 미치지 않는다고 하는 특징이 있다. 이로 인해, 용량용 스위칭 소자가 장채널이고, 이로 인해, 그 게이트 용량이 용량 소자보다도 커도, 위상 반전 소자의 노드에는, 용량용 스위칭 소자의 게이트의 전위의 변동이 미치지 않는다. 예를 들면, 용량용 스위칭 소자의 게이트 용량을 용량 소자의 용량의 5배 이상으로 할 수도 있다.
도 1a 및 도 1b는 기억 소자의 회로도.
도 2a 및 도 2b는 종래의 기억 소자의 회로도.
도 3a 내지 도 3c는 기억 소자의 회로도.
도 4a 내지 도 4d는 기억 소자의 동작의 예.
도 5a 내지 도 5c는 기억 소자의 동작의 예.
도 6a 내지 도 6c는 기억 소자의 동작의 예.
도 7a 내지 도 7d은 기억 소자의 구조를 설명하는 상면도.
도 8a 및 도 8b는 기억 소자의 구조를 설명하는 단면도.
도 9a 및 도 9b는 기억 소자를 사용한 신호 처리 회로 및 CPU의 블록도.
이하에서는, 본 발명의 실시형태에 관해서 도면을 사용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명으로 한정되지 않고, 본 발명의 취지 및 그 범위에서 일탈하지 않고 그 형태 및 상세를 다양하게 변경할 수 있는 것은, 당업자라면 용이하게 이해된다. 따라서, 본 발명은, 이하에 나타내는 실시형태의 기재 내용으로 한정하여 해석되는 것은 아니다.
또한, 본 명세서에 있어서 접속이란 전기적인 접속을 의미하고 있고, 전류, 전압 또는 전위가, 공급 가능, 또는 전송 가능한 상태에 상당한다. 따라서, 접속하고 있는 상태란, 직접 접속하고 있는 상태를 반드시 가리키는 것은 아니고, 전류, 전압 또는 전위가, 공급 가능, 또는 전송 가능하도록, 배선, 저항 등의 회로 소자를 개재하여 간접적으로 접속하고 있는 상태도, 그 범주에 포함한다.
또한, 회로도상으로는 독립되어 있는 구성 요소끼리가 접속하고 있는 것처럼 도시되어 있는 경우라도, 실제로는, 예를 들면 배선의 일부가 전극으로서도 기능하는 경우 등, 하나의 도전막이, 복수의 구성 요소의 기능을 함께 가지고 있을 뿐인 경우도 있다. 본 명세서에 있어서 접속이란, 이러한, 하나의 도전막이, 복수의 구성 요소의 기능을 함께 가지고 있는 경우도, 그 범주에 포함시킨다.
또한, 트랜지스터가 갖는 소스 전극과 드레인 전극은, 트랜지스터의 극성 및 각 전극에 주어지는 전위의 고저에 따라, 그 호칭이 바뀐다. 일반적으로, N 채널형 트랜지스터에서는, 낮은 전위가 주어지는 전극이 소스 전극이라고 불리고, 높은 전위가 주어지는 전극이 드레인 전극이라고 불린다. 또한, P 채널형 트랜지스터에서는, 낮은 전위가 주어지는 전극이 드레인 전극이라고 불리고, 높은 전위가 주어지는 전극이 소스 전극이라고 불린다.
본 명세서에서는, 편의상, 소스 전극과 드레인 전극이 고정되어 있는 것으로 가정하고, 트랜지스터의 접속 관계를 설명하는 경우가 있는데, 실제로는 상기 전위의 관계에 따라 소스 전극과 드레인 전극의 호칭이 바뀐다.
또한, 본 명세서에 있어서, 트랜지스터가 직렬로 접속되어 있는 상태란, 제 1 트랜지스터의 소스 전극과 드레인 전극의 어느 한쪽만이, 제 2 트랜지스터의 소스 전극과 드레인 전극의 어느 한쪽에만 접속되어 있는 상태를 의미한다. 또한, 트랜지스터가 병렬로 접속되어 있는 상태란, 제 1 트랜지스터의 소스 전극과 드레인 전극의 어느 한쪽이, 제 2 트랜지스터의 소스 전극과 드레인 전극의 어느 한쪽에 접속되고, 제 1 트랜지스터의 소스 전극과 드레인 전극의 다른쪽이 제 2 트랜지스터의 소스 전극과 드레인 전극의 다른쪽에 접속되어 있는 상태를 의미한다.
또한, 마이크로 프로세서, 화상 처리 회로, DSP(Digital Signal Processor), 마이크로 컨트롤러를 포함하는 LSI(Large Scale Integrated Circuit) 등의 집적 회로가, 본 발명의 신호 처리 회로의 범주에 포함되지만 이들에 한정되지 않는다.
(실시형태 1)
본 발명의 일 형태에 따르는 기억 장치는, 1비트의 데이터를 기억할 수 있는 기억 소자를, 1개 또는 복수 가진다. 도 1a에, 본 발명의 기억 장치가 갖는 기억 소자의 회로도의 일례를 도시한다. 도 1a에 도시하는 기억 소자(100)는, 입력된 신호의 위상을 반전시켜 출력하는 제 1 위상 반전 소자(101) 및 제 2 위상 반전 소자(102)와, 스위칭 소자(103)와와 스위칭 소자(104)와, 용량 소자(105)와, 용량용 스위칭 소자(106)를 적어도 가진다.
기억 소자(100)에 입력된 데이터를 포함하는 신호(IN)는, 스위칭 소자(103)를 개재하여 제 1 위상 반전 소자(101)의 입력 단자에 주어진다. 제 1 위상 반전 소자(101)의 출력 단자는, 제 2 위상 반전 소자(102)의 입력 단자에 접속되어 있다. 제 2 위상 반전 소자(102)의 출력 단자는, 스위칭 소자(104)를 개재하여, 제 1 위상 반전 소자(101)의 입력 단자에 접속되어 있다.
제 1 위상 반전 소자(101)의 출력 단자 또는 제 2 위상 반전 소자(102)의 입력 단자의 전위가, 신호(OUT)로서 후단의 기억 소자, 또는 다른 회로로 출력된다. 여기에서, 제 1 위상 반전 소자(101)의 입력 단자의 노드를 제 1 노드(N1), 제 1 위상 반전 소자(101)의 출력 단자의 노드를 제 2 노드(N2)로 한다.
또한, 도 1a에서는, 제 1 위상 반전 소자(101) 및 제 2 위상 반전 소자(102)로서 인버터를 사용하는 예를 도시하고 있지만, 제 1 위상 반전 소자(101) 또는 제 2 위상 반전 소자(102)로서, 인버터 이외에, 클록드 인버터를 사용할 수도 있다.
용량 소자(105)는 기억 소자(100)에 입력된 신호(IN)의 데이터를 필요에 따라 기억할 수 있도록, 기억 소자(100)의 입력 단자, 즉 신호(IN)의 전위가 주어지는 제 1 노드(N1)에 접속되어 있다. 구체적으로, 용량 소자(105)는, 한 쌍의 전극간에 유전체를 갖는 콘덴서이며, 그 한쪽의 전극은 제 1 노드(N1)에 접속되고, 다른쪽의 전극은 용량용 스위칭 소자(106)의 한쪽의 전극에 접속된다. 용량 소자(105)와 용량용 스위칭 소자(106)가 접속하는 노드를 제 3 노드(N3)로 한다.
용량용 스위칭 소자(106)의 다른쪽의 전극은, 전위(VCC)가 주어져 있는 노드에 접속되어 있다.
또한, 용량용 스위칭 소자(106)에는, 고순도화된 산화물 반도체를 채널 형성 영역에 갖는 트랜지스터를 사용하고 있다.
또한, 기억 소자(100)는, 필요에 따라, 다이오드, 저항 소자, 인덕터, 커패시터 등 그 밖의 회로 소자를, 또한 갖고 있어도 좋다.
이어서, 도 1a에 도시한 기억 소자의, 보다 구체적인 회로도의 일례를, 도 1b에 도시한다. 도 1b에 도시하는 기억 소자(100)는, 제 1 위상 반전 소자(101)와, 제 2 위상 반전 소자(102)와, 스위칭 소자(103)와, 스위칭 소자(104)와, 용량 소자(105)와, 용량용 스위칭 소자(106)를 가지고 있고, 이들 회로 소자의 접속 구성은 도 1a와 동일하다.
그리고, 도 1b에 있어서 제 1 위상 반전 소자(101)는, 게이트 전극이 서로 접속된 P 채널형 트랜지스터(107)와, N 채널형 트랜지스터(108)가 VDD와 VSS 사이에 있어서, 직렬로 접속된 구성을 가진다. 구체적으로는, P 채널형 트랜지스터(107)의 소스 전극이 VSS에 접속되고, N 채널형 트랜지스터(108)의 소스 전극이 VDD에 접속된다. 또한, P 채널형 트랜지스터(107)의 드레인 전극과, N 채널형 트랜지스터(108)의 드레인 전극이 접속되어 있고, 상기 2개의 드레인 전극의 전위는, 제 1 위상 반전 소자(101)의 출력 단자의 전위로 간주할 수 있다. 또한, P 채널형 트랜지스터(107)의 게이트 전극, 및 N 채널형 트랜지스터(108)의 게이트 전극의 전위는, 제 1 위상 반전 소자(101)의 입력 단자의 전위로 간주할 수 있다.
또한, 도 1b에 있어서 제 2 위상 반전 소자(102)는, 게이트 전극이 서로 접속된 P 채널형 트랜지스터(109)와 N 채널형 트랜지스터(110)가 VDD와 VSS 사이에 있어서, 직렬로 접속된 구성을 가진다. 구체적으로는, P 채널형 트랜지스터(109)의 소스 전극이 VDD에 접속되고, N 채널형 트랜지스터(110)의 소스 전극이 VSS에 접속된다. 또한, P 채널형 트랜지스터(109)의 드레인 전극과 N 채널형 트랜지스터(110)의 드레인 전극이 접속되어 있고, 상기 2개의 드레인 전극의 전위는, 제 2 위상 반전 소자(102)의 출력 단자의 전위로 간주할 수 있다. 또한, P 채널형 트랜지스터(109)의 게이트 전극, 및 N 채널형 트랜지스터(110)의 게이트 전극의 전위는, 제 2 위상 반전 소자(102)의 입력 단자의 전위로 간주할 수 있다.
또한, 도 1b에서는, 스위칭 소자(103)로서 1개의 트랜지스터를 사용하고 있는 경우를 예시하고 있고, 상기 트랜지스터는, 그 게이트 전극에 주어지는 신호(Sig1)에 의해 스위칭이 제어된다. 또한, 스위칭 소자(104)로서 1개의 트랜지스터를 사용하고 있는 경우를 예시하고 있고, 상기 트랜지스터는, 그 게이트 전극에 주어지는 신호(Sig2)에 의해 스위칭이 제어된다.
또한, 도 1b에서는, 스위칭 소자(103)와, 스위칭 소자(104)가, 각각 트랜지스터를 1개만 갖는 구성을 도시하고 있지만, 본 발명은 이 구성으로 한정되지 않는다. 본 발명의 일 형태에서는, 스위칭 소자(103) 또는 스위칭 소자(104)가, 트랜지스터를 복수 갖고 있어도 좋다.
스위칭 소자(103) 또는 스위칭 소자(104)가, 스위칭 소자로서 기능하는 트랜지스터를 복수 가지고 있는 경우, 상기 복수의 트랜지스터는 병렬로 접속되어 있어도 좋고, 직렬로 접속되어 있어도 좋고, 직렬과 병렬이 조합되어 접속되어 있어도 좋다.
또한, 복수의 트랜지스터를 병렬로 접속하는 경우, 이들의 극성을 상이한 것으로 해도 좋고, 예를 들면, N 채널형 트랜지스터와 P 채널형 트랜지스터를 병렬로 접속한, 소위 트랜스퍼 게이트 구조로 해도 좋다.
또한, 도 1b에서는, 용량용 스위칭 소자(106)로서, 산화물 반도체를 채널 형성 영역에 갖는 트랜지스터를 사용하고 있고, 상기 트랜지스터는, 그 게이트 전극에 주어지는 신호(Sig3)에 의해 스위칭이 제어된다. 용량용 스위칭 소자(106)에 사용하는 트랜지스터는, 고순도화된 산화물 반도체를 채널 형성 영역에 가지고, 또한, 그 채널 길이는, 최소 가공 선폭의 10배 이상, 바람직하게는 20배 이상, 보다 바람직하게는 50배 이상, 또는 1㎛ 이상이기 때문에, 그 오프 전류는, 상기한 바와 같이 현저하게 낮다.
도 1b에서는, 용량용 스위칭 소자(106)가 트랜지스터를 1개만 갖는 구성을 도시하고 있지만, 본 발명은 이 구성으로 한정되지 않는다. 본 발명의 일 형태에서는, 용량용 스위칭 소자(106)가, 트랜지스터를 복수 갖고 있어도 좋다. 용량용 스위칭 소자(106)가, 스위칭 소자로서 기능하는 트랜지스터를 복수 가지고 있는 경우, 상기 복수의 트랜지스터는 병렬로 접속되어 있어도 좋고, 직렬로 접속되어 있어도 좋고, 직렬과 병렬이 조합되어 접속되어 있어도 좋다.
또한, 본 실시형태에서는, 적어도, 용량용 스위칭 소자(106)에 있어서 스위칭 소자로서 사용되는 트랜지스터가, 고순도화된 산화물 반도체를 채널 형성 영역에 가지고 있으면 좋다.
제 1 위상 반전 소자(101), 제 2 위상 반전 소자(102), 스위칭 소자(103), 또는 스위칭 소자(104)에 사용되는 트랜지스터는, 산화물 반도체 이외의, 비정질, 미결정, 다결정, 또는 단결정의, 실리콘, 비화갈륨, 인화갈륨, 인화인듐, 또는 게르마늄 등의 반도체를 사용할 수 있다. 또한, 이러한 트랜지스터는, 박막의 반도체막을 사용하여 제작되어도 좋고, 벌크(반도체 웨이퍼)를 사용하여 제작되어도 좋다.
도 7a 내지 도 7d를 사용하여 본 실시형태의 기억 소자의 회로 배치예를 설명한다. 도 7a에는 통상의 레지스터의 1개의 기억 소자(300)의 레이아웃을 도시한다. 기억 소자(300)는 도 1a 및 도 1b의 기억 소자(100)에 상당한다. 기억 소자(300)의 주요 부분인 인버터 등은 공지의 반도체 기술을 사용하여 형성하면 좋다. 즉, 반도체 웨이퍼 위에 소자 분리를 위한 절연물(소자 분리 영역), n형 영역 및 p형 영역을 형성하고, 그 위에 게이트층인 제 1 층 배선과, 또한 그 위에 제 2 층 배선을 형성한다.
제 1 층 배선의 일부는, 신호(Sig1)를 공급하기 위한 Sig1 배선(302)이며, 또한, 일부는 신호(Sig2)를 공급하기 위한 Sig2 배선(303)이다. 또한, 제 2 층 배선의 일부는 노드 VDD에 접속하는 VDD 배선(301)이며, 또한, 일부는 신호(IN)를 입력하기 위한 IN 배선(304)이다. 도 7a에는 상방에 접속하기 위한 컨택트 홀의 위치도 도시한다. 또한, 단결정 반도체 웨이퍼를 사용한 회로에서는, 노드(VSS)는 반도체 웨이퍼에 접속하면 좋다.
또한, 그 상층에는, 도 7b에 도시하는 바와 같이, 제 3 층 배선이 형성되고, 그 일부는 컨택트 홀을 개재하여 제 2 층 배선의 일부와 접속하고, 신호(OUT)를 출력하기 위한 OUT 배선(305)이 된다. 또한, 제 3 층 배선의 일부는 스위칭 소자인 산화물 반도체를 사용한 트랜지스터의 게이트 배선(306) 및 제 1 용량 전극(307)이 된다.
게이트 배선(306)은, 그 후 형성하는 산화물 반도체 영역(308)의 80% 이상, 바람직하게는 85% 이상, 보다 바람직하게는 90% 이상으로 중첩되도록 형성하면 좋다. 게이트 배선(306)의 일부는, 도 1a 및 도 1b의 용량용 스위칭 소자(106)의 게이트 전극이 된다. 또한, 게이트 배선(306)에는 신호(Sig3)가 공급된다.
제 1 용량 전극(307)은, 컨택트 홀을 개재하여 제 2 층 배선의 일부(인버터의 어느 하나의 입력 또는 출력)와 접속한다. 또한, 제 1 용량 전극(307)은 그 후, 도 1a 및 도 1b의 용량 소자(105)에 상당하는 소자의 전극의 일부가 된다.
제 3 층 배선 위에는, 산화물 반도체층(OS층)을 형성한다. 도 7c에 도시하는 바와 같이 산화물 반도체층의 일부는, 적어도 1개의 오목부를 가지며, 예를 들면, U자형 형상의 산화물 반도체 영역(308)으로 한다. 그 밖에도, J자형, L자형, V자형, 또는 C자형 형상의 산화물 반도체 영역(308)으로 해도 좋다. 또한, 2개 이상의 오목부를 갖는 형상(예를 들면, M자형, N자형, S자형, W자형, Z자형 외), 또는 그 외의 구부러진 형상이라도 좋다.
보다 일반적으로 정의하면, 1개의 기억 소자의 전형적인 길이를 기억 소자의 점유 면적의 평방근으로 정의할 때, 산화물 반도체 영역(308)의 일단에서부터 타단까지의 길이가 상기 전형적인 길이 이상, 바람직하게는 전형적인 길이의 2배 이상, 보다 바람직하게는 5배 이상이면 좋다. 또는, 산화물 반도체 영역(308)의 외주의 길이가 전형적인 길이의 2배 이상, 바람직하게는 4배 이상, 보다 바람직하게는 10배 이상이면 좋다. 또는, 산화물 반도체 영역(308)의 면적을 그 주위의 길이로 나눈 수치가 전형적인 길이의 0.1배 이하이면 좋다.
이러한 형상으로 함으로써, 산화물 반도체 영역(308)의 일단에서부터 타단까지의 길이를 기억 소자(300)의 긴변보다도 길게 할 수 있다. 예를 들면, 최소 가공 선폭을 F로 할 때, 일단에서부터 타단까지의 길이를 10F 이상, 바람직하게는 20F 이상, 보다 바람직하게는 50F 이상으로 하고, 이러한 형상의 산화물 반도체 영역(308)을 사용하여 형성되는 트랜지스터(도 1a 및 도 1b의 용량용 스위칭 소자(106)에 상당한다)의 채널 길이는 10F 이상, 바람직하게는 20F 이상, 보다 바람직하게는 50F 이상으로 할 수 있다. 도 7c의 경우에는, 산화물 반도체 영역(308)의 일단에서부터 타단까지의 길이는 약 22F이다.
산화물 반도체층 위에는, 도 7d에 도시하는 바와 같이, 제 4 층 배선이 형성된다. 제 4 층 배선의 일부는, 소스 배선(309), 제 2 용량 전극(310)이 된다. 소스 배선(309)은 산화물 반도체 영역(308)의 일단에 접하고, 산화물 반도체 영역에서 형성되는 트랜지스터의 소스 전극이 된다.
제 2 용량 전극(310)은 제 1 용량 전극(307)의 일부와 중첩되어 도 1a 및 도 1b의 용량 소자(105)의 일부가 된다. 도 7d의 경우, 용량 소자의 전극 면적(2개의 전극이 중첩되어 있는 부분의 면적)은 18F2이다. 또한, 제 2 용량 전극(310)은 산화물 반도체 영역(308)의 타단에 접하고, 산화물 반도체 영역에서 형성되는 트랜지스터의 드레인 전극이 된다.
도 8a 및 도 8b에는, 도 7a 내지 도 7d의 일점 쇄선 X-Y에 따르는 기억 소자(300)의 단면 구조를 모식적으로 도시한다. 또한, 해칭이 도 7a 내지 도 7d과 동일한 경우에는, 도 8a 및 도 8b에 있어서도 동일한 것을 가리키는 것으로 한다.
도 8a는, 도 7b의 단계에서의 단면 구조를 도시한다. 반도체 웨이퍼 표면에 소자 분리 영역(311), n형 영역, p형 영역 또한, 제 1 층 배선, 제 2 층 배선으로 회로가 형성된다. n형 영역, p형 영역, 제 1 층 배선과 제 2 층 배선 사이에는, 층간 절연물(312)이 형성되고, 이들 사이에 전기적인 접속이 필요한 경우에는 컨택트 플러그(313)가 형성된다. 또한 상층에는, 제 3 층 배선에 의해 게이트 배선(306)과 제 1 용량 전극(307)이 매립 절연물(314)로 매립된 상태로 형성된다.
도 8b는, 도 7d의 단계에서의 단면 구조를 도시한다. 도 8a에서 설명한 구조물 위에, 또한 게이트 절연물(315)과 산화물 반도체층(산화물 반도체 영역(308)등) 및 제 4 층 배선(소스 배선(309)이나 제 2 용량 전극(310))을 형성한다. 여기에서, 산화물 반도체층의 두께는 1nm 내지 30nm, 바람직하게는 1nm 내지 10nm, 게이트 절연물(315)의 두께는 2nm 내지 30nm, 바람직하게는 5nm 내지 10nm으로 하면 좋다.
또한 특허문헌 3과 같이, 산화물 반도체층에 접하여 적절한 1개 또는 복수의 일함수가 큰 재료가 접하도록 구성해도 좋다. 이와 같이 하면, 산화물 반도체층을 공핍화할 수 있고, 오프 저항을 높이는데 있어서 효과가 있다.
본 실시형태에 있어서는 산화물 반도체층의 품질이 중시되기 때문에, 고순도화된 산화물 반도체(막)를 사용하면 좋다. 그러한 산화물 반도체(막)의 제작 방법의 상세한 것은 실시형태 4에서 설명한다.
이어서, 도 1a에 도시하는 기억 소자의 동작의 일례에 관해서 설명한다. 또한, 이하의 설명 이외의 방법으로 기억 소자를 동작시킬 수도 있다.
우선, 데이터의 기록시에 있어서, 스위칭 소자(103)는 온, 스위칭 소자(104)는 오프, 용량용 스위칭 소자(106)는 오프로 한다. 그리고, VDD와 VSS 사이에 적절한 전원 전압을 준다.
기억 소자(100)에 주어지는 신호(IN)의 전위는, 스위칭 소자(103)를 개재하여 제 1 위상 반전 소자(101)의 입력 단자에 주어지기 때문에, 제 1 위상 반전 소자(101)의 출력 단자는, 신호(IN)의 전위의 위상이 반전된 전위가 된다. 그리고, 스위칭 소자(104)를 온으로 하고, 제 1 위상 반전 소자(101)의 입력 단자와 제 2 위상 반전 소자(102)의 출력 단자를 접속함으로써, 제 1 위상 반전 소자(101) 및 제 2 위상 반전 소자(102)에 데이터가 기록된다.
이어서, 입력된 데이터의 유지를, 제 1 위상 반전 소자(101) 및 제 2 위상 반전 소자(102)에 의해 행하는 경우, 스위칭 소자(104)를 온, 용량용 스위칭 소자(106)를 오프 상태로 한 채로, 스위칭 소자(103)를 오프로 한다. 스위칭 소자(103)를 오프로 함으로써, 입력된 데이터는 제 1 위상 반전 소자(101) 및 제 2 위상 반전 소자(102)에 의해 유지된다. 이때, VDD와 VSS 사이에 전원 전압이 인가되어 있는 상태를 유지한다.
그리고, 제 1 위상 반전 소자(101)의 출력 단자의 전위에는, 제 1 위상 반전 소자(101) 및 제 2 위상 반전 소자(102)에 의해 유지되어 있는 데이터가 반영되어 있다. 따라서, 상기 전위를 판독함으로써, 데이터를 기억 소자(100)로부터 판독할 수 있다.
또한, 데이터의 유지시에 있어서의 소비 전력을 삭감하기 위해서, 입력된 데이터의 유지를, 용량 소자(105)에 있어서 행하는 경우, 우선, 스위칭 소자(103)는 오프, 스위칭 소자(104)는 온으로 한 채, 용량용 스위칭 소자(106)는 온으로 한다. 그리고, 제 1 위상 반전 소자(101) 및 제 2 위상 반전 소자(102)에 의해 유지되어 있는 데이터의 값에 알맞은 양의 전하가 용량 소자(105)에 축적됨으로써, 용량 소자(105)로의 데이터의 기록이 행해진다.
용량 소자(105)에 데이터가 기억된 후, 용량용 스위칭 소자(106)를 오프로 함으로써, 용량 소자(105)에 기억된 데이터는 유지된다. 용량용 스위칭 소자(106)를 오프로 한 후에는, VDD와 VSS를 모두 등전위로 한다. 또한, 용량 소자(105)에 데이터가 기억된 후에는, 스위칭 소자(104)를 오프로 해 두어도 좋다.
이상의 조작에 따르는 전위의 변동을, 도 4a 내지 도 4d를 사용하여 설명한다. 여기에서는, 제 1 위상 반전 소자(101) 및 제 2 위상 반전 소자(102)가 활성일 때의 노드(VDD)의 전위를 +1V, 노드(VSS)의 전위를 0V로 한다. 처음에, 도 4a에 도시되는 바와 같이, 제 1 노드(N1)는 데이터에 따라, +1V 또는 0V이다. 한편, 도시하지 않지만, 제 2 노드(N2)의 전위는 제 1 노드(N1)와는 위상이 반전된 상태이고, 0V 또는 +1V이다. 또한, 용량용 스위칭 소자(106)는 오프이기 때문에, 제 3 노드(N3)는 플로우팅 상태이다. 또한, VCC는 +1V로 한다.
다음에, 도 4b에 도시하는 바와 같이, 용량용 스위칭 소자(106)를 온으로 하면, 제 3 노드(N3)의 전위는 +1V가 된다. 이 때, 제 1 노드(N1)와 제 3 노드(N3)의 전위차에 의해, 용량 소자(105)의 전극간에는 그것에 따른 전하가 축적된다. 즉, 데이터가 용량 소자(105)에 기록된다.
다음에, 도 4c에 도시하는 바와 같이, 용량용 스위칭 소자(106)를 오프로 하면, 제 3 노드(N3)의 전위는 +1V 그대로이다.
다음에, 도 4d에 도시하는 바와 같이, 노드(VDD)와 노드(VSS)의 전위를 모두 0V로 하면, 제 1 노드(N1)도 0V가 된다. 또한, VCC도 0V로 한다. 그러자, 제 3 노드(N3)의 전위는, 기록된 데이터에 따라 0V 또는 +1V이다. 기록시의 제 1 노드(N1)의 전위가 +1V이면, 이 단계에서 제 3 노드(N3)의 전위는 0V가 되고, 기록시의 제 1 노드(N1)의 전위가 0V이면, 이 단계에서 제 3 노드의 전위는 +1V 그대로이다.
입력된 데이터의 유지를 용량 소자(105)에 있어서 행하는 경우에는, VDD와 VSS 사이에 전위차를 인가할 필요가 없기 때문에, 제 1 위상 반전 소자(101)가 갖는 P 채널형 트랜지스터(107) 및 N 채널형 트랜지스터(108), 또는, 제 2 위상 반전 소자(102)가 갖는 P 채널형 트랜지스터(109) 및 N 채널형 트랜지스터(110)를 개재하여 VDD와 VSS 사이에 흐르는 오프 전류를 0에 매우 가깝게 할 수 있다. 따라서, 데이터의 유지시에 있어서의 기억 소자의 오프 전류에 기인하는 소비 전력을 대폭 삭감할 수 있고, 기억 장치, 나아가서는 기억 장치를 사용한 신호 처리 회로 전체의, 소비 전력을 낮게 억제하는 것이 가능해진다.
또한, 용량용 스위칭 소자(106)에 사용되고 있는 트랜지스터는, 고순도화된 산화물 반도체를 채널 형성 영역에 사용하고 있기 때문에, 그 오프 전류 밀도를, 100zA/㎛ 이하, 바람직하게는 10zA/㎛ 이하, 보다 바람직하게는 1zA/㎛ 이하로 할 수 있다.
장채널이면서 협채널인 트랜지스터이면, 오프 전류는 1zA 이하가 된다. 그 결과, 상기 트랜지스터를 사용한 용량용 스위칭 소자(106)가 오프일 때, 용량 소자(105)에 축적된 전하는 거의 방전되지 않기 때문에, 데이터는 유지된다.
다음에, 용량 소자(105)에 기억되어 있는 데이터를 판독하는 경우에 관해서, 도 5a 내지 도 5c를 사용하여 설명한다. 우선, 스위칭 소자(103)를 오프로 한다. 또한, 제 1 위상 반전 소자(101) 및 제 2 위상 반전 소자(102)도 불활성인 상태로 한다. 예를 들면, VDD와 VSS 모두에, +0.5V의 전위를 주어 두면 좋다.
그리고, 제 1 노드(N1)와 제 2 노드(N2)도 전위를 +0.5V로 한다. 이 때 스위칭 소자(104)는 온이라도 오프라도 좋다. 제 1 노드(N1)의 전위가 +0.5V이기 때문에, 제 3 노드(N3)의 전위는 기록된 데이터에 따라 +0.5V 또는 +1.5V 중 어느 하나가 된다. 또한, VCC는 +1V로 한다(도 5a 참조).
다음에, 용량용 스위칭 소자(106)를 온으로 하면, 제 3 노드(N3)의 전위는 +1V가 된다. 이 때, 용량 소자(105)의 한쪽의 전극(용량용 스위칭 소자(106)측의 전극)의 전위가 변동됨으로써, 다른쪽의 전극의 전위도 변동된다. 예를 들면, 당초, 제 3 노드(N3)의 전위가 +0.5V이었다면, 용량용 스위칭 소자(106)를 온으로 함으로써, 제 3 노드(N3)의 전위는 상승하기 때문에, 용량 소자(105)의 다른쪽의 전극(즉, 제 1 노드(N1))의 전위는 상승하는 방향이 된다. 반대로, 당초, 제 3 노드(N3)의 전위가 +1.5V이었다면, 제 3 노드(N3)의 전위는 하강하기 때문에, 용량 소자(105)의 다른쪽의 전극의 전위는 하강하는 방향이 된다.
전위의 상승이나 하강의 정도는, 용량 소자(105)의 용량과 제 1 노드(N1)의 기생 용량을 함유하는 용량(111)의 비율로 결정된다. 여기에서는, 기생 용량을 함유하는 용량(111)이 용량 소자(105)의 용량의 4배로 한다. 그러면, 제 1 노드(N1)의 전위는 +0.6V나 +0.4V가 된다. 즉, 기록시의 제 1 노드(N1)의 전위가 +1V이면, +0.6V가 되고, 기록시의 제 1 노드(N1)의 전위가 0V이면, +0.4V가 된다(도 5b참조).
이 때, 용량용 스위칭 소자(106)를 온으로 하기 때문에, 용량용 스위칭 소자(106)의 게이트 용량이 회로에 추가되는데, 용량 소자(105)가 사이에 존재하기 때문에, 그 용량이 아무리 커도, 직접, 제 1 노드(N1)의 전위가 용량용 스위칭 소자(106)의 게이트 전위에 의해 변동되는 경우는 없다.
즉, 용량용 스위칭 소자(106)의 게이트 용량이나 게이트 전위의 영향을 받지 않고 제 1 노드(N1)의 전위가 결정된다. 이로 인해, 용량 소자(105)의 용량은 용량용 스위칭 소자(106)의 게이트 용량보다도 작아도 좋다.
그 후, VDD에 +1V를 주고, VSS에 0V를 줌으로써, VDD와 VSS 사이에 전원 전압을 인가한다. 이 과정에서는, 스위칭 소자(104)를 온으로 하는 것이 바람직하다. 이 결과, 제 1 노드(N1)와 제 2 노드(N2)의 전위차가 증폭된다. 즉, 도 5b에서 제 1 노드(N1)의 전위가 +0.6V이면, 이 과정에서 제 1 노드(N1)의 전위는 +1V가 되고, 제 2 노드(N2)의 전위는 0V가 된다. 또한, 도 5b에서 제 1 노드(N1)의 전위가 +0.4V이면, 이 과정에서 제 1 노드(N1)의 전위는 0V가 되고, 제 2 노드(N2)의 전위는 +1V가 된다. 즉, 데이터를 기록했을 때의 상태가 복원된다(도 5c 참조).
또한, 용량 소자(105)의 용량이, 기생 용량을 함유하는 용량(111)의 용량과 동정도 또는 그 이상이면, 보다 간단하게 데이터를 복원할 수 있다. 예를 들면, 용량 소자(105)의 용량이, 기생 용량을 함유하는 용량(111)의 용량과 동일하면, 도 5b의 단계에서, 제 1 노드의 전위는 +0.75V 또는 +0.25V가 된다. 이로 인해, 예를 들면, 스위칭 소자(104)를 오프로 한 채 제 1 위상 반전 소자(101) 및 제 2 위상 반전 소자(102)의 VDD와 VSS 사이에 전원 전압을 인가함으로써, 오동작을 일으키지 않고, 신호를 증폭시키고, 데이터를 복원할 수도 있다.
이상에서는, 용량용 스위칭 소자(106)로서, 고순도화된 산화물 반도체를 사용한 박막 트랜지스터를 사용하는 예를 나타냈지만, 비정질 실리콘, 폴리 실리콘, 미결정 실리콘 등을 사용한 박막 트랜지스터를 사용해도 좋다.
그 경우는, 오프 전류가, 고순도화된 산화물 반도체를 사용한 박막 트랜지스터보다 커지기 때문에, 데이터를 유지하는 시간은 짧아진다. 그러나, 정기적으로 데이터를 제 1 위상 반전 소자(101) 및 제 2 위상 반전 소자(102)로 출력하고, 그 후, 데이터를 용량 소자(105)로 되돌리는 조작을 반복하는 것(리프레쉬)에 의해, 데이터를 계속해서 유지할 수 있다.
또한, 이 경우의 리프레쉬는, DRAM인 경우의 리프레쉬와는 달리, 리프레쉬가 필요한 모든 기억 소자에 있어서 동시에 행할 수 있다. 이로 인해, 전체의 기억 소자가 리프레쉬하는데 필요로 하는 시간은 DRAM인 경우와 비교하여 매우 짧다. 물론, 필요로 하는 블록의 기억 소자별로 순차적으로, 리프레쉬해도 좋다.
(실시형태 2)
본 실시형태에서는, 본 발명의 기억 장치가 갖는 기억 소자의, 다른 일례에 관해서 설명한다. 도 1a 및 도 1b에 도시하는 기억 소자(100)는, 용량 소자(105)의 한쪽의 전극이 제 1 노드(N1)에 접속하고 있지만, 그 밖의 부분에 접속하고 있어도 좋다. 예를 들면, 도 3a에 도시하는 기억 소자(100a)와 같이, 용량 소자(105)의 한쪽의 전극이 제 2 노드(N2)에 접속하고 있어도 좋고, 도 3b에 도시하는 기억 소자(100b)와 같이, 용량 소자(105)의 한쪽의 전극이 스위칭 소자(104)와 제 2 위상 반전 소자(102) 사이에 접속하고 있어도 좋다. 즉, 제 1 위상 반전 소자(101)와 제 2 위상 반전 소자(102)의 입력 또는 출력 중 어느 하나와 접속하고 있으면 좋다.
그러한 구조에 있어서의 데이터의 기록이나 판독도 실시형태 1에서 설명한 방법과 같이 행하면 좋다. 어느 구조에 있어서도, 용량용 스위칭 소자(106)가 온이 됨으로써, 게이트 용량이 발생하지만, 이것에 의해, 제 3 노드(N3)의 전위가 변동되는 경우는 없다. 이로 인해, 데이터의 판독시에, 오동작할 확률을 저감시킬 수 있다.
(실시형태 3)
본 실시형태에서는, 본 발명의 기억 장치가 갖는 기억 소자의, 다른 일례에 관해서 설명한다. 도 3c에, 본 실시형태의 기억 소자의 회로도를 일례로서 도시한다.
도 3c에 도시하는 기억 소자(100c)는, 입력된 신호의 위상을 반전시켜 출력하는 제 1 위상 반전 소자(101) 및 제 2 위상 반전 소자(102)와, 스위칭 소자(103)와, 스위칭 소자(104)와, 제 1 용량 소자(105a)와, 제 1 용량용 스위칭 소자(106a)와, 제 2 용량 소자(105b)와, 제 2 용량용 스위칭 소자(106b)를 적어도 가진다.
기억 소자(100c)에 입력된 데이터를 포함하는 신호(IN)는 스위칭 소자(103)를 개재하여 제 1 위상 반전 소자(101)의 입력 단자에 주어진다. 제 1 위상 반전 소자(101)의 출력 단자는 제 2 위상 반전 소자(102)의 입력 단자에 접속되어 있다. 제 2 위상 반전 소자(102)의 출력 단자는 스위칭 소자(104)를 개재하여, 제 1 위상 반전 소자(101)의 입력 단자에 접속되어 있다. 제 1 위상 반전 소자(101)의 출력 단자 또는 제 2 위상 반전 소자(102)의 입력 단자의 전위는, 신호(OUT)로서 후단의 기억 소자, 또는 다른 회로로 출력된다.
제 1 용량 소자(105a)의 한쪽의 전극은, 기억 소자(100c)에 입력된 신호(IN)의 데이터를 필요에 따라 기억할 수 있도록 기억 소자(100c)의 입력 단자, 즉 신호(IN)의 전위가 주어지는 제 1 노드(N1)에 접속되어 있다. 또한, 제 1 용량 소자(105a)의 다른쪽의 전극은, 제 1 용량용 스위칭 소자(106a)의 한쪽의 전극에 접속된다. 제 1 용량용 스위칭 소자(106a)의 다른쪽의 전극은 전위(VCC)가 주어져 있는 노드에 접속되어 있다.
제 2 용량 소자(105b)의 한쪽의 전극은, 기억 소자(100c)에 입력된 신호(IN)의 데이터를 필요에 따라 기억할 수 있도록 기억 소자(100c)의 출력 단자, 즉 신호(OUT)의 전위가 주어지는 제 2 노드(N2)에 접속되어 있다. 또한, 제 2 용량 소자(105b)의 다른쪽의 전극은, 제 2 용량용 스위칭 소자(106b)의 한쪽의 전극에도 접속된다. 제 2 용량용 스위칭 소자(106b)의 다른쪽의 전극은 전위(VCC)가 주어져 있는 노드에 접속되어 있다. 제 2 용량 소자(105b)와 제 2 용량용 스위칭 소자(106b)가 접속하는 노드를 제 4 노드(N4)로 한다.
또한, 도 3c에서는, 제 1 위상 반전 소자(101), 제 2 위상 반전 소자(102)로서 인버터를 사용하는 예를 도시하고 있지만, 제 1 위상 반전 소자(101) 또는 제 2 위상 반전 소자(102)로서, 인버터 이외에, 클록드 인버터를 사용할 수도 있다. 또한, 제 1 용량 소자(105a)와 제 2 용량 소자(105b)가, 제 1 위상 반전 소자(101), 제 2 위상 반전 소자(102)와 접속하는 노드는 상기로 한정되지 않고, 서로 위상이 반대인 2개의 노드이면 좋다.
또한, 제 1 용량용 스위칭 소자(106a) 및 제 2 용량용 스위칭 소자(106b)는 고순도화된 산화물 반도체를 채널 형성 영역에 갖는 트랜지스터를 사용하고 있다. 제 1 용량용 스위칭 소자(106a) 및 제 2 용량용 스위칭 소자(106b)는 실시형태 1의 용량용 스위칭 소자(106)와 같이, 제 1 위상 반전 소자(101) 및 제 2 위상 반전 소자(102)의 상방에 산화물 반도체를 사용하여 형성하고, 최소 가공 선폭을 F로 할 때, 그 채널 길이를 10F 이상, 바람직하게는 20F 이상, 보다 바람직하게는 50F 이상, 또는 1㎛로 하면 좋다.
또한, 기억 소자(100c)는, 필요에 따라, 다이오드, 저항 소자, 인덕터, 커패시터 등 그 밖의 회로 소자를, 또한 갖고 있어도 좋다.
이어서, 도 3c에 도시하는 기억 소자의 동작의 일례에 관해서 설명한다. 또한, 이하의 설명 이외의 방법으로 기억 소자를 동작시킬 수도 있다. 이하에서는, 제 1 위상 반전 소자(101) 및 제 2 위상 반전 소자(102)가 활성일 때의 노드(VDD)의 전위를 +1V, 노드(VSS)의 전위를 0V로 한다.
우선, 데이터의 기록시에 있어서, 스위칭 소자(103)는 온, 스위칭 소자(104)는 오프, 제 1 용량용 스위칭 소자(106a)는 오프, 제 2 용량용 스위칭 소자(106b)는 오프로 한다. 그리고, VDD와 VSS 사이에 전원 전압을 인가한다. 기억 소자(100c)에 주어지는 신호(IN)의 전위는, 스위칭 소자(103)를 개재하여 제 1 위상 반전 소자(101)의 입력 단자에 주어지기 때문에, 제 1 위상 반전 소자(101)의 출력 단자는 신호(IN)의 전위의 위상이 반전된 전위가 된다. 그리고, 스위칭 소자(104)를 온으로 하고, 제 1 위상 반전 소자(101)의 입력 단자와 제 2 위상 반전 소자(102)의 출력 단자를 접속함으로써, 제 1 위상 반전 소자(101) 및 제 2 위상 반전 소자(102)에 데이터가 기록된다.
이어서, 입력된 데이터의 유지를, 제 1 위상 반전 소자(101) 및 제 2 위상 반전 소자(102)에 의해 행하는 경우, 스위칭 소자(104)를 온, 제 1 용량용 스위칭 소자(106a)를 오프, 제 2 용량용 스위칭 소자(106b)를 오프의 상태로 한 채로, 스위칭 소자(103)를 오프로 한다. 스위칭 소자(103)를 오프로 함으로써, 입력된 데이터는, 제 1 위상 반전 소자(101) 및 제 2 위상 반전 소자(102)에 의해 유지된다. 이 때, VDD와 VSS 사이에 전원 전압이 인가되어 있는 상태를 유지한다.
그리고, 제 1 위상 반전 소자(101)의 출력 단자의 전위에는, 제 1 위상 반전 소자(101) 및 제 2 위상 반전 소자(102)에 의해 유지되어 있는 데이터가 반영되어 있다. 따라서, 상기 전위를 판독함으로써, 데이터를 기억 소자(100c)로부터 판독할 수 있다.
또한, 데이터의 유지시에 있어서의 소비 전력을 삭감하기 위해서, 입력된 데이터의 유지를, 제 1 용량 소자(105a), 제 2 용량 소자(105b)에 있어서 행하는 경우에는, 스위칭 소자(103)를 오프, 스위칭 소자(104)를 온, 제 1 용량용 스위칭 소자(106a)를 온, 제 2 용량용 스위칭 소자(106b)를 온으로 한다.
그리고, 제 1 용량용 스위칭 소자(106a) 및 제 2 용량용 스위칭 소자(106b)를 개재하여, 제 1 위상 반전 소자(101) 및 제 2 위상 반전 소자(102)에 유지되어 있는 데이터의 값에 알맞은 양의 전하가, 제 1 용량 소자(105a), 제 2 용량 소자(105b)에 축적됨으로써, 제 1 용량 소자(105a), 제 2 용량 소자(105b)로의 데이터의 기록이 행해진다. 상세한 것은 실시형태 1 또는 도 4a 내지 도 4d를 참조하면 좋다.
또한, 제 1 용량 소자(105a)가 갖는 한 쌍의 전극간의 전압과, 제 2 용량 소자(105b)가 갖는 한 쌍의 전극간의 전압은, 그 극성이 반대가 된다.
제 1 용량 소자(105a)에 데이터가 기억된 후, 제 1 용량용 스위칭 소자(106a)를 오프로 함으로써, 제 1 용량 소자(105a)에 기억된 데이터는 유지된다. 또한, 제 2 용량 소자(105b)에 데이터가 기억된 후, 제 2 용량용 스위칭 소자(106b)를 오프로 함으로써, 제 2 용량 소자(105b)에 기억된 데이터는 유지된다. 제 1 용량용 스위칭 소자(106a), 제 2 용량용 스위칭 소자(106b)를 오프로 한 후에는, VDD와 VSS에, 예를 들면 0V를 주고 등전위로 한다.
이와 같이, 입력된 데이터의 유지를 제 1 용량 소자(105a) 및 제 2 용량 소자(105b)에 있어서 행하는 경우에는, VDD와 VSS 사이에 전원 전압을 인가할 필요가 없기 때문에, 제 1 위상 반전 소자(101) 또는 제 2 위상 반전 소자(102)의 VDD와 VSS 사이에 흐르는 오프 전류를, 0에 매우 가깝게 할 수 있다. 따라서, 유지시에 있어서의 기억 소자의 오프 전류에 기인하는 소비 전력을 대폭 삭감할 수 있고, 기억 장치, 나아가서는 기억 장치를 사용한 신호 처리 회로 전체의, 소비 전력을 낮게 억제하는 것이 가능해진다.
또한, 제 1 용량용 스위칭 소자(106a) 및 제 2 용량용 스위칭 소자(106b)에 사용되고 있는 트랜지스터는, 고순도화된 산화물 반도체를 채널 형성 영역에 사용하고 있기 때문에, 그 오프 전류 밀도를, 100zA/㎛ 이하, 바람직하게는 10zA/㎛ 이하, 보다 바람직하게는 1zA/㎛ 이하로 할 수 있다.
장채널이면서 협채널인 트랜지스터이면, 오프 전류는 1zA 이하가 된다. 그 결과, 상기 트랜지스터를 사용한 제 1 용량용 스위칭 소자(106a)가 오프일 때, 제 1 용량 소자(105a)에 축적된 전하는 거의 방전되지 않기 때문에, 데이터는 유지된다. 또한, 상기 트랜지스터를 사용한 제 2 용량용 스위칭 소자(106b)가 오프일 때, 제 2 용량 소자(105b)에 축적된 전하는 거의 방전되지 않기 때문에, 데이터는 유지된다.
다음에, 제 1 용량 소자(105a) 및 제 2 용량 소자(105b)에 기억되어 있는 데이터를 판독하는 경우에 관해서, 도 6a 내지 도 6c를 사용하여 설명한다. 우선, 스위칭 소자(103)를 오프로 한다. 또한, 제 1 위상 반전 소자(101) 및 제 2 위상 반전 소자(102)도 불활성인 상태로 한다. 예를 들면, VDD와 VSS에 모두 0V의 전위를 주어 두면 좋다.
그리고, 제 1 노드(N1)와 제 2 노드(N2)도 전위를 0V로 한다. 이 때 스위칭 소자(104)는 온이라도 오프라도 좋다. 제 1 노드(N1)의 전위가 0V이기 때문에, 제 3 노드(N3)의 전위는 기록된 데이터에 따라 0V 또는 +1V 중 어느 하나가 된다. 또한, 제 4 노드(N4)의 전위는 기록된 데이터에 따라, 제 3 노드와는 반대의 위상이 되고, 0V 또는 +1V 중 어느 하나가 된다. VCC는 +1V로 한다(도 6a 참조).
다음에, 제 1 용량용 스위칭 소자(106a)를 온으로 하면, 제 3 노드(N3)의 전위는 +1V가 된다. 이 때, 제 1 용량 소자(105a)의 한쪽의 전극의 전위가 변동됨으로써, 다른쪽의 전극의 전위도 변동된다. 예를 들면, 당초, 제 3 노드(N3)의 전위가 0V이었다면, 제 1 용량용 스위칭 소자(106a)를 온으로 함으로써, 제 3 노드(N3)의 전위는 상승하기 때문에, 제 1 용량 소자(105a)의 다른쪽의 전극(즉, 제 1 노드(N1))의 전위는 상승하는 방향으로 된다. 반대로, 당초, 제 3 노드(N3)의 전위가 +1V이었다면, 제 3 노드(N3)의 전위는 변하지 않고, 제 1 용량 소자(105a)의 다른쪽의 전극의 전위도 변하지 않는다.
제 2 용량용 스위칭 소자(106b)를 온으로 함으로써, 제 2 용량 소자(105b)에 있어서도, 상기와 완전히 동일한 것이 일어나고, 결과적으로, 당초, 제 4 노드(N4)의 전위가 +1V이었다면, 제 2 노드(N2)의 전위는 변하지 않으며, 제 4 노드(N4)의 전위가 0V이었다면, 제 2 노드(N2)의 전위는 상승하는 방향이 된다.
전위의 상승의 정도는, 실시형태 1에서 설명한 바와 같이, 제 1 용량 소자(105a)의 용량과, 제 1 노드(N1)의 기생 용량을 함유하는 용량, 및 제 2 용량 소자(105b)의 용량과, 제 2 노드(N2)의 기생 용량을 함유하는 용량의 비율로 결정된다. 여기에서는, 제 1 노드(N1)의 기생 용량을 함유하는 용량이 제 1 용량 소자(105a)의 용량의 4배이며, 제 2 노드(N2)의 기생 용량을 함유하는 용량이 제 2 용량 소자(105b)의 용량의 4배인 것으로 한다.
그렇게 하면, 제 1 노드(N1)의 전위는 +0.1V나 0V, 제 2 노드(N2)의 전위는 0V나 +0.1V가 된다. 즉, 기록시의 제 1 노드(N1)의 전위가 +1V(즉, 기록시의 제 2 노드(N2)의 전위가 0V)이면, 제 1 노드(N1)의 전위는 +0.1V, 제 2 노드(N2)의 전위는 0V가 되고, 기록시의 제 1 노드(N1)의 전위가 0V(즉, 기록시의 제 2 노드(N2)의 전위가 +1V)이면, 제 1 노드(N1)의 전위는 0V, 제 2 노드(N2)의 전위는 +0.1V가 된다(도 6b 참조).
이 때, 제 1 용량용 스위칭 소자(106a)나 제 2 용량용 스위칭 소자(106b)를 온으로 하기 때문에, 제 1 용량용 스위칭 소자(106a)나 제 2 용량용 스위칭 소자(106b)의 게이트 용량이 회로에 추가되는데, 제 1 용량 소자(105a)나 제 2 용량 소자(105b)가 사이에 존재하기 때문에, 이들 용량이 아무리 커도, 직접, 제 1 노드(N1)나 제 2 노드(N2)의 전위가 이들 게이트의 전위에 의해 변동되는 경우는 없다.
즉, 제 1 용량용 스위칭 소자(106a)나 제 2 용량용 스위칭 소자(106b)의 게이트 용량이나, 이들 게이트의 전위의 영향을 받지 않고 제 1 노드(N1)나 제 2 노드(N2)의 전위가 결정된다. 이로 인해, 제 1 용량 소자(105a)나 제 2 용량 소자(105b)의 용량은 제 1 용량용 스위칭 소자(106a)나 제 2 용량용 스위칭 소자(106b)의 게이트 용량보다도 작아도 좋다.
그 후, 스위칭 소자(104)가 온이 된 상태에서, VSS의 전위를 0V로 유지한 채, VDD의 전위를 +1V로까지 상승시킨다(도 6c 참조). 이 결과, 제 1 노드(N1)와 제 2 노드(N2)의 전위차가 증폭된다. 즉, 도 6b에서 제 1 노드(N1)의 전위가 +0.1V, 제 2 노드(N2)의 전위가 0V이면, 이 과정에서 제 1 노드(N1)의 전위는 +1V가 되고, 제 2 노드(N2)의 전위는 0V가 된다. 또한, 도 6b에서 제 1 노드(N1)의 전위가 0V, 제 2 노드(N2)의 전위가 +0.1V이면, 이 과정에서 제 1 노드(N1)의 전위는 0V가 되고, 제 2 노드(N2)의 전위는 +1V가 된다. 즉, 데이터를 기록했을 때의 상태가 복원된다.
본 실시형태에서는, 실시형태 1에서 필요로 했던 중간 전위(+0.5V)를 사용하지 않고도 데이터를 복원할 수 있다. 본 실시형태에서 개시된 사항은, 다른 실시형태에서 개시된 사항과 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 4)
본 실시형태에서는, 산화물 반도체막의 형성 방법에 관해서, 도 8b를 참조하여 설명한다. 처음에, 게이트 절연물(315) 위에, 필요한 두께의 산화물 반도체막을 형성한다. 산화물 반도체막은, 희가스(대표적으로는 아르곤) 분위기하, 산소 분위기하, 또는 희가스(예를 들면 아르곤) 및 산소 혼합 분위기하에서 스퍼터링법에 의해 형성할 수 있다. 산화물 반도체막에는, 상기한 바와 같은 산화물 반도체를 사용할 수 있다.
또한, 산화물 반도체막을 스퍼터링법에 의해 성막하기 전에, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역스퍼터링을 행하여 매립 절연물(314)의 표면에 부착되어 있는 진애를 제거하는 것이 바람직하다. 역스퍼터링이란, 타깃측에 전압을 인가하지 않고, 아르곤 분위기하에서 기판측에 RF 전원을 사용하여 전압을 인가하여 기판 근방에 플라즈마를 형성하여 표면을 개질하는 방법이다. 또한, 아르곤 분위기 대신에 질소, 헬륨 등을 사용해도 좋다. 이 공정은, 표면의 평탄화 효과도 있다. 또한, 아르곤 분위기에 산소, 아산화질소 등을 가한 분위기에서 행해도 좋다. 또한, 아르곤 분위기에 염소, 4불화탄소 등을 가한 분위기에서 행해도 좋다.
본 실시형태에서는, In(인듐), Ga(갈륨), 및 Zn(아연)을 함유하는 금속 산화물 타깃을 사용한 스퍼터링법에 의해 얻어지는 막 두께 5nm의 In-Ga-Zn계 산화물 비단결정막을, 산화물 반도체막으로서 사용한다. 상기 타깃으로서, 예를 들면, 각 금속의 원자의 조성비가 In:Ga:Zn=1:1:0.5, In:Ga:Zn=1:1:1, 또는 In:Ga:Zn=1:1:2인 금속 산화물 타깃을 사용할 수 있다. 본 실시형태에서는, 나중에 가열 처리를 행하여 의도적으로 결정화시키기 때문에, 결정화가 발생하기 쉬운 금속 산화물 타깃을 사용하는 것이 바람직하다. 또한, In, Ga, 및 Zn을 함유하는 금속 산화물 타깃의 충전율은 90% 이상 100% 이하, 바람직하게는 95% 이상 99.9% 이하이다. 충전율이 높은 금속 산화물 타깃을 사용함으로써, 형성되는 산화물 반도체막 중의 불순물 농도를 저감시킬 수 있고, 전기 특성 또는 신뢰성의 높은 트랜지스터를 얻을 수 있다.
감압 상태의 처리실 내에 기판을 유지하고, 처리실 내의 잔류 수분을 제거하면서 수소 및 수분이 제거된 스퍼터링 가스를 도입하고, 금속 산화물을 타깃으로 하여 절연 표면 위에 산화물 반도체막을 성막한다. 성막시에, 기판 온도를 100℃ 이상 600℃ 이하, 바람직하게는 200℃ 이상 400℃ 이하로 해도 좋다. 기판을 가열하면서 성막함으로써, 성막한 산화물 반도체막에 함유되는 불순물 농도를 저감시키고, 또한, 결정성을 높일 수 있다. 또한, 스퍼터링에 의한 손상이 경감된다.
처리실 내의 잔류 수분을 제거하기 위해서는, 흡착형의 진공 펌프를 사용하는 것이 바람직하다. 예를 들면, 크라이오 펌프, 이온 펌프, 티타늄 서블리메이션 펌프를 사용하는 것이 바람직하다. 또한, 배기 수단으로서는, 터보 펌프에 콜드 트랩을 가한 것이라도 좋다. 크라이오 펌프를 사용하여 처리실을 배기하면, 예를 들면, 수소 원자, 물(H2O) 등 수소 원자를 함유하는 화합물(바람직하게는 탄소 원자를 함유하는 화합물도) 등이 배기되기 때문에, 상기 처리실에서 성막한 산화물 반도체막에 함유되는 불순물의 농도를 저감시킬 수 있다.
성막 조건의 일례로서는, 기판과 타깃 사이의 거리를 170mm, 압력 0.4Pa, 직류(DC) 전원 0.5kW, 산소(산소 유량 비율 100%) 분위기하로 한 조건이 적용된다. 또한, 펄스 직류(DC) 전원을 사용하면, 성막시에 발생하는 파티클이라고 불리는 진애를 경감시킬 수 있고, 막 두께 분포도 균일해지기 때문에 바람직하다. 산화물 반도체막은 바람직하게는 1nm 이상 30nm 이하로 한다. 또한, 적용하는 산화물 반도체 재료에 의해 적절한 두께는 상이하며, 재료에 따라 적절히 두께를 선택하면 좋다.
또한, 산화물 반도체막에 수소, 수산기 및 수분이 가능한 한 함유되지 않도록 하기 위해서, 성막의 전처리로서, 스퍼터링 장치의 예비 가열실에서 기판을 예비 가열하여 기판에 흡착된 수소, 수분 등의 불순물을 탈리하여 배기하는 것이 바람직하다. 또한, 예비 가열의 온도는, 100℃ 이상 600℃ 이하, 바람직하게는 150℃ 이상 300℃ 이하이다. 또한, 예비 가열실에 형성하는 배기 수단은 크라이오 펌프가 바람직하다. 또한, 이 예비 가열의 처리는 생략할 수도 있다.
이어서, 가열 처리를 행하여 산화물 반도체막의 표면으로부터 결정을 성장시킴으로써, 적어도 일부가 결정화되었거나, 또는 단결정으로 된, 산화물 반도체막을 얻는다. 가열 처리의 온도는, 450℃ 이상 850℃ 이하, 바람직하게는 600℃ 이상 700℃ 이하로 한다. 또한, 가열 시간은 1분 이상 24시간 이하로 한다. 결정층은, 표면으로부터 내부를 향하여 결정 성장하고, 2nm 이상 10nm 이하의 평균 두께를 갖는 판상 결정이다. 또한, 표면에 형성되는 결정층은, 그 표면에 a-b면을 가지며, 표면에 대해 수직 방향으로 c축 배향을 하고 있다. 본 실시형태에서는, 가열 처리에 의해 산화물 반도체막 전체를 결정화시켜도 좋다.
또한, 가열 처리에 있어서는, 질소, 산소, 또는 헬륨, 네온, 아르곤 등의 희가스에, 물, 수소 등이 함유되지 않는 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 질소, 산소, 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를, 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다. 또한, H2O가 20ppm 이하인 건조 공기 분위기하에서 가열 처리를 행해도 좋다. 본 실시형태에서는, 건조 공기 분위기하에서 700℃, 1시간의 가열 처리를 행한다.
또한, 가열 처리 장치는 전기로로 한정되지 않고, 저항 발열체 등의 발열체로부터의 열전도 또는 열복사에 의해, 피처리물을 가열하는 장치를 구비하고 있어도 좋다. 예를 들면, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다. LRTA 장치는, 할로겐 램프, 메탈할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 광(전자파)의 복사에 의해, 피처리물을 가열하는 장치이다. GRTA 장치는, 고온의 가스를 사용하여 가열 처리를 행하는 장치이다. 기체에는, 아르곤 등의 희가스, 또는 질소와 같은, 가열 처리에 의해 피처리물과 반응하지 않는 불활성 기체가 사용된다.
예를 들면, 가열 처리로서, 650℃ 내지 700℃의 고온으로 가열한 불활성 가스 중으로 기판을 이동시켜 넣고, 수분간 가열한 후, 기판을 이동시켜 고온으로 가열한 불활성 가스 중에서 내보내는 GRTA를 행해도 좋다. GRTA를 사용하면 단시간의 고온 가열 처리가 가능해진다.
이어서, 포토리소그래피법을 사용하여 산화물 반도체막의 형상을 실시형태 1에서 설명한 형상으로 가공함으로써, 산화물 반도체 영역(308)을 형성한다. 또한, 이를 위한 레지스트 마스크를 잉크젯법으로 형성해도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않기 때문에, 제조 비용을 저감시킬 수 있다.
본 실시형태에서 개시된 사항은, 다른 실시형태에서 개시된 사항과 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 5)
도 9a에, 상기 실시형태에서 설명한 기억 소자를 기억 장치로서 사용한, 본 발명의 일 형태에 따르는 신호 처리 회로의 일례를 도시한다. 본 발명의 일 형태에 따르는 신호 처리 회로는, 1개 또는 복수의 연산 장치와, 1개 또는 복수의 기억 장치를 적어도 가진다. 구체적으로, 도 9a에 도시하는 신호 처리 회로(400)는, 연산 회로(401), 연산 회로(402), 기억 장치(403), 기억 장치(404), 기억 장치(405), 제어 장치(406), 전원 제어 회로(407)를 가진다.
연산 회로(401), 연산 회로(402)는, 단순한 논리 연산을 행하는 논리 회로를 비롯하여, 가산기, 승산기, 또한 각종 연산 장치 등을 포함한다. 그리고, 기억 장치(403)는, 연산 회로(401)에 있어서의 연산 처리시에, 데이터를 일시적으로 유지하는 레지스터로서 기능한다. 기억 장치(404)는, 연산 회로(402)에 있어서의 연산 처리시에, 데이터를 일시적으로 유지하는 레지스터로서 기능한다.
또한, 기억 장치(405)는 메인 메모리로서 사용할 수 있고, 제어 장치(406)가 실행하는 프로그램을 데이터로서 기억하거나, 또는 연산 회로(401), 연산 회로(402)로부터의 데이터를 기억할 수 있다.
제어 장치(406)는, 신호 처리 회로(400)가 갖는 연산 회로(401), 연산 회로(402), 기억 장치(403), 기억 장치(404), 기억 장치(405)의 동작을 통괄적으로 제어하는 회로이다. 또한, 도 9a에서는, 제어 장치(406)가 신호 처리 회로(400)의 일부인 구성을 도시하고 있지만, 제어 장치(406)는 신호 처리 회로(400)의 외부에 형성되어 있어도 좋다.
상기 실시형태에서 설명한 기억 소자를 기억 장치(403), 기억 장치(404), 기억 장치(405)의 적어도 1개에 사용함으로써, 기억 장치(403), 기억 장치(404), 기억 장치(405)로의 전원 전압의 공급의 일부 또는 전부를 정지해도, 데이터를 유지할 수 있다. 따라서, 신호 처리 회로(400) 전체로의 전원 전압의 공급의 일부 또는 전부를 정지하고, 소비 전력을 억제할 수 있다.
예를 들면, 기억 장치(403), 기억 장치(404), 또는 기억 장치(405) 중 어느 하나 또는 복수로의 전원 전압의 공급을 정지시키고, 소비 전력을 억제할 수 있다. 또는, 예를 들면, 도 1a 및 도 1b에 도시하는 기억 소자(100)의 노드(VDD) 및 노드(VSS) 사이의 전위를 동일하게 하고, Sig3에는 어떠한 인위적인 전위(특히 접지 전위보다도 0.5V 내지 1.5V 낮은 전위)로 하는 것도 소비 전력을 저감시키는데 있어서는 유효하다.
Sig3을 상기의 전위로 할 때는, 용량용 스위칭 소자(106)의 게이트 전극과 산화물 반도체 영역 사이를 흐를 것으로 생각되지만, 실제로는 그 값을 측정할 수 없을 정도로 미소하기 때문에, 전력의 소비로는 이어지지 않는다. 이것에 대해, 노드(VDD)와 노드(VSS)에 상응하는 전위차가 있으면, 인버터의 관통 전류가 발생하여 상당량의 전력을 소비하게 된다. 따라서, 노드(VDD) 및 노드(VSS)로의 전원의 공급을 정지시키는 것에 의한 소비 전력 삭감의 효과는 절대적이다.
또한, 기억 장치로의 전원 전압의 공급이 정지되는 것에 더불어, 상기 기억 장치와 데이터의 교환을 행하는 연산 회로 또는 제어 회로로의, 전원 전압의 공급을 정지하도록 해도 좋다. 예를 들면, 연산 회로(401)와 기억 장치(403)에 있어서, 동작이 행해지지 않는 경우, 연산 회로(401) 및 기억 장치(403)로의 전원 전압의 공급을 정지하도록 해도 좋다.
또한, 전원 제어 회로(407)는, 신호 처리 회로(400)가 갖는 연산 회로(401), 연산 회로(402), 기억 장치(403), 기억 장치(404), 기억 장치(405), 제어 장치(406)로 공급하는 전원 전압의 크기를 제어한다. 전원 제어 회로는, 상기한 바와 같이, 필요에 따라, VDD, VSS 및 Sig3의 전위를 제어하여 가장 효과적으로 전력을 삭감할 수 있다.
전원 전압의 공급을 정지하는 경우, 전원 제어 회로(407)에 있어서 공급의 정지를 행해도 좋고, 연산 회로(401), 연산 회로(402), 기억 장치(403), 기억 장치(404), 기억 장치(405), 제어 장치(406)의 각각에 있어서 공급의 정지를 행해도 좋다. 즉, 전원 전압의 공급을 정지하기 위한 스위칭 소자는, 전원 제어 회로(407)에 형성되어 있어도 좋고, 연산 회로(401), 연산 회로(402), 기억 장치(403), 기억 장치(404), 기억 장치(405), 제어 장치(406)의 각각에 형성되어 있어도 좋다. 후자의 경우, 전원 제어 회로(407)는, 반드시 본 발명의 신호 처리 회로에 형성할 필요는 없다.
또한, 메인 메모리인 기억 장치(405)와, 연산 회로(401), 연산 회로(402), 제어 장치(406) 사이에, 캐시 메모리로서 기능하는 기억 장치를 형성해도 좋다. 캐시 메모리를 형성함으로써, 메인 메모리로의 저속 액세스를 감소시켜 연산 처리 등의 신호 처리를 고속화시킬 수 있다. 캐시 메모리로서 기능하는 기억 장치에도, 상기한 기억 소자를 사용함으로써, 신호 처리 회로(400)의 소비 전력을 억제할 수 있다.
(실시형태 6)
본 실시형태에서는, 본 발명의 일 형태에 따르는 신호 처리 회로의 하나인, CPU의 구성에 관해서 설명한다.
도 9b에, 본 실시형태의 CPU의 구성을 도시한다. 도 9b에 도시하는 CPU는, 기판(410) 위에, 연산 회로(ALU: Arithmetic logic unit)(411), 연산 회로 컨트롤러(ALU Controller)(412), 명령 디코더(Instruction Decoder)(413), 인터럽트 컨트롤러(Interrupt Controller)(414), 타이밍 컨트롤러(Timing Controller)(415), 레지스터(Register)(416), 레지스터 컨트롤러(Register Controller)(417), 버스 인터페이스(Bus I/F)(418), 재기록 가능한 ROM(419), ROM 인터페이스(ROMI/F)(420)를 주로 가지고 있다. ROM(419) 및 ROM 인터페이스(420)는, 다른 칩에 형성해도 좋다. 물론, 도 9b에 도시하는 CPU는, 그 구성을 간략화하여 도시한 일례에 지나지 않으며, 실제의 CPU는 그 용도에 따라 다종 다양한 구성을 가지고 있다.
버스 인터페이스(418)를 개재하여 CPU에 입력된 명령은, 명령 디코더(413)에 입력되고, 디코드된 후, 연산 회로 컨트롤러(412), 인터럽트 컨트롤러(414), 레지스터 컨트롤러(417), 타이밍 컨트롤러(415)에 입력된다.
연산 회로 컨트롤러(412), 인터럽트 컨트롤러(414), 레지스터 컨트롤러(417), 타이밍 컨트롤러(415)는, 디코드된 명령에 기초하여 각종 제어를 행한다. 구체적으로 연산 회로 컨트롤러(412)는, 연산 회로(411)의 동작을 제어하기 위한 신호를 생성한다. 또한, 인터럽트 컨트롤러(414)는, CPU의 프로그램 실행 중에, 외부의 입출력 장치나, 주변 회로로부터의 인터럽트 요구를, 그 우선도나 마스크 상태로부터 판단하고, 처리한다. 레지스터 컨트롤러(417)는, 레지스터(416)의 어드레스를 생성하고, CPU의 상태에 따라 레지스터(416)의 판독이나 기록을 행한다.
또한 타이밍 컨트롤러(415)는, 연산 회로(411), 연산 회로 컨트롤러(412), 명령 디코더(413), 인터럽트 컨트롤러(414), 레지스터 컨트롤러(417)의 동작의 타이밍을 제어하는 신호를 생성한다. 예를 들면 타이밍 컨트롤러(415)는, 기준 클록 신호(CLK1)를 바탕으로, 내부 클록 신호(CLK2)를 생성하는 내부 클록 생성부를 구비하고 있고, 클록 신호(CLK2)를 상기 각종 회로에 공급한다.
본 실시형태의 CPU에서는, 레지스터(416)에, 상기 실시형태에서 나타낸 구성을 갖는 기억 소자를 형성하면 좋다. 레지스터 컨트롤러(417)는, 연산 회로(411)로부터의 지시에 따라, 레지스터(416)에 있어서의 유지 동작의 선택을 행한다. 즉, 레지스터(416)가 갖는 기억 소자에 있어서, 위상 반전 소자에 의한 데이터의 유지를 행할지, 용량 소자에 의한 데이터의 유지를 행할지를 선택한다. 위상 반전 소자에 의한 데이터의 유지가 선택되어 있는 경우, 레지스터(416) 내의 기억 소자로의 전원 전압의 공급이 행해진다. 용량 소자에 있어서의 데이터의 유지가 선택되어 있는 경우, 용량 소자로의 데이터의 재기록이 행해져 레지스터(416) 내의 기억 소자로의 전원 전압의 공급을 정지할 수 있다.
이와 같이 하여 일시적으로 CPU의 동작을 정지하고, 전원 전압의 공급을 정지한 경우에 있어서도 데이터를 유지하는 것이 가능하고, 소비 전력의 저감을 행할 수 있다. 구체적으로는, 예를 들면, PC의 유저가, 키보드 등의 입력 장치로의 정보의 입력을 정지하고 있는 동안에도, CPU를 정지할 수 있고, 그것에 의해 소비 전력을 저감시킬 수 있다.
본 실시형태에서는, CPU를 예로 들어 설명했지만, 본 발명의 신호 처리 회로는 CPU로 한정되지 않고, DSP, 커스텀 LSI, FPGA(Field Programmable Gate Array) 등의 LSI에도 응용 가능하다. 또한, 본 발명에 나타내는 신호 처리 회로를 사용함으로써, 신뢰성이 높은 전자 기기, 소비 전력이 낮은 전자 기기를 제공하는 것이 가능하다.
특히 외부로부터 전력의 공급을 항상 받는 것이 곤란한 휴대용의 전자 기기의 경우, 본 발명의 일 형태에 따르는 소비 전력이 낮은 신호 처리 회로를 그 구성 요소에 추가함으로써, 연속 사용 시간을 길게 할 수 있는 것과 같은 장점이 얻어진다.
본 발명의 일 형태에 따르는 신호 처리 회로는, 표시 장치, PC, 기록 매체를 구비한 화상 재생 장치(대표적으로는 DVD: Digital Versatile Disc 등의 기록 매체를 재생하고, 그 화상을 표시할 수 있는 디스플레이를 갖는 장치)에 사용할 수 있다. 그 밖에, 본 발명의 일 형태에 따르는 신호 처리 회로를 사용할 수 있는 전자 기기로서, 휴대 전화, 휴대형을 포함하는 게임기, 휴대 정보 단말, 전자 서적, 비디오 카메라나 디지털 스틸 카메라 등의 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 네비게이션 시스템, 음향 재생 장치(카 오디오, 디지털 오디오 플레이어 등), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 자동 판매기 등을 들 수 있다.
100 : 기억 소자 100a : 기억 소자
100b : 기억 소자 100c : 기억 소자
101 : 제 1 위상 반전 소자 102 : 제 2 위상 반전 소자
103 : 스위칭 소자 104 : 스위칭 소자
105 : 용량 소자 105a : 제 1 용량 소자
105b : 제 2 용량 소자 106 : 용량용 스위칭 소자
106a : 제 1 용량용 스위칭 소자 106b : 제 2 용량용 스위칭 소자
107 : P 채널형 트랜지스터 108 : N 채널형 트랜지스터
109 : P 채널형 트랜지스터 110 : N 채널형 트랜지스터
111 : 기생 용량을 함유하는 용량 200 : 기억 소자
201 : 인버터 202 : 인버터
203 : 스위칭 소자 204 : 스위칭 소자
207 : P 채널형 트랜지스터 208 : N 채널형 트랜지스터
209 : P 채널형 트랜지스터 210 : N 채널형 트랜지스터
300 : 기억 소자 301 : VDD 배선
302 : Sig1 배선 303 : Sig2 배선
304 : IN 배선 305 : OUT 배선
306 : 게이트 배선 307 : 제 1 용량 전극
308 : 산화물 반도체 영역 309 : 소스 배선
310 : 제 2 용량 전극 311 : 소자 분리 영역
312 : 층간 절연물 313 : 컨택트 플러그
314 : 매립 절연물 315 : 게이트 절연물
400 : 신호 처리 회로 401 : 연산 회로
402 : 연산 회로 403 : 기억 장치
404 : 기억 장치 405 : 기억 장치
406 : 제어 장치 407 : 전원 제어 회로
410 : 기판 411 : 연산 회로
412 : 연산 회로 컨트롤러 413 : 명령 디코더
414 : 인터럽트 컨트롤러 415 : 타이밍 컨트롤러
416 : 레지스터 417 : 레지스터 컨트롤러
418 : 버스 인터페이스 419 : ROM
420 : ROM 인터페이스 N1 : 제 1 노드
N2 : 제 2 노드 N3 : 제 3 노드
N4 : 제 4 노드 IN : 신호
OUT : 신호 Sig1 : 신호
Sig2 : 신호 Sig3 : 신호
CLK1 : 기준 클록 신호 CLK2 : 내부 클록 신호

Claims (1)

  1. 반도체 장치의 구동 방법에 있어서,
    상기 반도체 장치는:
    한 쌍의 인버터들로서, 상기 인버터들 중 한쪽의 출력 단자는 상기 인버터들 중 다른 쪽의 입력 단자에 접속되어 데이터를 유지하는, 상기 한 쌍의 인버터들과;
    용량 소자와;
    스위칭 소자로서, 상기 인버터들 중 적어도 하나 위에 제공되고 상기 용량 소자에 대한 데이터의 기록을 제어하는, 상기 스위칭 소자를 포함하고,
    상기 용량 소자의 한쪽 전극은 상기 인버터들의 출력 단자 및 입력 단자 중 하나에 접속되고 상기 용량 소자의 다른 쪽 전극은 상기 스위칭 소자의 소스 및 드레인 중 하나에 접속되고,
    상기 방법은:
    상기 스위칭 소자가 오프일 때 상기 한 쌍의 인버터들에 전력을 공급하는 단계와;
    상기 스위칭 소자의 상기 소스 및 상기 드레인 중 다른 쪽에 특정 전위가 주어질 때 상기 스위칭 소자를 온으로 하는 단계와;
    상기 스위칭 소자의 상기 소스 및 상기 드레인 중 다른 쪽에 특정 전위가 주어질 때 상기 스위칭 소자를 오프로 하는 단계와;
    상기 스위칭 소자가 오프로 되어 상기 용량 소자의 다른 쪽 전극이 플로우팅 상태에 있을 때 상기 한쌍의 인버터들에 전력을 공급하는 것을 정지하는 단계를 포함하는, 반도체 장치의 구동 방법.
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