JP6908663B2 - 記憶装置 - Google Patents

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Description

本発明は、記憶装置と、当該記憶装置を用いた半導体装置に関する。
中央演算処理装置（ＣＰＵ：Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）などの
半導体装置は、動作速度や集積度を向上させるために半導体素子の微細化が進められてお
り、チャネル長が３０ｎｍ程度のトランジスタが製造されるに至っている。一方で、ＣＰ
Ｕは、半導体素子が微細化されることにより、トランジスタのリーク電流に起因する消費
電力（リーク電力）が増加している。具体的に、従来では、ＣＰＵにおける消費電力のほ
とんどが演算時の消費電力（動作電力）であったが、近年ではＣＰＵにおける消費電力の
１割以上をリーク電力が占めるようになった。
特にキャッシュは、高い処理能力のＣＰＵを実現するために大容量化されていることが多
く、ＣＰＵの中でも最もリーク電力が大きい集積回路に相当する。特に携帯電話や携帯情
報端末などの携帯端末向けのＣＰＵでは、キャッシュがＣＰＵのチップ面積やトランジス
タ数の半分以上を占めているため、キャッシュにおけるリーク電力低減の要求が高い。そ
こで、パワーゲートを用いることで、使用していないキャッシュなどの集積回路において
電源を遮断することで、ＣＰＵの消費電力を低減させる、ノーマリオフコンピュータと呼
ばれる技術が注目されている（非特許文献１）。上記ノーマリオフコンピュータでは、短
い期間内に電源の遮断が行われるので、キャッシュとして用いる記憶素子には、不揮発性
であることのみならず、動作の高速性が要求される。不揮発性のメモリであるフラッシュ
メモリは、上記高速性を満たせず、またデータの書き換え回数が、キャッシュとして用い
るのには不十分であった。
そこで、従来からキャッシュに用いられてきた揮発性の記憶素子に、フラッシュメモリよ
りも高速動作が可能で、なおかつ書き換え回数が多い不揮発性の記憶素子を付加した構成
の記憶装置が、提案されている。下記の特許文献１では、インバータを用いた揮発性のデ
ータ保持回路と、強誘電体コンデンサとを有し、データを強誘電体コンデンサに記憶させ
ることで電源が遮断されてもデータを保持することができる電子回路について開示されて
いる。また、下記の特許文献２では、クロスカップルされた第１及び第２インバータと、
第１及び第２磁気抵抗素子とで構成された不揮発性ラッチ回路について開示されている。
特開２００３−１５２５０６号公報 国際公開第２００９／０７２５１１号
安藤功兒、「不揮発性磁気メモリ」、２００２年３月１４日、ＦＥＤ Ｒｅｖｉｅｗ、 ｖｏｌ．１， Ｎｏ．１４
上記記憶装置では、データの待避及び復帰により消費される電力（オーバーヘッド）と、
電源の遮断により削減される電力とが等しくなる電源の遮断時間、すなわち損益分岐時間
（ＢＥＴ：Ｂｒｅａｋ Ｅｖｅｎ Ｔｉｍｅ）が長い場合、電源を遮断する期間が短いと
却ってＣＰＵの消費電力が増えやすいという問題がある。
また、上記記憶装置では、電源を遮断する前に揮発性の記憶素子から不揮発性の記憶素子
にデータを待避させておき、電源の復帰後に上記データを揮発性の記憶素子に戻している
。ところが、揮発性の記憶素子には、一般的にフリップフロップが用いられており、電源
が遮断されている間は、フリップフロップを構成している各半導体素子間のノードのいず
れかにおいて、電位が不定状態にある。そして、電位が不定状態にあるノードは、記憶装
置において電源を復帰させた後、ハイレベルまたはローレベルのいずれの電位に定まるの
かが確実ではない。そして、電源が復帰した後は、上記ノードの電位がハイレベルまたは
ローレベルのいずれの電位に定まったとしても、上記ノードの電位は電源により安定にな
る。そのため、不揮発性の記憶素子からデータを復帰させようとしても、上記ノードの電
位によっては、データが打ち消されてしまう場合がある。よって、上記記憶装置では、電
源の遮断により、データの信頼性が低くなりやすい。
上述したような技術的背景のもと、本発明は、データの書き込み時における消費電力を小
さく抑えることができる記憶装置の提供を課題の一つとする。或いは、本発明は、データ
の信頼性を高めることができる記憶装置の提供を課題の一つとする。
或いは、本発明は、上記記憶装置を用いることで、消費電力を低く抑えることができる半
導体装置の提供を課題の一つとする。或いは、本発明は、上記記憶装置を用いることで、
信頼性を高めることができる半導体装置の提供を課題の一つとする。
上記課題を解決するために、本発明の第１の構成を有する記憶装置では、出力端子の電位
が互いの入力端子に与えられ、なおかつ、入力端子の電位の極性を反転させて出力端子か
ら出力する第１論理素子及び第２論理素子と、第１論理素子及び第２論理素子のデータが
記憶される記憶回路と、を有する。そして、本発明の一態様では、第１論理素子と第２論
理素子にそれぞれ与えられる電源電圧が、別系統であるものとする。
上記第１の構成を有する記憶装置では、第１論理素子及び第２論理素子に保持されている
データを、記憶装置への電源電圧の供給が停止される前に、記憶回路に待避させることが
できる。具体的に記憶回路には、記憶装置への電源電圧の供給が停止されている期間にお
いてデータを保持することができる、容量素子、ＭＲＡＭ、ＲｅＲＡＭ、ＦｅＲＡＭなど
の回路素子を用いることができる。
そして、本発明の第１の構成を有する記憶装置では、第１論理素子に与えられる電源電圧
と、第２論理素子に与えられる電源電圧を別系統とすることで、記憶回路に保持されてい
たデータを第１論理素子及び第２論理素子に戻す際に、第１論理素子及び第２論理素子に
おいて、一方に電源電圧を与えつつ、他方に電源電圧を与えない状態を、作ることができ
る。よって、第１論理素子及び第２論理素子のいずれか一方にのみ電源電圧を与える動作
と、待避させていたデータを第１論理素子及び第２論理素子に書き込む動作と、第１論理
素子及び第２論理素子の両方に電源電圧を与えることで上記データを第１論理素子及び第
２論理素子に保持させる動作とを、同時にではなく、順に行うことができる。
したがって、本発明の一態様に係る記憶装置では、記憶装置への電源電圧の供給が停止さ
れている間に、第１論理素子または第２論理素子の入力端子または出力端子などのノード
において、電位が不定状態にあっても、いずれか一方の論理素子に先に電源電圧を供給し
てから待避させていたデータを復帰させることができるので、不定状態にあった上記ノー
ドの電位を、データに従って確実に定めることができる。よって、記憶回路から第１論理
素子及び第２論理素子にデータを戻した後でも、データの高信頼性を確保することができ
る。
或いは、本発明の第２の構成を有する記憶装置は、出力端子の電位が互いの入力端子に与
えられ、入力端子の電位の極性を反転させて出力端子にそれぞれ与える第１論理素子及び
第２論理素子と、スイッチと、スイッチを介して書き込まれた第１論理素子及び第２論理
素子のデータが記憶される容量素子と、を有する。そして、本発明の一態様では、上記第
２の構成を有する記憶装置において、第１論理素子と第２論理素子にそれぞれ与えられる
電源電圧が、別系統であっても良い。
上記第２の構成を有する記憶装置では、第１論理素子及び第２論理素子に保持されている
データを、記憶装置への電源電圧の供給が停止される前に、容量素子に待避させることが
できる。具体的に、データの待避は、容量素子への電荷の供給により行い、上記電荷の保
持は、上記スイッチをオフにすることで行う。
そして、本発明の第２の構成を有する記憶装置では、第１論理素子に与えられる電源電圧
と、第２論理素子に与えられる電源電圧を別系統とすることで、容量素子に保持されてい
た電荷を放出して待避させておいたデータを第１論理素子及び第２論理素子に戻す際に、
第１論理素子及び第２論理素子において、一方に電源電圧を与えつつ、他方に電源電圧を
与えない状態を、作ることができる。よって、第１論理素子及び第２論理素子のいずれか
一方にのみ電源電圧を与える動作と、待避させていたデータを第１論理素子及び第２論理
素子に書き込む動作と、第１論理素子及び第２論理素子の両方に電源電圧を与えることで
上記データを第１論理素子及び第２論理素子に保持させる動作とを、同時にではなく、順
に行うことができる。
したがって、本発明の第２の構成を有する記憶装置では、記憶装置への電源電圧の供給が
停止されている間に、第１論理素子または第２論理素子の入力端子または出力端子などの
ノードにおいて、電位が不定状態にあっても、いずれか一方の論理素子に先に電源電圧を
供給してから待避させていたデータを復帰させることができるので、不定状態にあった上
記ノードの電位を、データに従って確実に定めることができる。よって、記憶回路から第
１論理素子及び第２論理素子にデータを戻した後でも、データの高信頼性を確保すること
ができる。
また、本発明の第１の構成または第２の構成を有する記憶装置では、データを待避させる
ことで、電源電圧の供給が停止されても、記憶装置内のデータの消失を防ぐことができる
。よって、外部記憶装置にデータを待避させる必要がないため、記憶装置、もしくは記憶
装置を用いた半導体装置へ、６０秒のように長い時間であっても、ミリ秒程度の短い時間
であっても、電源電圧の供給の停止を行うことができる。その結果、記憶装置、及び半導
体装置の消費電力を低減させることができる。
さらに、本発明の第２の構成を有する記憶装置では、オフ電流の小さいトランジスタで上
記スイッチを構成することを、構成要件に加えても良い。例えば、バンドギャップが広く
、電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸素欠
損が低減されることにより高純度化された半導体を、チャネル形成領域に含むトランジス
タは、オフ電流が著しく小さい。本発明の一態様では、上記構成を有するトランジスタを
スイッチとして用いることで、容量素子において保持されている電荷のリークを防ぎ、デ
ータの信頼性を高めることができる。
そして、本発明の第２の構成を有する記憶装置では、容量素子への電荷の供給によりデー
タの書き込みを行っているので、ＭＲＡＭなどに比べてデータの書き込みに要する電流を
１／１００程度に抑えることができる。そのため、本発明の一態様では、電源の遮断に要
するオーバーヘッドをＭＲＡＭの場合よりも小さくすることができるので、損益分岐時間
を短くすることができる。よって、上記記憶装置を用いた本発明の一態様に係る半導体装
置では、ＭＲＡＭを用いる場合より消費電力を抑えることができる。
具体的に、本発明の一態様に係る記憶装置では、第１電源電圧が供給されると、入力端子
の電位の極性を反転させて出力端子から出力する第１論理素子と、第１電源電圧とは異な
る系統の第２電源電圧が供給されると、入力端子の電位の極性を反転させて出力端子から
出力する第２論理素子と、上記第１論理素子が有する上記入力端子に接続された第１記憶
回路と、上記第２論理素子が有する上記入力端子に接続された第２記憶回路と、上記第１
論理素子が有する上記入力端子と第１配線の接続を制御する第１スイッチと、上記第２論
理素子が有する上記入力端子と第２配線の接続を制御する第２スイッチと、を有する。そ
して、上記第１論理素子が有する上記入力端子に上記第２論理素子が有する上記出力端子
が接続され、上記第２論理素子が有する上記入力端子に上記第１論理素子が有する上記出
力端子が接続されている。
具体的に、本発明の一態様に係る記憶装置では、第１電源電圧が供給されると、入力端子
の電位の極性を反転させて出力端子から出力する第１論理素子と、第１電源電圧とは異な
る系統の第２電源電圧が供給されると、入力端子の電位の極性を反転させて出力端子から
出力する第２論理素子と、第１容量素子、及び第２容量素子と、上記第１論理素子が有す
る上記入力端子と上記第１容量素子の接続を制御する第１スイッチと、上記第２論理素子
が有する上記入力端子と上記第２容量素子の接続を制御する第２スイッチと、上記第１論
理素子が有する上記入力端子と第１配線の接続を制御する第３スイッチと、上記第２論理
素子が有する上記入力端子と第２配線の接続を制御する第４スイッチと、を有する。そし
て、上記第１論理素子が有する上記入力端子に上記第２論理素子が有する上記出力端子が
接続され、上記第２論理素子が有する上記入力端子に上記第１論理素子が有する上記出力
端子が接続されている。
本発明の一態様により、データの信頼性を高めることができる記憶装置を提供することが
できる。本発明の一態様により、データの書き込み時における消費電力を小さく抑えるこ
とができ、不揮発性と高速性を兼ね備えた記憶装置を提供することができる。本発明の一
態様により、信頼性を高めることができる半導体装置を提供することができる。本発明の
一態様により、消費電力を低く抑えることができる半導体装置を提供することができる。
記憶素子の構成を示す図。 タイミングチャート。 記憶素子の構成を示す図。 タイミングチャート。 記憶素子の構成を示す図。 タイミングチャート。 記憶装置の構成を示す図。 ＣＰＵの構成を示す図。 半導体装置の構成を示す図。 記憶装置の構成を示す図。 記憶装置の断面図。 電子機器の図。 半導体装置の断面図。 半導体装置のブロック図。 記憶装置の光学顕微鏡による写真と、記憶装置の構成を示す図。 記憶装置の構成を示す図と、記憶装置の光学顕微鏡による写真。 記憶装置のデータ保持特性のグラフ。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は
以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び
詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明
は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、本発明は、マイクロプロセッサ、画像処理回路、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇ
ｎａｌ Ｐｒｏｃｅｓｓｏｒ）、マイクロコントローラなどの集積回路や、ＲＦタグ、半
導体表示装置等、記憶装置を用いることができる半導体装置を、その範疇に含む。半導体
表示装置には、液晶表示装置、有機発光素子（ＯＬＥＤ）に代表される発光素子を各画素
に備えた発光装置、電子ペーパー、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ
Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、ＦＥＤ（Ｆｉ
ｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）等や、記憶装置を駆動回路または制御回路
に有しているその他の半導体表示装置が、その範疇に含まれる。
（実施の形態１）
本発明の一態様に係る記憶装置は、１ビットのデータを記憶することができる記憶素子１
００を、単数または複数有している。図１では、記憶素子１００の構成を例示している。
記憶素子１００は、論理素子１０１及び論理素子１０２と、スイッチ１０３と、スイッチ
１０４と、記憶回路１２０と、記憶回路１２１とを有する。
論理素子１０１及び論理素子１０２は、入力端子の電位の極性を反転させて出力端子から
出力する機能を有している。つまり、論理素子１０１及び論理素子１０２は、信号の論理
レベルを反転させる機能を有している。具体的に、論理素子１０１及び論理素子１０２と
して、それぞれインバータ、またはクロックドインバータなどを用いることができる。そ
して、論理素子１０１と論理素子１０２は、入力端子が互いの出力端子に接続されている
。
また、記憶素子１００には、配線１０９乃至配線１１３が接続されている。記憶素子１０
０におけるデータの書き込みと読み出しは、配線１０９及び配線１１０を介して行われる
。スイッチ１０３は、配線１０９に与えられたデータの論理素子１０１及び論理素子１０
２への書き込みと、論理素子１０１及び論理素子１０２から配線１０９へのデータの読み
出しとを、制御する機能を有する。また、スイッチ１０４は、配線１１０に与えられたデ
ータの論理素子１０１及び論理素子１０２への書き込みと、論理素子１０１及び論理素子
１０２から配線１１０へのデータの読み出しとを、制御する機能を有する。
具体的に、図１では、スイッチ１０３は、論理素子１０１の入力端子と配線１０９の電気
的な接続を制御する機能を有する。また、スイッチ１０４は、論理素子１０２の入力端子
と配線１１０の電気的な接続を制御する機能を有する。
配線１１１乃至配線１１３は、記憶素子１００に電源電位を与える機能を有する。具体的
に、図１では、配線１１１に与えられる電源電位と配線１１３に与えられる電源電位の差
が、電源電圧として論理素子１０１に与えられる。また、図１では、配線１１２に与えら
れる電源電位と配線１１３に与えられる電源電位の差が、電源電圧として論理素子１０２
に与えられる。
本発明の一態様では、上記構成により、論理素子１０１に与えられる電源電圧と、論理素
子１０２に与えられる電源電圧とを、別系統にすることができる。電源電圧を別系統にす
ることで、論理素子１０１に電源電圧を与えつつ、論理素子１０２に電源電圧を与えない
状態を作ることができる。或いは、論理素子１０２に電源電圧を与えつつ、論理素子１０
１に電源電圧を与えない状態を作ることができる。
なお、電源電圧を与えない状態とは、論理素子１０１の場合、配線１１１と配線１１３の
電位差が限りなく０Ｖに近い状態を意味し、論理素子１０２の場合、配線１１２と配線１
１３の電位差が限りなく０Ｖに近い状態を意味する。
論理素子１０１及び論理素子１０２は、電源電圧が与えられることで、スイッチ１０３及
びスイッチ１０４を介して書き込まれたデータを、保持することができる。
記憶回路１２０及び記憶回路１２１は、電源電圧の供給が停止されていても、データを記
憶する機能を有する。具体的に、図１では、記憶回路１２０が論理素子１０１の入力端子
に接続されており、記憶回路１２１が論理素子１０２の入力端子に接続されている。上記
構成により、記憶素子１００への電源電圧の供給が停止する前に、論理素子１０１及び論
理素子１０２に保持されているデータを記憶回路１２０及び記憶回路１２１に待避させ、
データが消失するのを防ぐことができる。
なお、記憶回路１２０及び記憶回路１２１には、電源電圧の供給が停止されている期間に
おいてデータを保持することができる、容量素子、ＭＲＡＭ、ＲｅＲＡＭ、ＦｅＲＡＭな
どの回路素子を用いることができる。
また、記憶素子１００は、必要に応じて、トランジスタ、ダイオード、抵抗素子、インダ
クタなどの、その他の回路素子を、さらに有していても良い。
図１に示した記憶素子１００の動作の一例は、図２に示したタイミングチャートで示され
る。図２に示すタイミングチャートでは、記憶素子１００の動作が期間Ｔ１乃至期間Ｔ８
によって異なる。期間Ｔ１、期間Ｔ２、及び期間Ｔ８では、論理素子１０１及び論理素子
１０２におけるデータの書き込みと、保持と、読み出しとが行われる。期間Ｔ３乃至期間
Ｔ７では、論理素子１０１及び論理素子１０２への電源電圧の供給の停止及び再開と、デ
ータの待避及び復帰とが行われる。
以下、各期間における記憶素子１００の動作について詳細に説明する。なお、配線１１３
には常にローレベルの電源電位ＶＳＳが与えられているものとして、以下の説明を行う。
期間Ｔ１では、配線１０９及び配線１１０を介して、データが記憶素子１００に書き込ま
れる。具体的に、スイッチ１０３及びスイッチ１０４がオン（導通状態）となる。そして
、データを含む信号の第１電位が、配線１０９からスイッチ１０３を介して論理素子１０
１の入力端子に与えられる。また、第１電位の極性が反転することで得られる第２電位が
、配線１１０からスイッチ１０４を介して論理素子１０２の入力端子に与えられる。
また、配線１１１及び配線１１２には、ハイレベルの電源電位ＶＤＤが与えられており、
電源電位ＶＳＳと電源電位ＶＤＤの差に相当する電源電圧が、論理素子１０１及び論理素
子１０２に与えられている。よって、論理素子１０１及び論理素子１０２は、電源電圧が
与えられることで、書き込まれたデータを保持する。
期間Ｔ２では、記憶素子１００に書き込まれたデータが、論理素子１０１及び論理素子１
０２により保持される。具体的に、スイッチ１０３及びスイッチ１０４がオフ（非導通状
態）となる。また、配線１１１及び配線１１２には電源電位ＶＤＤが与えられており、電
源電位ＶＳＳと電源電位ＶＤＤの差に相当する電源電圧が、論理素子１０１及び論理素子
１０２に与えられている。そして、データを含む信号の第１電位が、論理素子１０１の入
力端子及び論理素子１０２の出力端子において保持され、第２電位が、論理素子１０２の
入力端子及び論理素子１０１の出力端子において保持される。
期間Ｔ３では、論理素子１０１及び論理素子１０２により保持されているデータを、記憶
回路１２０及び記憶回路１２１に待避させる。具体的に、スイッチ１０３及びスイッチ１
０４はオフである。また、配線１１１及び配線１１２には、電源電位ＶＤＤが与えられて
おり、電源電位ＶＳＳと電源電位ＶＤＤの差に相当する電源電圧が、論理素子１０１及び
論理素子１０２に与えられている。そして、データを含む信号の第１電位が、論理素子１
０１の入力端子及び論理素子１０２の出力端子から記憶回路１２０に書き込まれ、第２電
位が、論理素子１０２の入力端子及び論理素子１０１の出力端子から記憶回路１２１に書
き込まれることで、記憶回路１２０及び記憶回路１２１にデータが書き込まれる。
期間Ｔ４では、記憶素子１００への電源電圧の供給を停止する。具体的に、スイッチ１０
３及びスイッチ１０４はオフである。そして、配線１１１及び配線１１２には、電源電位
ＶＳＳが与えられる。よって、配線１１１及び配線１１２と配線１１３の電位差は限りな
く０Ｖに近くなり、論理素子１０１及び論理素子１０２への電源電圧の供給は停止する。
よって、論理素子１０１及び論理素子１０２を構成するトランジスタのオフ電流に起因す
るリーク電力を、限りなく０に近づけることができる。また、記憶回路１２０及び記憶回
路１２１では、期間Ｔ３において書き込まれた論理素子１０１及び論理素子１０２のデー
タが、保持される。
なお、期間Ｔ４において、配線１１１及び配線１１２に与える電源電位を、電源電位ＶＤ
Ｄから電源電位ＶＳＳに切り換えるタイミングは、同じであっても良い。或いは、配線１
１１及び配線１１２のいずれか一方に与える電源電位を、電源電位ＶＤＤから電源電位Ｖ
ＳＳに先に切り換えるようにしても良い。
期間Ｔ５では、論理素子１０１及び論理素子１０２のいずれか一方への、電源電圧の供給
を再開する。具体的に、スイッチ１０３及びスイッチ１０４はオフである。そして、配線
１１１に与えられる電源電位は、電源電位ＶＳＳから電源電位ＶＤＤに切り換えられ、配
線１１２には電源電位ＶＳＳが与えられ続ける。上記動作により、論理素子１０１への電
源電圧の供給が再開され、論理素子１０２への電源電圧の供給は停止した状態を維持する
。
或いは、配線１１２に与えられる電源電位が、電源電位ＶＳＳから電源電位ＶＤＤに切り
換えられ、配線１１１には電源電位ＶＳＳが与えられ続けても良い。上記動作の場合、論
理素子１０２への電源電圧の供給が再開され、論理素子１０１への電源電圧の供給が停止
した状態を維持する。
記憶回路１２０及び記憶回路１２１では、期間Ｔ３において書き込まれた論理素子１０１
及び論理素子１０２のデータが、保持され続ける。
期間Ｔ６では、記憶回路１２０及び記憶回路１２１に保持されているデータを、論理素子
１０１及び論理素子１０２に復帰させる。具体的に、スイッチ１０３及びスイッチ１０４
はオフである。また、期間Ｔ５と同様に、配線１１１には電源電位ＶＤＤが与えられ、配
線１１２には電源電位ＶＳＳが与えられている。或いは、期間Ｔ５と同様に、配線１１２
に電源電位ＶＤＤが与えられ、配線１１１に電源電位ＶＳＳが与えられていても良い。そ
して、データを含む信号の第１電位が記憶回路１２０から読み出されて、論理素子１０１
の入力端子及び論理素子１０２の出力端子に与えられ、第２電位が記憶回路１２１から読
み出されて、論理素子１０２の入力端子及び論理素子１０１の出力端子に与えられること
で、論理素子１０１及び論理素子１０２にデータが書き込まれる。
なお、期間Ｔ６では、論理素子１０１及び論理素子１０２の一方に、電源電圧が与えられ
た状態にあるため、論理素子１０１の入力端子（ｎｏｄｅＡ）の電位と、出力端子（ｎｏ
ｄｅＢ）の電位とは、いずれか一方がハイレベルに、他方がローレベルになり、互いにそ
の極性が反転した状態になる。そして、論理素子１０１及び論理素子１０２の他方には、
電源電圧が供給されていない状態であるので、入力端子（ｎｏｄｅＡ）の電位と出力端子
（ｎｏｄｅＢ）の電位のどちらがハイレベルでどちらがローレベルなのかは、記憶回路１
２０及び記憶回路１２１からのデータに従って定まる。
期間Ｔ７では、論理素子１０１及び論理素子１０２のうち、期間Ｔ５において電源電圧が
停止された状態にある他方の論理素子に、電源電圧の供給を再開する。具体的に、スイッ
チ１０３及びスイッチ１０４はオフである。そして、期間Ｔ５において、論理素子１０１
への電源電圧の供給が再開されている場合、期間Ｔ７において、配線１１２に与えられる
電源電位は、電源電位ＶＳＳから電源電位ＶＤＤに切り換えられ、配線１１１には電源電
位ＶＤＤが与えられ続ける。上記動作により、論理素子１０１のみならず、論理素子１０
２への電源電圧の供給が再開される。
或いは、期間Ｔ５において、論理素子１０２への電源電圧の供給が再開されている場合、
期間Ｔ７において、配線１１１に与えられる電源電位が、電源電位ＶＳＳから電源電位Ｖ
ＤＤに切り換えられ、配線１１２には電源電位ＶＤＤが与えられ続ける。上記動作により
、論理素子１０２のみならず、論理素子１０１への電源電圧の供給が再開される。
なお、期間Ｔ７では、上記他方の論理素子に電源電圧の供給を再開する際に、記憶回路１
２０及び記憶回路１２１から論理素子１０１及び論理素子１０２に第１電位及び第２電位
を与えている状態を維持しておく。具体的には、第１電位を記憶回路１２０から論理素子
１０１の入力端子及び論理素子１０２の出力端子に与え、第２電位が記憶回路１２１から
論理素子１０２の入力端子及び論理素子１０１の出力端子に与えた状態を、期間Ｔ６から
引き続き維持しておく。そして、上記他方の論理素子において電源電圧の供給が再開され
た後、記憶回路１２０及び記憶回路１２１から論理素子１０１及び論理素子１０２への第
１電位及び第２電位の供給を停止する。
上記動作により、期間Ｔ７では、期間Ｔ６において論理素子１０１及び論理素子１０２に
書き込まれたデータが、保持される。
期間Ｔ８では、論理素子１０１及び論理素子１０２に保持されているデータが、配線１０
９及び配線１１０を介して読み出される。具体的に、スイッチ１０３及びスイッチ１０４
がオンとなる。そして、データを含む信号の第１電位が、論理素子１０１の入力端子から
スイッチ１０３を介して配線１０９に与えられる。また、第２電位が、論理素子１０２の
入力端子からスイッチ１０４を介して配線１１０に与えられる。
また、配線１１１及び配線１１２には、ハイレベルの電源電位ＶＤＤが与えられており、
電源電位ＶＳＳと電源電位ＶＤＤの差に相当する電源電圧が、論理素子１０１及び論理素
子１０２に与えられている。
なお、期間Ｔ１、期間Ｔ２、及び期間Ｔ８において、記憶回路１２０及び記憶回路１２１
は、上記データの書き込み及び読み出しが可能な状態にあっても良いし、上記データの書
き込み及び読み出しが不可の状態にあっても良い。
本発明の一態様に係る記憶装置では、論理素子１０１に与えられる電源電圧と、論理素子
１０２に与えられる電源電圧を別系統とすることで、期間Ｔ５のように、記憶回路１２０
及び記憶回路１２１に保持されていたデータを論理素子１０１及び論理素子１０２に戻す
際に、論理素子１０１及び論理素子１０２において、一方に電源電圧を与えつつ、他方に
電源電圧を与えない状態を、作ることができる。よって、論理素子１０１及び論理素子１
０２のいずれか一方にのみ電源電圧を与える期間Ｔ５の動作と、待避させていたデータを
論理素子１０１及び論理素子１０２に書き込む期間Ｔ６の動作と、論理素子１０１及び論
理素子１０２の両方に電源電圧を与えることで上記データを論理素子１０１及び論理素子
１０２に保持させる期間Ｔ７の動作とを、同時にではなく、順に行うことができる。した
がって、本発明の一態様に係る記憶装置では、記憶回路１２０及び記憶回路１２１に待避
させていたデータを論理素子１０１及び論理素子１０２に戻した後でも、データの高信頼
性を確保することができる。
次いで、図１に示した記憶素子１００の具体的な構成の一例について、図３を用いて示す
。
図３に示す記憶素子１００は、論理素子１０１の一例に相当するインバータ１０１ｉと、
論理素子１０２の一例に相当するインバータ１０２ｉと、スイッチ１０３と、スイッチ１
０４と、記憶回路１２０の一例に相当するスイッチ１０７及び容量素子１０５と、記憶回
路１２１の一例に相当するスイッチ１０８及び容量素子１０６とを有する。インバータ１
０１ｉとインバータ１０２ｉは、入力端子が互いの出力端子に接続されている。
インバータ１０１ｉ及びインバータ１０２ｉは、配線１１１乃至配線１１３から電源電圧
が与えられることで、スイッチ１０３及びスイッチ１０４を介して書き込まれたデータを
、保持することができる。
容量素子１０５は、インバータ１０１ｉ及びインバータ１０２ｉに保持されているデータ
を必要に応じて記憶できるように、スイッチ１０７を介して、インバータ１０１ｉの入力
端子に接続されている。また、容量素子１０６は、インバータ１０１ｉ及びインバータ１
０２ｉに保持されているデータを必要に応じて記憶できるように、スイッチ１０８を介し
て、インバータ１０２ｉの入力端子に接続されている。
具体的に、容量素子１０５は、一対の電極間に誘電体を有するコンデンサであり、その一
方の電極は、スイッチ１０７を介してインバータ１０１ｉの入力端子に接続され、他方の
電極は、接地電位などの電位が与えられているノードに接続されている。また、容量素子
１０６は、一対の電極間に誘電体を有するコンデンサであり、その一方の電極は、スイッ
チ１０８を介してインバータ１０２ｉの入力端子に接続され、他方の電極は、接地電位な
どの電位が与えられているノードに接続されている。
そして、本発明の一態様では、スイッチ１０７及びスイッチ１０８に、オフ電流が著しく
小さいトランジスタを用いる。上記構成により、記憶素子１００への電源電圧の供給が停
止されても、スイッチ１０７及びスイッチ１０８をオフにすることで、記憶回路１２０及
び記憶回路１２１においてデータを保持することができる。よって、記憶素子１００への
電源電圧の供給が停止する前に、インバータ１０１ｉ及びインバータ１０２ｉに保持され
ているデータを記憶回路１２０及び記憶回路１２１に待避させ、データが消失するのを防
ぐことができる。
なお、記憶素子１００は、必要に応じて、トランジスタ、ダイオード、抵抗素子、インダ
クタなどの、その他の回路素子を、さらに有していても良い。
図３に示した記憶素子１００の動作の一例は、図４に示したタイミングチャートで示され
る。図４に示すタイミングチャートでは、図２と同様に、記憶素子１００の動作が期間Ｔ
１乃至期間Ｔ８によって異なる。期間Ｔ１、期間Ｔ２、及び期間Ｔ８では、インバータ１
０１ｉ及びインバータ１０２ｉにおけるデータの書き込みと、保持と、読み出しとが行わ
れる。期間Ｔ３乃至期間Ｔ７では、インバータ１０１ｉ及びインバータ１０２ｉへの電源
電圧の供給の停止及び再開と、データの待避及び復帰とが行われる。
以下、各期間における、図３に示した記憶素子１００の動作について説明する。ただし、
スイッチ１０３及びスイッチ１０４の動作と、配線１１１及び配線１１２に与えられる電
源電位については、全ての期間において図２に示したタイミングチャートの場合と同じで
あるので、本実施の形態では各期間におけるスイッチ１０７及びスイッチ１０８の動作に
ついて詳細に説明する。また、配線１１３には常にローレベルの電源電位ＶＳＳが与えら
れているものとして、以下の説明を行う。
期間Ｔ１及び期間Ｔ２では、スイッチ１０７及びスイッチ１０８はオフとする。上記期間
Ｔ１及び期間Ｔ２においてスイッチ１０７またはスイッチ１０８がオンであっても良いが
、期間Ｔ１においてスイッチ１０７及びスイッチ１０８がオフの場合、記憶素子１００へ
のデータの書き込み時に、容量素子１０５及び容量素子１０６において電荷が充放電され
ないので、記憶素子１００へのデータの書き込みを高速に行うことができる。
期間Ｔ３では、スイッチ１０７及びスイッチ１０８をオンとする。そして、データを含む
信号の第１電位が、インバータ１０１ｉの入力端子及びインバータ１０２ｉの出力端子か
ら容量素子１０５の一方の電極に与えられ、第２電位が、インバータ１０２ｉの入力端子
及びインバータ１０１ｉの出力端子から容量素子１０６の一方の電極に与えられることで
、記憶回路１２０及び記憶回路１２１にデータが書き込まれる。上記動作により、インバ
ータ１０１ｉ及びインバータ１０２ｉに保持されているデータに従って、スイッチ１０７
及びスイッチ１０８を介して、容量素子１０５及び容量素子１０６に電荷が供給されるた
め、上記データを記憶回路１２０及び記憶回路１２１に待避させることができる。
期間Ｔ４及び期間Ｔ５では、スイッチ１０７及びスイッチ１０８をオフとする。上記動作
により、容量素子１０５及び容量素子１０６に供給された電荷が、保持される。
期間Ｔ６では、スイッチ１０７及びスイッチ１０８をオンとする。そして、容量素子１０
５により保持されていた第１電位が、記憶回路１２０から読み出されて、インバータ１０
１ｉの入力端子及びインバータ１０２ｉの出力端子に与えられる。また、容量素子１０６
により保持されていた第２電位が記憶回路１２１から読み出されて、インバータ１０２ｉ
の入力端子及びインバータ１０１ｉの出力端子に与えられる。上記動作により、インバー
タ１０１ｉ及びインバータ１０２ｉにデータが書き込まれる。
期間Ｔ６においては、インバータ１０２ｉに電源電圧が供給されないため、インバータ１
０２ｉは動作しない。そのため、容量素子１０５がインバータ１０２ｉによって充放電さ
れることはない。従って、インバータ１０２ｉへの電源電圧の供給が開始された時に、イ
ンバータ１０２ｉの誤動作によって容量素子１０５のデータが消失することはない。一方
、容量素子１０６のデータは、インバータ１０１ｉへの電源電圧の供給が開始された時に
、インバータ１０１ｉの誤動作により消失する可能性がある。しかし、容量素子１０５に
はデータが残っているので、容量素子１０５のデータを用いて、インバータ１０２ｉによ
り容量素子１０６のデータが書き直される。具体的には、容量素子１０５のデータが、イ
ンバータ１０２ｉによりデジタル値が反転させられ、容量素子１０６に書き込まれる。
期間Ｔ７及び期間Ｔ８では、インバータ１０１ｉ及びインバータ１０２ｉへの電源電圧の
供給が再開されるまで、スイッチ１０７及びスイッチ１０８をオンとする。そして、イン
バータ１０１ｉ及びインバータ１０２ｉへの電源電圧の供給が再開された後、スイッチ１
０７及びスイッチ１０８をオフとする。なお、インバータ１０１ｉ及びインバータ１０２
ｉへの電源電圧の供給が再開された後も、スイッチ１０７及びスイッチ１０８をオンの状
態にしておいても良いが、期間Ｔ８においてスイッチ１０７及びスイッチ１０８がオフの
場合、記憶素子１００からのデータの読み出し時に、容量素子１０５及び容量素子１０６
において電荷が充放電されないので、記憶素子１００からのデータの読み出しを高速に行
うことができる。
次いで、図３に示した記憶素子１００のさらに具体的な構成の一例について、図５を用い
て示す。
図５に示す記憶素子１００では、スイッチ１０３としてトランジスタ１０３ｔを用い、ス
イッチ１０４としてトランジスタ１０４ｔを用い、スイッチ１０７としてトランジスタ１
０７ｔを用い、スイッチ１０８としてトランジスタ１０８ｔを用いている。トランジスタ
１０３ｔ及びトランジスタ１０４ｔと、トランジスタ１０７ｔ及びトランジスタ１０８ｔ
とは、ｎチャネル型であってもｐチャネル型であっても、どちらでも良い。図５では、ト
ランジスタ１０３ｔ及びトランジスタ１０４ｔと、トランジスタ１０７ｔ及びトランジス
タ１０８ｔとが全てｎチャネル型である場合を例示している。
また、図５では、インバータ１０１ｉはｐチャネル型のトランジスタ１１６と、ｎチャネ
ル型のトランジスタ１１７とを有する。インバータ１０２ｉはｐチャネル型のトランジス
タ１１４と、ｎチャネル型のトランジスタ１１５とを有する。
そして、トランジスタ１０３ｔのソース端子及びドレイン端子は、一方が配線１０９に接
続され、他方がトランジスタ１１６及びトランジスタ１１７のゲート電極に接続されてい
る。トランジスタ１０３ｔのゲート電極は、配線１１８に接続されている。トランジスタ
１０４ｔのソース端子及びドレイン端子は、一方が配線１１０に接続され、他方がトラン
ジスタ１１４及びトランジスタ１１５のゲート電極に接続されている。トランジスタ１０
４ｔのゲート電極は、配線１１８に接続されている。
なお、トランジスタのソース端子とは、活性層の一部であるソース領域、或いは活性層に
接続されたソース電極を意味する。同様に、トランジスタのドレイン端子とは、活性層の
一部であるドレイン領域、或いは活性層に接続されたドレイン電極を意味する。
また、トランジスタ１０７ｔのソース端子及びドレイン端子は、一方がトランジスタ１１
６及びトランジスタ１１７のゲート電極に接続され、他方が容量素子１０５の一方の電極
に接続されている。トランジスタ１０７ｔのゲート電極は、配線１１９に接続されている
。トランジスタ１０８ｔのソース端子及びドレイン端子は、一方がトランジスタ１１４及
びトランジスタ１１５のゲート電極に接続され、他方が容量素子１０６の一方の電極に接
続されている。トランジスタ１０８ｔのゲート電極は、配線１１９に接続されている。
また、トランジスタ１１４のソース端子及びドレイン端子は、一方が配線１１２に接続さ
れ、他方がトランジスタ１１６及びトランジスタ１１７のゲート電極に接続されている。
トランジスタ１１５のソース端子及びドレイン端子は、一方が配線１１３に接続され、他
方がトランジスタ１１６及びトランジスタ１１７のゲート電極に接続されている。トラン
ジスタ１１６のソース端子及びドレイン端子は、一方が配線１１１に接続され、他方がト
ランジスタ１１４及びトランジスタ１１５のゲート電極に接続されている。トランジスタ
１１７のソース端子及びドレイン端子は、一方が配線１１３に接続され、他方がトランジ
スタ１１４及びトランジスタ１１５のゲート電極に接続されている。
上記構成を有するインバータ１０１ｉでは、トランジスタ１１６及びトランジスタ１１７
のゲート電極が、その入力端子としての機能を有する。また、インバータ１０１ｉでは、
トランジスタ１１６のソース端子及びドレイン端子の他方と、トランジスタ１１７のソー
ス端子及びドレイン端子の他方とが、その出力端子としての機能を有する。上記構成を有
するインバータ１０２ｉでは、トランジスタ１１４及びトランジスタ１１５のゲート電極
が、その入力端子としての機能を有する。また、インバータ１０２ｉでは、トランジスタ
１１４のソース端子及びドレイン端子の他方と、トランジスタ１１５のソース端子及びド
レイン端子の他方とが、その出力端子としての機能を有する。
なお、記憶素子１００は、必要に応じて、トランジスタ、ダイオード、抵抗素子、インダ
クタなどの、その他の回路素子を、さらに有していても良い。
また、図５では、各スイッチが一のトランジスタで構成されている場合を例示しているが
、本発明はこの構成に限定されない。本発明の一態様では、複数のトランジスタにより一
のスイッチが構成されていても良い。一のスイッチが複数のトランジスタで構成されてい
る場合、上記複数のトランジスタは並列に接続されていても良いし、直列に接続されてい
ても良いし、直列と並列が組み合わされて接続されていても良い。
本明細書において、トランジスタが直列に接続されている状態とは、第１のトランジスタ
のソース端子とドレイン端子のいずれか一方のみが、第２のトランジスタのソース端子と
ドレイン端子のいずれか一方のみに接続されている状態を意味する。また、トランジスタ
が並列に接続されている状態とは、第１のトランジスタのソース端子とドレイン端子のい
ずれか一方が、第２のトランジスタのソース端子とドレイン端子のいずれか一方に接続さ
れ、第１のトランジスタのソース端子とドレイン端子の他方が第２のトランジスタのソー
ス端子とドレイン端子の他方に接続されている状態を意味する。
また、トランジスタが有するソース端子とドレイン端子は、トランジスタのチャネル型、
及びソース端子とドレイン端子に与えられる電位の高低によって、その呼び方が入れ替わ
る。一般的に、ｎチャネル型のトランジスタでは、ソース端子とドレイン端子のうち、低
い電位が与えられる方がソース端子と呼ばれ、高い電位が与えられる方がドレイン端子と
呼ばれる。また、ｐチャネル型のトランジスタでは、ソース端子とドレイン端子のうち、
低い電位が与えられる方がドレイン端子と呼ばれ、高い電位が与えられる方がソース端子
と呼ばれる。本明細書では、便宜上、ソース端子とドレイン端子とが固定されているもの
と仮定して、トランジスタの接続関係を説明する場合があるが、実際には上記電位の関係
に従ってソース端子とドレイン端子の呼び方が入れ替わる。
また、図５では、各スイッチを構成しているトランジスタがシングルゲート構造である場
合を例示しているが、上記トランジスタは、電気的に接続された複数のゲート電極を有す
ることで、チャネル形成領域を複数有する、マルチゲート構造であっても良い。
図５に示した記憶素子１００の動作の一例を、図６のタイミングチャートに示す。図６で
は、トランジスタ１０３ｔ及びトランジスタ１０４ｔと、トランジスタ１０７ｔ及びトラ
ンジスタ１０８ｔとが、全てｎチャネル型であると仮定したときの、配線１１１及び配線
１１２と、配線１１８及び配線１１９とにおける電位の時間変化を示している。また、図
６に示すタイミングチャートでは、図２と同様に、記憶素子１００の動作が期間Ｔ１乃至
期間Ｔ８によって異なる。期間Ｔ１、期間Ｔ２、及び期間Ｔ８では、インバータ１０１ｉ
及びインバータ１０２ｉにおけるデータの書き込みと、保持と、読み出しとが行われる。
期間Ｔ３乃至期間Ｔ７では、インバータ１０１ｉ及びインバータ１０２ｉへの電源電圧の
供給の停止及び再開と、データの待避及び復帰とが行われる。
以下、図５に示した記憶素子１００の各期間における動作について詳細に説明する。なお
、配線１１３には常に電源電位ＶＳＳが与えられているものとして、以下の説明を行う。
期間Ｔ１では、配線１１８にハイレベルの電位ＶＨが与えられるので、トランジスタ１０
３ｔ及びトランジスタ１０４ｔはオンとなる。よって、配線１０９及び配線１１０のデー
タが、インバータ１０１ｉ及びインバータ１０２ｉに書き込まれる。また、配線１１９に
ローレベルの電位ＶＬが与えられるので、トランジスタ１０７ｔ及びトランジスタ１０８
ｔはオフである。配線１１１及び配線１１２には、電源電位ＶＤＤが与えられており、電
源電位ＶＳＳと電源電位ＶＤＤの差に相当する電源電圧が、インバータ１０１ｉ及びイン
バータ１０２ｉに与えられている。
期間Ｔ２では、配線１１８に電位ＶＬが与えられるので、トランジスタ１０３ｔ及びトラ
ンジスタ１０４ｔはオフとなる。よって、インバータ１０１ｉ及びインバータ１０２ｉは
、データを保持する。また、配線１１９に電位ＶＬが与えられるので、トランジスタ１０
７ｔ及びトランジスタ１０８ｔはオフである。配線１１１及び配線１１２には、電源電位
ＶＤＤが与えられており、電源電位ＶＳＳと電源電位ＶＤＤの差に相当する電源電圧が、
インバータ１０１ｉ及びインバータ１０２ｉに与えられている。
期間Ｔ３では、配線１１８に電位ＶＬが与えられるので、トランジスタ１０３ｔ及びトラ
ンジスタ１０４ｔはオフである。また、配線１１９に電位ＶＨが与えられるので、トラン
ジスタ１０７ｔ及びトランジスタ１０８ｔはオンとなる。よって、インバータ１０１ｉ及
びインバータ１０２ｉのデータが、容量素子１０５及び容量素子１０６に書き込まれる。
配線１１１及び配線１１２には、電源電位ＶＤＤが与えられており、電源電位ＶＳＳと電
源電位ＶＤＤの差に相当する電源電圧が、インバータ１０１ｉ及びインバータ１０２ｉに
与えられている。
期間Ｔ４では、配線１１８に電位ＶＬが与えられるので、トランジスタ１０３ｔ及びトラ
ンジスタ１０４ｔはオフである。また、配線１１９に電位ＶＬが与えられるので、トラン
ジスタ１０７ｔ及びトランジスタ１０８ｔはオフである。配線１１１及び配線１１２には
、電源電位ＶＳＳが与えられるので、インバータ１０１ｉ及びインバータ１０２ｉへの電
源電圧の供給は停止している。よって、トランジスタ１１４及びトランジスタ１１５のオ
フ電流により、配線１１２と配線１１３の間に流れる電流を限りなく０に近づけることが
できる。また、トランジスタ１１６及びトランジスタ１１７のオフ電流により、配線１１
１と配線１１３の間に流れる電流を限りなく０に近づけることができる。よって、インバ
ータ１０１ｉ及びインバータ１０２ｉを構成するトランジスタのオフ電流に起因するリー
ク電力を、限りなく０に近づけることができる。そして、トランジスタ１０７ｔ及びトラ
ンジスタ１０８ｔのオフ電流が十分に小さければ、容量素子１０５及び容量素子１０６の
データは、インバータ１０１ｉ及びインバータ１０２ｉへの電源電圧の供給が停止した後
も、保持され続ける。
なお、特に断りがない限り、本明細書でトランジスタのオフ電流とは、ｎチャネル型のト
ランジスタにおいては、ドレイン端子をソース端子とゲート電極よりも高い電圧とした状
態において、ソース端子の電圧を基準としたときのゲート電極の電圧が０Ｖ以下であると
きに、ソース端子とドレイン端子の間に流れる電流のことを意味する。或いは、本明細書
でオフ電流とは、ｐチャネル型のトランジスタにおいては、ドレイン端子をソース端子と
ゲート電極よりも低い電圧とした状態において、ソース端子の電圧を基準としたときのゲ
ート電極の電圧が０Ｖ以上であるときに、ソース端子とドレイン端子の間に流れる電流の
ことを意味する。
また、図６に示すタイミングチャートでは、期間Ｔ３から期間Ｔ４へ移行する際に、配線
１１２に与える電源電位を電源電位ＶＤＤから電源電位ＶＳＳに切り換えた後で、配線１
１１に与える電源電位を電源電位ＶＤＤから電源電位ＶＳＳに切り換えている。本発明の
一態様では、配線１１１に与える電源電位と、配線１１２に与える電源電位とを、同時に
電源電位ＶＤＤから電源電位ＶＳＳに切り換えても良い。或いは、本発明の一態様では、
配線１１１に与える電源電位を電源電位ＶＤＤから電源電位ＶＳＳに切り換えた後で、配
線１１２に与える電源電位を電源電位ＶＤＤから電源電位ＶＳＳに切り換えても良い。
期間Ｔ５では、配線１１８に電位ＶＬが与えられるので、トランジスタ１０３ｔ及びトラ
ンジスタ１０４ｔはオフである。また、配線１１９に電位ＶＬが与えられるので、トラン
ジスタ１０７ｔ及びトランジスタ１０８ｔはオフである。配線１１１には、電源電位ＶＤ
Ｄが与えられるので、インバータ１０１ｉへの電源電圧の供給が再開される。また、配線
１１２には電源電位ＶＳＳが与えられるので、インバータ１０２ｉへの電源電圧の供給は
停止している。
期間Ｔ６では、配線１１８に電位ＶＬが与えられるので、トランジスタ１０３ｔ及びトラ
ンジスタ１０４ｔはオフである。また、配線１１９に電位ＶＨが与えられるので、トラン
ジスタ１０７ｔ及びトランジスタ１０８ｔはオンとなる。配線１１１には、電源電位ＶＤ
Ｄが与えられており、インバータ１０１ｉには電源電圧が供給されている。また、配線１
１２には電源電位ＶＳＳが与えられるので、インバータ１０２ｉへの電源電圧の供給は停
止している。
期間Ｔ７では、配線１１８に電位ＶＬが与えられるので、トランジスタ１０３ｔ及びトラ
ンジスタ１０４ｔはオフである。また、配線１１９に与えられる電位は、電位ＶＨから電
位ＶＬに変化するので、トランジスタ１０７ｔ及びトランジスタ１０８ｔはオンからオフ
となる。配線１１１には、電源電位ＶＤＤが与えられており、インバータ１０１ｉには電
源電圧が供給されている。また、配線１１２には電源電位ＶＤＤが与えられるので、イン
バータ１０２ｉへの電源電圧の供給が再開される。
なお、図６に示すタイミングチャートでは、期間Ｔ５においてインバータ１０１ｉへの電
源電圧の供給を再開し、期間Ｔ７においてインバータ１０２ｉへの電源電圧の供給を再開
しているが、期間Ｔ５においてインバータ１０２ｉへの電源電圧の供給を再開し、期間Ｔ
７においてインバータ１０１ｉへの電源電圧の供給を再開しても良い。この場合、期間Ｔ
５及び期間Ｔ６において、配線１１１に電源電位ＶＳＳが、配線１１２に電源電位ＶＤＤ
が与えられる。
期間Ｔ８では、配線１１８にハイレベルの電位ＶＨが与えられるので、トランジスタ１０
３ｔ及びトランジスタ１０４ｔはオンとなる。また、配線１１９にローレベルの電位ＶＬ
が与えられるので、トランジスタ１０７ｔ及びトランジスタ１０８ｔはオフである。配線
１１１及び配線１１２には、電源電位ＶＤＤが与えられており、電源電位ＶＳＳと電源電
位ＶＤＤの差に相当する電源電圧が、インバータ１０１ｉ及びインバータ１０２ｉに与え
られている。
なお、期間Ｔ１、期間Ｔ２、及び期間Ｔ８において、記憶回路１２０及び記憶回路１２１
は、上記データの書き込み及び読み出しが可能な状態にあっても良いし、上記データの書
き込み及び読み出しが不可の状態にあっても良い。すなわち、上記期間Ｔ１、期間Ｔ２、
及び期間Ｔ８において、配線１１９にハイレベルの電位ＶＨが与えられていても良い。
図５に示す記憶素子１００では、トランジスタ１０７ｔをオフにすることで容量素子１０
５における電荷の保持を行う。また、トランジスタ１０８ｔをオフにすることで容量素子
１０６における電荷の保持を行う。よって、トランジスタ１０７ｔ及びトランジスタ１０
８ｔは、オフ電流が小さいことが望ましい。オフ電流が小さいトランジスタ１０７ｔ及び
トランジスタ１０８ｔをスイッチ１０７及びスイッチ１０８として用いることで、容量素
子１０５及び容量素子１０６からリークする電荷の量を小さく抑えることができるので、
記憶回路１２０及び記憶回路１２１においてデータを確実に保持することができる。
バンドギャップが広く、電子供与体（ドナー）となる水分または水素などの不純物が低減
され、なおかつ酸素欠損が低減されることにより高純度化された半導体をチャネル形成領
域に含むトランジスタは、オフ電流が著しく小さい。上記トランジスタをトランジスタ１
０７ｔ及びトランジスタ１０８ｔに用いることで、記憶回路１２０及び記憶回路１２１に
おいてデータを確実に保持することができる。
なお、トランジスタ１０３ｔ、トランジスタ１０４ｔ、トランジスタ１１４乃至トランジ
スタ１１７は、酸化物半導体などのバンドギャップの広い半導体をチャネル形成領域に含
むトランジスタであっても良いし、シリコンまたはゲルマニウムなどの半導体をチャネル
形成領域に含むトランジスタであっても良い。結晶性を有するシリコンまたはゲルマニウ
ムなどの半導体をチャネル形成領域に含むトランジスタは、移動度が高い。上記トランジ
スタをトランジスタ１０３ｔ、トランジスタ１０４ｔ、トランジスタ１１４乃至トランジ
スタ１１７に用いることで、記憶素子１００におけるデータの書き込み及び読み出しを、
高速に行うことができる。
また、トランジスタ１０３ｔ、トランジスタ１０４ｔ、トランジスタ１１４乃至トランジ
スタ１１７が、シリコンまたはゲルマニウムなどの半導体をチャネル形成領域に含むトラ
ンジスタであり、トランジスタ１０７ｔ及びトランジスタ１０８ｔが、酸化物半導体をチ
ャネル形成領域に含むトランジスタである場合、トランジスタ１０３ｔ、トランジスタ１
０４ｔ、トランジスタ１１４乃至トランジスタ１１７と、トランジスタ１０７ｔ及びトラ
ンジスタ１０８ｔとを積層することで、記憶装置の高集積化を実現することができる。
なお、図３及び図５に示した構成を有する記憶素子１００は、ＭＲＡＭなどを記憶回路に
用いた記憶素子に比べて、オーバーヘッドが小さい。具体的に、ＭＲＡＭは、１セルあた
りの書き込み電流が５０μＡ〜５００μＡと言われているが、図３及び図５に示した構成
を有する記憶素子１００では、容量素子への電荷の供給によりデータの待避を行っている
ので、データの書き込みに要する電流をＭＲＡＭの１／１００程度に抑えることができる
。そのため、図３及び図５に示した構成を有する本発明の一態様では、電源の遮断に要す
るオーバーヘッドをＭＲＡＭの場合よりも小さくすることができるので、損益分岐時間を
短くすることができる。よって、上記記憶装置を用いた本発明の一態様に係る半導体装置
では、ＭＲＡＭを用いる場合より消費電力を抑えることができる。
次いで、図７（Ａ）に、記憶装置の構成を一例として示す。図７（Ａ）に示す記憶装置は
、スイッチ１３０及びスイッチ１３１と、記憶素子１００を複数有する記憶素子群１７０
とを有している。スイッチ１３０を介して配線１１１に与えられた電源電位ＶＤＤが、各
記憶素子１００に供給される。また、スイッチ１３１を介して配線１１２に与えられた電
源電位ＶＤＤが、各記憶素子１００に供給される。さらに、各記憶素子１００には、配線
１１３を介して電源電位ＶＳＳが与えられる。
図７（Ａ）では、スイッチ１３０及びスイッチ１３１として、それぞれ一のトランジスタ
を用いている場合を例示している。そして、スイッチ１３０は信号ＳｉｇＡによりスイッ
チングが制御され、スイッチ１３１は信号ＳｉｇＢによりスイッチングが制御される。ス
イッチ１３０及びスイッチ１３１により、各記憶素子１００への、二系統の電源電位ＶＤ
Ｄの供給を制御することができる。
また、図７（Ａ）では、各記憶素子１００に、二系統の電源電位ＶＤＤが供給される場合
を例示しているが、本発明の一態様に係る記憶装置は、各記憶素子１００に、二系統の電
源電位ＶＳＳが供給される構成を有していても良い。
図７（Ｂ）に示す記憶装置は、スイッチ１３２及びスイッチ１３３と、記憶素子１００を
複数有する記憶素子群１７０とを有している。スイッチ１３２を介して配線１５２に与え
られた電源電位ＶＳＳが、各記憶素子１００に供給される。また、スイッチ１３３を介し
て配線１５１に与えられた電源電位ＶＳＳが、各記憶素子１００に供給される。さらに、
各記憶素子１００には、配線１５０を介して電源電位ＶＤＤが与えられる。
図７（Ｂ）では、スイッチ１３２及びスイッチ１３３として、それぞれ一のトランジスタ
を用いている場合を例示している。そして、スイッチ１３２は信号ＳｉｇＡによりスイッ
チングが制御され、スイッチ１３３は信号ＳｉｇＢによりスイッチングが制御される。ス
イッチ１３２及びスイッチ１３３により、各記憶素子１００への、二系統の電源電位ＶＳ
Ｓの供給を制御することができる。
（実施の形態２）
本実施の形態では、本発明の半導体装置の一形態に相当するＣＰＵの、具体的な一形態に
ついて説明する。図８に、ＣＰＵの構成をブロック図で一例として示す。なお、本明細書
に添付した図面では、構成要素を機能ごとに分類し、互いに独立したブロックとしてブロ
ック図を示しているが、実際の構成要素は機能ごとに完全に切り分けることが難しく、一
つの構成要素が複数の機能に係わることもあり得る。
ＣＰＵ６００は、制御装置６０１と、演算装置に相当するＡＬＵ（Ａｒｉｔｈｍｅｔｉｃ
ｌｏｇｉｃ ｕｎｉｔ）６０２と、データキャッシュ６０３と、命令キャッシュ６０４
と、プログラムカウンタ６０５と、命令レジスタ６０６と、主記憶装置６０７と、レジス
タファイル６０８とを有する。
制御装置６０１は、入力された命令をデコードし、実行する機能を有する。ＡＬＵ６０２
は、四則演算、論理演算などの各種演算処理を行う機能を有する。データキャッシュ６０
３は、使用頻度の高いデータを一時的に記憶しておく緩衝記憶装置である。命令キャッシ
ュ６０４は、制御装置６０１に送られる命令（プログラム）のうち、使用頻度の高い命令
を一時的に記憶しておく緩衝記憶装置である。プログラムカウンタ６０５は、次に実行す
る命令のアドレスを記憶するレジスタである。命令レジスタ６０６は、次に実行する命令
を記憶するレジスタである。主記憶装置６０７には、ＡＬＵ６０２における演算処理に用
いられるデータや、制御装置６０１において実行される命令が記憶されている。レジスタ
ファイル６０８は、汎用レジスタを含む複数のレジスタを有しており、主記憶装置６０７
から読み出されたデータ、ＡＬＵ６０２の演算処理の途中で得られたデータ、或いはＡＬ
Ｕ６０２の演算処理の結果得られたデータ、などを記憶することができる。
次いで、ＣＰＵ６００の動作について説明する。
制御装置６０１は、プログラムカウンタ６０５に記憶されている、次に実行する命令のア
ドレスに従い、命令キャッシュ６０４の対応するアドレスから命令を読み出し、命令レジ
スタ６０６に上記命令を記憶させる。命令キャッシュ６０４の対応するアドレスに、該当
する命令が記憶されていない場合は、主記憶装置６０７の対応するアドレスにアクセスし
、主記憶装置６０７から命令を読み出し、命令レジスタ６０６に記憶させる。この場合、
上記命令を命令キャッシュ６０４にも記憶させておく。
制御装置６０１は、命令レジスタ６０６に記憶されている命令をデコードし、命令を実行
する。具体的には、上記命令に従ってＡＬＵ６０２の動作を制御するための各種信号を生
成する。
実行すべき命令が演算命令の場合は、レジスタファイル６０８に記憶されているデータを
用いてＡＬＵ６０２に演算処理を行わせ、その演算処理の結果をレジスタファイル６０８
に格納する。
実行すべき命令がロード命令の場合は、制御装置６０１は、まずデータキャッシュ６０３
の対応するアドレスにアクセスし、該当するデータがデータキャッシュ６０３中にあるか
否かを確認する。該当するデータがある場合は、上記データをデータキャッシュ６０３の
対応するアドレスからレジスタファイル６０８にコピーする。該当するデータがない場合
は、上記データを主記憶装置６０７の対応するアドレスからデータキャッシュ６０３の対
応するアドレスにコピーした後、データキャッシュ６０３の対応するアドレスからレジス
タファイル６０８に上記データをコピーする。なお、該当するデータがない場合は、上述
のように低速な主記憶装置６０７にアクセスする必要があるため、データキャッシュ６０
３などの緩衝記憶装置にのみアクセスする場合よりも、命令の実行に時間を要する。しか
し、上記データのコピーに加えて、主記憶装置６０７における当該データのアドレス及び
その近傍のアドレスのデータも緩衝記憶装置にコピーしておくことで、主記憶装置６０７
における当該データのアドレス及びその近傍のアドレスへの２度目以降のアクセスを、高
速に行うことができる。
実行すべき命令がストア命令の場合は、レジスタファイル６０８のデータを、データキャ
ッシュ６０３の対応するアドレスに記憶させる。このとき、制御装置６０１は、まずデー
タキャッシュ６０３の対応するアドレスにアクセスし、該当するデータがデータキャッシ
ュ６０３中に格納できるか否かを確認する。格納できる場合は、上記データをレジスタフ
ァイル６０８からデータキャッシュ６０３の対応するアドレスにコピーする。格納できな
い場合は、データキャッシュ６０３の一部領域に新たに対応するアドレスを割り振り、上
記データをレジスタファイル６０８からデータキャッシュ６０３の対応するアドレスにコ
ピーする。なお、データキャッシュ６０３にデータをコピーしたら直ちに、主記憶装置６
０７にも上記データをコピーする構成も可能である。また、幾つかのデータをデータキャ
ッシュ６０３にコピーした後、それらのデータをまとめて主記憶装置６０７にコピーする
構成も可能である。
そして、制御装置６０１は、命令の実行が終了すると、再度プログラムカウンタ６０５に
アクセスし、命令レジスタ６０６から読み出した命令をデコード、実行するという上記動
作を繰り返す。
本発明の一態様では、データキャッシュ６０３や命令キャッシュ６０４などの緩衝記憶装
置に、上記実施の形態で示した記憶装置を用いることで、電源電圧の供給の停止による緩
衝記憶装置内のデータの消失を防ぐことができる。また、電源電圧の供給を停止する前に
保持していたデータの待避を短時間で行うことができ、さらに、電源電圧の供給を再開し
た後、短時間で上記データを復帰することができる。よって、ＣＰＵ６００全体、もしく
はＣＰＵ６００を構成する各種回路において、６０秒のように長い時間であっても、ミリ
秒程度の短い時間であっても、電源電圧の供給の停止を行うことができる。従って、ＣＰ
Ｕ６００の消費電力を小さく抑えることができる。
次いで、ＣＰＵ６００を有する半導体装置６５０の構成を、一例として図９に示す。図９
に示す半導体装置６５０は、ＣＰＵ６００と、パワーコントローラ６５１と、スイッチ６
５２と、ＢＵＦ（バッファ）６５３とを有する。
ＣＰＵ６００は、パワーコントローラ６５１、ＢＵＦ６５３の動作を統括的に制御する機
能を有する。ＢＵＦ６５３は、半導体装置６５０に入力されたデータをＣＰＵ６００に供
給する機能を有する。
パワーコントローラ６５１は、ＣＰＵ６００からの命令に従って、ＣＰＵ６００に、電源
電圧及び駆動信号の供給を制御する機能を有する。ＣＰＵ６００は、パワーコントローラ
６５１からの電源電圧及び駆動信号の供給が行われることで、動作状態となる。また、Ｃ
ＰＵ６００は、パワーコントローラ６５１からの電源電圧及び駆動信号の供給が停止され
ることで、停止状態となる。
具体的に、パワーコントローラ６５１は、スイッチ６５２のオンまたはオフを制御するた
めの、信号ＳｉｇＡ及びＳｉｇＢを生成する機能を有する。スイッチ６５２は、信号Ｓｉ
ｇＡ及びＳｉｇＢに従ってオンまたはオフのいずれかの状態が選択される。スイッチ６５
２がオンだと、電源電位（図９では電源電位ＶＤＤを例示している）がスイッチ６５２を
介してＣＰＵ６００に供給され、スイッチ６５２がオフだと、電源電位はＣＰＵ６００に
供給されない。
スイッチ６５２は、例えば図７（Ａ）に示したスイッチ１３０及びスイッチ１３１、また
は図７（Ｂ）に示したスイッチ１３２及びスイッチ１３３などを有する。
また、ＣＰＵ６００の駆動信号には、クロック信号Ｃ−ＣＬＫなどがある。パワーコント
ローラ６５１は、半導体装置６５０に入力されたクロック信号ＣＬＫから、ＣＰＵ６００
で用いられるクロック信号Ｃ−ＣＬＫを生成する機能を有する。
次いで、図９に示した半導体装置６５０の動作の一例について説明する。
電源電圧の供給を停止する際、まずＣＰＵ６００は、パワーコントローラ６５１に、ＣＰ
Ｕ６００への電源電圧及び駆動信号の供給を停止するよう、命令する。そして、上記命令
に従って、パワーコントローラ６５１は、信号ＳｉｇＡ及びＳｉｇＢによりスイッチ６５
２をオフさせることで、ＣＰＵ６００への電源電圧の供給を停止する。具体的に、本発明
の一態様では、まず、ＣＰＵ６００では、緩衝記憶装置内において記憶回路へのデータの
待避を行う。次いで、クロック信号Ｃ−ＣＬＫのＣＰＵ６００への供給を停止した後、二
系統で行われている緩衝記憶装置への電源電圧の供給を両方とも停止する。
パワーコントローラ６５１が、ＣＰＵ６００への電源電圧及び駆動信号の供給を停止する
と、ＣＰＵ６００は停止状態になる。
なお、ＣＰＵ６００への電源電圧の供給が停止した後に、ＣＰＵ６００への駆動信号の供
給を停止させても良い。ただし、ＣＰＵ６００への駆動信号の供給を停止した後に、ＣＰ
Ｕ６００への電源電圧の供給を停止することで、ＣＰＵ６００が誤動作を起こすことなく
、ＣＰＵ６００を停止状態にすることができるので好ましい。
各種命令が半導体装置６５０に入力されると、パワーコントローラ６５１により電源電圧
の供給が再開される。パワーコントローラ６５１は、上記命令の入力が行われると、ＣＰ
Ｕ６００への電源電圧及び駆動信号の供給を再開する。
具体的に、まず、パワーコントローラ６５１は、緩衝記憶装置への二系統の電源電圧の供
給のうち、いずれか一方を再開する。次いで、ＣＰＵ６００では、緩衝記憶装置内におい
て、記憶回路に待避させておいたデータを論理素子に書き込むことで、当該データを復帰
させる。その後、緩衝記憶装置への二系統の電源電圧の供給のうち、他方を再開させる。
そして、クロック信号Ｃ−ＣＬＫのＣＰＵ６００への供給を再開する。ＣＰＵ６００は、
電源電圧及び駆動信号の供給が再開されることで、再び動作状態となる。
なお、ＣＰＵ６００への駆動信号の供給を再開した後に、ＣＰＵ６００への電源電圧の供
給を再開しても良い。ただし、ＣＰＵ６００への電源電圧の供給を再開した後に、ＣＰＵ
６００への駆動信号の供給を再開することで、ＣＰＵ６００が誤動作を起こすことなく、
ＣＰＵ６００を動作状態にすることができる。
上記のようにＣＰＵ６００がパワーコントローラ６５１を制御する方式に換えて、パワー
コントローラ６５１の動作を、ソフトウェアすなわちＢＩＯＳ（ｂａｓｉｃ ｉｎｐｕｔ
／ｏｕｔｐｕｔ ｓｙｓｔｅｍ）やオペレーティングシステムと連動する電源管理プログ
ラムによって制御することもできる。
例えば、ＢＩＯＳによってＣＰＵ６００が新たな命令をフェッチしないことを感知したと
き、パワーコントローラ６５１にスイッチ６５２をオフにする命令を出力させるようにす
る。
また、半導体装置６５０がコンピュータに搭載されているとき、オペレーティングシステ
ム上で動作する電源管理プログラムによってパワーコントローラ６５１を制御するように
しても良い。電源管理プログラムは、ＣＰＵ６００の動作状態、またはハードディスクや
キーボードなどの入力デバイスが一定期間動作していないことを検知して、パワーコント
ローラ６５１にスイッチ６５２をオフにする命令を与える。あるいは、電源管理プログラ
ムによらず、ファンクションキーを設定しておき、使用者の意思によってパワーコントロ
ーラ６５１の動作を制御する信号を入力されるようにすることもできる。
次いで、図１０に、一列の記憶素子１００に対応した、プリチャージ回路１６１、スイッ
チ回路１６２、センスアンプ１６３、及び出力回路１６４の接続構造を例示する。なお、
図１０では、図１に示した記憶素子１００の一つを、例示している。
プリチャージ回路１６１は、データの読み出し前に、配線１０９及び配線１１０の電位を
リセットする機能を有する。スイッチ回路１６２は、記憶素子１００に接続された配線１
０９及び配線１１０と、センスアンプ１６３及び出力回路１６４との間の接続を制御する
機能を有する。
センスアンプ１６３は、記憶素子１００からデータを読み出すときに、配線１０９と配線
１１０の電位差を増幅させる機能を有する。また、センスアンプ１６３は、記憶素子１０
０から読み出されたデータを一時的に記憶する機能を有する。出力回路１６４は、センス
アンプ１６３により増幅された電位差を用いて、データを読み出す機能を有する。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態３）
本実施の形態では、図５に示した記憶素子１００を有する記憶装置の、断面構造の一例に
ついて説明する。なお、本実施の形態では、トランジスタ１０３ｔ、トランジスタ１０４
ｔ、トランジスタ１１４乃至トランジスタ１１７が、非晶質、微結晶、多結晶又は単結晶
である、シリコン又はゲルマニウムなどの半導体を活性層に用い、トランジスタ１０７ｔ
及びトランジスタ１０８ｔが、酸化物半導体を活性層に用いる場合を例に挙げて、記憶素
子１００の断面構造について説明する。
なお、シリコンとしては、プラズマＣＶＤ法などの気相成長法若しくはスパッタリング法
で作製された非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理により結晶
化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離
した単結晶シリコンなどを用いることができる。
図１１に、ｐチャネル型のトランジスタ１１４及びｎチャネル型のトランジスタ１１５と
、容量素子１０５と、トランジスタ１０７ｔの構成を、断面図で一例として示す。
図１１に示す記憶装置は、その表面に絶縁膜２０１が形成された基板２００上に、トラン
ジスタ１１５と、トランジスタ１１４とを有する。
トランジスタ１１５は、結晶性を有するシリコンを有する半導体膜２０３ｎと、半導体膜
２０３ｎ上のゲート絶縁膜２０４ｎと、ゲート絶縁膜２０４ｎを間に挟んで半導体膜２０
３ｎと重なる位置に設けられたゲート電極２０５ｎと、半導体膜２０３ｎに接続された導
電膜２０６及び導電膜２０７とを有する。そして、半導体膜２０３ｎは、チャネル形成領
域として機能する第１の領域２０８と、ソース領域またはドレイン領域として機能する第
２の領域２０９及び第２の領域２１０とを有する。第２の領域２０９及び第２の領域２１
０は、第１の領域２０８を間に挟んでいる。なお、図１１では、半導体膜２０３ｎが、第
１の領域２０８と第２の領域２０９及び第２の領域２１０との間に、ＬＤＤ（Ｌｉｇｈｔ
ｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域として機能する第３の領域２１１及び第３の領域２
１２を有している場合を例示している。
また、トランジスタ１１４は、結晶性を有するシリコンを有する半導体膜２０３ｐと、半
導体膜２０３ｐ上のゲート絶縁膜２０４ｐと、ゲート絶縁膜２０４ｐを間に挟んで半導体
膜２０３ｐと重なる位置に設けられたゲート電極２０５ｐと、半導体膜２０３ｐに接続さ
れた導電膜２０７及び導電膜２１３とを有する。そして、半導体膜２０３ｐは、チャネル
形成領域として機能する第１の領域２１４と、ソース領域またはドレイン領域として機能
する第２の領域２１５及び第２の領域２１６とを有する。第２の領域２１５及び第２の領
域２１６は、第１の領域２１４を間に挟んでいる。なお、図１１では、半導体膜２０３ｐ
が、第１の領域２１４と第２の領域２１５及び第２の領域２１６との間に、ＬＤＤ領域と
して機能する第３の領域２１７及び第３の領域２１８を有している場合を例示している。
なお、図１１では、トランジスタ１１５と、トランジスタ１１４とが導電膜２０７を共有
している。
また、図１１では、トランジスタ１１５と、トランジスタ１１４とが、薄膜の半導体膜を
用いている場合を例示しているが、トランジスタ１１５と、トランジスタ１１４とが、バ
ルクの半導体基板にチャネル形成領域を有するトランジスタであっても良い。薄膜の半導
体膜としては、例えば、非晶質シリコンをレーザー結晶化させることで得られる多結晶シ
リコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコ
ンなどを用いることができる。
そして、図１１に示す記憶装置は、導電膜２０６、導電膜２０７、及び導電膜２１３上に
絶縁膜２１９が設けられている。そして、絶縁膜２１９上には、トランジスタ１０７ｔが
設けられている。
トランジスタ１０７ｔは、絶縁膜２１９上に、酸化物半導体を含む半導体膜２３０と、半
導体膜２３０上のゲート絶縁膜２３１とを有する。なお、ゲート絶縁膜２３１は半導体膜
２３０を完全に覆ってはいない。トランジスタ１０７ｔは、半導体膜２３０上に、ソース
電極またはドレイン電極として機能する導電膜２３２及び導電膜２３３を有しており、半
導体膜２３０のうちゲート絶縁膜２３１に覆われていない領域において、半導体膜２３０
と、導電膜２３２及び導電膜２３３とが、それぞれ接続されている。
そして、導電膜２３３は、絶縁膜２１９に設けられた開口部を介して、導電膜２０７に接
続されている。
また、トランジスタ１０７ｔは、ゲート絶縁膜２３１上において、半導体膜２３０と重な
る位置に、ゲート電極２３４及びサイドウォール２３５を有する。サイドウォール２３５
はゲート電極２３４の側部に設けられている。そして、導電膜２３２の一部、及び導電膜
２３３の一部は、サイドウォール２３５上に重なっている。また、導電膜２３２及び導電
膜２３３上には、絶縁膜２３７が形成されている。
なお、導電膜２３２及び導電膜２３３は必ずしもサイドウォール２３５に接している必要
はないが、サイドウォール２３５に接するように導電膜２３２及び導電膜２３３を形成す
ることで、導電膜２３２及び導電膜２３３の位置が多少ずれて形成されたとしても、導電
膜２３２及び導電膜２３３と半導体膜２３０との接する面積が、変動するのを防ぐことが
できる。よって、導電膜２３２及び導電膜２３３の位置がずれることによる、トランジス
タ１０７ｔのオン電流の変動を防ぐことができる。
また、ゲート電極２３４上には絶縁膜２３６が設けられている。絶縁膜２３６は必ずしも
設ける必要は無いが、絶縁膜２３６をゲート電極２３４の上部に設けることで、導電膜２
３２及び導電膜２３３の位置がずれて、ゲート電極２３４の上部にかかるように形成され
ても、導電膜２３２及び導電膜２３３とゲート電極２３４が接触するのを防ぐことができ
る。
また、トランジスタ１０７ｔ及び絶縁膜２３７上には、絶縁膜２３８が設けられており、
絶縁膜２３８上には導電膜２３９が設けられている。絶縁膜２３７及び絶縁膜２３８を間
に挟んで導電膜２３２及び導電膜２３９が重なっている部分が、容量素子１０５として機
能する。
なお、図１１では、容量素子１０５をトランジスタ１０７ｔと共に絶縁膜２１９の上に設
けている場合を例示しているが、容量素子１０５は、トランジスタ１１５及びトランジス
タ１１４と共に、絶縁膜２１９の下に設けられていても良い。
また、図１１において、トランジスタ１０７ｔは、ゲート電極２３４を半導体膜２３０の
片側において少なくとも有していれば良いが、半導体膜２３０を間に挟んで存在する一対
のゲート電極を有していても良い。
シリコン半導体よりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半
導体材料の一例として、酸化物半導体の他に、炭化珪素（ＳｉＣ）、窒化ガリウム（Ｇａ
Ｎ）などの化合物半導体などがある。酸化物半導体は、炭化珪素や窒化ガリウムと異なり
、スパッタリング法や湿式法により電気的特性の優れたトランジスタを作製することが可
能であり、量産性に優れるといった利点がある。また、炭化シリコンまたは窒化ガリウム
とは異なり、酸化物半導体は室温でも成膜が可能なため、ガラス基板上或いはシリコンを
用いた集積回路上に電気的特性の優れたトランジスタを作製することが可能である。また
、基板の大型化にも対応が可能である。よって、上述したワイドギャップ半導体の中でも
、特に酸化物半導体は量産性が高いというメリットを有する。また、トランジスタの性能
（例えば電界効果移動度）を向上させるために結晶性の酸化物半導体を得ようとする場合
でも、２５０℃から８００℃の熱処理によって容易に結晶性の酸化物半導体を得ることが
できる。
なお、電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸
素欠損が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ ＯＳ）
は、ｉ型（真性半導体）又はｉ型に限りなく近い。そのため、上記酸化物半導体を用いた
トランジスタは、オフ電流が著しく小さいという特性を有する。また、酸化物半導体のバ
ンドギャップは、２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上で
ある。水分または水素などの不純物濃度が十分に低減され、なおかつ酸素欠損が低減され
ることにより高純度化された酸化物半導体膜を用いることにより、トランジスタのオフ電
流を小さくすることができる。
具体的に、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタのオ
フ電流が小さいことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１
０６μｍでチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧
（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナ
ライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。
この場合、トランジスタのチャネル幅で規格化したオフ電流は、１００ｚＡ／μｍ以下で
あることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または
容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定
を行った。当該測定では、高純度化された酸化物半導体膜を上記トランジスタのチャネル
形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ
電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が３Ｖの
場合に、数十ｙＡ／μｍという、さらに小さいオフ電流が得られることが分かった。従っ
て、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電
流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく小さい。
なお、酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含
むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用い
たトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、それらに
加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓ
ｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有する
ことが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ま
しい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（
Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム
（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホル
ミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ル
テチウム（Ｌｕ）のいずれか一種または複数種を含んでいてもよい。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化
物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系
酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の
酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系
酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸
化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化
物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物
、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、
Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉ
ｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ
−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉ
ｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−
Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用
いることができる。
なお、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意
味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素
を含んでいてもよい。Ｉｎ−Ｇａ−Ｚｎ系酸化物は、無電界時の抵抗が十分に高くオフ電
流を十分に小さくすることが可能であり、また、移動度も高いため、半導体装置に用いる
半導体材料としては好適である。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇ
ａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子比のＩｎ−Ｇａ−Ｚｎ系酸化
物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：
１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／
６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原
子比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
しかし、これらに限られず、必要とする電気的特性（移動度、しきい値、またはこれらの
特性のばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体
特性を得るために、キャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、
原子間距離、密度等を適切なものとすることが好ましい。
なお、例えば、酸化物半導体膜は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、及びＺｎ（
亜鉛）を含むターゲットを用いたスパッタ法により形成することができる。Ｉｎ−Ｇａ−
Ｚｎ系酸化物半導体膜をスパッタリング法で成膜する場合、好ましくは、原子数比がＩｎ
：Ｇａ：Ｚｎ＝１：１：１、４：２：３、３：１：２、１：１：２、２：１：３、または
３：１：４で示されるＩｎ−Ｇａ−Ｚｎ系酸化物のターゲットを用いる。前述の原子数比
を有するＩｎ−Ｇａ−Ｚｎ系酸化物のターゲットを用いて酸化物半導体膜を成膜すること
で、多結晶または後述するＣＡＡＣ−ＯＳが形成されやすくなる。また、Ｉｎ、Ｇａ、及
びＺｎを含むターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上１０
０％未満である。充填率の高いターゲットを用いることにより、成膜した酸化物半導体膜
は緻密な膜となる。
なお、酸化物半導体としてＩｎ−Ｚｎ系酸化物の材料を用いる場合、用いるターゲット中
の金属元素の原子数比は、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２
Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数
比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ
＝１．５：１〜１５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝３：４〜１５：２
）とする。例えば、Ｉｎ−Ｚｎ系酸化物である酸化物半導体膜の形成に用いるターゲット
は、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。Ｚｎの比
率を上記範囲に収めることで、移動度の向上を実現することができる。
また、酸化物半導体膜としてＩｎ−Ｓｎ−Ｚｎ系酸化物半導体膜をスパッタリング法で成
膜する場合、好ましくは、原子数比がＩｎ：Ｓｎ：Ｚｎ＝１：１：１、２：１：３、１：
２：２、または４：９：７で示されるＩｎ−Ｓｎ−Ｚｎ系酸化物ターゲットを用いる。
そして、具体的に酸化物半導体膜は、減圧状態に保持された処理室内に基板を保持し、処
理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記タ
ーゲットを用いて形成すればよい。成膜時に、基板温度を１００℃以上６００℃以下、好
ましくは２００℃以上４００℃以下としても良い。基板を加熱しながら成膜することによ
り、成膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパ
ッタリングによる損傷が軽減される。処理室内の残留水分を除去するためには、吸着型の
真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサ
ブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプ
にコールドトラップを加えたものであってもよい。クライオポンプを用いて処理室を排気
すると、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭
素原子を含む化合物も）等が排気されるため、当該処理室で成膜した酸化物半導体膜に含
まれる不純物の濃度を低減できる。
なお、スパッタ等で成膜された酸化物半導体膜中には、不純物としての水分または水素（
水酸基を含む）が多量に含まれていることがある。水分または水素はドナー準位を形成し
やすいため、酸化物半導体にとっては不純物である。そこで、本発明の一態様では、酸化
物半導体膜中の水分または水素などの不純物を低減（脱水化または脱水素化）するために
、酸化物半導体膜に対して、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸
素ガス雰囲気下、または超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法
）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下
、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で、加熱処理を
施す。
酸化物半導体膜に加熱処理を施すことで、酸化物半導体膜中の水分または水素を脱離させ
ることができる。具体的には、２５０℃以上７５０℃以下、好ましくは４００℃以上基板
の歪み点未満の温度で加熱処理を行えば良い。例えば、５００℃、３分間以上６分間以下
程度で行えばよい。加熱処理にＲＴＡ法を用いれば、短時間に脱水化または脱水素化が行
えるため、ガラス基板の歪点を超える温度でも処理することができる。
なお、上記加熱処理により、酸化物半導体膜から酸素が脱離し、酸化物半導体膜内に酸素
欠損が形成される場合がある。そこで、上記加熱処理の後に、半導体膜２３０に酸素を供
給する処理を行い、酸素欠損を低減させることが望ましい。
例えば、酸素を含むガス雰囲気下において加熱処理を行うことで、半導体膜２３０に酸素
を供給することができる。酸素を供給するための加熱処理は、上述した、水分又は水素の
濃度を低減するための加熱処理と同様の条件で行えば良い。ただし、酸素を供給するため
の加熱処理は、酸素ガス、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー
分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃
）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）などの酸素を含む
ガス雰囲気下において行う。
上記酸素を含むガスには、水、水素などの濃度が低いことが好ましい。具体的には、酸素
を含むガス内に含まれる不純物濃度を、１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下とす
ることが好ましい。
或いは、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテ
ーション法、プラズマ処理などを用いて、半導体膜２３０に酸素を供給することができる
。上記方法を用いて酸素を半導体膜２３０に供給した後、半導体膜２３０に含まれる結晶
部が損傷を受けた場合は、加熱処理を行い、損傷を受けた結晶部を修復するようにしても
良い。
また、酸化物半導体膜と接するゲート絶縁膜などの絶縁膜として、酸素を含む絶縁膜を用
い、上記絶縁膜から酸化物半導体膜に酸素を供給するようにしても良い。酸素を含む絶縁
膜は、酸素雰囲気下による熱処理や、酸素ドープなどにより、絶縁材料を化学量論的組成
より酸素が多い状態とすることが好ましい。酸素ドープとは、酸素を半導体膜に添加する
ことをいう。また、酸素ドープには、プラズマ化した酸素を半導体膜に添加する酸素プラ
ズマドープが含まれる。また、酸素ドープは、イオン注入法又はイオンドーピング法を用
いて行ってもよい。酸素ドープ処理を行うことにより、化学量論的組成より酸素が多い領
域を有する絶縁膜を形成することができる。そして、酸素を含む絶縁膜を形成した後、加
熱処理を施すことで、上記絶縁膜から酸化物半導体膜に酸素が供与されるようにする。上
記構成により、ドナーとなる酸素欠損を低減し、酸化物半導体膜に含まれる酸化物半導体
の、化学量論的組成を満たすことができる。半導体膜には化学量論的組成を超える量の酸
素が含まれていることが好ましい。その結果、酸化物半導体膜をｉ型に近づけることがで
き、酸素欠損によるトランジスタの電気的特性のばらつきを軽減し、電気的特性の向上を
実現することができる。
酸素を絶縁膜から酸化物半導体膜に供与するための加熱処理は、窒素、超乾燥空気、また
は希ガス（アルゴン、ヘリウムなど）の雰囲気下において、好ましくは２００℃以上４０
０℃以下、例えば２５０℃以上３５０℃以下）で行う。上記ガスは、水の含有量が２０ｐ
ｐｍ以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下であることが望まし
い。
また、半導体膜２３０として、単結晶、多結晶（ポリクリスタルともいう。）または非晶
質などの状態を有する酸化物半導体膜を用いることができる。好ましくは、酸化物半導体
膜は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘ
ｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。
ＣＡＡＣ−ＯＳ膜で構成された酸化物半導体膜は、スパッタリング法によっても作製する
ことができる。スパッタリング法によってＣＡＡＣ−ＯＳ膜を得るには酸化物半導体膜の
堆積初期段階において六方晶の結晶が形成されるようにすることと、当該結晶を種として
結晶が成長されるようにすることが肝要である。そのためには、ターゲットと基板の距離
を広くとり（例えば、１５０ｍｍ〜２００ｍｍ程度）、基板加熱温度を１００℃〜５００
℃、好適には２００℃〜４００℃、さらに好適には２５０℃〜３００℃にすると好ましい
。また、これに加えて、成膜時の基板加熱温度よりも高い温度で、堆積された酸化物半導
体膜を熱処理することで膜中に含まれるミクロな欠陥や、積層界面の欠陥を修復すること
ができる。
酸化物半導体膜は、例えば非単結晶を有してもよい。非単結晶は、例えば、ＣＡＡＣ（Ｃ
Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ）、多結晶、微結晶、非晶質を有する。非
単結晶において、非晶質は最も欠陥準位密度が高く、ＣＡＡＣは最も欠陥準位密度が低い
。なお、ＣＡＡＣを有する酸化物半導体を、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎ
ｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。
酸化物半導体膜は、例えばＣＡＡＣ−ＯＳを有してもよい。ＣＡＡＣ−ＯＳは、例えば、
ｃ軸配向し、ａ軸または／及びｂ軸はマクロに揃っていない酸化物半導体を有している。
酸化物半導体膜は、例えば微結晶を有してもよい。微結晶酸化物半導体膜は、例えば、１
ｎｍ以上１０ｎｍ未満のサイズの微結晶を膜中に含む酸化物半導体を有している。または
、微結晶酸化物半導体膜は、例えば、非晶質相に１ｎｍ以上１０ｎｍ未満の結晶部を有す
る結晶−非晶質混相構造の酸化物半導体を有している。
酸化物半導体膜は、例えば非晶質を有してもよい。非晶質酸化物半導体膜は、例えば、原
子配列が無秩序であり、結晶成分のない酸化物半導体を有している。または、非晶質酸化
物半導体膜は、例えば、完全な非晶質であり、結晶部を有さない酸化物半導体を有してい
る。
なお、酸化物半導体膜が、ＣＡＡＣ−ＯＳ、微結晶酸化物半導体、非晶質酸化物半導体の
混合膜であってもよい。混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物
半導体の領域と、ＣＡＡＣ−ＯＳの領域と、を有する。また、混合膜は、例えば、非晶質
酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、の積層
構造を有してもよい。
なお、酸化物半導体膜は、例えば、単結晶を有してもよい。
酸化物半導体膜は、複数の結晶部を有し、当該結晶部のｃ軸が被形成面の法線ベクトルま
たは表面の法線ベクトルに平行な方向に揃っていることが好ましい。なお、異なる結晶部
間で、それぞれａ軸及びｂ軸の向きが異なっていてもよい。そのような酸化物半導体膜の
一例としては、ＣＡＡＣ−ＯＳ膜がある。
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく（非単結晶の一種）、完全な非晶質でもない
。ＣＡＡＣ−ＯＳ膜は、例えば非晶質相に結晶部及び非晶質部を有する結晶−非晶質混相
構造の酸化物半導体を有している。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体
内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉ
ｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−
ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡ
ＡＣ−ＯＳ膜には明確な粒界（グレインバウンダリーともいう。）は確認できない。その
ため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、例えば、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法
線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃い、かつａ−ｂ面に垂
直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て
金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部
間で、それぞれａ軸及びｂ軸の向きが異なっていてもよい。本明細書において、単に垂直
と記載する場合、８０°以上１００°以下、好ましくは８５°以上９５°以下の範囲も含
まれることとする。また、単に平行と記載する場合、−１０°以上１０°以下、好ましく
は−５°以上５°以下の範囲も含まれることとする。
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡ
Ｃ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形
成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡ
ＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶
質化することもある。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向になるように揃うため、ＣＡＡＣ−ＯＳ膜の形
状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くこと
がある。なお、結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベ
クトルまたは表面の法線ベクトルに平行な方向になるように揃っている。結晶部は、成膜
することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される
。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気的特性の変
動が小さい。よって、当該トランジスタは、信頼性が高い。
ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である金属酸化物ターゲットを用い、スパッタリン
グ法によって成膜する。当該ターゲットにイオンが衝突すると、ターゲットに含まれる結
晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状またはペレット状のス
パッタリング粒子として剥離することがある。この場合、当該平板状のスパッタリング粒
子が、結晶状態を維持したまま基板に到達することで、ＣＡＡＣ−ＯＳ膜を成膜すること
ができる。
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制でき
る。例えば、処理室内に存在する不純物濃度（水素、水、二酸化炭素および窒素など）を
低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が
−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグ
レーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましく
は２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平
板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、
スパッタリング粒子の平らな面が基板に付着する。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージ
を軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体
積％とする。
ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ系酸化物ターゲットについて以下に示す。
ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末を所定のｍｏｌ数比で混合し、加圧処理
後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇ
ａ−Ｚｎ系酸化物ターゲットとする。なお、Ｘ、ＹおよびＺは任意の正数である。ここで
、所定のｍｏｌ数比は、例えば、ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末が、２
：２：１、８：４：３、３：１：１、１：１：１、４：２：３または３：１：２である。
なお、粉末の種類、およびその混合するｍｏｌ数比は、ターゲットによって適宜変更すれ
ばよい。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態４）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備
えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ
等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いること
ができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器と
して、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジ
タルスチルカメラなどのカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ
）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレ
イヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ
払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１２に示
す。
図１２（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３、
表示部５００４、マイクロホン５００５、スピーカー５００６、操作キー５００７、スタ
イラス５００８等を有する。なお、図１２（Ａ）に示した携帯型ゲーム機は、２つの表示
部５００３と表示部５００４とを有しているが、携帯型ゲーム機が有する表示部の数は、
これに限定されない。
図１２（Ｂ）は携帯情報端末であり、第１筐体５６０１、第２筐体５６０２、第１表示部
５６０３、第２表示部５６０４、接続部５６０５、操作キー５６０６等を有する。第１表
示部５６０３は第１筐体５６０１に設けられており、第２表示部５６０４は第２筐体５６
０２に設けられている。そして、第１筐体５６０１と第２筐体５６０２とは、接続部５６
０５により接続されており、第１筐体５６０１と第２筐体５６０２の間の角度は、接続部
５６０５により変更できる。第１表示部５６０３における映像を、接続部５６０５におけ
る第１筐体５６０１と第２筐体５６０２との間の角度に従って、切り替える構成としても
良い。また、第１表示部５６０３及び第２表示部５６０４の少なくとも一方に、位置入力
装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置
としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは
、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画
素部に設けることでも、付加することができる。
図１２（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２
、キーボード５４０３、ポインティングデバイス５４０４等を有する。
図１２（Ｄ）は電気冷凍冷蔵庫であり、筐体５３０１、冷蔵室用扉５３０２、冷凍室用扉
５３０３等を有する。
図１２（Ｅ）はビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５８
０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。操作キー５８０
４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２筐体
５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接続部
５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は、接
続部５８０６により変更できる。表示部５８０３における映像の切り替えを、接続部５８
０６における第１筐体５８０１と第２筐体５８０２との間の角度に従って行う構成として
も良い。
図１２（Ｆ）は普通自動車であり、車体５１０１、車輪５１０２、ダッシュボード５１０
３、ライト５１０４等を有する。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態５）
図１３に、本発明の一態様に係る半導体装置の断面構造の一部を、一例として示す。なお
、図１３では、トランジスタ１０７ｔ、容量素子１０５、及びトランジスタ１１５を、例
示している。
また、本実施の形態では、トランジスタ１１５が、単結晶のシリコン基板に形成され、酸
化物半導体を活性層に用いたトランジスタ１０７ｔと、容量素子１０５とが、トランジス
タ１１５上に形成されている場合を例示している。トランジスタ１１５は、非晶質、微結
晶、多結晶または単結晶である、シリコン又はゲルマニウムなどの薄膜の半導体を活性層
に用いていても良い。或いは、トランジスタ１１５は、酸化物半導体を活性層に用いてい
ても良い。全てのトランジスタが酸化物半導体を活性層に用いている場合、トランジスタ
１０７ｔはトランジスタ１１５上に積層されていなくとも良く、トランジスタ１０７ｔと
トランジスタ１１５とは、同一の層に形成されていても良い。
薄膜のシリコンを用いてトランジスタ１１５を形成する場合、プラズマＣＶＤ法などの気
相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレー
ザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水
素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。
なお、記憶回路を構成するトランジスタのうち、トランジスタ１０７ｔに酸化物半導体を
用い、トランジスタ１１５を含むその他のトランジスタにシリコンを用いる場合、シリコ
ンを用いたトランジスタの数に対し、酸化物半導体を用いたトランジスタの数は少なくて
済む。よって、シリコンを用いたトランジスタ上にトランジスタ１０７ｔを積層させるこ
とで、トランジスタ１０７ｔのデザインルールを緩和させることができる。
図１３では、半導体基板４００にｎチャネル型のトランジスタ１１５が形成されている。
半導体基板４００は、例えば、ｎ型またはｐ型の導電型を有するシリコン基板、ゲルマニ
ウム基板、シリコンゲルマニウム基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、
ＧａＮ基板、ＳｉＣ基板、ＧａＰ基板、ＧａＩｎＡｓＰ基板、ＺｎＳｅ基板等）等を用い
ることができる。図１３では、ｎ型の導電性を有する単結晶シリコン基板を用いた場合を
例示している。
また、トランジスタ１１５は、素子分離用絶縁膜４０１により、他のトランジスタと電気
的に分離されている。素子分離用絶縁膜４０１の形成には、選択酸化法（ＬＯＣＯＳ（Ｌ
ｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法）またはトレンチ分離法等を
用いることができる。
具体的に、トランジスタ１１５は、半導体基板４００に形成された、ソース領域またはド
レイン領域として機能する不純物領域４０２及び不純物領域４０３と、ゲート電極４０４
と、半導体基板４００とゲート電極４０４の間に設けられたゲート絶縁膜４０５とを有す
る。ゲート電極４０４は、ゲート絶縁膜４０５を間に挟んで、不純物領域４０２と不純物
領域４０３の間に形成されるチャネル形成領域と重なる。
トランジスタ１１５上には、絶縁膜４０９が設けられている。絶縁膜４０９には開口部が
形成されている。そして、上記開口部には、不純物領域４０２、不純物領域４０３にそれ
ぞれ接する配線４１０、配線４１１が形成されている。
そして、配線４１０は、絶縁膜４０９上に形成された配線４１５に接続されており、配線
４１１は、絶縁膜４０９上に形成された配線４１６に接続されている。
配線４１５及び配線４１６上には、絶縁膜４２０が形成されている。絶縁膜４２０には開
口部が形成されており、上記開口部に、配線４１６に接続された配線４２１が形成されて
いる。
そして、図１３では、絶縁膜４２０上にトランジスタ１０７ｔ及び容量素子１０５が形成
されている。
トランジスタ１０７ｔは、絶縁膜４２０上に、酸化物半導体を含む半導体膜４３０と、半
導体膜４３０上の、ソース電極またはドレイン電極として機能する導電膜４３２及び導電
膜４３３と、半導体膜４３０、導電膜４３２及び導電膜４３３上のゲート絶縁膜４３１と
、ゲート絶縁膜４３１上に位置し、導電膜４３２と導電膜４３３の間において半導体膜４
３０と重なっているゲート電極４３４と、を有する。
また、ゲート絶縁膜４３１上において導電膜４３３と重なる位置に、導電膜４３５が設け
られている。ゲート絶縁膜４３１を間に挟んで導電膜４３３及び導電膜４３５が重なって
いる部分が、容量素子１０５として機能する。
また、配線４２１は、導電膜４３２に接続されている。
なお、図１３では、容量素子１０５がトランジスタ１０７ｔと共に絶縁膜４２０の上に設
けられている場合を例示しているが、容量素子１０５は、トランジスタ１１５と共に、絶
縁膜４２０の下に設けられていても良い。
そして、トランジスタ１０７ｔ、容量素子１０５上に、絶縁膜４４１が設けられている。
絶縁膜４４１には開口部が設けられており、上記開口部においてゲート電極４３４に接す
る導電膜４４３が、絶縁膜４４１上に設けられている。
なお、図１３において、トランジスタ１０７ｔは、ゲート電極４３４を半導体膜４３０の
片側において少なくとも有していれば良いが、半導体膜４３０を間に挟んで存在する一対
のゲート電極を有していても良い。
トランジスタ１０７ｔが、半導体膜４３０を間に挟んで存在する一対のゲート電極を有し
ている場合、一方のゲート電極にはオンまたはオフを制御するための信号が与えられ、他
方のゲート電極は、電気的に絶縁しているフローティングの状態であっても良いし、電位
が他から与えられている状態であっても良い。後者の場合、一対の電極に、同じ高さの電
位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与え
られていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジス
タの閾値電圧を制御することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態６）
本実施の形態では、本発明の一態様に係る半導体装置の一例について、説明する。
図１４に、本発明の一態様に係る半導体装置８００の構成を、ブロック図で示す。図１４
に示す半導体装置８００は、ＣＰＵ８０１、ＤＲＡＭ８０２、タイマー（Ｔｉｍｅｒ）８
０３、Ｉ／Ｏポート（Ｉ／Ｏ）８０４、システムバス（Ｓｙｓｔｅｍ Ｂｕｓ）８０５な
どを有する。
ＤＲＡＭ８０２は、ＣＰＵ８０１において実行される命令やデータなどが記憶される、主
記憶装置としての機能を有する。タイマー８０３は、時間を計測し、計測された時間を情
報として含む信号を、生成する機能を有する。Ｉ／Ｏポート８０４は、半導体装置８００
の外部にある機器と、半導体装置８００との信号の入出力におけるインターフェースとし
ての機能を有する。システムバス８０５は、ＣＰＵ８０１と、ＤＲＡＭ８０２、タイマー
８０３、及びＩ／Ｏポート８０４との間の、信号の伝送経路としての機能を有する。
ＣＰＵ８０１は、データパス（Ｄａｔａｐａｔｈ）８０６と、パワースイッチ（Ｐｏｗｅ
ｒ Ｓｗｉｔｃｈｅｓ）８０７と、パワーコントローラ（Ｐｏｗｅｒ Ｃｏｎｔｒｏｌｌ
ｅｒ）８０８と、命令キャッシュ（Ｉ ｃａｃｈｅ）８０９と、データキャッシュ（Ｄ
ｃａｃｈｅ）８１０と、コントローラ（Ｃｏｎｔｒｏｌｌｅｒ）８１１とを有する。
コントローラ８１１は制御装置に相当し、命令をデコードし、実行する機能を有する。
データパス８０６は、レジスタ（Ｒｅｇｉｓｔｅｒ）８１２の他、例えば、ＡＬＵ（Ａｒ
ｉｔｈｍｅｔｉｃ Ｌｏｇｉｃ Ｕｎｉｔ）、シフタ、乗算器、または浮動小数点演算器
などの、各種の演算処理を行う回路を含んでいる。
パワーコントローラ８０８は、データパス８０６からの命令に従って、パワースイッチ８
０７が有する各スイッチの、導通状態または非導通状態を選択することで、命令キャッシ
ュ８０９、データキャッシュ８１０、データパス８０６への電源電圧の供給を制御する機
能を有する。なお、図１４では、パワーコントローラ８０８がＣＰＵ８０１の構成要素の
１つとして図示されているが、パワーコントローラ８０８はＣＰＵ８０１の構成要素に必
ずしも含まれるとは限らない。本発明の一態様に係る半導体装置では、パワーコントロー
ラ８０８を、ＣＰＵ８０１とは異なる構成要素として有していても良い。
本発明の一態様に係る半導体装置８００では、上記実施の形態で示した記憶素子１００を
、命令キャッシュ８０９、データキャッシュ８１０、またはレジスタ８１２に用いること
ができる。上記実施の形態で示した記憶素子１００を、命令キャッシュ８０９、データキ
ャッシュ８１０、またはレジスタ８１２などの緩衝記憶装置に用いることで、電源電圧の
供給の停止による緩衝記憶装置内のデータの消失を防ぐことができる。また、電源電圧の
供給を停止する前に保持していたデータの待避を短時間で行うことができ、さらに、電源
電圧の供給を再開した後、短時間で上記データを復帰することができる。よって、ＣＰＵ
８０１全体、もしくはＣＰＵ８０１を有する半導体装置において、６０秒のように長い時
間であっても、ミリ秒程度の短い時間であっても、電源電圧の供給の停止を行うことがで
きる。従って、半導体装置８００の消費電力を小さく抑えることができる。
半導体装置８００の仕様の一例を、下記の表１に示す。
Figure 0006908663
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態７）
本実施の形態では、本発明の一態様に係る記憶装置における、１ビットのデータを記憶す
ることができる記憶素子について、上記実施の形態とは別の構成についてその一例を示す
。なお本発明の一態様に係る記憶装置は、上記実施の形態２で説明したデータキャッシュ
６０３又は命令キャッシュ６０４、上記実施の形態５で説明したデータキャッシュ８１０
又は命令キャッシュ８０９に用いることができる。
本発明の一態様に係る記憶装置は、１ビットのデータを記憶することができる記憶素子を
、単数又は複数有している。図１５（Ａ）では、実際に作製した、記憶素子（Ｍｅｍｏｒ
ｙ＿Ｃｅｌｌ）を複数備えた記憶装置の光学顕微鏡による写真を示している。
図１５（Ａ）において示す記憶素子はマトリクス状に設けられ、周辺にカラムドライバ（
ＣＯＬＵＭＮ＿ＤＲＶ．）、ロードライバ（ＲＯＷ＿ＤＲＶ．）、及びセンスアンプ（Ｓ
ＥＮＳＥ＿ＡＭＰ．）を有する。
図１５（Ｂ）には、図１５（Ａ）で実際に作製した記憶装置が有する、記憶素子の回路構
成を示す。
図１５（Ｂ）に示す記憶素子８２０は、スイッチとして機能するトランジスタＳＷ＿ＦＥ
Ｔ１及びトランジスタＳＷ＿ＦＥＴ２、入力端子の電位の極性を反転させて出力端子から
出力する機能を有するインバータＩＮＶ１及びインバータＩＮＶ２、オフ電流が著しく小
さいトランジスタをスイッチとして用いるトランジスタＯＳ＿ＦＥＴ１及びトランジスタ
ＯＳ＿ＦＥＴ２、並びに電荷を保持する機能を有する容量素子Ｃａｐ１及び容量素子Ｃａ
ｐ２、を有する。
図１５（Ｂ）に示す構成において、トランジスタＳＷ＿ＦＥＴ１及びトランジスタＳＷ＿
ＦＥＴ２は、実施の形態１で説明した、スイッチ１０３及びスイッチ１０４の一例に相当
する。また、インバータＩＮＶ１とインバータＩＮＶ２は、実施の形態１で説明した、論
理素子１０１及び論理素子１０２の一例に相当する。また、トランジスタＯＳ＿ＦＥＴ１
及びトランジスタＯＳ＿ＦＥＴ２並びに容量素子Ｃａｐ１及び容量素子Ｃａｐ２は、実施
の形態１で説明した、記憶回路１２０及び記憶回路１２１の一例に相当する。インバータ
ＩＮＶ１とインバータＩＮＶ２とは、入力端子が互いの出力端子に接続されている。
インバータＩＮＶ１とインバータＩＮＶ２は、同じ配線から電源電圧が与えられることで
、トランジスタＳＷ＿ＦＥＴ１及びトランジスタＳＷ＿ＦＥＴ２を介して書き込まれたデ
ータを、保持することができる。
容量素子Ｃａｐ１は、インバータＩＮＶ１とインバータＩＮＶ２に保持されているデータ
を必要に応じて記憶できるように、トランジスタＯＳ＿ＦＥＴ１を介して、インバータＩ
ＮＶ１の入力端子に接続されている。また、容量素子Ｃａｐ２は、インバータＩＮＶ１と
インバータＩＮＶ２に保持されているデータを必要に応じて記憶できるようにトランジス
タＯＳ＿ＦＥＴ２を介して、インバータＩＮＶ２の入力端子に接続されている。
具体的に、容量素子Ｃａｐ１は、一対の電極間に誘電体を有するコンデンサであり、その
一方の電極は、トランジスタＯＳ＿ＦＥＴ１を介してインバータＩＮＶ１の入力端子に接
続され、他方の電極は、接地電位などの電位が与えられているノードに接続されている。
また、容量素子Ｃａｐ２は、一対の電極間に誘電体を有するコンデンサであり、その一方
の電極は、トランジスタＯＳ＿ＦＥＴ２を介してインバータＩＮＶ２の入力端子に接続さ
れ、他方の電極は、接地電位などの電位が与えられているノードに接続されている。
そして、本発明の一態様では、トランジスタＯＳ＿ＦＥＴ１及びトランジスタＯＳ＿ＦＥ
Ｔ２に、オフ電流が著しく小さいトランジスタを用いる。上記構成により、記憶素子８２
０への電源電圧の供給が停止されても、トランジスタＯＳ＿ＦＥＴ１及びトランジスタＯ
Ｓ＿ＦＥＴ２をオフにすることで、記憶回路１２０及び記憶回路１２１においてデータを
保持することができる。よって、記憶素子８２０への電源電圧の供給が停止する前に、イ
ンバータＩＮＶ１とインバータＩＮＶ２に保持されているデータを記憶回路１２０及び記
憶回路１２１に待避させ、データが消失するのを防ぐことができる。
なお、図１５（Ｂ）に示す記憶素子８２０の動作の一例は、図４に示したタイミングチャ
ートに示すスイッチ１０３及びスイッチ１０４、並びにスイッチ１０７及びスイッチ１０
８のように、トランジスタＳＷ＿ＦＥＴ１及びトランジスタＳＷ＿ＦＥＴ２、並びにトラ
ンジスタＯＳ＿ＦＥＴ１及びトランジスタＯＳ＿ＦＥＴ２で構成されるスイッチのオン又
はオフを切り替えて動作させればよい。具体的には、トランジスタＳＷ＿ＦＥＴ１及びト
ランジスタＳＷ＿ＦＥＴ２、並びにトランジスタＯＳ＿ＦＥＴ１及びトランジスタＯＳ＿
ＦＥＴ２に接続されるビット線ＢＬ、反転ビット線ＢＬＢ、ワード線ＷＬ、制御線ＯＳ＿
ＷＥまたインバータＩＮＶ１とインバータＩＮＶ２への電源電圧の供給の停止及び再開は
、データの待避及び復帰との間に行う構成とすればよい。
（実施の形態８）
本実施の形態では、先の実施の形態に示すキャッシュとして用いることができる記憶素子
の一例を、図１６および図１７を用いて説明する。図１６（Ａ）には、記憶素子の一例と
して記憶素子９００の回路図を示す。
図１６（Ａ）に示す記憶素子９００は、トランジスタ９１０と、トランジスタ９１２と、
容量素子９１４とを有し、配線９２０、配線９２２および配線９２４と電気的に接続され
ている。トランジスタ９１０は、先の実施の形態に示すトランジスタ１０７ｔおよびトラ
ンジスタ１０８ｔと同様のものを用いることができ、本実施の形態では、酸化物半導体膜
にチャネル形成領域を有するトランジスタを、用いるものとする。また、トランジスタ９
１２は、先の実施の形態に示すトランジスタ１０３ｔおよびトランジスタ１０４ｔと同様
のものを用いることができる。
トランジスタ９１０のソース端子およびドレイン端子は、一方が配線９２０に接続され、
他方がトランジスタ９１２のゲート電極及び容量素子９１４の一方の電極に接続されてい
る。トランジスタ９１０のゲート電極は、配線９２２に接続されている。トランジスタ９
１２のソース端子およびドレイン端子は、一方が配線９２０に接続され、他方には配線を
介して所定の電位が与えられる。容量素子９１４の他方の電極は、配線９２４に接続され
ている。
トランジスタ９１０は、オフ電流が著しく小さいという特徴を有しているため、トランジ
スタ９１０をオフとすることで、トランジスタ９１０のソース端子およびドレイン端子の
他方と、トランジスタ９１２のゲート電極と、容量素子９１４の一方の電極とが接続され
たノード（以下、ノードＦＧと呼ぶ）の電位を長時間に渡って保持することが可能である
。そして、容量素子９１４を有することにより、ノードＦＧに与えられた電荷の保持が容
易になり、また、保持された情報の読み出しが容易になる。
記憶素子９００に情報を記憶させる場合（書き込み）は、まず、配線９２２の電位を、ト
ランジスタ９１０がオンとなる電位にして、トランジスタ９１０をオンとする。これによ
り、配線９２０の電位が、ノードＦＧに供給され、ノードＦＧに所定量の電荷が蓄積され
る。その後、配線９２４の電位を、トランジスタ９１０がオフとなる電位にして、トラン
ジスタ９１０をオフとすることにより、ノードＦＧには所定の電荷が保持されたままの状
態となる。以上のように、ノードＦＧに所定量の電荷を蓄積及び保持させることで、メモ
リセルに情報を記憶させることができる。
記憶された情報を読み出す場合（読み出し）は、まず、トランジスタ９１２のソース端子
及びドレイン端子の他方に所定の電位（定電位）を与えた状態で、ノードＦＧに保持され
た電荷によって、トランジスタ９１２のオンまたはオフが選択されるような電位（読み出
し電位）を与える。その後、トランジスタ９１２のオンまたはオフを読み出す（配線９２
０の電位を読み出す）ことで、記憶された情報を読み出すことができる。
図１６（Ａ）に示す記憶素子９００をマトリクス状に複数配列させて作製した記憶装置の
光学顕微鏡写真を図１６（Ｂ）に示す。図１６（Ｂ）に示す記憶装置は、記憶素子９００
をメモリセルとしてマトリクス状に配列させたメモリセルアレイと、ロードライバと、セ
ンスラッチと、コントローラを有する。
図１６（Ｂ）に示す記憶装置は、行方向の幅が４．０ｍｍ、列方向の幅が５．８ｍｍであ
り、記憶容量は１Ｍビットである。
図１６（Ｂ）に示す記憶装置のデータ保持特性を測定した結果を図１７に示す。データ保
持特性の測定は、図１６（Ａ）に示す配線９２２の電圧を−２Ｖとし、温度１２５℃で行
った。
図１７に示すグラフは横軸に時間（秒）、縦軸にデータが保持されているビット数をとっ
ている。図１７に示すように、図１６（Ｂ）に示す記憶装置は、１２５℃の環境で１０日
以上経っても十分データを保持していた。ここで、１２５℃での加速係数は室温の加速係
数の約１０４倍である。よって、図１６（Ｂ）に示す記憶装置は、室温の環境で１０年か
それ以上データを保持できることが推測される。
このように、酸化物半導体などのバンドギャップの広い半導体をチャネル形成領域に含む
トランジスタを、記憶装置に用いることにより、良好なデータ保持特性を有する記憶装置
を提供することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
１００ 記憶素子
１０１ 論理素子
１０１ｉ インバータ
１０２ 論理素子
１０２ｉ インバータ
１０３ スイッチ
１０３ｔ トランジスタ
１０４ スイッチ
１０４ｔ トランジスタ
１０５ 容量素子
１０６ 容量素子
１０７ スイッチ
１０７ｔ トランジスタ
１０８ スイッチ
１０８ｔ トランジスタ
１０９ 配線
１１０ 配線
１１１ 配線
１１２ 配線
１１３ 配線
１１４ トランジスタ
１１５ トランジスタ
１１６ トランジスタ
１１７ トランジスタ
１１８ 配線
１１９ 配線
１２０ 記憶回路
１２１ 記憶回路
１３０ スイッチ
１３１ スイッチ
１３２ スイッチ
１３３ スイッチ
１５０ 配線
１５１ 配線
１５２ 配線
１６１ プリチャージ回路
１６２ スイッチ回路
１６３ センスアンプ
１６４ 出力回路
１７０ 記憶素子群
２００ 基板
２０１ 絶縁膜
２０３ｎ 半導体膜
２０３ｐ 半導体膜
２０４ｎ ゲート絶縁膜
２０４ｐ ゲート絶縁膜
２０５ｎ ゲート電極
２０５ｐ ゲート電極
２０６ 導電膜
２０７ 導電膜
２０８ 領域
２０９ 領域
２１０ 領域
２１１ 領域
２１２ 領域
２１３ 導電膜
２１４ 領域
２１５ 領域
２１６ 領域
２１７ 領域
２１８ 領域
２１９ 絶縁膜
２３０ 半導体膜
２３１ ゲート絶縁膜
２３２ 導電膜
２３３ 導電膜
２３４ ゲート電極
２３５ サイドウォール
２３６ 絶縁膜
２３７ 絶縁膜
２３８ 絶縁膜
２３９ 導電膜
４００ 半導体基板
４０１ 素子分離用絶縁膜
４０２ 不純物領域
４０３ 不純物領域
４０４ ゲート電極
４０５ ゲート絶縁膜
４０９ 絶縁膜
４１０ 配線
４１１ 配線
４１５ 配線
４１６ 配線
４２０ 絶縁膜
４２１ 配線
４３０ 半導体膜
４３１ ゲート絶縁膜
４３２ 導電膜
４３３ 導電膜
４３４ ゲート電極
４３５ 導電膜
４４１ 絶縁膜
４４３ 導電膜
６００ ＣＰＵ
６０１ 制御装置
６０２ ＡＬＵ
６０３ データキャッシュ
６０４ 命令キャッシュ
６０５ プログラムカウンタ
６０６ 命令レジスタ
６０７ 主記憶装置
６０８ レジスタファイル
６５０ 半導体装置
６５１ パワーコントローラ
６５２ スイッチ
６５３ ＢＵＦ
８００ 半導体装置
８０１ ＣＰＵ
８０２ ＤＲＡＭ
８０３ タイマー
８０４ Ｉ／Ｏポート
８０５ システムバス
８０６ データパス
８０７ パワースイッチ
８０８ パワーコントローラ
８０９ 命令キャッシュ
８１０ データキャッシュ
８１１ コントローラ
８１２ レジスタ
８２０ 記憶素子
９００ 記憶素子
９１０ トランジスタ
９１２ トランジスタ
９１４ 容量素子
９２０ 配線
９２２ 配線
９２４ 配線
５００１ 筐体
５００２ 筐体
５００３ 表示部
５００４ 表示部
５００５ マイクロホン
５００６ スピーカー
５００７ 操作キー
５００８ スタイラス
５１０１ 車体
５１０２ 車輪
５１０３ ダッシュボード
５１０４ ライト
５３０１ 筐体
５３０２ 冷蔵室用扉
５３０３ 冷凍室用扉
５４０１ 筐体
５４０２ 表示部
５４０３ キーボード
５４０４ ポインティングデバイス
５６０１ 筐体
５６０２ 筐体
５６０３ 表示部
５６０４ 表示部
５６０５ 接続部
５６０６ 操作キー
５８０１ 筐体
５８０２ 筐体
５８０３ 表示部
５８０４ 操作キー
５８０５ レンズ
５８０６ 接続部

Claims (2)

  1. 第１の論理素子と、
    第２の論理素子と、
    第１の記憶回路と、
    第２の記憶回路と、を有し、
    前記第１の論理素子は、第１のノードの電位の極性を反転させて第２のノードに供給する機能を有し、
    前記第２の論理素子は、前記第２のノードの電位の極性を反転させて前記第１のノードに供給する機能を有し、
    前記第１の記憶回路は、第１のトランジスタと、第１の容量素子と、を有し、
    前記第２の記憶回路は、第２のトランジスタと、第２の容量素子と、を有し、
    前記第１のトランジスタは、チャネルに酸化物半導体を有し、
    前記第２のトランジスタは、チャネルに酸化物半導体を有し、
    前記第１の容量素子の第１の電極は、前記第１のトランジスタを介して前記第１のノードに電気的に接続され、
    前記第２の容量素子の第１の電極は、前記第２のトランジスタを介して前記第２のノードに電気的に接続され、
    前記第１のノードは、第３のトランジスタを介して第１の配線に電気的に接続され、
    前記第２のノードは、第４のトランジスタを介して第２の配線に電気的に接続される記憶装置であって、
    第１の期間と、前記第１の期間の後の第２の期間と、前記第２の期間の後の第３の期間と、を有し、
    前記第１の期間において、前記第１のノードの電位に対応した第１のデータが前記第１の記憶回路に保持され、前記第２のノードの電位に対応した第２のデータが前記第２の記憶回路に保持され、かつ、前記第１の論理素子及び前記第２の論理素子に電源電圧が供給されず、
    前記第２の期間において、前記第１の論理素子に電源電圧が供給され、前記第２の論理素子に電源電圧が供給されず、前記第１のデータに対応した電位が前記第１の記憶回路から前記第１のノードに書き込まれ、かつ、前記第２のデータに対応した電位が前記第２の記憶回路から前記第２のノードに書き込まれ、
    前記第３の期間において、前記第１の論理素子及び前記第２の論理素子に電源電圧が供給される記憶装置。
  2. 第１の論理素子と、
    第２の論理素子と、
    第１の記憶回路と、
    第２の記憶回路と、を有し、
    前記第１の論理素子は、第１のノードの電位の極性を反転させて第２のノードに供給する機能を有し、
    前記第２の論理素子は、前記第２のノードの電位の極性を反転させて前記第１のノードに供給する機能を有し、
    前記第１の記憶回路は、第１のトランジスタと、第１の容量素子と、を有し、
    前記第２の記憶回路は、第２のトランジスタと、第２の容量素子と、を有し、
    前記第１のトランジスタは、チャネルに酸化物半導体を有し、
    前記第２のトランジスタは、チャネルに酸化物半導体を有し、
    前記第１の容量素子の第１の電極は、前記第１のトランジスタを介して前記第１のノードに電気的に接続され、
    前記第１の容量素子の第２の電極は、電源線に電気的に接続され、
    前記第２の容量素子の第１の電極は、前記第２のトランジスタを介して前記第２のノードに電気的に接続され、
    前記第２の容量素子の第２の電極は、前記電源線に電気的に接続され、
    前記第１のノードは、第３のトランジスタを介して第１の配線に電気的に接続され、
    前記第２のノードは、第４のトランジスタを介して第２の配線に電気的に接続される記憶装置であって、
    第１の期間と、前記第１の期間の後の第２の期間と、前記第２の期間の後の第３の期間と、を有し、
    前記第１の期間において、前記第１のノードの電位に対応した第１のデータが前記第１の記憶回路に保持され、前記第２のノードの電位に対応した第２のデータが前記第２の記憶回路に保持され、かつ、前記第１の論理素子及び前記第２の論理素子に電源電圧が供給されず、
    前記第２の期間において、前記第１の論理素子に電源電圧が供給され、前記第２の論理素子に電源電圧が供給されず、前記第１のデータに対応した電位が前記第１の記憶回路から前記第１のノードに書き込まれ、かつ、前記第２のデータに対応した電位が前記第２の記憶回路から前記第２のノードに書き込まれ、
    前記第３の期間において、前記第１の論理素子及び前記第２の論理素子に電源電圧が供給される記憶装置。
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5879165B2 (ja) * 2011-03-30 2016-03-08 株式会社半導体エネルギー研究所 半導体装置
US9336845B2 (en) 2011-05-20 2016-05-10 Semiconductor Energy Laboratory Co., Ltd. Register circuit including a volatile memory and a nonvolatile memory
US9467047B2 (en) * 2011-05-31 2016-10-11 Semiconductor Energy Laboratory Co., Ltd. DC-DC converter, power source circuit, and semiconductor device
US8804405B2 (en) * 2011-06-16 2014-08-12 Semiconductor Energy Laboratory Co., Ltd. Memory device and semiconductor device
JP2014063557A (ja) * 2012-02-24 2014-04-10 Semiconductor Energy Lab Co Ltd 記憶装置及び半導体装置
JP6046514B2 (ja) 2012-03-01 2016-12-14 株式会社半導体エネルギー研究所 半導体装置
JP2014195243A (ja) 2013-02-28 2014-10-09 Semiconductor Energy Lab Co Ltd 半導体装置
JP2014195241A (ja) 2013-02-28 2014-10-09 Semiconductor Energy Lab Co Ltd 半導体装置
JP6345544B2 (ja) * 2013-09-05 2018-06-20 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9245593B2 (en) * 2013-10-16 2016-01-26 Semiconductor Energy Laboratory Co., Ltd. Method for driving arithmetic processing unit
TWI621127B (zh) 2013-10-18 2018-04-11 半導體能源研究所股份有限公司 運算處理裝置及其驅動方法
JP6457239B2 (ja) 2013-10-31 2019-01-23 株式会社半導体エネルギー研究所 半導体装置
JP2015118724A (ja) 2013-11-13 2015-06-25 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の駆動方法
JP6495698B2 (ja) * 2014-03-20 2019-04-03 株式会社半導体エネルギー研究所 半導体装置、電子部品、及び電子機器
JP6126566B2 (ja) * 2014-09-19 2017-05-10 株式会社東芝 不揮発性メモリ
TWI533319B (zh) 2014-11-20 2016-05-11 財團法人工業技術研究院 非揮發性記憶體裝置及其控制方法
TWI710124B (zh) * 2015-01-30 2020-11-11 日商半導體能源研究所股份有限公司 成像裝置及電子裝置
US10129837B2 (en) * 2015-12-14 2018-11-13 Skyworks Solutions, Inc. Variable capacitor
US10622059B2 (en) 2016-03-18 2020-04-14 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor based memory device
JP7109973B2 (ja) * 2018-04-13 2022-08-01 株式会社半導体エネルギー研究所 半導体装置
SG10201913065QA (en) * 2019-12-23 2021-07-29 Sensetime Int Pte Ltd Data processing method and apparatus, and edge device
KR102710108B1 (ko) * 2021-09-24 2024-09-25 한국전자통신연구원 산화물 반도체를 포함하는 sram 소자

Family Cites Families (128)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
US4809225A (en) * 1987-07-02 1989-02-28 Ramtron Corporation Memory cell with volatile and non-volatile portions having ferroelectric capacitors
JPH0457291A (ja) * 1990-06-22 1992-02-25 Kawasaki Steel Corp 半導体記憶装置
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
WO1997006554A2 (en) 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
TW365007B (en) * 1996-12-27 1999-07-21 Matsushita Electric Ind Co Ltd Driving method of semiconductor integrated circuit and the semiconductor integrated circuit
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000048576A (ja) * 1998-07-24 2000-02-18 Toshiba Corp 半導体集積回路装置
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP3560949B2 (ja) 2001-11-19 2004-09-02 ローム株式会社 データ保持装置およびデータ保持装置を有する電子回路
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
JP2004118921A (ja) * 2002-09-25 2004-04-15 Toshiba Corp 磁気ランダムアクセスメモリ
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
US6990011B2 (en) * 2003-05-09 2006-01-24 Stmicroelectronics, Inc. Memory circuit and method for corrupting stored data
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP4620046B2 (ja) 2004-03-12 2011-01-26 独立行政法人科学技術振興機構 薄膜トランジスタ及びその製造方法
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7257017B2 (en) 2004-05-28 2007-08-14 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM cell for soft-error rate reduction and cell stability improvement
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
AU2005302963B2 (en) 2004-11-10 2009-07-02 Cannon Kabushiki Kaisha Light-emitting device
WO2006051995A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
CA2708335A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
US7236396B2 (en) * 2005-06-30 2007-06-26 Texas Instruments Incorporated Area efficient implementation of small blocks in an SRAM array
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
JP4824500B2 (ja) * 2005-10-28 2011-11-30 エルピーダメモリ株式会社 半導体記憶装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP2007317316A (ja) * 2006-05-26 2007-12-06 Toshiba Corp 半導体記憶装置
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
US7609541B2 (en) * 2006-12-27 2009-10-27 Freescale Semiconductor, Inc. Memory cells with lower power consumption during a write operation
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5201487B2 (ja) 2007-12-06 2013-06-05 日本電気株式会社 不揮発性ラッチ回路
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
MY166309A (en) 2009-11-20 2018-06-25 Semiconductor Energy Lab Nonvolatile latch circuit and logic circuit, and semiconductor device using the same
KR101720072B1 (ko) * 2009-12-11 2017-03-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 불휘발성 래치 회로와 논리 회로, 및 이를 사용한 반도체 장치
KR101729933B1 (ko) 2009-12-18 2017-04-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 불휘발성 래치 회로와 논리 회로, 및 이를 사용한 반도체 장치
WO2011078373A1 (en) 2009-12-25 2011-06-30 Semiconductor Energy Laboratory Co., Ltd. Memory device, semiconductor device, and electronic device
WO2011089847A1 (en) * 2010-01-20 2011-07-28 Semiconductor Energy Laboratory Co., Ltd. Signal processing circuit and method for driving the same
US8450778B2 (en) * 2010-08-24 2013-05-28 Taiwan Semiconductor Manufacturing Co., Ltd. Method and apparatus for memory cell layout
US8854867B2 (en) 2011-04-13 2014-10-07 Semiconductor Energy Laboratory Co., Ltd. Memory device and driving method of the memory device
TWI541978B (zh) 2011-05-11 2016-07-11 半導體能源研究所股份有限公司 半導體裝置及半導體裝置之驅動方法
JP6082189B2 (ja) 2011-05-20 2017-02-15 株式会社半導体エネルギー研究所 記憶装置及び信号処理回路
JP5886496B2 (ja) 2011-05-20 2016-03-16 株式会社半導体エネルギー研究所 半導体装置
TWI616873B (zh) * 2011-05-20 2018-03-01 半導體能源研究所股份有限公司 儲存裝置及信號處理電路
US8804405B2 (en) * 2011-06-16 2014-08-12 Semiconductor Energy Laboratory Co., Ltd. Memory device and semiconductor device
US8817516B2 (en) 2012-02-17 2014-08-26 Semiconductor Energy Laboratory Co., Ltd. Memory circuit and semiconductor device
JP2014063557A (ja) * 2012-02-24 2014-04-10 Semiconductor Energy Lab Co Ltd 記憶装置及び半導体装置
US8724374B1 (en) * 2012-10-18 2014-05-13 Stmicroelectronics International N.V. Data-dependent pullup transistor supply and body bias voltage application for a static random access memory (SRAM) cell

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