JP6109637B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置とその駆動方法に関する。本明細書において、半導体装置とは、半導体素子自体または半導体素子を含むものをいい、このような半導体素子として、例えばトランジスタが挙げられる。従って、液晶表示装置及び記憶装置なども半導体装置に含まれる。
揮発性メモリの一種として、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が広く知られている。また、例えば、特許文献１には、ＳＲＡＭのデータを外部のコンテキスト保持部に退避させて、消費電力を低減し、起動時間の短縮を図ることができる半導体集積回路が開示されている。
一方で、近年、半導体特性を示す金属酸化物（以下、酸化物半導体と呼ぶ。）が注目されている。酸化物半導体は、トランジスタに適用することができる（特許文献２及び特許文献３）。
特開２００７−１０８４０２号公報 特開２００７−１２３８６１号公報 特開２００７−０９６０５５号公報
本発明の一態様は、オフ電流の小さいトランジスタに電気的に接続されたデータ保持部と、該データ保持部に電気的に接続された揮発性メモリ（例えばＳＲＡＭ）と、を有する記憶装置（半導体装置）を提供することを課題とする。
また、本発明の一態様は、前記記憶装置（半導体装置）の駆動方法であって、前記記憶装置（半導体装置）が有する揮発性メモリ（例えばＳＲＡＭ）を高速に動作させることが可能な駆動方法を提供することを課題とする。また、本発明の一態様は、前記記憶装置（半導体装置）の駆動方法であって、電力の供給を停止する直前に行う退避動作時の消費電力を低減した駆動方法を提供することを課題とする。
本発明の一態様は、揮発性メモリのデータ保持部がトランジスタを介して不揮発性メモリのデータ保持部に電気的に接続されている半導体装置である。このような半導体装置を駆動するに際して、揮発性メモリへのデータの書き込み時には前記トランジスタをオフする。これにより、揮発性メモリへ高速に書き込みを行うことができる。また、揮発性メモリがデータを保持する期間は前記トランジスタをオンして、揮発性メモリと不揮発性メモリの双方でデータを保持し、電力の供給を停止する前に前記トランジスタをオフしてデータを不揮発化する。電力を供給するか否かの選択は、素子毎またはブロック毎に行う。
本発明の一態様は、第１及び第２のデータ保持部が設けられた第１のメモリと、第３及び第４のデータ保持部が設けられた第２のメモリと、を有し、前記第１のデータ保持部は、第１のトランジスタを介してビット線に電気的に接続され、前記第２のデータ保持部は、第２のトランジスタを介して反転ビット線に電気的に接続され、前記第１及び第２のトランジスタには第１のワード線が電気的に接続され、前記第３のデータ保持部は、第３のトランジスタを介して前記第２のデータ保持部に電気的に接続され、前記第４のデータ保持部は、第４のトランジスタを介して前記第１のデータ保持部に電気的に接続され、前記第３及び第４のトランジスタには第２のワード線が電気的に接続され、前記第３及び第４のデータ保持部は、それぞれ異なる二のキャパシタの一方の電極に電気的に接続され、前記二のキャパシタの他方の電極は、低電位電源線に電気的に接続されている記憶素子を有し、前記記憶素子の複数がマトリクス状に配置されており、前記第１のメモリへの電力の供給が停止される直前に前記第３及び第４のトランジスタをオフする手段を有することを特徴とする半導体装置である。
本発明の一態様は、前記半導体装置の駆動方法であって、前記第１のトランジスタ及び前記第２のトランジスタをオンすると同時に前記第３のトランジスタ及び前記第４のトランジスタをオフし、前記第１のデータ保持部及び前記第２のデータ保持部に前記ビット線及び前記反転ビット線からデータを記憶し、前記第１のトランジスタ及び前記第２のトランジスタをオフすると同時に前記第３のトランジスタ及び前記第４のトランジスタをオンし、前記第１のデータ保持部及び前記第２のデータ保持部のデータを、前記第４のデータ保持部及び前記第３のデータ保持部に記憶する半導体装置の駆動方法である。
オフ電流の小さいトランジスタに接続されたデータ保持部と、該データ保持部に接続された揮発性メモリと、を有する記憶装置（半導体装置）を実現することができる。
前記記憶装置（半導体装置）を高速に動作させることができる。また、前記記憶装置（半導体装置）において揮発性メモリへの電力の供給を停止する直前に行う退避動作時の消費電力を低減することができる。
本発明の一態様である半導体装置を説明するブロック図。 本発明の一態様である半導体装置を説明する回路図。 本発明の一態様である半導体装置を説明する断面図。 本発明の一態様である半導体装置を説明する断面図。 本発明の一態様である半導体装置を説明する回路図。 本発明の一態様である半導体装置を説明する回路図。 電子機器の一例を示す図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
（実施の形態１）
本実施の形態では、本発明の一態様である半導体装置と、その駆動方法について説明する。
図１には、本発明の一態様である半導体装置として、記憶装置１００を示している。図１に示す記憶装置１００は、記憶素子部１０２と、第１の駆動回路１０４と、第２の駆動回路１０６と、を有する。
記憶素子部１０２には、記憶素子１０８がマトリクス状に複数配置されている。図１に示す例では、記憶素子部１０２には記憶素子１０８が５行６列に配置されている。
第１の駆動回路１０４及び第２の駆動回路１０６は、記憶素子１０８への信号の供給を制御し、読み取り時には記憶素子１０８からの信号を取得する。例えば、第１の駆動回路１０４をワード線駆動回路とし、第２の駆動回路１０６をビット線駆動回路とする。ただし、これに限定されず、第１の駆動回路１０４をビット線駆動回路とし、第２の駆動回路１０６をワード線駆動回路としてもよい。
なお、第１の駆動回路１０４及び第２の駆動回路１０６は、それぞれ記憶素子１０８と配線により電気的に接続されている。
記憶素子１０８は、揮発性メモリと、不揮発性メモリと、を有する。記憶素子１０８の具体的な回路構成の一例を図２に示す。図２に示す記憶素子１０８は、第１の記憶回路１１０と、第２の記憶回路１１２と、を有する。
第１の記憶回路１１０は、第１のトランジスタ１１４と、第２のトランジスタ１１６と、第３のトランジスタ１１８と、第４のトランジスタ１２０と、第５のトランジスタ１２２と、第６のトランジスタ１２４と、を有する。
まず、第１の記憶回路１１０の構成について説明する。第１のトランジスタ１１４のソース及びドレインの一方は、第１の端子１３０に電気的に接続され、第１のトランジスタ１１４のゲートは、第２の端子１３２に電気的に接続されている。第２のトランジスタ１１６のソース及びドレインの一方は、高電位電源線Ｖｄｄに電気的に接続され、第２のトランジスタ１１６のソース及びドレインの他方は、第１のトランジスタ１１４のソース及びドレインの他方と、第３のトランジスタ１１８のソース及びドレインの一方と、第１のデータ保持部１４０に電気的に接続されている。第３のトランジスタ１１８のソース及びドレインの他方は、低電位電源線Ｖｓｓに電気的に接続されている。第２のトランジスタ１１６のゲートと第３のトランジスタ１１８のゲートは、第２のデータ保持部１４２に電気的に接続されている。
そして、第４のトランジスタ１２０のソース及びドレインの一方は、第３の端子１３４に電気的に接続され、第４のトランジスタ１２０のゲートは、第４の端子１３６に電気的に接続されている。第５のトランジスタ１２２のソース及びドレインの一方は、高電位電源線Ｖｄｄに電気的に接続され、第５のトランジスタ１２２のソース及びドレインの他方は、第４のトランジスタ１２０のソース及びドレインの他方と、第６のトランジスタ１２４のソース及びドレインの一方と、第２のデータ保持部１４２に電気的に接続されている。第６のトランジスタ１２４のソース及びドレインの他方は、低電位電源線Ｖｓｓに電気的に接続されている。第５のトランジスタ１２２のゲートと第６のトランジスタ１２４のゲートは、第１のデータ保持部１４０に電気的に接続されている。
第１のトランジスタ１１４、第３のトランジスタ１１８、第４のトランジスタ１２０及び第６のトランジスタ１２４は、ｎチャネル型トランジスタである。
第２のトランジスタ１１６及び第５のトランジスタ１２２は、ｐチャネル型トランジスタである。
第１の端子１３０は、ビット線に電気的に接続されている。第２の端子１３２は、第１のワード線に電気的に接続されている。第３の端子１３４は、反転ビット線に電気的に接続されている。第４の端子１３６は、第１のワード線に電気的に接続されている。
以上説明した構成を有することで、第１の記憶回路１１０は、ＳＲＡＭを構成している。すなわち、第１の記憶回路１１０は、揮発性メモリである。本発明の一態様である記憶装置１００では、第１の記憶回路１１０に設けられた第１のデータ保持部１４０及び第２のデータ保持部１４２が第２の記憶回路１１２に電気的に接続されている。
第２の記憶回路１１２は、第７のトランジスタ１２６と、第８のトランジスタ１２８と、を有する。
次に、第２の記憶回路１１２の構成について説明する。第７のトランジスタ１２６のソース及びドレインの一方は、第２のデータ保持部１４２に電気的に接続され、第７のトランジスタ１２６のソース及びドレインの他方は、第１のキャパシタ１４８の一方の電極に電気的に接続されている。第１のキャパシタ１４８の他方の電極には、低電位電源線Ｖｓｓが電気的に接続されている。第８のトランジスタ１２８のソース及びドレインの一方は、第１のデータ保持部１４０に電気的に接続され、第８のトランジスタ１２８のソース及びドレインの他方は、第２のキャパシタ１５０の一方の電極に電気的に接続されている。第２のキャパシタ１５０の他方の電極には、低電位電源線Ｖｓｓが電気的に接続されている。第７のトランジスタ１２６のゲートと第８のトランジスタ１２８のゲートは、第５の端子１３８に電気的に接続されている。
第５の端子１３８は、第２のワード線に電気的に接続されている。なお、第１のワード線と第２のワード線は、一方の動作に従って他方の信号が制御される構成であってもよいし、各々が独立に制御される構成であってもよい。
第７のトランジスタ１２６と第８のトランジスタ１２８は、オフ電流の小さいトランジスタである。なお、図２に例示する構成では、第７のトランジスタ１２６と第８のトランジスタ１２８は、ｎチャネル型トランジスタであるが、これに限定されない。
第７のトランジスタ１２６と第１のキャパシタ１４８の一方の電極の間には、第３のデータ保持部１４４が形成されている。第８のトランジスタ１２８と第２のキャパシタ１５０の一方の電極の間には、第４のデータ保持部１４６が形成されている。第７のトランジスタ１２６と第８のトランジスタ１２８のオフ電流が小さいため、第３のデータ保持部１４４及び第４のデータ保持部１４６の電荷は、長時間保持される。すなわち、第２の記憶回路１１２は、不揮発性メモリである。
第７のトランジスタ１２６と第８のトランジスタ１２８では、チャネル幅１μｍあたりのオフ電流が、１０ａＡ（１×１０−１７Ａ）以下であるとよい。オフ電流の小さいトランジスタのチャネル幅１μｍあたりのオフ電流は、１ａＡ（１×１０−１８Ａ）以下であることが好ましく、１０ｚＡ（１×１０−２０Ａ）以下であることがより好ましく、１ｚＡ（１×１０−２１Ａ）以下であることがさらに好ましく、１００ｙＡ（１×１０−２２Ａ）以下にすることが最も好ましい。
上記したように、第１の記憶回路１１０は揮発性メモリであり、第２の記憶回路１１２は不揮発性メモリであり、第１の記憶回路１１０のデータ保持部である第１のデータ保持部１４０及び第２のデータ保持部１４２は、第２の記憶回路１１２のデータ保持部である第３のデータ保持部１４４及び第４のデータ保持部１４６に、オフ電流の小さいトランジスタを介して電気的に接続されている。従って、オフ電流の小さいトランジスタのゲート電位を制御することで、第１の記憶回路１１０のデータを第２の記憶回路１１２のデータ保持部にも保持させることができる。
このように、図２に示す記憶素子１０８は、揮発性メモリのデータを不揮発性メモリに退避させることができる。
また、第１の記憶回路１１０はＳＲＡＭを構成するため、高速動作が要求される。他方、第２の記憶回路１１２では電力の供給を停止した後の長期間のデータ保持が要求される。このような構成は、第１の記憶回路１１０を高速動作可能なトランジスタを用いて形成し、第２の記憶回路１１２をオフ電流の低いトランジスタを用いて形成することによって実現することができる。例えば、第１の記憶回路１１０を単結晶シリコン基板に形成し、第２の記憶回路１１２を酸化物半導体を用いて形成すればよい。このような構成の一例については、実施の形態２を参照されたい。但し、本発明の一態様は、上述の構成に限定されるものではない。
本発明の一態様である記憶装置１００において、第１のトランジスタ１１４及び第４のトランジスタ１２０をオンして、揮発性メモリである第１の記憶回路１１０のデータ保持部にデータを書き込む際に、第２の記憶回路１１２に含まれる第７のトランジスタ１２６及び第８のトランジスタ１２８がオンしていると、第１の記憶回路１１０のデータ保持部（第１のデータ保持部１４０及び第２のデータ保持部１４２）が所定の電位を保持するためには、第２の記憶回路１１２に含まれる第１のキャパシタ１４８及び第２のキャパシタ１５０に電荷を蓄積する必要がある。従って、第１の記憶回路１１０のデータ保持部にデータを書き込む際に、第７のトランジスタ１２６と第８のトランジスタ１２８がオンしていると、記憶素子１０８の高速動作を阻害する。また、第２の記憶回路１１２を単結晶シリコン基板に形成すると、オフ電流を十分に小さくすることが難しく、第２の記憶回路１１２に長期にわたって記憶内容を保持することが困難である。
そこで、本発明の一態様である半導体装置では、第１の記憶回路１１０のデータ保持部（揮発性メモリ）にデータを書き込む際には、第１の記憶回路１１０のデータ保持部と第２の記憶回路１１２のデータ保持部の間に配されたトランジスタ（すなわち、第７のトランジスタ１２６及び第８のトランジスタ１２８）をオフしておく。これによって、記憶素子１０８の高速動作を実現する。また、第１の記憶回路１１０のデータ保持部への書き込み及び読み出しを行わない際（すなわち、第１のトランジスタ１１４及び第４のトランジスタ１２０がオフの状態）には、第１の記憶回路１１０のデータ保持部と第２の記憶回路１１２のデータ保持部の間に配されたトランジスタをオンする。
記憶素子１０８の揮発性メモリへのデータの書き込みの具体的な動作を以下に示す。まず、オンされている第７のトランジスタ１２６及び第８のトランジスタ１２８をオフする。次いで、第１のトランジスタ１１４及び第４のトランジスタ１２０をオンして、第１の記憶回路１１０のデータ保持部（第１のデータ保持部１４０及び第２のデータ保持部１４２）に所定の電位を供給した後、第１のトランジスタ１１４及び第４のトランジスタ１２０をオフする。その後、第７のトランジスタ１２６及び第８のトランジスタ１２８をオンする。これによって、第２の記憶回路１１２のデータ保持部には、第１の記憶回路１１０のデータ保持部に保持されたデータに対応したデータが保持される。
なお、上述したように、記憶装置１００の高速動作には、少なくとも第１の記憶回路１１０のデータ保持部へのデータの書き込みのために、第１のトランジスタ１１４及び第４のトランジスタ１２０をオンする際には、第２の記憶回路１１２に含まれる第７のトランジスタ１２６及び第８のトランジスタ１２８をオフとする必要がある。但し、第１の記憶回路１１０のデータ保持部からのデータの読み出しのために、第１のトランジスタ１１４及び第４のトランジスタ１２０をオンする際には、第２の記憶回路１１２に含まれる第７のトランジスタ１２６及び第８のトランジスタ１２８はオフとしてもよいし、オンとしてもよい。
また、第１のトランジスタ１１４及び第４のトランジスタ１２０がオフの期間（データの保持期間）には、第７のトランジスタ１２６及び第８のトランジスタ１２８をオンとして、第１の記憶回路１１０及び第２の記憶回路１１２の双方でデータを保持する。
また、記憶素子１０８への電力の供給を停止する場合には、記憶素子１０８への電力の供給を停止する直前に、第１の記憶回路１１０のデータ保持部と第２の記憶回路１１２のデータ保持部の間に配されたトランジスタ（すなわち、第７のトランジスタ１２６及び第８のトランジスタ１２８）をオフして、第２の記憶回路１１２に保持されたデータを不揮発化する。揮発性メモリへの電力の供給が停止される直前に第７のトランジスタ１２６と第８のトランジスタ１２８をオフする手段は、第１の駆動回路１０４及び第２の駆動回路１０６に搭載してもよいし、これらの駆動回路を制御する別の制御回路に設けられていてもよい。
なお、ここで、第１の記憶回路１１０のデータ保持部と第２の記憶回路１１２のデータ保持部の間に配された第７のトランジスタ１２６及び第８のトランジスタ１２８のオンまたはオフは、記憶素子毎に行ってもよいし、記憶素子部１０２をいくつかに区分けしたブロックごとに行ってもよい。
本発明の一態様である記憶装置１００では、第１の記憶回路１１０にデータを書き込む際に、第１の記憶回路１１０のデータ保持部と第２の記憶回路１１２のデータ保持部の間に配されたトランジスタをオフするため、第２の記憶回路１１２に含まれる第１のキャパシタ１４８及び第２のキャパシタ１５０への電荷の蓄積を行うことなく第１の記憶回路１１０にデータを書き込むことが可能となるため、記憶素子１０８を高速に動作させることができる。
なお、本発明の一態様である記憶装置１００では、記憶装置１００への電力の供給を停止する（記憶装置１００の電源を遮断する）前に、記憶装置１００に含まれる全ての記憶素子１０８で、第１の記憶回路１１０のデータ保持部と第２の記憶回路１１２のデータ保持部の間に配されたトランジスタをオフして、データを不揮発化する。ここで、最後にデータを書き換えた記憶素子１０８については、揮発性メモリに書き込んだデータを不揮発性メモリにも保持させるための時間を考慮して、第１の記憶回路１１０のデータ保持部と第２の記憶回路１１２のデータ保持部の間に配されたトランジスタをオフとするタイミングをその他の記憶素子１０８よりも後にすることが好ましい。換言すると、記憶装置１００の電源を遮断する直前には、最後にデータを書き換えた記憶素子１０８に含まれる第７のトランジスタ１２６及び第８のトランジスタ１２８のみをオンとし、それ以外の記憶素子１０８に含まれる第７のトランジスタ１２６及び第８のトランジスタ１２８についてはオフとすることが好ましい。また、この場合、最後にデータを書き換えた記憶素子１０８のアドレスを、外部メモリに記憶しておくと、その他の記憶素子１０８に供給する電力を先に停止することが可能となるため、好ましい。
ただし、本発明の一態様である半導体装置の駆動方法は上記説明に限定されるものではない。
以上説明したように、記憶装置１００を高速動作させることができる。また、データの退避を一部の記憶素子のみで行うため、消費電力を抑えることができる。
なお、本実施の形態では、揮発性メモリとしてＳＲＡＭを用いたが、これに限定されず、他の揮発性メモリを用いてもよい。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、上述の記憶装置１００に適用可能な記憶素子の図２とは異なる回路構成の例について図面を参照して説明する。但し、本実施の形態は、実施の形態１と多くの部分において共通した構成を有するため、実施の形態１と同一部分又は同様な機能を有する部分の繰り返しの説明は省略する。
図５は、記憶装置１００に適用可能な記憶素子１８２の構成例である。図５に示す記憶素子１８２は、第１の記憶回路１１０と、第２の記憶回路１８０とを有する。
図５に示す記憶素子１８２において、第１の記憶回路１１０は、図２の記憶素子１０８の第１の記憶回路１１０と同様の構成とすることができる。
第２の記憶回路１８０は、図２に示した第７のトランジスタ１２６と、第８のトランジスタ１２８と、に加えて、第９のトランジスタ１６０と、第１０のトランジスタ１６２と、第１１のトランジスタ１６４と、第１２のトランジスタ１６６と、を有する。
第２の記憶回路１８０の構成について説明する。第７のトランジスタ１２６のソース及びドレインの一方は、第２のデータ保持部１４２に電気的に接続され、第７のトランジスタ１２６のソース及びドレインの他方は、第９のトランジスタ１６０のゲートと、第１のキャパシタ１４８の一方の電極に電気的に接続されている。第１のキャパシタ１４８の他方の電極は、第９のトランジスタ１６０のソース及びドレインの一方と、低電位電源線Ｖｓｓに電気的に接続されている。第９のトランジスタ１６０のソース及びドレインの他方は、第１０のトランジスタ１６２のソース又はドレインの一方に電気的に接続されている。第１０のトランジスタ１６２のゲートは、第８の端子１７２に電気的に接続され、第１０のトランジスタ１６２のソース又はドレインの他方は、第６の端子１６８に電気的に接続されている。
また、第８のトランジスタ１２８のソース及びドレインの一方は、第１のデータ保持部１４０に電気的に接続され、第８のトランジスタ１２８のソース及びドレインの他方は、第１１のトランジスタ１６４のゲートと、第２のキャパシタ１５０の一方の電極に電気的に接続されている。第７のトランジスタ１２６のゲートと第８のトランジスタ１２８のゲートは、第５の端子１３８に電気的に接続されている。第２のキャパシタ１５０の他方の電極は、第１１のトランジスタ１６４のソース及びドレインの一方と、低電位電源線Ｖｓｓに電気的に接続されている。第１１のトランジスタ１６４のソース及びドレインの他方は、第１２のトランジスタ１６６のソース又はドレインの一方に電気的に接続されている。第１２のトランジスタ１６６のゲートは、第９の端子１７４に電気的に接続され、第１２のトランジスタ１６６のソース又はドレインの他方は、第７の端子１７０に電気的に接続されている。
第１の記憶回路１１０の第２の端子１３２及び第４の端子１３６はそれぞれ、第１のワード線に電気的に接続されている。第２の記憶回路１８０の第５の端子１３８は、第２のワード線に電気的に接続されている。第８の端子１７２及び第９の端子１７４はそれぞれ、第３のワード線に電気的に接続されている。第１のワード線、第２のワード線及び第３のワード線はそれぞれ、いずれか一の動作に従って、他の一の信号が制御される構成であってもよいし、各々が独立に制御される構成であってもよい。また、第１のワード線と第３のワード線を共通のワード線としてもよい。
また、図５の第１の記憶回路１１０の第１の端子１３０は第１のビット線に電気的に接続し、第３の端子１３４は第１の反転ビット線に電気的に接続している。そして、第６の端子１６８は第２のビット線に電気的に接続し、第７の端子１７０は、第２の反転ビット線に電気的に接続している。なお、第１のビット線と第２のビット線を共通のビット線としてもよく、第１の反転ビット線と第２の反転ビット線を共通のビット線としてもよい。
第７のトランジスタ１２６と第８のトランジスタ１２８は、オフ電流の小さいトランジスタである。
第９のトランジスタ１６０及び第１０のトランジスタ１６２は、第３のデータ保持部１４４に保持されたデータの読み出し回路として機能する。また、第１１のトランジスタ１６４及び第１２のトランジスタ１６６は、第４のデータ保持部１４６に保持されたデータの読み出し回路として機能する。よって、第９のトランジスタ１６０、第１０のトランジスタ１６２、第１１のトランジスタ１６４及び第１２のトランジスタ１６６は、高速動作が可能なトランジスタを適用することが好ましい。
例えば、第９のトランジスタ１６０乃至第１２のトランジスタ１６６を、第１の記憶回路１１０に含まれるトランジスタと同じ半導体材料を用いて形成し、第７のトランジスタ１２６及び第８のトランジスタ１２８を、酸化物半導体を用いて形成することが好ましい。この場合、第９のトランジスタ１６０乃至第１２のトランジスタ１６６は、第１の記憶回路１１０と同じ工程で作製することが好ましい。例えば、単結晶シリコン基板に第１の記憶回路１１０と、第９のトランジスタ１６０乃至第１２のトランジスタ１６６とを形成すればよい。
なお、図５では第２の記憶回路１８０に含まれるトランジスタ（第７のトランジスタ１２６乃至第１２のトランジスタ１６６）が全てｎチャネル型トランジスタの場合を例に示すが、これに限定されない。
第２の記憶回路１８０に保持されたデータの読み出し動作について説明する。ここでは、第３のデータ保持部１４４に保持されたデータを読み出す場合を例に説明する。但し、第４のデータ保持部１４６に保持されたデータの読み出しも同様に行うことができる。また、第３のデータ保持部１４４に保持されたデータの読み出しと第４のデータ保持部１４６に保持されたデータの読み出しは同時に行うことができる。
まず、第６の端子１６８にプリチャージ電位を供給して、プリチャージを行う。プリチャージ電位は、低電位電源線Ｖｓｓの電位より大きい電位とする。例えば、高電位電源線Ｖｄｄの電位とするとよい。
第６の端子１６８へのプリチャージ電位の供給を止めた後、第１０のトランジスタ１６２をオンする。ここで、第３のデータ保持部１４４に保持されたデータが高電位（Ｈｉｇｈ又はＨ）である場合には、第９のトランジスタ１６０と第１０のトランジスタ１６２がともにオンとなるため、第６の端子１６８にプリチャージした電位は低下して、低電位電源線Ｖｓｓの電位となる。一方で、第３のデータ保持部１４４に保持されたデータが低電位（Ｌｏｗ又はＬ）である場合には、第９のトランジスタ１６０がオフしているため、第１０のトランジスタ１６２をオンした後も第６の端子１６８の電位はプリチャージ電位のままである。よって、第６の端子１６８の電位によって、第３のデータ保持部１４４に保持されたデータを判別することができる。
図２に示す記憶素子１０８のように、第２の記憶回路１１２に読み出し回路を設けない構成とする場合、第２の記憶回路１１２に保持されたデータの読み出しは、第１の記憶回路１１０を介して行う必要がある。記憶素子１０８への電力の供給を再開してデータを読み出す場合には、例えば、まず、第１のトランジスタ１１４及び第４のトランジスタ１２０をオフしたまま、第７のトランジスタ１２６及び第８のトランジスタ１２８をオンし、第２の記憶回路１１２に保持されたデータを第１の記憶回路１１０へと復帰させる。データの復帰後は、第７のトランジスタ１２６及び第８のトランジスタ１２８を再びオフとしてもよいし、第７のトランジスタ１２６及び第８のトランジスタ１２８をオンのままとしてもよい。その後、第１の記憶回路１１０の高電位電源線Ｖｄｄ及び低電位電源線Ｖｓｓに電力を供給し、また、第１のトランジスタ１１４及び第４のトランジスタ１２０をオンすることで、第１の端子１３０及び第３の端子１３４から、第２の記憶回路１１２に保持されたデータに応じた電位を読み出すことが可能である。
図５に示す構成においては、第２の記憶回路１８０に読み出し回路として機能する第９のトランジスタ１６０乃至第１２のトランジスタ１６６を設けることで、第２の記憶回路１８０の保持されたデータを直接読み出すことが可能となるため、第２の記憶回路１８０に保持されたデータをより高速に読み出すことができる。
また、第２の記憶回路１８０に保持されたデータを読み出し回路によって直接読み出すことができるため、第２の記憶回路１８０に保持されたデータを第１の記憶回路１１０に復帰させない状態で（第２の記憶回路１８０がデータを保持したまま）、第１の記憶回路１１０に新たなデータを書き込むことも可能である。すなわち、揮発性メモリと不揮発性メモリが別々のデータを保持することが可能となるため、１セルあたりのビット数を２ビットに増加させることができる。
なお、図５では、第３のデータ保持部１４４に保持されたデータを読み出すための、第９のトランジスタ及び第１０のトランジスタで構成される読み出し回路と、第４のデータ保持部１４６に保持されたデータを読み出すための、第１１のトランジスタ及び第１２のトランジスタで構成される読み出し回路との２つの読み出し回路を設ける場合を図示しているが、本発明の一態様はこれに限られない。図５に示す構成では、第３のデータ保持部１４４と第４のデータ保持部１４６とは、互いに反転したデータが保持されるため、読み出し回路はどちらかのデータ保持部にのみ設けてもよい。但し、第３のデータ保持部１４４と第４のデータ保持部１４６とに保持されたデータを信頼性よく読み出すためには、それぞれのデータ保持部に各々読み出し回路を設けることが好ましい。
図６に、図５に示す記憶素子１８２の変形例を示す。図６に示す記憶素子１８６は、第１の記憶回路１１０と、第２の記憶回路１８４とを有する。
図６に示す第２の記憶回路１８４において、第７のトランジスタ１２６のゲートは第１０の端子１７６に電気的に接続し、第８のトランジスタ１２８のゲートは第１１の端子１７８に電気的に接続している。第１０の端子１７６及び第１１の端子１７８はそれぞれ、第２のワード線に電気的に接続している。その他の構成は、図５と同様であるため、詳細な説明は省略する。
図６に示す記憶素子１８６では、第７のトランジスタ１２６のゲートと第８のトランジスタ１２８のゲートが別々の端子に電気的に接続されるため、それぞれのトランジスタを独立に動作させることができる。よって、第３のデータ保持部１４４と第４のデータ保持部１４６に保持されるデータは、互いに反転したデータに限定されない。従って、図６の構成とすることで、１セルあたりのビット数を増加させることが可能となる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、本発明の一態様である半導体装置の構造の一例について説明する。
まず、本発明の一態様である半導体装置に適用可能なオフ電流の小さいトランジスタの構造の一例について、図３の断面模式図を参照して説明する。なお、図３に示す各構成要素は、実際の寸法とは異なる場合がある。
図３（Ａ）に示すトランジスタは、半導体層２０４と、絶縁層２１０と、導電層２１２と、絶縁層２１４ａ及び絶縁層２１４ｂと、絶縁層２１６と、導電層２１８ａ及び導電層２１８ｂと、絶縁層２２０と、を有する。
半導体層２０４は、絶縁層２０２を介して素子被形成層２００上に設けられている。なお、これに限定されず、素子被形成層２００上に半導体層２０４が直接設けられていてもよい。
半導体層２０４は、ドーパントが添加された領域２０６ａ及び領域２０６ｂを有し、領域２０６ａ及び領域２０６ｂの間にチャネル形成領域２０８を有する。
絶縁層２１０は、半導体層２０４の一部の上に設けられている。
導電層２１２は、絶縁層２１０を介して半導体層２０４に重畳して設けられている。
絶縁層２１４ａ及び絶縁層２１４ｂは、導電層２１２の側面に接して設けられたサイドウォール絶縁層である。
絶縁層２１６は、導電層２１２上に設けられている。
導電層２１８ａは領域２０６ａに接して設けられており、導電層２１８ｂは領域２０６ｂに接して設けられている。導電層２１８ａは、絶縁層２１４ａの側面にも接して設けられている。導電層２１８ｂは、絶縁層２１４ｂの側面にも接して設けられている。
絶縁層２２０は、導電層２１８ａ及び導電層２１８ｂの上に設けられている。
導電層２１８ａ及び導電層２１８ｂ、並びに絶縁層２２０は、例えば、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理やエッチング処理を行うことで形成される。
また、図３（Ｂ）に示すトランジスタは、導電層２５２と、絶縁層２５４と、絶縁層２５６と、半導体層２５８と、導電層２６０ａ及び導電層２６０ｂと、導電層２６２ａ及び導電層２６２ｂと、絶縁層２６４と、を有する。
導電層２５２は、素子被形成層２５０の上に設けられている。
絶縁層２５４は、素子被形成層２５０の上に設けられている。導電層２５２及び絶縁層２５４の表面は平坦であることが好ましい。
導電層２５２及び絶縁層２５４は、例えば、ＣＭＰ処理やエッチング処理を行うことで形成される。
絶縁層２５６は、導電層２５２及び絶縁層２５４の上に設けられている。
半導体層２５８は、絶縁層２５６を介して導電層２５２に重畳して設けられている。
導電層２６０ａ及び導電層２６０ｂは、半導体層２５８に接して設けられている。このとき、トランジスタのチャネル長に相当する導電層２６０ａと導電層２６０ｂの間隔は、５０ｎｍ未満であることが好ましい。例えば、電子ビームで露光して形成したレジストマスクを用いて導電膜の一部をエッチングすることにより、導電層２６０ａと導電層２６０ｂの間隔を５０ｎｍ未満にすることができる。また、導電層２６０ａと導電層２６０ｂの間隔は、図３（Ｂ）に示すように、導電層２６２ａと導電層２６２ｂの間隔よりも短いことが好ましい。
導電層２６２ａは、導電層２６０ａの一部の上に接して設けられており、導電層２６２ｂは、導電層２６０ｂの一部の上に接して設けられている。また、導電層２６２ａ及び導電層２６２ｂの単位面積あたりの電気抵抗は、導電層２６０ａ及び導電層２６０ｂの単位面積あたりの電気抵抗よりも低いことが好ましい。
絶縁層２６４は、半導体層２５８の上を覆って設けられている。
次に、図３（Ａ）及び（Ｂ）に示される構成要素のそれぞれについて説明する。ただし、これらの構成要素は、単層であってもよいし、複数の層が積層されたものであってもよい。
絶縁層２０２は、下地層である。絶縁層２０２は、例えば、酸化ガリウム、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウムまたは酸化ハフニウムなどの材料により形成すればよい。
絶縁層２５４は、絶縁層２０２と同様の材料により形成すればよい。
半導体層２０４及び半導体層２５８は、トランジスタのチャネルが形成される層（チャネル形成層）である。ここで、図３（Ａ）の半導体層２０４及び図３（Ｂ）の半導体層２５８について説明する。
半導体層２０４及び半導体層２５８としては、例えば酸化物半導体層を用いることができる。
酸化物半導体としては、例えばインジウム及びガリウムの一方若しくは双方と、亜鉛と、を含む金属酸化物、または該金属酸化物に含まれるガリウムの一部若しくは全部の代わりに他の金属元素を含む金属酸化物などが挙げられる。
前記金属酸化物としては、例えばＩｎ系金属酸化物、Ｚｎ系金属酸化物、Ｉｎ−Ｚｎ系金属酸化物、またはＩｎ−Ｇａ−Ｚｎ系金属酸化物などを用いることができる。また、前記Ｉｎ−Ｇａ−Ｚｎ系金属酸化物に含まれるガリウムの一部若しくは全部の代わりに他の金属元素を含む金属酸化物を用いてもよい。
前記他の金属元素としては、例えばチタン、ジルコニウム、ハフニウム、ゲルマニウム、錫、ランタン、セリウム、プラセオジム、ネオジム、サマリウム、ユウロピウム、ガドリニウム、テルビウム、ジスプロシウム、ホルミウム、エルビウム、ツリウム、イッテルビウム、及びルテチウムのいずれか一つまたは複数の元素を用いればよい。これらの金属元素は、スタビライザーとしての機能を有する。なお、これらの金属元素の添加量は、金属酸化物が半導体として機能することが可能な量である。
例えば、前記Ｉｎ−Ｇａ−Ｚｎ系金属酸化物に含まれるガリウムの全部に代えて錫を用いるとＩｎ−Ｓｎ−Ｚｎ系金属酸化物となり、前記Ｉｎ−Ｇａ−Ｚｎ系金属酸化物に含まれるガリウムの一部に代えてチタンを用いるとＩｎ−Ｔｉ−Ｇａ−Ｚｎ系金属酸化物となる。
以下では、酸化物半導体層の構造について説明する。
酸化物半導体層は、単結晶酸化物半導体層と非単結晶酸化物半導体層とに大別される。非単結晶酸化物半導体層とは、非晶質酸化物半導体層、微結晶酸化物半導体層、多結晶酸化物半導体層、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。
非晶質酸化物半導体層は、膜中における原子配列が不規則であり、結晶成分を有さない酸化物半導体層である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の酸化物半導体層が典型である。
微結晶酸化物半導体層は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶ともいう。）を含む。従って、微結晶酸化物半導体層は、非晶質酸化物半導体層よりも原子配列の規則性が高い。そのため、微結晶酸化物半導体層は、非晶質酸化物半導体層よりも欠陥準位密度が低いという特徴がある。
ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体層の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体層よりも欠陥準位密度が低いという特徴がある。以下、ＣＡＡＣ−ＯＳ膜について詳細な説明を行う。
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体層であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＺｎＧａ２Ｏ４の結晶の（３１１）面に帰属されることから、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜中の一部に、ＺｎＧａ２Ｏ４の結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
なお、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表すものとする。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
なお、酸化物半導体層は、例えば、非晶質酸化物半導体層、微結晶酸化物半導体層、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
不純物濃度が低く、欠陥準位密度の低い（酸素欠損の少ない）ことを高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体は、キャリア発生源が少ないため、キャリア密度を低くすることができる場合がある。従って、当該酸化物半導体をチャネル形成領域に用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない場合がある。また、高純度真性または実質的に高純度真性である酸化物半導体は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。従って、当該酸化物半導体をチャネル形成領域に用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる場合がある。なお、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体をチャネル形成領域に用いたトランジスタは、電気特性が不安定となる場合がある。
また、半導体層２０４及び半導体層２５８として酸化物半導体層を用いる場合、脱水化・脱水素化を行い、酸化物半導体層中の水素、水、水酸基、または水素化物（水素化合物ともいう）などの不純物を排除し、且つ酸化物半導体層に酸素を供給すると、酸化物半導体層を高純度化させることができるため好ましい。例えば、酸化物半導体層に接する層として酸素を含む層を形成して加熱処理を行うことにより、酸化物半導体層を高純度化させることができる。
また、成膜直後の酸化物半導体層は、化学量論的組成より酸素が多い過飽和の状態であることが好ましい。例えば、スパッタリング法を用いて酸化物半導体層を成膜する場合、成膜ガスの酸素の占める割合が多い条件で成膜することが好ましく、特に酸素雰囲気（酸素ガス１００％）で成膜を行うことが好ましい。また、酸化物半導体層に十分な酸素が供給されて酸素を過飽和の状態とするために、酸化物半導体層に接する絶縁層（絶縁層２０２、絶縁層２１０、絶縁層２５６、絶縁層２６４など）として過剰酸素を含む絶縁層（ＳｉＯｘ（ｘ＞２））を形成してもよい。
過剰酸素を含む絶縁層は、ＰＣＶＤ法、プラズマスパッタリング法または他のスパッタリング法における成膜条件を調整し、膜中に酸素を多く含ませて形成する。また、より多くの過剰酸素を絶縁層に含ませたい場合には、イオン注入法やイオンドーピング法やプラズマ処理によって酸素を添加すればよい。また、酸化物半導体層に酸素を添加してもよい。
また、酸化物半導体層の形成時のスパッタリング装置には、吸着型の真空ポンプを用いることが好ましい。成膜室内の残留水分は、少ないことが好ましいためである。また、スパッタリング装置にコールドトラップが備えられていてもよい。
また、酸化物半導体層は、好ましくは、３５０℃以上基板の歪み点未満の基板温度、より好ましくは、３５０℃以上４５０℃以下の基板温度で加熱処理を行うとよい。さらに、その後の工程において加熱処理を行ってもよい。このとき、用いる加熱処理装置には特に限定はなく、電気炉を用いてもよいし、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置またはＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置などのＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置を用いてもよい。また、加熱処理は複数回行ってもよい。
また、前記加熱処理を行った後、その加熱温度を維持しつつ、またはその加熱温度から降温する過程で該加熱処理を行った炉と同じ炉に高純度の酸素ガス、高純度のＮ２Ｏガス、または超乾燥エア（露点が−４０℃以下、好ましくは−６０℃以下の雰囲気）を導入するとよい。このとき、酸素ガスまたはＮ２Ｏガスが、水及び水素などを含まないことが好ましい。また、加熱処理の装置に導入する酸素ガスまたはＮ２Ｏガスの純度は、６Ｎ以上であるとよく、好ましくは７Ｎ以上とする。すなわち、酸素ガスまたはＮ２Ｏガス中の不純物濃度は、１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下とする。この工程により、酸化物半導体層に酸素が供給され、酸化物半導体層中の酸素欠陥を抑制することができる。なお、前記高純度の酸素ガス、高純度のＮ２Ｏガス、または超乾燥エアの導入は、前記加熱処理時に行ってもよい。
高純度化させた酸化物半導体層の水素濃度のＳＩＭＳ測定値は、５×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とするとよい。
高純度化させた酸化物半導体層を電界効果トランジスタに用いることにより、酸化物半導体層のキャリア密度を１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満にすることができる。このようにキャリア密度を小さくすることで、チャネル幅１μｍあたりの電界効果トランジスタのオフ電流を１０ａＡ（１×１０−１７Ａ）以下、好ましくは１ａＡ（１×１０−１８Ａ）以下、より好ましくは１０ｚＡ（１×１０−２０Ａ）以下、さらに好ましくは１ｚＡ（１×１０−２１Ａ）以下、最も好ましくは１００ｙＡ（１×１０−２２Ａ）以下にすることができる。
領域２０６ａ及び領域２０６ｂに含まれるドーパントとしては、例えば元素周期表における１３族の元素（例えば、ホウ素など）、１５族の元素（例えば、窒素、リン及びヒ素など）、及び希ガス元素（例えば、ヘリウム、アルゴン及びキセノンなど）を挙げることができ、これらのいずれか一または複数を用いればよい。
絶縁層２１０及び絶縁層２５６は、トランジスタのゲート絶縁層として機能する。絶縁層２１０及び絶縁層２５６としては、例えば、酸化ガリウム、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウムまたは酸化ハフニウムなどの材料を含む層を用いればよい。
導電層２１２及び導電層２５２は、トランジスタのゲートとして機能する。導電層２１２及び導電層２５２としては、例えば、モリブデン、チタン、クロム、タンタル、マグネシウム、銀、タングステン、アルミニウム、銅、ネオジムまたはスカンジウムなどの金属材料を含む層を用いればよい。
絶縁層２１４ａ、絶縁層２１４ｂ及び絶縁層２１６としては、例えば酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、または酸化ハフニウムなどの材料を含む層を用いればよい。
導電層２１８ａ及び導電層２１８ｂ、導電層２６０ａ及び導電層２６０ｂ、並びに導電層２６２ａ及び導電層２６２ｂは、トランジスタのソースまたはドレインとして機能する。導電層２１８ａ及び導電層２１８ｂ、導電層２６０ａ及び導電層２６０ｂ、導電層２６２ａ及び導電層２６２ｂとしては、例えば、モリブデン、チタン、クロム、タンタル、マグネシウム、銀、タングステン、アルミニウム、銅、ネオジム、スカンジウム、またはルテニウムなどの導電性材料を含む層を用いればよい。
絶縁層２２０及び絶縁層２６４は、保護層として機能する。絶縁層２２０及び絶縁層２６４としては、例えば、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、または酸化ハフニウムなどの材料を含む層を用いることができる。
さらに、一例として図３（Ａ）に示すトランジスタを用いた場合の半導体装置の構造の一例について、図４を参照して説明する。図４は、本実施の形態の半導体装置の構造の一例を説明するための断面模式図である。
図４に示す半導体装置は、チャネル形成層である単結晶シリコン層３０８を含むトランジスタ３００と、絶縁層３１２、絶縁層３１４及び絶縁層３１６を介してトランジスタ３００の上に積層され、図３（Ａ）に示すトランジスタで構成されるトランジスタ３０２と、を有する。また、トランジスタ３０２に接して絶縁層３２０が設けられている。
単結晶シリコン層３０８は、絶縁層３０６（ＢＯＸ層ともいう）を介して基板３０４上に設けられている。なお、基板３０４、絶縁層３０６及び単結晶シリコン層３０８に代えて、単結晶半導体基板における埋め込み絶縁領域に囲まれた半導体領域を用いてトランジスタ３００を構成してもよい。
絶縁層３１２は、保護層として機能する。また、絶縁層３１４は、保護層のみならず、平坦化層としても機能する。また、絶縁層３１６は、下地層として機能する。絶縁層３１２、絶縁層３１４及び絶縁層３１６としては、絶縁層２０２と同様の材料を含む層を用いればよい。
トランジスタ３０２のソースまたはドレインとしての機能を有する導電層３１８は、トランジスタ３００のゲートとして機能する導電層３１０に接続されている。なお、導電層３１８と導電層３１０は、複数の導電層を介して接続されていてもよい。
また、トランジスタ３０２を前記オフ電流の小さいトランジスタとすることで、メモリセルのデータの保持期間を長くすることができる。
また、トランジスタ３００を用いて、ＣＰＵ及び信号処理回路などの論理回路（揮発性記憶回路を含む）を構成することができる。これにより、動作速度を速くすることができる。
図４のトランジスタ３００は、実施の形態１で説明した図２の第１のトランジスタ１１４、第２のトランジスタ１１６、第３のトランジスタ１１８、第４のトランジスタ１２０、第５のトランジスタ１２２及び第６のトランジスタ１２４に相当する。図４のトランジスタ３０２は、実施の形態１で説明した図２の第７のトランジスタ１２６及び第８のトランジスタ１２８に相当する。従って、図４の導電層３１８は、第１のデータ保持部１４０または第２のデータ保持部１４２として機能する。
本実施の形態にて説明したようにオフ電流の小さいトランジスタを作製することができる。ただし、オフ電流の小さいトランジスタは、本実施の形態にて説明したものに限定されず、データ保持部に必要な時間だけデータを保持できる程度にオフ電流が小さいトランジスタであればよく、特定の構成に限定されるものではない。例えば、トップゲートトップコンタクト構造のトランジスタを用いてもよい。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態４）
本発明の一態様に係る半導体装置（記憶装置）は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）等に用いることができる。その他に、本発明の一態様に係る半導体装置（記憶装置）を用いることができる電子機器として、例えば、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図７に示す。
図７（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３、表示部５００４、マイクロホン５００５、スピーカ５００６、操作キー５００７、スタイラス５００８等を有する。なお、図７（Ａ）に示した携帯型ゲーム機は、２つの表示部５００３と表示部５００４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図７（Ｂ）は携帯情報端末であり、第１の筐体５６０１、第２の筐体５６０２、第１の表示部５６０３、第２の表示部５６０４、接続部５６０５、操作キー５６０６等を有する。第１の表示部５６０３は第１の筐体５６０１に設けられており、第２の表示部５６０４は第２の筐体５６０２に設けられている。そして、第１の筐体５６０１と第２の筐体５６０２とは、接続部５６０５により接続されており、第１の筐体５６０１と第２の筐体５６０２の間の角度は、接続部５６０５により可動となっている。第１の表示部５６０３における映像の切り替えを、接続部５６０５における第１の筐体５６０１と第２の筐体５６０２との間の角度に従って、切り替える構成としても良い。また、第１の表示部５６０３及び第２表示部５６０４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。あるいは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
図７（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２、キーボード５４０３、ポインティングデバイス５４０４等を有する。
図７（Ｄ）は電気冷凍冷蔵庫であり、筐体５３０１、冷蔵室用扉５３０２、冷凍室用扉５３０３等を有する。
図７（Ｅ）はビデオカメラであり、第１の筐体５８０１、第２の筐体５８０２、表示部５８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。操作キー５８０４及びレンズ５８０５は第１の筐体５８０１に設けられており、表示部５８０３は第２の筐体５８０２に設けられている。そして、第１の筐体５８０１と第２筐体５８０２とは、接続部５８０６により接続されており、第１の筐体５８０１と第２筐体５８０２の間の角度は、接続部５８０６により可動となっている。表示部５８０３における映像の切り替えを、接続部５８０６における第１の筐体５８０１と第２の筐体５８０２との間の角度に従って行う構成としても良い。
図７（Ｆ）は普通自動車であり、車体５１０１、車輪５１０２、ダッシュボード５１０３、ライト５１０４等を有する。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
１００ 記憶装置
１０２ 記憶素子部
１０４ 第１の駆動回路
１０６ 第２の駆動回路
１０８ 記憶素子
１１０ 第１の記憶回路
１１２ 第２の記憶回路
１１４ 第１のトランジスタ
１１６ 第２のトランジスタ
１１８ 第３のトランジスタ
１２０ 第４のトランジスタ
１２２ 第５のトランジスタ
１２４ 第６のトランジスタ
１２６ 第７のトランジスタ
１２８ 第８のトランジスタ
１３０ 第１の端子
１３２ 第２の端子
１３４ 第３の端子
１３６ 第４の端子
１３８ 第５の端子
１４０ 第１のデータ保持部
１４２ 第２のデータ保持部
１４４ 第３のデータ保持部
１４６ 第４のデータ保持部
１４８ 第１のキャパシタ
１５０ 第２のキャパシタ
１６０ 第９のトランジスタ
１６２ 第１０のトランジスタ
１６４ 第１１のトランジスタ
１６６ 第１２のトランジスタ
１６８ 第６の端子
１７０ 第７の端子
１７２ 第８の端子
１７４ 第９の端子
１７６ 第１０の端子
１７８ 第１１の端子
１８０ 第２の記憶回路
１８２ 記憶素子
１８４ 第２の記憶回路
１８６ 記憶素子
２００ 素子被形成層
２０２ 絶縁層
２０４ 半導体層
２０６ａ 領域
２０６ｂ 領域
２０８ チャネル形成領域
２１０ 絶縁層
２１２ 導電層
２１４ａ 絶縁層
２１４ｂ 絶縁層
２１６ 絶縁層
２１８ａ 導電層
２１８ｂ 導電層
２２０ 絶縁層
２５０ 素子被形成層
２５２ 導電層
２５４ 絶縁層
２５６ 絶縁層
２５８ 半導体層
２６０ａ 導電層
２６０ｂ 導電層
２６２ａ 導電層
２６２ｂ 導電層
２６４ 絶縁層
３００ トランジスタ
３０２ トランジスタ
３０４ 基板
３０６ 絶縁層
３０８ 単結晶シリコン層
３１０ 導電層
３１２ 絶縁層
３１４ 絶縁層
３１６ 絶縁層
３１８ 導電層
３２０ 絶縁層
５００１ 筐体
５００２ 筐体
５００３ 表示部
５００４ 表示部
５００５ マイクロホン
５００６ スピーカ
５００７ 操作キー
５００８ スタイラス
５１０１ 車体
５１０２ 車輪
５１０３ ダッシュボード
５１０４ ライト
５３０１ 筐体
５３０２ 冷蔵室用扉
５３０３ 冷凍室用扉
５４０１ 筐体
５４０２ 表示部
５４０３ キーボード
５４０４ ポインティングデバイス
５６０１ 筐体
５６０２ 筐体
５６０３ 表示部
５６０４ 表示部
５６０５ 接続部
５６０６ 操作キー
５８０１ 筐体
５８０２ 筐体
５８０３ 表示部
５８０４ 操作キー
５８０５ レンズ
５８０６ 接続部

Claims (4)

  1. マトリクス状に配置された複数の記憶素子を有し、
    前記記憶素子の一は、第１及び第２のデータ保持部が設けられた第１の記憶回路と、第３及び第４のデータ保持部が設けられた第２の記憶回路と、を有し、
    前記第１のデータ保持部は、第１のトランジスタを介してビット線に電気的に接続され、
    前記第２のデータ保持部は、第２のトランジスタを介して反転ビット線に電気的に接続され、
    前記第１のトランジスタは、第１のワード線に電気的に接続され、
    前記第２のトランジスタは、前記第１のワード線に電気的に接続され、
    前記第３のデータ保持部は、第３のトランジスタを介して前記第２のデータ保持部に電気的に接続され、
    前記第４のデータ保持部は、第４のトランジスタを介して前記第１のデータ保持部に電気的に接続され、
    前記第３のトランジスタは、第２のワード線に電気的に接続され、
    前記第４のトランジスタは、前記第２のワード線に電気的に接続され、
    前記第３のデータ保持部は、第１のキャパシタの一方の電極と、第１の読み出し回路と、に電気的に接続され、
    前記第４のデータ保持部は、第２のキャパシタの一方の電極と、第２の読み出し回路と、に電気的に接続され、
    前記第１のキャパシタの他方の電極は、低電位電源線に電気的に接続され、
    前記第２のキャパシタの他方の電極は、低電位電源線に電気的に接続され、
    前記第１の記憶素子への電力の供給が停止される直前に前記第３及び第４のトランジスタをオフする手段を有することを特徴とする半導体装置。
  2. 請求項１において、
    前記第３のトランジスタは、酸化物半導体を有し、
    前記第４のトランジスタは、酸化物半導体を有することを特徴とする半導体装置。
  3. 請求項１又は２において、
    前記第１のトランジスタは、シリコンを有し、
    前記第２のトランジスタは、シリコンを有することを特徴とする半導体装置。
  4. 請求項１乃至３のいずれか一において、
    前記第１のトランジスタ及び前記第２のトランジスタ上に、前記第３のトランジスタ及び前記第４のトランジスタが設けられていることを特徴とする半導体装置。
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