JPS6025269A - 半導体記憶素子 - Google Patents
半導体記憶素子Info
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- JPS6025269A JPS6025269A JP58133357A JP13335783A JPS6025269A JP S6025269 A JPS6025269 A JP S6025269A JP 58133357 A JP58133357 A JP 58133357A JP 13335783 A JP13335783 A JP 13335783A JP S6025269 A JPS6025269 A JP S6025269A
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
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- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
- G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体記憶装置に用いられる半導体記憶素子に
関し、特に電荷を一時的に蓄積することによって記憶す
る方式の、新規な構造を有する半導体記憶素子（以下、
「メモリセル」という）に関するものである。
関し、特に電荷を一時的に蓄積することによって記憶す
る方式の、新規な構造を有する半導体記憶素子（以下、
「メモリセル」という）に関するものである。
メモリセルとしては、いわゆるダイナミックＲＡＭ（以
下、ｒＤＲＡＭＪという）が広く用いられている。第１
図（Ａ）は上記ＤＲＡＭの構造を示す断面図であり、同
ＣＢ）はその等価回路を示すものである。第１図（Ａ）
に・おいて、１１は基板、１２はトランジスタ、１３は
キャパシタ、１４はビット線を構成する要素を示してお
り、第１図（Ｂ）の１２’、１３’。
下、ｒＤＲＡＭＪという）が広く用いられている。第１
図（Ａ）は上記ＤＲＡＭの構造を示す断面図であり、同
ＣＢ）はその等価回路を示すものである。第１図（Ａ）
に・おいて、１１は基板、１２はトランジスタ、１３は
キャパシタ、１４はビット線を構成する要素を示してお
り、第１図（Ｂ）の１２’、１３’。
１４′はそれぞれ上記１２．１３．１４に対応するもの
である。
である。
上述の如く構成されているＤＲＡＭの動作は、１−ラン
ジスタ１２をスイッチ素子としてキャパシタ１３に電荷
を注入することによって記憶を行い、読出し時はビット
線１４を浮遊状態としスイッチ１２を開いてキャパシタ
１３に蓄積された電荷をビット線１４に導き、該ビット
線１４の電位変化を検知して電荷が蓄積されているか否
かを判定し、情報の１′。
ジスタ１２をスイッチ素子としてキャパシタ１３に電荷
を注入することによって記憶を行い、読出し時はビット
線１４を浮遊状態としスイッチ１２を開いてキャパシタ
１３に蓄積された電荷をビット線１４に導き、該ビット
線１４の電位変化を検知して電荷が蓄積されているか否
かを判定し、情報の１′。
０′に対応させるものである。
１つＲＡ Ｍは現状では最も良く使われている記憶装置
であるが、ＬＳＩ（大規模集積回路）の集積度が向−」
二し寸法が微細になるに伴ない、その問題点も大きくな
りつつある。以下、これについて詳細に説明する。
であるが、ＬＳＩ（大規模集積回路）の集積度が向−」
二し寸法が微細になるに伴ない、その問題点も大きくな
りつつある。以下、これについて詳細に説明する。
第■の問題は、Ｄ ＲＡ Ｍの構造がキャパシタに蓄積
された電荷そのものを信号としているため、パターンを
微細化すると容量値が低減し、これに従って信号量も小
さくなって読出しが困難になることである。通常、ＤＲ
ＡＭメモリセルの特性を表わす量として、信号容量値と
ビット線容量値との比が使われる。一般に、ビット線容
量は加工の微細化によってもあまり変化しないのに対し
て、信号容量は微細化に伴なって減少するため上記容量
比は微細化に伴って減少し、読出しが困難になるという
わけである。
された電荷そのものを信号としているため、パターンを
微細化すると容量値が低減し、これに従って信号量も小
さくなって読出しが困難になることである。通常、ＤＲ
ＡＭメモリセルの特性を表わす量として、信号容量値と
ビット線容量値との比が使われる。一般に、ビット線容
量は加工の微細化によってもあまり変化しないのに対し
て、信号容量は微細化に伴なって減少するため上記容量
比は微細化に伴って減少し、読出しが困難になるという
わけである。
第２の問題は、ＤＲＡＭはパッケージその他のチップの
近傍にある物質から発生するα線等の放射線に弱く、放
射線による電荷がＤＲＡＭメモリセルの情報を破壊し易
いという問題である。これも、上述の信号容量値を小さ
くできない理由の１つとなっているものである。
近傍にある物質から発生するα線等の放射線に弱く、放
射線による電荷がＤＲＡＭメモリセルの情報を破壊し易
いという問題である。これも、上述の信号容量値を小さ
くできない理由の１つとなっているものである。
第３の問題は、ＤＲＡＭメモリセルは読出しにより情報
が消えるため、読出したデータと同じデータ再書込みす
る必要があることであり、これはＤＲＡＭの実質的な動
作速度を遅くする原因となっている問題である。
が消えるため、読出したデータと同じデータ再書込みす
る必要があることであり、これはＤＲＡＭの実質的な動
作速度を遅くする原因となっている問題である。
上述の問題を解消するものとして、ＥＰＲＯＭ（Ｅｒａ
ｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯ
Ｍ）と呼ばれる記憶素子がある。この記憶素子の断面構
造を第２図（Δ）に、等価回路を同（Ｂ）に示す。図に
おいて、２１は基板、２２はゲート、２３はドレイン、
２５はソース、また、２４はフローティングゲートを示
してしくる。図からも明らかな如く、ＥＰＲＯＭは、Ｍ
Ｏ３構造においてゲート２２と基板２１との間に電荷？
ｋ 情のためのフローティングゲート２４を有している
のが特徴であり、ここに電荷が蓄積されると。
ｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯ
Ｍ）と呼ばれる記憶素子がある。この記憶素子の断面構
造を第２図（Δ）に、等価回路を同（Ｂ）に示す。図に
おいて、２１は基板、２２はゲート、２３はドレイン、
２５はソース、また、２４はフローティングゲートを示
してしくる。図からも明らかな如く、ＥＰＲＯＭは、Ｍ
Ｏ３構造においてゲート２２と基板２１との間に電荷？
ｋ 情のためのフローティングゲート２４を有している
のが特徴であり、ここに電荷が蓄積されると。
制御ゲートから見た閾電圧ｖｔｈが変化することを利用
して、ｒＶ、′ｏｇを検出するものである。
して、ｒＶ、′ｏｇを検出するものである。
第３図はその原理を示すもので、横軸にゲート２２に印
加する電圧Ｖｇ、縦軸にドレイン電流１ｄをとっている
。曲線３１は消去状態の特性を、また、曲線３２は一書
込み状態の特性を示すものである。読出し時には、ゲー
ト２２に５ｖの電圧を印加し、ドレイン２３．ソース２
５間に電流が流れるか否かを検出する。
加する電圧Ｖｇ、縦軸にドレイン電流１ｄをとっている
。曲線３１は消去状態の特性を、また、曲線３２は一書
込み状態の特性を示すものである。読出し時には、ゲー
ト２２に５ｖの電圧を印加し、ドレイン２３．ソース２
５間に電流が流れるか否かを検出する。
」二連の如き構造を有するＥＰＲＯＭの特徴の第１は、
信号電荷、すなわち、フローティングゲー１−２４に蓄
積された電荷を電流に変換して読出すので、電荷量は少
なくて良く、従って大きな蓄積容量が不要であることで
ある。特徴の第２は電荷蓄積部が絶縁膜で隔離されてい
るため前記α線等の放射線に強いことである。また、特
徴の第３は、読出しを行っても情報は破壊されず、何回
でも読出しが可能であることである。
信号電荷、すなわち、フローティングゲー１−２４に蓄
積された電荷を電流に変換して読出すので、電荷量は少
なくて良く、従って大きな蓄積容量が不要であることで
ある。特徴の第２は電荷蓄積部が絶縁膜で隔離されてい
るため前記α線等の放射線に強いことである。また、特
徴の第３は、読出しを行っても情報は破壊されず、何回
でも読出しが可能であることである。
上述の如く、ＥＰＲＯＭはＤＲＡＭに比較して優れた点
が多く、記憶装置の理想形に近いものであるが、書込み
がアバランシェ注入でありしかも消去が電気的に不可能
であるという点で、読出し専用に使われているという事
情にある。
が多く、記憶装置の理想形に近いものであるが、書込み
がアバランシェ注入でありしかも消去が電気的に不可能
であるという点で、読出し専用に使われているという事
情にある。
従って、前記ＤＲＡＭのメモリセルに対して、ＥＰＲＯ
Ｍメモリセルが有する如き電荷−電流変換機能、電荷蓄
積部の基板からの隔離、非破壊読出し機能が付加できれ
ば、更に微細化が可能で高速のメモリセルが実現できる
ことが期待される。
Ｍメモリセルが有する如き電荷−電流変換機能、電荷蓄
積部の基板からの隔離、非破壊読出し機能が付加できれ
ば、更に微細化が可能で高速のメモリセルが実現できる
ことが期待される。
本発明は上記事情に鑑みてなされたもので、その目的と
するところは、上述の如き考察に基づいて前記ＤＲＡＭ
とＥＰＲＯＭとの長所のみを組合せ、電荷情報を電流値
に変換する機能を有し、α線等の放射線に強く、かつ、
非破壊読出しが可能なメモリセルを提供することにある
。
するところは、上述の如き考察に基づいて前記ＤＲＡＭ
とＥＰＲＯＭとの長所のみを組合せ、電荷情報を電流値
に変換する機能を有し、α線等の放射線に強く、かつ、
非破壊読出しが可能なメモリセルを提供することにある
。
本発明の上記目的は、半導体基板」二に形成された、フ
ローティングゲートを有するＭＯ８４ｉｌＪ造のトラン
ジスタから成るメモリセルにおいて、書込み時には前記
フロ／−ティングゲートに正または負の電荷の蓄積また
は引抜きを行い、読出し時には前記フローティングゲー
トを電気的に他から切離すための制御素子を設けたこと
を特徴とするメモリセルによって達成される。
ローティングゲートを有するＭＯ８４ｉｌＪ造のトラン
ジスタから成るメモリセルにおいて、書込み時には前記
フロ／−ティングゲートに正または負の電荷の蓄積また
は引抜きを行い、読出し時には前記フローティングゲー
トを電気的に他から切離すための制御素子を設けたこと
を特徴とするメモリセルによって達成される。
以下、本発明の実施例を図面に基づいて詳細に説明する
。
。
第４図は本発明の第１の実施例を示す回路図である。本
実施例のメモリセルは、スイッチングトランジスタ４１
およびメモリトランジスタ４２がら構成されており、４
３はビット線、４４は書込み専用ツー１−線、４５は読
出し専用ワード線、また、４Ｇはフローティングゲート
である。
実施例のメモリセルは、スイッチングトランジスタ４１
およびメモリトランジスタ４２がら構成されており、４
３はビット線、４４は書込み専用ツー１−線、４５は読
出し専用ワード線、また、４Ｇはフローティングゲート
である。
本実施例のメモリセルが前記ＥＰＲＯＭと異なる点は、
本実施例のメモリセルにおいては、フローティングゲー
ト４６に対しスイッチング素子が接続されており、フロ
ーティングゲートへの電荷注入が低電圧で可能になって
いる点にある。
本実施例のメモリセルにおいては、フローティングゲー
ト４６に対しスイッチング素子が接続されており、フロ
ーティングゲートへの電荷注入が低電圧で可能になって
いる点にある。
第４図に示したメモリセルの動作を説明する。
書込み時は読出しワード線４５を接地し、書込みワード
線４４に一定の電圧（例えば５Ｖ）を印加する。
線４４に一定の電圧（例えば５Ｖ）を印加する。
この状態ではビット線４３の電位がそのままフローティ
ングゲート４６に伝わる。従って、ビット線電位を接地
するか、高い電位（例えば５Ｖ）にすることにより、そ
れぞれＱ２ｇｌｒの情報を書込むことが可能である。
ングゲート４６に伝わる。従って、ビット線電位を接地
するか、高い電位（例えば５Ｖ）にすることにより、そ
れぞれＱ２ｇｌｒの情報を書込むことが可能である。
すなわち、スイッチングトランジスタ４１がオン、メモ
リトランジスタ４２がオフであるため、ビットｌｌ１ｅ
４３を接地した場合はブローティングゲート４６の電位
は接地電位となり、ビット線４３を高い電位に保った場
合にはフローティングゲート４６の電位もその高い電位
となる。これにより、各メモリセルに情報が蓄積される
。
リトランジスタ４２がオフであるため、ビットｌｌ１ｅ
４３を接地した場合はブローティングゲート４６の電位
は接地電位となり、ビット線４３を高い電位に保った場
合にはフローティングゲート４６の電位もその高い電位
となる。これにより、各メモリセルに情報が蓄積される
。
読出し時は書込みワード線４４を接地し、読出しワード
線４５に一定の電圧（例えば５Ｖ）を印加する。
線４５に一定の電圧（例えば５Ｖ）を印加する。
このとき、フローティングゲー１へ４６に電荷が蓄積さ
れていなければ（記憶情報が′０′であれば）メモリ１
−ランジスタ４２はオフであり、電荷が蓄積されていれ
はく記憶情報が′１′であれば）メモリトランジスタ４
２がオンになり、従ってビット線４３の電位が記憶情報
のＬ Ｏ） 、 ｌ Ｉ ｇに応じて変化することにな
る。
れていなければ（記憶情報が′０′であれば）メモリ１
−ランジスタ４２はオフであり、電荷が蓄積されていれ
はく記憶情報が′１′であれば）メモリトランジスタ４
２がオンになり、従ってビット線４３の電位が記憶情報
のＬ Ｏ） 、 ｌ Ｉ ｇに応じて変化することにな
る。
第５図は本実施例のメモリセルの動作波形を示す図であ
り、’ＩＩ’レベルの書込み、読出しを行った後、Ｌ
Ｌ ｌレベルの書込み、読出しを行った状況を示すもの
である。（Ａ）は上記書込みワード線４４の電位、（Ｂ
）は書込み信号を示す電位、（Ｃ）は上記読出しワード
線４５の電位、また、（Ｄ）はビット線４３の電位を出
力回路で処理して得た信号出力を示している。なお、読
出し時の閾電圧は２，５ｖとしている。
り、’ＩＩ’レベルの書込み、読出しを行った後、Ｌ
Ｌ ｌレベルの書込み、読出しを行った状況を示すもの
である。（Ａ）は上記書込みワード線４４の電位、（Ｂ
）は書込み信号を示す電位、（Ｃ）は上記読出しワード
線４５の電位、また、（Ｄ）はビット線４３の電位を出
力回路で処理して得た信号出力を示している。なお、読
出し時の閾電圧は２，５ｖとしている。
」二記実施例に示したメモリセルは前記ＤＲＡＭに比較
して次の如き特徴を有するものである。
して次の如き特徴を有するものである。
（１）ＤＲＡＭの場合は蓄積電荷をビット線に導いてそ
の電位変化を検知しているのに対して、上記実施例に示
したメモリセルにおいては読出し時に書込みワード線４
４を接地するため、フローティングゲート４Ｇの電荷は
読出しを行っても変化せず、従ってスタティックな読出
しが可能であること。
の電位変化を検知しているのに対して、上記実施例に示
したメモリセルにおいては読出し時に書込みワード線４
４を接地するため、フローティングゲート４Ｇの電荷は
読出しを行っても変化せず、従ってスタティックな読出
しが可能であること。
（２）ＤＲＡＭの場合は電荷を蓄積する方式のため一定
量以上の蓄積電荷量が必要であり、パターンの微細化に
伴って蓄積容量が減少すると十分な電荷量を確保するこ
とが困難になるのに対し、上記実施例のメモリセルにお
いては電荷量は問題ではなく、フローティングゲートの
電位によって情報を記憶するため、微細化に制約が−な
いこと。
量以上の蓄積電荷量が必要であり、パターンの微細化に
伴って蓄積容量が減少すると十分な電荷量を確保するこ
とが困難になるのに対し、上記実施例のメモリセルにお
いては電荷量は問題ではなく、フローティングゲートの
電位によって情報を記憶するため、微細化に制約が−な
いこと。
（３）後述する如く、上記実施例のメモリセルにおいて
は、電荷蓄積部が基板から隔離された構造となっている
ため、放射線の影響を受けることにより情報が消滅する
ことがないこと。
は、電荷蓄積部が基板から隔離された構造となっている
ため、放射線の影響を受けることにより情報が消滅する
ことがないこと。
第６図は本発明の第２の実施例を示す回路図である。本
実施例のメモリセルは、第４図に示した第１の実施例に
おいて読出しワード線４５と書込みワード介／Ｉ／Ｉと
を一体化したものであり、スイッチングトランジスタ４
１の閾電圧をメモリトランジスタ４２の閾電圧より高く
設定することによって、第４図に示した第１の実施例と
同様の動作が可能なものである。すなわち、読出し時は
ワード線４７を一定電圧（例えば３Ｖ）にすることによ
り、フローティングゲート４６の電位の高低に応じてト
ランジスタ４２がオンまたはオフとなることを利用して
読出しを行う。このとき、上記トランジスタ４１の閾電
圧を３Ｖ以上に設定しておけば、該１−ランジスタ４１
がオンすることはないので記憶が破壊されることはない
。書込み時には、ワード線４７の電位を」二記１ヘラン
ジスタ４１の閾電圧より高い電位に設定すれば良い。
実施例のメモリセルは、第４図に示した第１の実施例に
おいて読出しワード線４５と書込みワード介／Ｉ／Ｉと
を一体化したものであり、スイッチングトランジスタ４
１の閾電圧をメモリトランジスタ４２の閾電圧より高く
設定することによって、第４図に示した第１の実施例と
同様の動作が可能なものである。すなわち、読出し時は
ワード線４７を一定電圧（例えば３Ｖ）にすることによ
り、フローティングゲート４６の電位の高低に応じてト
ランジスタ４２がオンまたはオフとなることを利用して
読出しを行う。このとき、上記トランジスタ４１の閾電
圧を３Ｖ以上に設定しておけば、該１−ランジスタ４１
がオンすることはないので記憶が破壊されることはない
。書込み時には、ワード線４７の電位を」二記１ヘラン
ジスタ４１の閾電圧より高い電位に設定すれば良い。
以下、上述した回路の実際の具体的構成例を示す。第７
図は第４図に示したメモリセルの構造例を示す断面図で
ある。図において、ｌはｐ型シリコン基板、３，４．４
３はｎ型拡散層であり、４３はビット線として機能する
ものである。４４，４５．４６はそれぞれ書込みワード
線、読出しワード線、フローティングゲートであり、多
結晶シリコンや金属等が用いられる。また、２は読出し
用トランジスタ４２の閾電圧を制御するための不純物打
込み層、５は書込み用トランジスタ４１の閾電圧を制御
するための不純物打込み層を示しており、通常は、基板
１と同一導電型で、かつ、高濃度の不純物層を形成する
。なお、６は隣接素子との分離酸化膜を示しており、金
属配線は描画を省略しである。
図は第４図に示したメモリセルの構造例を示す断面図で
ある。図において、ｌはｐ型シリコン基板、３，４．４
３はｎ型拡散層であり、４３はビット線として機能する
ものである。４４，４５．４６はそれぞれ書込みワード
線、読出しワード線、フローティングゲートであり、多
結晶シリコンや金属等が用いられる。また、２は読出し
用トランジスタ４２の閾電圧を制御するための不純物打
込み層、５は書込み用トランジスタ４１の閾電圧を制御
するための不純物打込み層を示しており、通常は、基板
１と同一導電型で、かつ、高濃度の不純物層を形成する
。なお、６は隣接素子との分離酸化膜を示しており、金
属配線は描画を省略しである。
第８図は第４図に示したメモリセルを、５ｏｌ（Ｓｉｌ
ｉｃｏｎ ｏｎ Ｉｎ５ｕｌａｔ、ｉｏｎ ）技術を用
いて実現した構造例を示す断面図である。図において、
７゜９、ｌＯは後述するゲート絶縁用酸化膜（以下、「
絶縁膜」という）、８はシリコン単結晶層を示し、他の
記号は第７図に示したと同じ構成要素を示している。
ｉｃｏｎ ｏｎ Ｉｎ５ｕｌａｔ、ｉｏｎ ）技術を用
いて実現した構造例を示す断面図である。図において、
７゜９、ｌＯは後述するゲート絶縁用酸化膜（以下、「
絶縁膜」という）、８はシリコン単結晶層を示し、他の
記号は第７図に示したと同じ構成要素を示している。
本実施例のメモリセルを製造するには、ｐ型シリコン基
板ｌ上に拡散層４３．前記閾電圧制御用不純物層２を形
成した後、上記絶縁膜７を形成し該絶縁膜７上にシリコ
ン単結晶層８を形成する。該シリコン単結晶層８の形成
方法については後述する。シリコン単結晶層８の一部は
ビット線４３と接続されている。次に、上記シリコン単
結晶層８上に第２の絶縁膜９を形成し、その上に書込み
用ゲ−ｈ４４を設けて書込み用トランジスタを形成する
。
板ｌ上に拡散層４３．前記閾電圧制御用不純物層２を形
成した後、上記絶縁膜７を形成し該絶縁膜７上にシリコ
ン単結晶層８を形成する。該シリコン単結晶層８の形成
方法については後述する。シリコン単結晶層８の一部は
ビット線４３と接続されている。次に、上記シリコン単
結晶層８上に第２の絶縁膜９を形成し、その上に書込み
用ゲ−ｈ４４を設けて書込み用トランジスタを形成する
。
更に、シリコン単結晶層８のうちフローティングゲ−１
へ４６となる部分にｎ型不純物を導入し、第３の絶縁膜
１０を形成した後続出しワード線となるゲート４５を形
成する。上記書込み用ゲー１−および読出し用ゲートは
、同時に形成しても良いことは言うまでもないことであ
る。
へ４６となる部分にｎ型不純物を導入し、第３の絶縁膜
１０を形成した後続出しワード線となるゲート４５を形
成する。上記書込み用ゲー１−および読出し用ゲートは
、同時に形成しても良いことは言うまでもないことであ
る。
また、」二記絶縁膜７上のシリコン単結晶層８の形成方
法についても、幾つかの方法が考えられる。
法についても、幾つかの方法が考えられる。
例えば、上記絶縁膜７上にシリコン多結晶層を形成し、
これをレーザまたは電子線照射により単結晶化する方法
がある。この他、単結晶シリコン基板中に酸素を打込ん
で酸化膜を形成する方法もある。」二記実施例に示した
メモリセルに用いるシリコン単結晶層は、その形成方法
の如何を問わないことは言うまでもない。
これをレーザまたは電子線照射により単結晶化する方法
がある。この他、単結晶シリコン基板中に酸素を打込ん
で酸化膜を形成する方法もある。」二記実施例に示した
メモリセルに用いるシリコン単結晶層は、その形成方法
の如何を問わないことは言うまでもない。
第９図は第８図に示したメモリセルの平面的なレイアウ
トを示すものである。本実施例においては、読出しワー
ド線４５．書込みワード線４４および拡散層４が縦方向
に配列され、ピッ１へ線となる金属配線１０は横方向に
配列されて、拡散層４３とコンタクト５１を通して接続
されているが、同時にシリコン単結晶層８とも接続され
ている。
トを示すものである。本実施例においては、読出しワー
ド線４５．書込みワード線４４および拡散層４が縦方向
に配列され、ピッ１へ線となる金属配線１０は横方向に
配列されて、拡散層４３とコンタクト５１を通して接続
されているが、同時にシリコン単結晶層８とも接続され
ている。
第１０図は第８図の構造例を改良したもので、書込みト
ランジスタを前記シリコン単結晶層８の上面ではなく側
面に形成するようにしたものである。
ランジスタを前記シリコン単結晶層８の上面ではなく側
面に形成するようにしたものである。
この構造にすることにより、第８図に示した構造例に比
較してメモリセルの面積を小さくできるという効果を奏
するものである。
較してメモリセルの面積を小さくできるという効果を奏
するものである。
第１１図は第９図のレイアウト例を改良したもので、書
込み用トランジスタ４１を素子分離絶縁膜上に設けた点
に特徴を有するものである。これにより、絶縁膜上のシ
リコン単結晶層８の裏面、すなわち基板側におけるリー
ク電流等の不安定現象を防止することが可能になるとい
う効果がある。また、この例では、書込みワード線４４
を読出しワード線４５に重ねて設けている。これにより
、メモリセルの面積を小さくすることができることは言
うまでもない。第１２図（Ａ）に第１１図の矢印Ａにお
ける断面図を、同（Ｂ）に矢印Ｂにおける断面図を示す
。本レイアウトによれば、ユニットセルの大きさは、縦
・横ともに最小加工寸法の４〜５倍となり、例えば、最
小加工寸法を２〜３μｍとすると約８０μｍ２の面積と
なる。この値は、第１図に示したＤＲＡＭの同−加工寸
法下における面積と略同等である。従って、本実施例の
メモリセルは、ＤＲＡＭと同程度の微細化が可能であり
、しかも。
込み用トランジスタ４１を素子分離絶縁膜上に設けた点
に特徴を有するものである。これにより、絶縁膜上のシ
リコン単結晶層８の裏面、すなわち基板側におけるリー
ク電流等の不安定現象を防止することが可能になるとい
う効果がある。また、この例では、書込みワード線４４
を読出しワード線４５に重ねて設けている。これにより
、メモリセルの面積を小さくすることができることは言
うまでもない。第１２図（Ａ）に第１１図の矢印Ａにお
ける断面図を、同（Ｂ）に矢印Ｂにおける断面図を示す
。本レイアウトによれば、ユニットセルの大きさは、縦
・横ともに最小加工寸法の４〜５倍となり、例えば、最
小加工寸法を２〜３μｍとすると約８０μｍ２の面積と
なる。この値は、第１図に示したＤＲＡＭの同−加工寸
法下における面積と略同等である。従って、本実施例の
メモリセルは、ＤＲＡＭと同程度の微細化が可能であり
、しかも。
微細化による不都合は全くないという特徴を有すること
になる。
になる。
以上述べた如く、本発明によれば、従来のＤＲＡＭメモ
リセルに対して同じ〈従来のＥＰＲＯＭメモリセルの特
徴である電荷−電流変換機能、電荷蓄積部の基板からの
隔離、非破壊読出し機能を付加させることができるため
、上記ＤＲＡＭと同等の面積で、非破壊・スタティック
な読出しが可能で、微細化にも有利であり、しかもα線
等の放射線に強いメモリセルを実現できるという顕著な
効果を奏するものである。
リセルに対して同じ〈従来のＥＰＲＯＭメモリセルの特
徴である電荷−電流変換機能、電荷蓄積部の基板からの
隔離、非破壊読出し機能を付加させることができるため
、上記ＤＲＡＭと同等の面積で、非破壊・スタティック
な読出しが可能で、微細化にも有利であり、しかもα線
等の放射線に強いメモリセルを実現できるという顕著な
効果を奏するものである。
第１図はＤＲＡＭの構成を示す図、第２図はＥＰＲＯＭ
の構成を示す図、第３図はＥＰＲＯＭの動作原理を示ず
図、第４図は本発明の第１の実施例を示す回路図、第５
図はその動作波形図、第６図は本発明の第２の実施例を
示す回路図、第７図〜第１２図は第４図に示した回路の
具体的構成例。 １４７９１〜例を示す図である。 ｌａｐミル型シリコン、２，５：不純物打込み層、３．
４ ： ｎ型拡散層、６：分離絶縁膜、７，９，１０：
絶縁膜、８：シリコン単結晶層、４１：書込み用トラン
ジスタ、４２：読出し用トランジスタ、４３−ビット線
、４４：書込みワード線、４５；読出しワー１（線、４
６：フローティングゲート。 特許出願人 株式会社日立製作所１１．；、・、第 １
図 第 ２ Ｍ ２ 第 ３ 図 ゲート電圧〜７ （Ｖ） 第 ７ 図 第 ９ 図 ６ 第１０図
の構成を示す図、第３図はＥＰＲＯＭの動作原理を示ず
図、第４図は本発明の第１の実施例を示す回路図、第５
図はその動作波形図、第６図は本発明の第２の実施例を
示す回路図、第７図〜第１２図は第４図に示した回路の
具体的構成例。 １４７９１〜例を示す図である。 ｌａｐミル型シリコン、２，５：不純物打込み層、３．
４ ： ｎ型拡散層、６：分離絶縁膜、７，９，１０：
絶縁膜、８：シリコン単結晶層、４１：書込み用トラン
ジスタ、４２：読出し用トランジスタ、４３−ビット線
、４４：書込みワード線、４５；読出しワー１（線、４
６：フローティングゲート。 特許出願人 株式会社日立製作所１１．；、・、第 １
図 第 ２ Ｍ ２ 第 ３ 図 ゲート電圧〜７ （Ｖ） 第 ７ 図 第 ９ 図 ６ 第１０図
Claims (5)
- （１）半導体基板上に形成された、導電性を有する電荷
蓄積層を有するＭＯ８構造のトランジスタから成る半導
体記憶素子において、書込み時には前記電荷蓄積層に正
または負の電荷の蓄積または引抜きを行い、読出し時に
は前記電荷？？積層を電気的にフローティングにするた
めの制御素子を設けたことを特徴とする半導体記憶素子
。 - （２）前記制御素子がＭＯＳトランジスタであることを
特徴とする特許請求の範囲第１項記載の半導体記憶素子
。 - （３）前記制御素子が前記半導体基板とは絶縁膜によっ
て隔ｍ１ｔされたシリコン層上に形成されていることを
特徴とする特許請求の範囲第１項または第２項記載の半
導体記憶素子。 - （４）前記制御素子が前記半導体基板とは絶縁膜によっ
て隔離されたシリコン層の側面に形成されていることを
特徴とする特許請求の範囲第１項または、第２項記載の
半導体記憶素子。 - （５）前記制御素子が隣接する半導体記憶素子との間の
素子分離絶縁膜上に形成されていることを特徴とする特
許請求の範囲第１項または第２項記載の半導体記憶素子
。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58133357A JPS6025269A (ja) | 1983-07-21 | 1983-07-21 | 半導体記憶素子 |
| KR1019840004216A KR910007432B1 (ko) | 1983-07-21 | 1984-07-18 | 반도체 메모리 |
| EP84108543A EP0135036A3 (en) | 1983-07-21 | 1984-07-19 | Semiconductor memory |
| US06/632,317 US4656607A (en) | 1983-07-21 | 1984-07-19 | Electrically erasable programmable RAM |
| CA000459463A CA1218151A (en) | 1983-07-21 | 1984-07-23 | Semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58133357A JPS6025269A (ja) | 1983-07-21 | 1983-07-21 | 半導体記憶素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6025269A true JPS6025269A (ja) | 1985-02-08 |
Family
ID=15102827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58133357A Pending JPS6025269A (ja) | 1983-07-21 | 1983-07-21 | 半導体記憶素子 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4656607A (ja) |
| EP (1) | EP0135036A3 (ja) |
| JP (1) | JPS6025269A (ja) |
| KR (1) | KR910007432B1 (ja) |
| CA (1) | CA1218151A (ja) |
Cited By (14)
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| JPS63107548U (ja) * | 1986-12-26 | 1988-07-11 | ||
| JPS63268184A (ja) * | 1987-04-24 | 1988-11-04 | Sony Corp | 半導体メモリ装置 |
| JPH01133357A (ja) * | 1987-11-18 | 1989-05-25 | Fujitsu Ltd | 半導体記憶装置 |
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| US8873308B2 (en) | 2012-06-29 | 2014-10-28 | Semiconductor Energy Laboratory Co., Ltd. | Signal processing circuit |
| US8923076B2 (en) | 2011-03-31 | 2014-12-30 | Semiconductor Energy Laboratory Co., Ltd. | Memory circuit, memory unit, and signal processing circuit |
| US9024669B2 (en) | 2011-01-05 | 2015-05-05 | Semiconductor Energy Laboratory Co., Ltd. | Storage element, storage device, and signal processing circuit |
| US9058892B2 (en) | 2012-03-14 | 2015-06-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and shift register |
| US9608005B2 (en) | 2013-08-19 | 2017-03-28 | Semiconductor Energy Laboratory Co., Ltd. | Memory circuit including oxide semiconductor devices |
| US10090333B2 (en) | 2011-05-19 | 2018-10-02 | Semiconductor Energy Laboratory Co., Ltd. | Arithmetic circuit and method of driving the same |
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| US4964080A (en) * | 1990-03-09 | 1990-10-16 | Intel Corporation | Three-dimensional memory cell with integral select transistor |
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| JP5886128B2 (ja) | 2011-05-13 | 2016-03-16 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| KR102093909B1 (ko) | 2011-05-19 | 2020-03-26 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 회로 및 회로의 구동 방법 |
| TWI570730B (zh) | 2011-05-20 | 2017-02-11 | 半導體能源研究所股份有限公司 | 半導體裝置 |
| US8754693B2 (en) | 2012-03-05 | 2014-06-17 | Semiconductor Energy Laboratory Co., Ltd. | Latch circuit and semiconductor device |
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-
1983
- 1983-07-21 JP JP58133357A patent/JPS6025269A/ja active Pending
-
1984
- 1984-07-18 KR KR1019840004216A patent/KR910007432B1/ko not_active IP Right Cessation
- 1984-07-19 EP EP84108543A patent/EP0135036A3/en not_active Withdrawn
- 1984-07-19 US US06/632,317 patent/US4656607A/en not_active Expired - Fee Related
- 1984-07-23 CA CA000459463A patent/CA1218151A/en not_active Expired
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| EP0135036A3 (en) | 1986-06-25 |
| KR850001613A (ko) | 1985-03-30 |
| KR910007432B1 (ko) | 1991-09-26 |
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