DD160601A3 - Halbleiterspeicherelement mit 2 feldeffekttransistoren - Google Patents
Halbleiterspeicherelement mit 2 feldeffekttransistoren Download PDFInfo
- Publication number
- DD160601A3 DD160601A3 DD81230022A DD23002281A DD160601A3 DD 160601 A3 DD160601 A3 DD 160601A3 DD 81230022 A DD81230022 A DD 81230022A DD 23002281 A DD23002281 A DD 23002281A DD 160601 A3 DD160601 A3 DD 160601A3
- Authority
- DD
- German Democratic Republic
- Prior art keywords
- semiconductor memory
- memory element
- transistor
- field effect
- effect transistors
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
- G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
- Heat Sensitive Colour Forming Recording (AREA)
Abstract
Die Erfindung betrifft ein Halbleiterspeicherelement mit zwei Feldeffekttransistoren, dessen Einsatz insbesondere auf dem Gebiet der integrierten Halbleiterspeicher fuer elektronische Rechner und Datenverarbeitungsanlagen erfolgt. Das Ziel der Erfindung ist es, ein Halbleiterspeicherelement zu schaffen, das bei einem niedrigen spezifischen Flaechenverbrauch und selbst bei weiterer Verkleinerung noch gut lesbar ist. Die Aufgabe der Erfindung besteht darin, ein Halbleiterspeicherelement mit 2 Feldeffekttransistoren zu schaffen, mit welchem die Lesespannung und damit die Lesegeschwindigkeit gegenueber bekannten Loesungen, bei gleichzeitig niedrigem spezifischem Flaechenverbrauch, erhoeht wird. Erfindungsgemaess wird die Aufgabe dadurch geloest, dass von den Gates des Transfer- und des Ladetransistors die Kapazitaeten C 2 und C 2 hoch x an die Wortleitung geschaltet sind. Die resultierende Schwellspannung des Ladetransistors liegt zwischen den resultierenden Schwellspannungen des Transfertransistors im "1"- bzw."0"-Zustand. Die erste Drain/Source-Elektrode des Transfertransistors ist direkt mit der Bitleitung verbunden.
Description
Halbleiterspeicherelement mit zwei Feldeffekttransistoren Anwendungsgebiet der Erfindung
Die Erfindung betrifft ein Halbleiterspeicherelement mit zwei Feldeffekttransistoren^dessen Einsatz insbesondere auf dem Gebiet der integrierten Halbleiterspeicher für elektronische Rechner und·Datenverarbeitungsanlagen erfolgt.
Hochintegrierte dynamische Halbleiterspeicher speichern die Information als Ladung auf einer Kapazität. Dieses grundleende Prinzip ist in der U»S« 1?S. 338-4286 beschrieben, Der
Torteil dieser Speicherzelle ist mit dem geringen Flächenbedarf und der'Verwendung von nur einem Feldeffekttransistor zur Realisierung der Speicherzelle begründet, Ss wurden auch Speichersellen mit 2 und 3 Feldeffekttransistoren bekannt: z.B. eine Speicherzelle mit drei Transistoren und 5 bzw. 4 Zuleitungen (W.U* Regitz u.J»A. Karp TESE Joum SG 5 (1970), S. 181) sowie eine Speicherzelle' mit zwei Transistoren und 4 bzw. 3 Zuleitungen (Patent DE-GS -2458 117 und DE-OS 2516 551). Der Vorteil dieser Speicherzellen gegenüber der 1-Transistorzelle ist zwar eine größere Lesespannung, jedoch wird dieser Vorteil durch den erheblich größeren Flächenbedarx zunichte gemacht. Deshalb haben sich in letzter Zeit vorwiegend Speicher mit 1-Transistorzelle durchgesetzt. Mit wachsender Verkleinerung der Speicherzellen, wie es die steigenden Integrationsgrade der Mikroelektronik erfordern, ergibt, sich damit zwangsläufig eine Verkleinerung der gespeicherten Ladung
-s- 230022 2
und damit eine Verkleinerung der Lesespannung. Deshalb werden solche Speicherzellen für höchstintegrierte Speicher der Zukunft nur noch eingeschränkt einsetzbar sein, da sie, wenn. überhaupt T nur noch langsam gelesen v/erden können und sehr störanfällig sind.
Es sind deshalb für künftige Generationen von Halbleiterspeichern Speicherzellen erforderlich, die selbst bei extremer Verkleinerung noch gut lesbar sind und trotzdem einen geringen spezifischen ZLächenverbrauch haben.
Die Aufgabe der Erfindung besteht darin, ein Halbleiterspeicherelement mit 2 Feldeffekttransistoren zu schaffen, mit welchem die. Lesespannung und damit die Lesegeschwindigkeit gegenüber bekannten Lösungen, bei gleichzeitig niedrigem spezifischem Flächenverbrauch, erhöht wird. Srf indungsgemäJ3 wird die Aufgabe dadurch gelöst, daß von den Gates des Transfer- und des Ladetransistors die Kapazitäten C 2 und G2J an die Wortleitung geschaltet sind« Die resultierende Schwellspannung des Ladetransistors liegt zwischen den resultierenden Schwellspannungen des 'Transfertransistors im M1n bzw* nO" Zustand. Die erste Drain / Source-Elektrode des Transfertransistors ist direkt mit der Bitleitung verbunden. Die Reali-
IC
sierung der beiden Kapazitäten G 2 und C 2 erfolgt durch die Hutzung von zwei polykristallinen Siiiziuraschichten.
Die Erfindung soll nachstehend an einem Ausführungsbeispie näher erläutert werden. In der zugehörigen Zeichnung zeigen: Pig. 1: Schaltung des Speicherelementes mit zwei Feldeffekttransistoren
230022 2
3?ig. 2: Ausführungsbeispiel (Layout) in η-Kanal Siliziuragatetechnologye mit zwei polykristallinen Siliziumebenen mit diffundierter Bitleitung (Variante 1)
Pig. 3: Ausführungsbeispiel (Layout) in η-Kanal Silizium-' gatetechnologie mit zwei polykristallinen Siliziumebenen mit Metallbitleitung (Variante 2)
Das Halbleiterspeicherelement besteht aus zwei Feldeffekttransistoren, die gemäß Pig* 1 an eine Bitleitung zur Sin- und Ausgabe der Information, eine Wortleitung zur Auswahl des Speicherelement es für Lesen und Schreiben und an die Betriebsspannung angeschlossen sind. Die Bitleitung kann die binären Spannungspegel "Hoch" (U-gg) und "niedrig" (U-g-r) annehmen. Die Wort* leitung wird mit den drei Spannungspegeln "Niedrig" (ΐ%χ, , Speicherelement ist nicht angesprochen), "Mittel" Cö™, Speicherelement soll nur gelesen werden), "Hoch" (ü^,- , das SOeicherelement soll geschrieben, gelesen oder aufgefrischt werden) gesteuert.
Die Drain/Source-Elektrode des Ladetransistors TT ist mit dem Gate des Transfertransistors T4. verbunden« Die beiden Transisto—
ren T1- und T4. sind an die Bitleitung angeschlossen, und die. Drain / Source - Elektrode des Transistors T4. ist mit der Betriebsspannung verbunden. Die Kapazitäten C 2 und C22", die einfach zwischen den beiden polykristallinen Siliziumschichten realisiert werden, dienen zur Einstellung der Sinschaltschwelle der Transistoren TT und T4. und der galvanischen Isolation des Speichergates des Transfertransistors. Das Halbleiterspeicherelement wird in einer Matrix für integrierte "dynamische Schreib - Lesespeicher mit wahlfreiem Zugriff integriert, nachfolgend werden die Punktionen des Halbleiterspeicherelementes erläutert:
Das Schreiben erfolgt gemäß Fig. 1 durch einen High - Pegel Unjpr an der Wcrtleitung W, wodurch der Lade transistor eingeschaltet und das Speichergate des Transfertransistors T4., entsprechend, dem .Pegel der Bitleituns, mit einer .grο3.en Ladung (bei Highpegel an der Bitleitung) oder einer kleinen
230 0 22 2
Ladung Q ("bei Lowpegel an. der Bitleitung}, aufgeladen .wird· ' Beim Lesen wird zunächst die Bitleitung auf einen niedrigen Spannungspegel U™- entladen. An der Wortleitung befindet sich beim Lesen ein mittlerer Spannungspegel T-Wr,. wodurch der Ladetransistor TT gesperrt bleibt. Der Transfertransistor T, jedoch wird eingeschaltet, wenn er auf seinem Gate beim Schreiben die große Ladung Q1 erhalten hat, er bleibt aber dagegen ausgeschaltet, wenn er die kleine Ladung Q speichert. Im Speicherzustand !1I" wird über den ausgeschalteten Transistor T4. ein Teil der Betriebsspannung Ux, auf die Bitleitung übertragen, wodurch dort der hohe Lesespannungspegel U-^ti entsteht.
Fig. 2 und Pig. 3 sind zwei technologische Realisierungsbeispiele in der Siliziumgatetechnologie.. Die Gates der Transistoren T, und TT entstehen in der 1. Polysiliziumebene.. Die beiden Kapazitäten C 2 und C 2 entstehen durch die Kreuzung der 2. Polysiliziumebene mit der 1. Polysiliziumebene. Durch die Wahl der Oxiddicke·und Überlappungsfläche wird die notwendige !Flexibilität in der Bemessung dieser Kapazitäten ermöglicht. Die 2. Polysiliziumebene bildet gleichzeitig die Wortleitung. Die Bitleitung wird entweder als. diffundiertes' Gebiet (Pig. 2) oder als Metallschicht (Fig* 3) ausgeführt.
Claims (2)
1. Halbleiterspeicherelement mit zwei Feldeffekttranistoren, bei dem eine Verbindung des Gates des Transfertransistors mit dem Drain/Source - Gebiet des Ladetransistors besteht, beide Transistoren mit ihren Drain/Source - Elektroden an die Bitleitung geschaltet sind und das zweite Drain/Source-Gebiet des Transfertransistors mit der Betriebsspannungsleitung verbunden ist, gekennzeichnet dadurch, daß von den Gates des Transfer- und des Ladetransistors die Kapazitäten 02 und C2* an die Wortleitung geschaltet sind, daß die resultierende Schwellspannung des Ladetransistors zwischen den resultierenden Schwellspannungen des Transfertransistors im r'11' bzw. "O" - Zustand liegt, und daß die erste Drain/Source-Elektrode des Transfertransistcrs direkt mit der Bitleitung verbunden ist.
2, Halbleiterspeicherelement nach Punkt 1 gekennzeichnet dadurch, daß die Realisierung der beiden Kapazitäten C 2 und
-Ϊ3-
G 2Λ durch die liutzung von zwei polykristallinen Siliziumschi cht en erfolgt..
HierziLc! Seiten Zeichnungen
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DD81230022A DD160601A3 (de) | 1981-05-18 | 1981-05-18 | Halbleiterspeicherelement mit 2 feldeffekttransistoren |
| DE19823212945 DE3212945A1 (de) | 1981-05-18 | 1982-04-07 | Halbleiterspeicherelement mit zwei feldeffekttransistoren |
| CS823144A CS240436B1 (en) | 1981-05-18 | 1982-05-03 | Semiconductor memory element with two transistor controlled poles |
| HU821577A HU185711B (en) | 1981-05-18 | 1982-05-18 | Semiconductor storing element with two fets |
| JP57082534A JPS5828866A (ja) | 1981-05-18 | 1982-05-18 | ２個の電界効果トランジスタを有する半導体メモリ素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DD81230022A DD160601A3 (de) | 1981-05-18 | 1981-05-18 | Halbleiterspeicherelement mit 2 feldeffekttransistoren |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| DD160601A3 true DD160601A3 (de) | 1983-11-16 |
Family
ID=5530961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DD81230022A DD160601A3 (de) | 1981-05-18 | 1981-05-18 | Halbleiterspeicherelement mit 2 feldeffekttransistoren |
Country Status (5)
| Country | Link |
|---|---|
| JP (1) | JPS5828866A (de) |
| CS (1) | CS240436B1 (de) |
| DD (1) | DD160601A3 (de) |
| DE (1) | DE3212945A1 (de) |
| HU (1) | HU185711B (de) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6025269A (ja) * | 1983-07-21 | 1985-02-08 | Hitachi Ltd | 半導体記憶素子 |
| JPH01133357A (ja) * | 1987-11-18 | 1989-05-25 | Fujitsu Ltd | 半導体記憶装置 |
| JP3307928B2 (ja) * | 1991-01-09 | 2002-07-29 | シーメンス アクチエンゲゼルシヤフト | メモリセル装置およびその作動方法 |
-
1981
- 1981-05-18 DD DD81230022A patent/DD160601A3/de not_active IP Right Cessation
-
1982
- 1982-04-07 DE DE19823212945 patent/DE3212945A1/de not_active Withdrawn
- 1982-05-03 CS CS823144A patent/CS240436B1/cs unknown
- 1982-05-18 JP JP57082534A patent/JPS5828866A/ja active Pending
- 1982-05-18 HU HU821577A patent/HU185711B/hu unknown
Also Published As
| Publication number | Publication date |
|---|---|
| DE3212945A1 (de) | 1982-12-09 |
| CS240436B1 (en) | 1986-02-13 |
| JPS5828866A (ja) | 1983-02-19 |
| HU185711B (en) | 1985-03-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0393435B1 (de) | Statische Speicherzelle | |
| DE3941926C2 (de) | Halbleiterspeichereinrichtung | |
| DE10132777A1 (de) | Halbleiterspeichervorrichtung | |
| EP1103051B1 (de) | Ferroelektrische speicheranordnung | |
| DE2647892A1 (de) | Eingabepufferschaltung | |
| DE3486418T2 (de) | Halbleiterspeicheranordnung | |
| DE2621654A1 (de) | Speicheranordnung mit feldeffekt- transistoren | |
| DE3038641C2 (de) | Halbleiter-Speicherschaltung | |
| EP0078338B1 (de) | FET-Speicher | |
| DE4317382C2 (de) | Halbleiterspeicher | |
| WO2000019437A2 (de) | Dual-port speicherzelle | |
| DD160601A3 (de) | Halbleiterspeicherelement mit 2 feldeffekttransistoren | |
| DE2431079A1 (de) | Dynamischer halbleiterspeicher mit zwei-tranistor-speicherelementen | |
| DE3027175A1 (de) | Anordnung zur verringerung der strahlungsempfindlichkeit von in integrierter mos-schaltkreistechnik ausgefuehrten speicherzellen | |
| DE10314615B4 (de) | Verstärker mit verringertem Leistungsverbrauch | |
| EP1099222B1 (de) | Ferroelektrischer schreib-/lesespeicher mit in reihe geschalteten speicherzellen (cfram) | |
| DE68917896T2 (de) | Integrierte Halbleiterschaltung, fähig ein Ereignis einer fehlerhaften Wirkung wegen Störungen zu verhindern. | |
| EP0986064A2 (de) | Integrierter Halbleiterspeicher | |
| EP0905707A2 (de) | Assoziativspeicher und Verfahren zu dessen Betrieb | |
| DE4101419C2 (de) | Integrierte FET-Halbleiterschaltung mit einer Mehrzahl gleich aufgebauter Betriebsspannungserzeugungsschaltungen | |
| DE19600049B4 (de) | Selbstbootstrapvorrichtung | |
| DE69121657T2 (de) | Halbleiterspeicheranordnung mit einem Absenktransistor für externes Signal | |
| DE2418750C3 (de) | MI112 S-Speichertransistor | |
| EP0300184B1 (de) | Schaltungsanordnung in einer integrierten Halbleiterschaltung | |
| DD217346A2 (de) | Halbleiterspeicherelement mit zwei feldeffekttransistoren |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| ENJ | Ceased due to non-payment of renewal fee |