JPS5828866A - 2個の電界効果トランジスタを有する半導体メモリ素子 - Google Patents
2個の電界効果トランジスタを有する半導体メモリ素子Info
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- JPS5828866A JPS5828866A JP57082534A JP8253482A JPS5828866A JP S5828866 A JPS5828866 A JP S5828866A JP 57082534 A JP57082534 A JP 57082534A JP 8253482 A JP8253482 A JP 8253482A JP S5828866 A JPS5828866 A JP S5828866A
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- Japan
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- semiconductor memory
- conductor
- memory device
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- transistors
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
- G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
- Heat Sensitive Colour Forming Recording (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
不発明け、内蔵される2個の電界効果トランジスタを有
する半導体メモリ素子に関する。
する半導体メモリ素子に関する。
このよう々メモリ素子は、特に電子計算機およびデータ
処理装置のノζめの集積半導体メモリとして使用される
。
処理装置のノζめの集積半導体メモリとして使用される
。
高集積度ダイナミック型半導体メモリは静電的な電荷と
して情報を記憶する。この基本原理d:米国特rF 3
387286に開示されている。その後金111でにこ
の原理の本質的特徴によるダイナミック型半導体メモリ
素子が得られ、高集積度グイツーミック型半勇体メモリ
の基本要素とする多くの改良が試みられた。このメモリ
素子の特徴は、イ・11・かなf%要面積でよく丑だそ
の構成はメモリ素子を実現するために電界効果トランジ
スタのみを必蟹とするにすぎない点にある。
して情報を記憶する。この基本原理d:米国特rF 3
387286に開示されている。その後金111でにこ
の原理の本質的特徴によるダイナミック型半導体メモリ
素子が得られ、高集積度グイツーミック型半勇体メモリ
の基本要素とする多くの改良が試みられた。このメモリ
素子の特徴は、イ・11・かなf%要面積でよく丑だそ
の構成はメモリ素子を実現するために電界効果トランジ
スタのみを必蟹とするにすぎない点にある。
しかしメモリ素子を最小化することは高集積度の7こめ
の前提とj〜て必要であるが必然的に記憶電荷が少なく
なる3、との小さな電荷を読取る/こめには高感度のセ
ンザ増幅器が必要となり、加えてメモリ素rの読取りが
明白に行な、1っ51する限り、読取1) ++、1;
間が増加する1、さらに、例えば、X線などに文・]す
る相対な)j害の影響を受けべ・ずくなる1、 本発明の[−1的は新規かつ高性能の特徴をもった半導
体メモリ素子を提供しそil、、 VCJ: =:+て
高集積度半導体メモリの実現を111能にすることであ
る。
の前提とj〜て必要であるが必然的に記憶電荷が少なく
なる3、との小さな電荷を読取る/こめには高感度のセ
ンザ増幅器が必要となり、加えてメモリ素rの読取りが
明白に行な、1っ51する限り、読取1) ++、1;
間が増加する1、さらに、例えば、X線などに文・]す
る相対な)j害の影響を受けべ・ずくなる1、 本発明の[−1的は新規かつ高性能の特徴をもった半導
体メモリ素子を提供しそil、、 VCJ: =:+て
高集積度半導体メモリの実現を111能にすることであ
る。
本発明の課題(l−12、高集積度(lこもかかわr、
すその読取り可能性が妨害さ、tlず′l+/こ?lf
来知r);I”lている読取り特性を超越することが認
められるメモリ素子を提供することである。1その結果
士)、り体メモリのだめのメモリ素子の配列が固定化さ
れそしてメモリの有第11な技術による実IJ(、がi
’+’l能となる。、 本発明により、との課題は以1・−の構成に、f −)
で解決される1、すなわち、情報記憶の7こめのメモリ
ゲ−1・を有する第1の電7.L効!4′、l・ランヅ
スタである転送トランジスタT□が設&−)’ [’)
:h−、このノモリゲ−1・は第2の電l/、1.効
果l・ランゾ区りである荷電l・ランシスタT、のドレ
イン/ソース領域へ直接接続され、前記両トランジスタ
はビット導線によって接続され、第1のトランジスタの
第2の電極には作動電圧U13が供給され、そして両ト
ランジスクのゲートはそれぞれコンデンサC:に−,,
+:びC2Xによってデータ導線と連係され、さらに両
トランジスタがドレイン/ソース領域においでビット導
線へ、そしてゲートにおいてブータ導線へそれぞれ接続
され、これら只一つのビット層線およびデータ導線のみ
によって半・n体ノモリ素r−の制御、読取りおよび書
込みが行なわれる半導体メモリ素子によって解決される
1゜ 1だ、データ選択導線(データ導線)の制御が、]。
すその読取り可能性が妨害さ、tlず′l+/こ?lf
来知r);I”lている読取り特性を超越することが認
められるメモリ素子を提供することである。1その結果
士)、り体メモリのだめのメモリ素子の配列が固定化さ
れそしてメモリの有第11な技術による実IJ(、がi
’+’l能となる。、 本発明により、との課題は以1・−の構成に、f −)
で解決される1、すなわち、情報記憶の7こめのメモリ
ゲ−1・を有する第1の電7.L効!4′、l・ランヅ
スタである転送トランジスタT□が設&−)’ [’)
:h−、このノモリゲ−1・は第2の電l/、1.効
果l・ランゾ区りである荷電l・ランシスタT、のドレ
イン/ソース領域へ直接接続され、前記両トランジスタ
はビット導線によって接続され、第1のトランジスタの
第2の電極には作動電圧U13が供給され、そして両ト
ランジスクのゲートはそれぞれコンデンサC:に−,,
+:びC2Xによってデータ導線と連係され、さらに両
トランジスタがドレイン/ソース領域においでビット導
線へ、そしてゲートにおいてブータ導線へそれぞれ接続
され、これら只一つのビット層線およびデータ導線のみ
によって半・n体ノモリ素r−の制御、読取りおよび書
込みが行なわれる半導体メモリ素子によって解決される
1゜ 1だ、データ選択導線(データ導線)の制御が、]。
変形例では高および低の2レベル制御電圧ないしは、他
の変形例では高、中および低の3レベル制御電圧によっ
て行なわれる半導体メモリ素子が得られる3、 さらに両コンデンザCおよびC2xが2つの多結晶シリ
コン層を利用することに」:って形成され 5− る半導体メモリ素−rが得られる1、 なお、容素−rが、nJ嬰シリニIン’t−l・技術に
2面の多結晶シリコン層を114用することに」、って
構成される半・j’)体メモリ素子が得られる6、以下
、実施例を/J<す添イ・1図を参照し−1て、本発明
について詳述する3、 2個の電界効果l・ランジスタから成る牢;j’1体メ
モリ素イ(171、第1図に示ず1.うに、・l’i’
i報を人力しおよび出力する/こめのピッ1.4 i腺
、li’lls取りおよび書込みのためにメモリ未了イ
「選択するだめの言語導線ならびに作動電圧線U、、に
それぞれ接続される1゜ ビット導線は2つの2進′「IL圧レベル高(IJI3
11)および低(U8L)をとることができる1、デー
タ4線Wは2ないし3電圧レベルに制御される6、すな
わち、低(IJwT、二メモリ素子は作動しない)、中
(IJWM”メモリ素子は読取りのみに作動する)、お
Jコび高(IJWl□:メモリ素子は書込み、読取りな
らびに内容の史新に作動する)の」=つな電圧レベルで
ある。
の変形例では高、中および低の3レベル制御電圧によっ
て行なわれる半導体メモリ素子が得られる3、 さらに両コンデンザCおよびC2xが2つの多結晶シリ
コン層を利用することに」:って形成され 5− る半導体メモリ素−rが得られる1、 なお、容素−rが、nJ嬰シリニIン’t−l・技術に
2面の多結晶シリコン層を114用することに」、って
構成される半・j’)体メモリ素子が得られる6、以下
、実施例を/J<す添イ・1図を参照し−1て、本発明
について詳述する3、 2個の電界効果l・ランジスタから成る牢;j’1体メ
モリ素イ(171、第1図に示ず1.うに、・l’i’
i報を人力しおよび出力する/こめのピッ1.4 i腺
、li’lls取りおよび書込みのためにメモリ未了イ
「選択するだめの言語導線ならびに作動電圧線U、、に
それぞれ接続される1゜ ビット導線は2つの2進′「IL圧レベル高(IJI3
11)および低(U8L)をとることができる1、デー
タ4線Wは2ないし3電圧レベルに制御される6、すな
わち、低(IJwT、二メモリ素子は作動しない)、中
(IJWM”メモリ素子は読取りのみに作動する)、お
Jコび高(IJWl□:メモリ素子は書込み、読取りな
らびに内容の史新に作動する)の」=つな電圧レベルで
ある。
トランジスタ2のドレイン/ソース電極ば1・ 6−
ランジスク1のゲ−1・に接1’jl:される13両l
・ランシスクlおよ0・2はビット導線を介してメモリ
ゲートに接続され、データ導線がメモリ素子に例えば、
多結晶シリコンの2層間に簡単に形成されるコンデンサ
CおよびCはトランジスタ12 2X 、お・よび2の所四スイッチング閾値の作用に対する調
・1βのために役立つ。半導体メモリ素子は7トリクス
状に集積され、任意+1i位のダイナミック型11:込
み一読取りメモリとして形成される。以下半導体メモリ
素子の機能を開示する。
・ランシスクlおよ0・2はビット導線を介してメモリ
ゲートに接続され、データ導線がメモリ素子に例えば、
多結晶シリコンの2層間に簡単に形成されるコンデンサ
CおよびCはトランジスタ12 2X 、お・よび2の所四スイッチング閾値の作用に対する調
・1βのために役立つ。半導体メモリ素子は7トリクス
状に集積され、任意+1i位のダイナミック型11:込
み一読取りメモリとして形成される。以下半導体メモリ
素子の機能を開示する。
半嗜体ノモリ素r゛の1月込みはデータ導線の高電圧レ
ベル”muによって能動化され、その間トランジスタ2
目、導通17そしてビット導線の電圧レベルばトランジ
スタ1のゲートに伝達される。
ベル”muによって能動化され、その間トランジスタ2
目、導通17そしてビット導線の電圧レベルばトランジ
スタ1のゲートに伝達される。
ピノ1. ip7線に1.・ける高電圧レベルUIIH
は、トランジスタ1のゲートに印加される。これば2進
メモリ状態11に対応する。ビット導線における低電圧
レベル’−’BT−,がトランジスタ1のゲートに印加
され、2jイ’tl状1川I7に相当する状、1ン1j
とノCる1、読取りの後にヒツト力線υ]、放電さノ)
低電汀レベルUBLLになる。、半導体メモリ素rか、
第1図に示したメモリ素子の要素を小すfl シ;に6
1、る中イ)シミ圧しベルIJwlIV4捷/こ乞J、
高電圧レベル【電/ITによ−)て能動化されると、半
導体メモリ素rが2 、、((,1士り状態I−1であ
る際はトランジスタ1が導通となり丑たけ、半導体メモ
リ素子がメlIJ状態1.である際は非導通となる3、
メ十り状態+1 (/Cに□いては、導通l・ランジス
タ1を介して動1′1電圧[、、]、、の一部がビット
導線に伝えられ、高い読IIvす市川I/ベルUBLL
が現われる3、 半導体メモリ素子が状態りで、1すって、この場合トラ
ンジスタ1が男導’+lI’lを1.+1につ°1;す
7)とビット導線に電圧■J1.が伝達さ、11ない1
、ビット・、り線し1、[氏い読取り電圧レベルIJI
II、Lを待hl;する1、第2図および第:3図にr
l、多結晶シIJ−rン層による通常のシリ:1フゲー
1・技術による2つの1に術的に実現可能な実施例が示
される。1両トランジスタはポリ1− Ir1i (P
O]y 1−El)cna )のゲー 1・に4[ニー
、て形成される19両コンテンザCおよびC2xはボ1
月−面とポリ2−面との交差部分によって形成され、面
積1’rよび酸化物層の!1寿性の選択によって容縫の
大きさに必要な任意性を伺力することができる。、ポリ
2−面は同1に!iにデータ導線をも形成する。、ビッ
ト導線は拡散領域(第2図)として形成されるか又は金
属層(第:3図)として形成される。この可能1/1は
供給電圧導体IJ13にも利用でき、第2図および第3
図の実施例では拡散領域として形成される。、第2図の
第1の変形である実施例は、半導体メモリ素子ごとにビ
ット導線接触部を必要としない利点がある。第3図の第
2の変形である実施例はビット導線の所要iI0積なら
びにRC時定数が小さくなる利点がある。
は、トランジスタ1のゲートに印加される。これば2進
メモリ状態11に対応する。ビット導線における低電圧
レベル’−’BT−,がトランジスタ1のゲートに印加
され、2jイ’tl状1川I7に相当する状、1ン1j
とノCる1、読取りの後にヒツト力線υ]、放電さノ)
低電汀レベルUBLLになる。、半導体メモリ素rか、
第1図に示したメモリ素子の要素を小すfl シ;に6
1、る中イ)シミ圧しベルIJwlIV4捷/こ乞J、
高電圧レベル【電/ITによ−)て能動化されると、半
導体メモリ素rが2 、、((,1士り状態I−1であ
る際はトランジスタ1が導通となり丑たけ、半導体メモ
リ素子がメlIJ状態1.である際は非導通となる3、
メ十り状態+1 (/Cに□いては、導通l・ランジス
タ1を介して動1′1電圧[、、]、、の一部がビット
導線に伝えられ、高い読IIvす市川I/ベルUBLL
が現われる3、 半導体メモリ素子が状態りで、1すって、この場合トラ
ンジスタ1が男導’+lI’lを1.+1につ°1;す
7)とビット導線に電圧■J1.が伝達さ、11ない1
、ビット・、り線し1、[氏い読取り電圧レベルIJI
II、Lを待hl;する1、第2図および第:3図にr
l、多結晶シIJ−rン層による通常のシリ:1フゲー
1・技術による2つの1に術的に実現可能な実施例が示
される。1両トランジスタはポリ1− Ir1i (P
O]y 1−El)cna )のゲー 1・に4[ニー
、て形成される19両コンテンザCおよびC2xはボ1
月−面とポリ2−面との交差部分によって形成され、面
積1’rよび酸化物層の!1寿性の選択によって容縫の
大きさに必要な任意性を伺力することができる。、ポリ
2−面は同1に!iにデータ導線をも形成する。、ビッ
ト導線は拡散領域(第2図)として形成されるか又は金
属層(第:3図)として形成される。この可能1/1は
供給電圧導体IJ13にも利用でき、第2図および第3
図の実施例では拡散領域として形成される。、第2図の
第1の変形である実施例は、半導体メモリ素子ごとにビ
ット導線接触部を必要としない利点がある。第3図の第
2の変形である実施例はビット導線の所要iI0積なら
びにRC時定数が小さくなる利点がある。
第1図は、2個の電界効果トランジスタを有するメモリ
素子の回路図である。 第2図は、拡散ビット導線を有する2つの多結晶シリコ
ン面をもったn型シリコンゲート技術を利用した第1の
変形である実施例(レイアウト)〜 9− を小す。、 第3図rl、金紅ヒツト・、1)新ろ・イ1″する2つ
のY結晶/リコン面をイ、+ 7(nをシリ−+ 7ゲ
ー 1肢術を利用し/こ第2の変形で、1する実/、+
71i例(+/ −fアウト)を/Jぐず1 図中の主な7′lシJのχ・]応υ−j、次の1i(1
りであ”) 111:第1の電1111効14: +−
ノンフイタ且2:第2 ノミ’?1”87.’IS l
・ツノ/−4り1−1、C2+ 02x ” ご
−17ラ′ ン・ リB:lニ ソ 1・ ノj′I
静pW:テータ’、1>線 8:メモリゲ−1・ TJ、、 :作動電圧 代 」甲 ノ(+1111句 ゲC,々了こ 。 −+ +] −− −チーi−m、浜−−東(ヵえ。 昭和並年 タ月2Z日 特許庁長官 若杉和夫 殿 1、 事件の表示 昭和ぐ7年特許願第 82 ’5−”34号2、 発明
の名称 3、補正をする者 事件との関係 出願人 臓I積 )岱・ニー・ベー゛ゝツニ7HILら・フ3−
1し・7ブ奢しンユンフ二氏 8 、”7.’h
・−fしjつシ′−・ミフロニし7Fロニ・/フ4、代
理人 住 所 東京都港区虎ノ門二丁目8番1号(虎の閂−気
リレ)〔電話03 (502) 1476 (代表)〕
=Q’+−0 氏 名 弁理士(40]、3.1 江 崎
光 女チ tは か 1 名り丁・ヴ 5、補正命令の日附 昭和ダ7年8月73日 6、 補正の対象 7、補正の内容 別紙の通り 第2図 第3図 −,307,−
素子の回路図である。 第2図は、拡散ビット導線を有する2つの多結晶シリコ
ン面をもったn型シリコンゲート技術を利用した第1の
変形である実施例(レイアウト)〜 9− を小す。、 第3図rl、金紅ヒツト・、1)新ろ・イ1″する2つ
のY結晶/リコン面をイ、+ 7(nをシリ−+ 7ゲ
ー 1肢術を利用し/こ第2の変形で、1する実/、+
71i例(+/ −fアウト)を/Jぐず1 図中の主な7′lシJのχ・]応υ−j、次の1i(1
りであ”) 111:第1の電1111効14: +−
ノンフイタ且2:第2 ノミ’?1”87.’IS l
・ツノ/−4り1−1、C2+ 02x ” ご
−17ラ′ ン・ リB:lニ ソ 1・ ノj′I
静pW:テータ’、1>線 8:メモリゲ−1・ TJ、、 :作動電圧 代 」甲 ノ(+1111句 ゲC,々了こ 。 −+ +] −− −チーi−m、浜−−東(ヵえ。 昭和並年 タ月2Z日 特許庁長官 若杉和夫 殿 1、 事件の表示 昭和ぐ7年特許願第 82 ’5−”34号2、 発明
の名称 3、補正をする者 事件との関係 出願人 臓I積 )岱・ニー・ベー゛ゝツニ7HILら・フ3−
1し・7ブ奢しンユンフ二氏 8 、”7.’h
・−fしjつシ′−・ミフロニし7Fロニ・/フ4、代
理人 住 所 東京都港区虎ノ門二丁目8番1号(虎の閂−気
リレ)〔電話03 (502) 1476 (代表)〕
=Q’+−0 氏 名 弁理士(40]、3.1 江 崎
光 女チ tは か 1 名り丁・ヴ 5、補正命令の日附 昭和ダ7年8月73日 6、 補正の対象 7、補正の内容 別紙の通り 第2図 第3図 −,307,−
Claims (1)
- 【特許請求の範囲】 (1)2個の電界効果トランジスタを有する半導体メモ
リ素子において、 情報記憶のだめのメモリゲートを有する第1の電界効果
トランジスタ(1)である転送トランジスタTtが設け
られ、このメモリゲートは第2の電界効果トランジスタ
(2)である荷電トランジスタTLのドレイン/ソース
領域へ直接接続され、前記両トランジスタ(1,2)は
ビット導線によって接続され、トランジスタ(1)の第
2の電極には作動電圧UBが供給され、そして両トラン
ジスタ(1,2)のゲートはそれぞれコンデンサCおよ
びCによってデータ導線と連係2 2X され、さらに両トランジスタ(1,2)がドレイン/ソ
ース領域においてビット導線へそしてゲートにおいてデ
ータ導線へそれぞれ接続され、とれら只一つのビット導
線およびデー タ導線のみによって半導体メモリ素子の
制御、読取りお」:び也込みが行なわれることを!1)
徴とする半導体メモリ素子、。 (2、特許請求の範囲第1項記載の゛1バカ体メモリ素
子において、 前記データ導線の制御が、高および低の2レベル制御電
圧ないしは、高、中J、・よび低の3レベル制御電圧に
よって行なわれる半導体メモリ素子1、 (3)特許請求の範囲第1項記載の半導体メモリ素子−
において、 前記両コンチン型(C2,C2x、 )が2つの多結晶
シリコン層を利用することに」:って形成される半導体
メモリ素子1゜ (4)特許請求の範囲第1項ないし第3項のいずれかに
記載の半導体メモリ素子に1.・いて、前記各素子が、
n J5’J、ソリコングー1技術に2面の多結晶シリ
コン層を適用することによって構成される半導体メモリ
素子−3、
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US06/402,585 US4449831A (en) | 1981-07-31 | 1982-07-28 | Pendulum arrangement for clock movement |
DE3228545A DE3228545C2 (de) | 1981-07-31 | 1982-07-30 | Pendelanordnung für ein Uhrwerk |
GB08222038A GB2105884B (en) | 1981-07-31 | 1982-07-30 | Pendulum arrangement for a clock movement |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DD11C/230022 | 1981-05-18 | ||
DD81230022A DD160601A3 (de) | 1981-05-18 | 1981-05-18 | Halbleiterspeicherelement mit 2 feldeffekttransistoren |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5828866A true JPS5828866A (ja) | 1983-02-19 |
Family
ID=5530961
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57082534A Pending JPS5828866A (ja) | 1981-05-18 | 1982-05-18 | 2個の電界効果トランジスタを有する半導体メモリ素子 |
Country Status (5)
Country | Link |
---|---|
JP (1) | JPS5828866A (ja) |
CS (1) | CS240436B1 (ja) |
DD (1) | DD160601A3 (ja) |
DE (1) | DE3212945A1 (ja) |
HU (1) | HU185711B (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01133357A (ja) * | 1987-11-18 | 1989-05-25 | Fujitsu Ltd | 半導体記憶装置 |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6025269A (ja) * | 1983-07-21 | 1985-02-08 | Hitachi Ltd | 半導体記憶素子 |
JP3307928B2 (ja) * | 1991-01-09 | 2002-07-29 | シーメンス アクチエンゲゼルシヤフト | メモリセル装置およびその作動方法 |
-
1981
- 1981-05-18 DD DD81230022A patent/DD160601A3/de not_active IP Right Cessation
-
1982
- 1982-04-07 DE DE19823212945 patent/DE3212945A1/de not_active Withdrawn
- 1982-05-03 CS CS823144A patent/CS240436B1/cs unknown
- 1982-05-18 JP JP57082534A patent/JPS5828866A/ja active Pending
- 1982-05-18 HU HU821577A patent/HU185711B/hu unknown
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01133357A (ja) * | 1987-11-18 | 1989-05-25 | Fujitsu Ltd | 半導体記憶装置 |
Also Published As
Publication number | Publication date |
---|---|
DE3212945A1 (de) | 1982-12-09 |
DD160601A3 (de) | 1983-11-16 |
CS240436B1 (en) | 1986-02-13 |
HU185711B (en) | 1985-03-28 |
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