KR100350283B1 - 감소된 표면적을 갖는 ｓｒａｍ 메모리 셀 - Google Patents

감소된 표면적을 갖는 ｓｒａｍ 메모리 셀 Download PDF

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Abstract

본 발명은 감소된 표면적을 갖는 SRAM 셀에 관한 것이다. SRAM 셀은 P 채널 트랜지스터 한 쌍 및 이와 쌍안정 래치 회로를 형성하도록 연결된 N 채널 트랜지스터 한 쌍을 포함한다. 래치 회로의 제1 공통 소스 접속부는 기록 비트 단자에 접속되고, 래치 회로의 나머지 소스 접속부는 상보 비트 라인에 접속된다. 래치 회로를 어드레스하는 워드 라인은 공유 몸체 콘택트━여기서 공유 몸체 콘택트는 래치 회로에 대한 기록 및 판독을 허용함━을 갖는, 상보 비트 라인에 접속된 트랜지스터를 통하여 제공된다. 기록 모드 중, 워드 라인은 상보 비트 라인에 접속된 트랜지스터를 도통시키는 전위에 접속되며, 기록 비트 라인은 나머지 트랜지스터들을 비도통 상태로 유지시키는 전위에 접속된다. 판독 동작 중, 나머지 트랜지스터들 중 하나가 도전되고, 워드 라인이 상보 비트 라인에 연결된 트랜지스터의 집합을 도통시켜, 상보 비트 라인이 래치 회로의 각 노드로부터 충전된다.

Description

감소된 표면적을 갖는 ＳＲＡＭ 메모리 셀{SRAM MEMORY CELL HAVING REDUCED SURFACE AREA}
본 발명은 CMOS 스태틱 랜덤 액세스 메모리(Static RAM; SRAM) 기술에 관한 것이다. 보다 구체적으로는, 트랜지스터의 총수가 감소되고, 트랜지스터의 총수가 감소함에 따라 표면적이 감소된 SRAM 셀이 개시된다.
종래의 CMOS SRAM은 일반적으로 도 1에 구체적으로 도시하는 바와 같이, 6개의 전계 효과 트랜지스터(FET)로 구성된다. RAM 셀은 교차 결합 래치 회로 (cross-coupled latch)의 제1 및 제2 노드(11, 12) 사이의 전위차에 의해서 데이터를 기억한다. 교차 결합 래치 회로는 2개의 풀다운(pulldown) NMOS 트랜지스터(17 및 18)와 그것들에 직렬로 연결된 PMOS 풀업(pullup) 트랜지스터(14 및 15)를 포함한다. 래치 회로의 상태는, 상보 비트 라인(B0 및 B1)의 데이터에 의해 정해지는 특정한 상태를 나타내는 전위차를 노드(11, 12)에 인가함으로써 래치 회로의 상태를 변경시킨다. 기록 동작 중에 워드 라인이 인에이블되면, 상보 비트 라인(B0, B1)은 액세스 트랜지스터(20,21)를 통하여 노드(11, 12)에 접속된다. 래치 회로는 노드(11, 12)를 재생적(regeneratively)으로 강제하여, 노드(11, 12)가 비트 라인(B0 및 B1)의 상태를 갖게 한다.
도 1에 도시하는 종래의 SRAM은, 판독 동작 중에는 비트 라인(B0 및 B1)에 의한 부하(loading)가 교차 결합 래치 회로의 상태를 교란시키지 않는 반면, 기록 동작 중에는 비트 라인(B0 및 B1)에서 노드(11 및 12)로 충분한 전류가 공급되어 래치 회로의 상태를 변화시킨다.
위 서로 경합하는 2가지 목적은, 래치 트랜지스터(14-18) 및 액세스 트랜지스터 (20 및 21)의 전류 용량을 선별적으로 선택함으로써 달성된다. 이 소자들의 전류 용량을 선택하기 위하여, 데이터를 기억하는데 통상적으로 필요한 크기보다 더 큰 소자들을 사용하게 된다. 큰 소자들을 사용하게 됨에 따라, 각 CMOS RAM 셀에 의하여 점유되는 기판 면적이 확대된다.
본 발명은 여러 가지 방법으로 CMOS RAM 셀의 크기를 감소시키도록 설계된다. 각 CMOS RAM 셀의 표면적의 감소는 메모리 밀도를 바람직하게 증가시키고, 기판의 동일한 표면적에 더 많은 메모리가 집적되도록 한다.
본 발명에 따르면, 종래 기술의 CMOS SRAM 셀의 액세스 트랜지스터 2개를 제거하여 RAM 셀의 전체 표면적을 감소시킨 새로운 SRAM 셀이 제공된다.
SRAM 셀은 교차 결합 래치 회로를 형성하도록 접속된 한 쌍의 풀업 및 한 쌍의 풀다운 전계 효과 트랜지스터로 구성된다. 상보 비트 라인이 래치 회로의 한쪽 소스 접속부에 접속되고, 래치 회로의 나머지 다른 한쪽의 소스 접속부는 기록 비트 단자에 접속된다. 상보 비트 라인(B0 및 B1)에 접속된 트랜지스터는 각 트랜지스터의 각각에 몸체 콘택트를 형성하는데, 그것은 각 트랜지스터의 채널의 밑으로 연장하는 확산 영역에 접속된 공유 콘택트를 구성한다. 이들 몸체 콘택트의 공통 단자가 워드 라인에 접속된다.
판독 동작 중, 워드 라인은 상기 비트 라인에 접속된 2개의 트랜지스터를 도전시키는 전위로 구동되고, 검출 신호를 래치 회로에서 비트 라인으로 전달한다. 기록 동작 중, 워드 라인과 기록 비트 접속부는 비트 라인에 접속된 2개의 트랜지스터를 도통시키는 반면, 나머지 2개의 트랜지스터들을 비도통시키는 전위를 받는다. 이 때 래치 회로는 상보 비트 라인(B0, B1) 상의 작은 차동 신호에 의하여 표시된 상태를 갖게 된다.
도 1은 종래 기술의 CMOS SRAM 셀을 도시한다.
도 2a는 본 발명에 따른 SRAM 셀의 제1 실시예를 도시한다.
도 2b는 전체 워드 라인이 동시에 기록되는 어레이 내에 도 2a의 RAM 셀을 구현한 예를 도시한다.
도 2c는 단일 비트가 기록되는 어레이내의 바람직한 실시예에 따른 SRAM 셀의 구성을 도시한다.
도 3은 도 2a의 SRAM 셀에 데이터를 기록하고 판독하기 위한 판독 및 기록 파형을 도시한다.
도 4는 게이트 기능을 제공하는 공유 몸체 콘택트를 갖는 P 채널 풀업 트랜지스터의 구조를 도시한다.
도 5는 판독 및 기록 중 N 채널 트랜지스터가 노드를 선택하고, P 채널 트랜지스터가 박막 트랜지스터로 구현되는 본 발명의 구현을 예시한다.
도 2a는 도 1의 종래 기술에 따른 SRAM 셀보다 작은 표면적을 점유하는 SRAM 셀의 구조를 도시하고 있다. 도 2a의 실시예는 액세스 트랜지스터(20 및 21)(도1에 도시됨)를 제거하여 트랜지스터의 총수와 이들 트랜지스터(액세스 트랜지스터)에 필요한 표면적을 감소시킨다. 또한, 나머지의 트랜지스터(24-27)는 보다 이상적인 크기로 만들 수 있다. 왜냐하면, 기록 동작의 경우에는 노드(30 및 31)를 데이터 레벨(B0, B1)로 설정하는데 충분한 구동 전류를 공급하는 반면, 판독 동작의 경우에는, 메모리 셀의 내용을 교란시키는 것을 피해야 한다고 하는 문제를 거의 해결하기 때문이다.
도 2a의 SRAM 셀에 대한 기록은 래치 회로의 풀업 트랜지스터인 P 채널 트랜지스터(24 및 25)의 공유 몸체 콘택트(shared body contact; 22, 23)에 제공되는 전압에 의하여 제어된다. 공유 몸체 콘택트(22,23)는 워드 라인에 접속되고, 워드 라인이 Vdd 이하로 구동되면, 데이터 레벨(B0 및 B1)은 노드(30, 31)에 인가된다. 동시에, N 채널 트랜지스터(26 및 27)의 소스에 접속된 기록 비트 라인은 양의 값 Vdd로 유지된다. 기록 시퀀스 동안(도 3에 좀더 구체적으로 도시됨), 기록 비트 라인이 하이로 유지되면 N 채널 트랜지스터(26 및 27)는 소스 전압이 게이트 전압 이상이 되어 비도통 상태가 된다. 이 때, 상보 데이터(complementary data)가 비트 라인(B0 및 B1)에 인가된다. 기록 비트 라인이 로우로 복귀하면, 데이터가 셀 내에 래치된다. 그 후 워드 라인은 비-선택 상태가 된다.
판독 동작 또한 도 3에 예시되어 있다. 판독 동작 동안, 래치 회로는 쌍안정 상태에 있게 되고, 노드(30)와 노드(31) 사이에 전위차를 확립한다. 워드 라인의 전압이 2개의 P 채널 트랜지스터 모두를 도전시키는데 필요한 값 이하로 떨어지면, 노드(30 및 31)는 비트 라인(B0 및 B1)에 저항으로 접속되어, 비트 라인(B0 및 B1)을 노드(30 및 31)의 노드 전압에 가까운 값으로 충전시킨다. SRAM 셀은, 정지 즉 비판독 상태가 되고, 큰 전류를 유출시키지 않는다. 판독 동작 중, 하강 펄스가 워드 라인에 인가되고, P 채널 트랜지스터는 비트 라인에 전류를 흘리는 공핍 모드 소자로서 동작한다. 비트 라인을 충전하는 내부 셀 노드로부터의 전류는, 셀의 상태를 검출하는데 사용된다. 워드 선택 펄스가 양쪽 P 채널 트랜지스터를 공핍 모드로 만들지만, 이미 도통하고 있는 P 채널 트랜지스터가 또한 도통하게 되어, 각 노드에 기억되는 값을 결정하는 전위차를 유지하기 때문에, 트랜지스터 사이에 유효한 차이가 유지된다.
도 4는 교차 결합 래치 회로에 대한 데이터의 기록 및 판독을 인에이블하기 위한 몸체 콘택트(body contact;22, 23)를 제공하는 P 채널 트랜지스터의 구조를 예시하고 있다. 도 4는 래치 회로 트랜지스터(24 및 26)가 형성되는 기판(32)을 도시하고 있다. P 채널 트랜지스터(24 및 25)는 P- 도핑된 기판(32)에 형성된 N 웰 확산층(33)에 형성된다. N 웰 확산층(33)은 충분한 N 도핑으로 도핑되어, 기판(32)의 P 도핑을 넘어, N 몸체를 형성한다. 아이솔레이션 구조(36)는, N 채널 트랜지스터(26 및 27)로부터 N 몸체(33)를 분리하기 위하여 배치된다. 소스 영역(37)과 드레인 영역(38)은, 고도 도핑 P+ 영역에 의해서 N 웰(33) 내에 형성된다. CMOS 기술 분야에서 공지된 바와 같이, 얇은 산화물(thin oxide; 39)은 채널 하부의 N 웰 영역(33)을 게이트 접속부(gate connection; 40)로부터 절연시킨다.
소스 영역(37)과 드레인 영역(38) 사이에 형성된 반전 채널은 몸체 콘택트(44)에 인가되는 전압에 의해서 변조된다. N 몸체(33)로의 몸체 콘텍트(44)는, N+ 도핑 영역(45)에 의해서 제공된다. 게이트(40) 상의 게이트 전압과 몸체 콘택트(44)에 인가되는 전압을 이용하여, 채널의 도통을 제어할 수 있다.
N 채널 트랜지스터(26 및 27)는 종래의 CMOS 기술을 사용하여 얇은 게이트 산화물(39)을 갖는 N+ 도핑 영역으로 이루어지는 소스(48) 및 드레인(49) 영역을 형성함으로써, 기판(32) 내에 형성된다. 게이트(52)는, 증식형 모드(enhancement mode)로 동작하는 채널 위의 박막층(39) 상에 형성된다. 당업자는 이 셀이 전기적으로 절연된 트랜지스터 몸체가 워드 라인에 적합한 콘택트를 형성하는 SOI 기술로 용이하게 제조 가능하다는 것을 이해할 것이다.
본 발명에 따른 SRAM 셀은, 각 RAM 셀의 독립적인 어드레스 지정을 제공한다. 도 1로부터 명백한 바와 같이, 종래의 RAM 셀은, 판독 또는 기록 동작 중 어느 하나의 동작을 수행할 때, 전체 워드 라인의 셀을 어드레스한다. 본 발명의 SRAM 셀에서는 부가적으로 기록 비트 단자가 있기 때문에, 도 2c에 도시하는 구성에 따라 공통 워드 라인에 접속된 개개의 셀을 혼동없이 선택적으로 어드레스할 수 있다. 다른 방법에 따르면, 워드 라인 내 모든 셀이 공통으로 어드레스되고, 전체 워드 라인의 셀이 동시에 기록될 수 있도록, 기록 비트 라인이 워드 라인에 병렬로 접속될 수 있다.
데이터가 판독 또는 기록될 때, 다수의 어레이에 데이터의 전체 워드 라인보다 적은 수의 워드 라인으로 어드레스될 경우, 어레이의 개개의 셀을 어드레스하는 능력이 좋아진다. 이 경우, 데이터가 현재 이용 가능한 수의 셀에만 어드레스하는 것이 가능하게 된다. 이렇게 해서 일부의 셀만이 판독 또는 기록되는 경우에 전체 워드 라인을 어드레스하지 않아도 되는 것이다.
도 5는 N 채널 트랜지스터 및 P 채널 트랜지스터의 역할이 뒤바뀐 스태틱 RAM 셀을 어떻게 구성할 수 있는지 도시한다. 도 5에 도시하는 실시예에서, N 채널 트랜지스터(58, 59)에 대한 공유 콘택트(65, 66)을 갖는 P 몸체를 통하여 워드 라인에 대한 부가적인 접속을 이룬다. P 채널 트랜지스터(56, 57)와 N 채널 트랜지스터(58, 59)를 포함하는 교차 결합 래치 회로는, 노드(60 및 61)로부터 데이터를 상보 비트 라인(B0 및 B1)에 제공한다. 워드 라인(63)과 기록 비트 라인(64) 상의 전압 펄스에 대응하는 상보 시퀀스는, 도 3에 도시하는 시퀀스에 대해서 상술한 바와 같이 데이터를 판독 및 기록하는데 사용된다. 다만, 이 경우에는 N 채널이 아니라 P 채널이기 때문에 P 채널 특성에 따라 전압 및 펄스의 극성이 반전된다. N 채널 트랜지스터(58, 59)는, 도 4의 P 채널 트랜지스터의 경우와 같이, 확산 P 웰 내에 형성된다.
본 발명에 따른 SRAM 셀은, 박막 기술로도 구현될 수 있다. 박막 기술을 사용하는 실시예에 있어서, 비트 라인이 접속된 P 채널 또는 N 채널(도 2 또는 도 5)의 트랜지스터는, 다른 2개의 트랜지스터의 단결정 영역 바로 위의 박막 폴리실리콘 영역에 존재한다. 박막 기술을 사용하는 이 박막 실시예는, 또한 RAM 셀에 필요한 기판 면적을 대략 절반으로 감소시킨다. 박막 기술의 예가 Kuriyama, H. 등의 "A C-Switch Cell for Low-Voltage Operation and High-Density SRAMs", IEDM96-279, pp.11.3.1-11.3.4, IEEE(1996) 및 Yoshida, T. 등의 "Crystallization Technology for Low Voltage Operated TFT", 884-IEDM91, pp.32.6.1-32.6.4, IEEE(1991)에 소개되어 있다.
전체 SRAM 메모리 면적을 감소시키고 트랜지스터의 총수를 감소시킨 최적화된 래치 회로 트랜지스터를 포함하는 SRAM 셀에 대하여 설명하였다. 당업자는 첨부된 특허 청구의 범위에 의하여 좀더 구체적으로 개시된 다른 실시예를 이해할 수 있다.
상기 설명은 본 발명을 예시적으로 설명하는 것이다. 또한, 상기 설명은 본 발명의 바람직한 실시예만을 도시하고 설명하였지만, 전술한 바와 같이, 본 발명은 다양한 다른 조합, 변경 및 상황에서 사용될 수 있으며, 청구범위에 표현된 기술적 사상의 범위 내에서 상기 명세서에서 교시하거나 관련 기술의 기능 또는 지식에 따라 변경 및 수정될 수 있음은 당연하다. 상기 설명된 실시예는 본 발명을 구현하는 최적 실시예를 설명하는 것으로서, 당업자가 본 발명을 다른 실시예(및 본 발명의 특정 응용 및 사용에 요구되는 다양한 변경과 함께)에 사용할 수 있도록 하는 것을 목적으로 한다. 따라서, 명세서에 개시된 사항은 본 발명을 그 개시된 형태로 한정되지 않는다.본 발명에 따른 구성의 예를 종합하면 아래와 같다.본 발명의 일실시예에 따른 구성은a) 제1 트랜지스터 쌍━여기서 각각의 트랜지스터는 각각의 트랜지스터의 도통을 제어하는 소스, 드레인, 게이트 및 몸체 콘택트를 포함함━과,b) 상기 제1 트랜지스터 쌍의 드레인 접속부에 접속된 드레인 접속부와, 상호 접속된 소스 접속부를 갖는 제2 트랜지스터 쌍━상기 제1 및 제2 트랜지스터 쌍의 각각은 각 트랜지스터 쌍의 대향하는 트랜지스터의 드레인에 교차 결합된 게이트 접속부를 구비하여 쌍안정 래치 회로를 형성함━과,c) 상기 몸체 콘택트를 갖는 제1 트랜지스터 쌍의 소스 접속부에 접속된 한 쌍의 상보 비트 라인과,d) 상기 몸체 콘택트를 갖는 각 트랜지스터의 몸체 콘택트에 접속된 워드 라인과,e) 상기 제2 트랜지스터 쌍의 소스 접속부에 접속된 기록 단자를 포함하는 SRAM 셀을 개시하고 있다.이 실시예에서, 상기 제1 트랜지스터 쌍은 박막 트랜지스터, P 채널 트랜지스터 또는 N 채널 트랜지스터로 구성되는 SRAM 셀이 될 수 있다.이 실시예에서, 상기 제1 트랜지스터 쌍의 몸체가 SOI 기술로 제조되는 SRAM 셀이 될 수 있다.본 발명의 일실시예에 따른 구성은a) 소스, 드레인, 절연 게이트, 및 공유 N 몸체 콘택트를 각각 갖는 제1 및 제2 P 채널 트랜지스터━여기서 상기 트랜지스터의 각 게이트가 다른쪽 트랜지스터의 드레인에 접속됨━과,b) 상기 제1 P 채널 트랜지스터와 제2 N 채널 트랜지스터의 소스에 접속되는 한 쌍의 상보 비트 라인과,c) 상기 각 P 채널 트랜지스터의 몸체 콘택트에 접속되는 워드 라인과,d) 제1 노드를 형성하는 상기 제1 P 채널 트랜지스터의 드레인에 접속되는 드레인과, 상기 제2 P 채널 트랜지스터의 드레인에 접속되는 게이트와, 소스를 갖는 제1 N 채널 트랜지스터와,e) 제2 노드를 형성하는 상기 제2 P 채널 트랜지스터의 드레인에 접속되는 드레인과, 상기 제1 P 채널 트랜지스터의 드레인에 접속되는 게이트와, 상기 제1 N 채널 트랜지스터의 소스에 연결되는 소스를 갖는 제2 N 채널 트랜지스터와,f) 상기 제1 및 제2 N 채널 트랜지스터의 소스에 접속되는 비트 기록 라인을 포함하고,상기 비트 기록 라인은 한 쌍의 상보 비트 라인상의 데이터를 인에이블하여, 상기 한 쌍의 상보 비트 라인의 전압으로 나타내어지는 상태에 해당하는 제1 및 제2 전압 레벨을 상기 제1 및 제2의 노드 상에 확립하는 SRAM 셀을 개시하고 있다.이 실시예에서, 상기 P 채널 트랜지스터는 상기 N 채널 트랜지스터에 인접하여 형성되고, 아이솔레이션 영역에 의하여 N 채널 트랜지스터와 분리되는 SRAM 셀이 될 수 있다.이 실시예에서, 상기 P 채널 트랜지스터는 경도 도핑된 P 기판의 N 웰 내에 형성되고, 상기 몸체 콘택트를 형성하는 접속부가 상기 N 웰 내에 형성되는 SRAM 셀이 될 수 있다.이 실시예에서, 판독 동작 중, 상기 워드 라인이 상기 상보 비트 라인의 전위보다 낮은 전위로 유지되고, 그에 따라 상기 제1 및 제2 노드의 전압에 의하여 표시되는 데이터가 상기 상보 비트 라인으로 전송되는 SRAM 셀이 될 수 있다.이 실시예에서, 기록 동작 중, 상기 비트 기록 라인의 전위는 상기 N 채널 트랜지스터를 비-도통시킬 수 있도록 증가하고, 상기 워드 라인 전위는 상기 상보 비트 라인 상의 전위보다 낮은 레벨로 감소하고, 그에 따라 상기 제1 및 제2 노드는 상기 비트 기록 라인의 전위가 감소할 때 상기 상보 비트 라인 상의 전위차를 확보하여 유지하는 SRAM 셀이 될 수 있다.본 발명의 일실시예에 따른 구성은a) 제1 N 채널 트랜지스터 쌍━여기서, 상기 제1 N 채널 트랜지스터 쌍의 각 트랜지스터는 기록 인에이블 라인에 접속된 공통 소스 접속부와, 다른쪽 트랜지스터의 드레인에 접속된 게이트 접속부를 가짐━과,b) 제1 P 채널 트랜지스터 쌍━여기서, 제1 P 채널 트랜지스터 쌍의 각 트랜지스터는 상기 제1 N 채널 트랜지스터 쌍의 드레인 접속부에 접속된 드레인 접속부와, 공유 콘택트와, 대향하는 P 채널 트랜지스터의 드레인에 접속된 게이트 접속부를 가짐━와,c) 상기 P 채널 트랜지스터 각각의 공유 콘택트에 접속된 워드 라인과,d) 상기 P 채널 트랜지스터의 소스에 연결되는 상보 비트 라인을 포함하고,상기 워드 라인이 인에이블되었을 때, 상보 비트 라인에 흐르는 각각의 전류로부터 SRAM 셀의 상태를 검출하는 SRAM 셀을 개시하고 있다.이 실시예에서, 상기 기록 인에이블 라인은 상기 워드 라인이 인에이블될 때 인에이블되도록 접속되는 SRAM 셀이 될 수 있다.이 실시예에서, 상기 워드 라인이 인에이블되면 상기 P 채널 트랜지스터의 도전성이 증가하고, 그것에 의하여 상기 SRAM 셀에 기억된 데이터 값을 확인하는 SRAM 셀이 될 수 있다.본 발명의 일실시예에 따른 구성은,a) 제1 P 채널 전계 효과 트랜지스터 쌍━여기서, 제1 P 채널 전계 효과 트랜지스터 쌍의 각 트랜지스터는 기록 비트 단자에 접속된 소스 접속부와, 상기 제1 P 채널 트랜지스터 쌍의 대향하는 P 채널 트랜지스터의 드레인 접속부에 교차 결합되는 게이트 접속부를 가짐━과,b) 제2 N 채널 전계 효과 트랜지스터 쌍━여기서, 제2 N 채널 전계 효과 트랜지스터 쌍의 각 트랜지스터는 상기 제1 P 채널 전계 효과 트랜지스터 쌍의 드레인 접속부에 접속된 드레인 접속부와, 공유 콘택트와, 상기 제2 N 채널 전계 효과 트랜지스터 쌍의 대향하는 트랜지스터의 드레인 접속부에 접속되는 게이트 접속부를 가짐━과,c) 상기 N 채널 전계 효과 트랜지스터의 공유 콘택트에 접속되는 워드 라인과,d) 상기 제2 N 채널 전계 효과 트랜지스터 쌍의 소스 접속부에 접속되는 제1 및 제2 상보 비트 라인을 포함하는 SRAM 셀을 개시하고 있다.이 실시예에서, 판독 동작 중, 상기 기록 비트 단자는 상기 P 채널 트랜지스터 중 하나를 도통 가능하게 하는 전위에 접속되고, 상기 상보 비트 라인을 기억된 비트 값을 나타내는 전위로 충전시킬 수 있도록, 상기 N 채널 트랜지스터를 도통 가능하게 하는 레벨에 상기 워드 라인 전위를 유지시키는 SRAM 셀이 될 수 있다.이 실시예에서, 상기 N 채널 트랜지스터는, P 채널 트랜지스터로부터 분리되는 P 도핑된 영역을 포함하는 P 몸체 내에 형성되는 SRAM 셀이 될 수 있다.이 실시예에서, 상기 P 채널 전계 효과 트랜지스터가 박막 P 채널 전계 효과 트랜지스터이거나, 상기 N 채널 전계 효과 트랜지스터가 박막 N 채널 전계 효과 트랜지스터인 SRAM 셀이 될 수 있다.
본 발명에 따라서, 트랜지스터의 개수가 감소되고, 개수의 감소에 따라서 표면적이 감소된 SRAM 셀이 제공된다.

Claims (15)

  1. a) 제1 트랜지스터 쌍━여기서 각각의 트랜지스터는 각각의 트랜지스터의 도통을 제어하는 소스, 드레인, 게이트 및 몸체 콘택트를 포함함━과,
    b) 상기 제1 트랜지스터 쌍의 드레인 접속부에 접속된 드레인 접속부와, 상호 접속된 소스 접속부를 갖는 제2 트랜지스터 쌍━상기 제1 및 제2 트랜지스터 쌍의 각각은 각 트랜지스터 쌍의 대향하는 트랜지스터의 드레인에 교차 결합된 게이트 접속부를 구비하여 쌍안정 래치 회로를 형성함━과,
    c) 상기 몸체 콘택트를 갖는 제1 트랜지스터 쌍의 소스 접속부에 접속된 한 쌍의 상보 비트 라인과,
    d) 상기 몸체 콘택트를 갖는 각 트랜지스터의 몸체 콘택트에 접속된 워드 라인과,
    e) 상기 제2 트랜지스터 쌍의 소스 접속부에 접속된 기록 단자
    를 포함하는 SRAM 셀.
  2. 제1항에 있어서,
    상기 트랜지스터 쌍들 중 하나는 박막 트랜지스터인 SRAM 셀.
  3. 제1항에 있어서,
    상기 제1 트랜지스터 쌍의 몸체가 SOI 기술로 제조되는 SRAM 셀.
  4. a) 소스, 드레인, 절연 게이트, 및 공유 N 몸체 콘택트를 각각 갖는 제1 및 제2 P 채널 트랜지스터━여기서 상기 트랜지스터의 각 게이트가 다른쪽 트랜지스터의 드레인에 접속됨━과,
    b) 상기 제1 P 채널 트랜지스터와 제2 N 채널 트랜지스터의 소스에 접속되는 한 쌍의 상보 비트 라인과,
    c) 상기 각 P 채널 트랜지스터의 몸체 콘택트에 접속되는 워드 라인과,
    d) 제1 노드를 형성하는 상기 제1 P 채널 트랜지스터의 드레인에 접속되는 드레인과, 상기 제2 P 채널 트랜지스터의 드레인에 접속되는 게이트와, 소스를 갖는 제1 N 채널 트랜지스터와,
    e) 제2 노드를 형성하는 상기 제2 P 채널 트랜지스터의 드레인에 접속되는 드레인과, 상기 제1 P 채널 트랜지스터의 드레인에 접속되는 게이트와, 상기 제1 N 채널 트랜지스터의 소스에 연결되는 소스를 갖는 제2 N 채널 트랜지스터와,
    f) 상기 제1 및 제2 N 채널 트랜지스터의 소스에 접속되는 비트 기록 라인을 포함하고,
    상기 비트 기록 라인은 한 쌍의 상보 비트 라인상의 데이터를 인에이블하여, 상기 한 쌍의 상보 비트 라인의 전압으로 나타내어지는 상태에 해당하는 제1 및 제2 전압 레벨을 상기 제1 및 제2의 노드 상에 확립하는 SRAM 셀.
  5. 제4항에 있어서,
    상기 P 채널 트랜지스터는 상기 N 채널 트랜지스터에 인접하여 형성되고, 아이솔레이션 영역에 의하여 N 채널 트랜지스터와 분리되는 SRAM 셀.
  6. 제5항에 있어서,
    상기 P 채널 트랜지스터는 경도 도핑된 P 기판의 N 웰 내에 형성되고, 상기 몸체 콘택트를 형성하는 접속부가 상기 N 웰 내에 형성되는 SRAM 셀.
  7. 제4항에 있어서,
    판독 동작 중, 상기 워드 라인이 상기 상보 비트 라인의 전위보다 낮은 전위로 유지되고, 그에 따라 상기 제1 및 제2 노드의 전압에 의하여 표시되는 데이터가 상기 상보 비트 라인으로 전송되는 SRAM 셀.
  8. 제7항에 있어서,
    기록 동작 중, 상기 비트 기록 라인의 전위는 상기 N 채널 트랜지스터를 비-도통시킬 수 있도록 증가하고, 상기 워드 라인 전위는 상기 상보 비트 라인 상의 전위보다 낮은 레벨로 감소하고, 그에 따라 상기 제1 및 제2 노드는 상기 비트 기록 라인의 전위가 감소할 때 상기 상보 비트 라인 상의 전위차를 확보하여 유지하는 SRAM 셀.
  9. a) 제1 N 채널 트랜지스터 쌍━여기서, 상기 제1 N 채널 트랜지스터 쌍의 각 트랜지스터는 기록 인에이블 라인에 접속된 공통 소스 접속부와, 다른쪽 트랜지스터의 드레인에 접속된 게이트 접속부를 가짐━과,
    b) 제1 P 채널 트랜지스터 쌍━여기서, 제1 P 채널 트랜지스터 쌍의 각 트랜지스터는 상기 제1 N 채널 트랜지스터 쌍의 드레인 접속부에 접속된 드레인 접속부와, 공유 콘택트와, 대향하는 P 채널 트랜지스터의 드레인에 접속된 게이트 접속부를 가짐━와,
    c) 상기 P 채널 트랜지스터 각각의 공유 콘택트에 접속된 워드 라인과,
    d) 상기 P 채널 트랜지스터의 소스에 연결되는 상보 비트 라인을 포함하고,
    상기 워드 라인이 인에이블되었을 때, 상보 비트 라인에 흐르는 각각의 전류로부터 SRAM 셀의 상태를 검출하는 SRAM 셀.
  10. 제9항에 있어서,
    상기 기록 인에이블 라인은 상기 워드 라인이 인에이블될 때 인에이블되도록 접속되는 SRAM 셀.
  11. 제9항에 있어서,
    상기 워드 라인이 인에이블되면 상기 P 채널 트랜지스터의 도전성이 증가하고, 그것에 의하여 상기 SRAM 셀에 기억된 데이터 값을 확인하는 SRAM 셀.
  12. a) 제1 P 채널 전계 효과 트랜지스터 쌍━여기서, 제1 P 채널 전계 효과 트랜지스터 쌍의 각 트랜지스터는 기록 비트 단자에 접속된 소스 접속부와, 상기 제1 P 채널 트랜지스터 쌍의 대향하는 P 채널 트랜지스터의 드레인 접속부에 교차 결합되는 게이트 접속부를 가짐━과,
    b) 제2 N 채널 전계 효과 트랜지스터 쌍━여기서, 제2 N 채널 전계 효과 트랜지스터 쌍의 각 트랜지스터는 상기 제1 P 채널 전계 효과 트랜지스터 쌍의 드레인 접속부에 접속된 드레인 접속부와, 공유 콘택트와, 상기 제2 N 채널 전계 효과 트랜지스터 쌍의 대향하는 트랜지스터의 드레인 접속부에 접속되는 게이트 접속부를 가짐━과,
    c) 상기 N 채널 전계 효과 트랜지스터의 공유 콘택트에 접속되는 워드 라인과,
    d) 상기 제2 N 채널 전계 효과 트랜지스터 쌍의 소스 접속부에 접속되는 제1 및 제2 상보 비트 라인을 포함하는 SRAM 셀.
  13. 제12항에 있어서,
    판독 동작 중, 상기 기록 비트 단자는 상기 P 채널 트랜지스터 중 하나를 도통 가능하게 하는 전위에 접속되고, 상기 상보 비트 라인을 기억된 비트 값을 나타내는 전위로 충전시킬 수 있도록, 상기 N 채널 트랜지스터를 도통 가능하게 하는 레벨에 상기 워드 라인 전위를 유지시키는 SRAM 셀.
  14. 제12항에 있어서,
    상기 N 채널 트랜지스터는, P 채널 트랜지스터로부터 분리되는 P 도핑된 영역을 포함하는 P 몸체 내에 형성되는 SRAM 셀.
  15. 제12항에 있어서,
    상기 P 채널 전계 효과 트랜지스터가 박막 P 채널 전계 효과 트랜지스터이거나, 상기 N 채널 전계 효과 트랜지스터가 박막 N 채널 전계 효과 트랜지스터인 SRAM 셀.
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