HU185711B - Semiconductor storing element with two fets - Google Patents
Semiconductor storing element with two fets Download PDFInfo
- Publication number
- HU185711B HU185711B HU821577A HU157782A HU185711B HU 185711 B HU185711 B HU 185711B HU 821577 A HU821577 A HU 821577A HU 157782 A HU157782 A HU 157782A HU 185711 B HU185711 B HU 185711B
- Authority
- HU
- Hungary
- Prior art keywords
- semiconductor memory
- storage element
- transistor
- memory element
- semiconductor storage
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- 239000003990 capacitor Substances 0.000 claims abstract description 9
- 239000004020 conductor Substances 0.000 claims description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 6
- 230000008878 coupling Effects 0.000 claims description 4
- 238000010168 coupling process Methods 0.000 claims description 4
- 238000005859 coupling reaction Methods 0.000 claims description 4
- 239000011159 matrix material Substances 0.000 claims description 2
- 230000005669 field effect Effects 0.000 abstract 2
- 238000005516 engineering process Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 238000005549 size reduction Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000009987 spinning Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
- G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
- Heat Sensitive Colour Forming Recording (AREA)
Abstract
Die Erfindung betrifft ein Halbleiterspeicherelement mit zwei Feldeffekttransistoren, dessen Einsatz insbesondere auf dem Gebiet der integrierten Halbleiterspeicher fuer elektronische Rechner und Datenverarbeitungsanlagen erfolgt. Das Ziel der Erfindung ist es, ein Halbleiterspeicherelement zu schaffen, das bei einem niedrigen spezifischen Flaechenverbrauch und selbst bei weiterer Verkleinerung noch gut lesbar ist. Die Aufgabe der Erfindung besteht darin, ein Halbleiterspeicherelement mit 2 Feldeffekttransistoren zu schaffen, mit welchem die Lesespannung und damit die Lesegeschwindigkeit gegenueber bekannten Loesungen, bei gleichzeitig niedrigem spezifischem Flaechenverbrauch, erhoeht wird. Erfindungsgemaess wird die Aufgabe dadurch geloest, dass von den Gates des Transfer- und des Ladetransistors die Kapazitaeten C 2 und C 2 hoch x an die Wortleitung geschaltet sind. Die resultierende Schwellspannung des Ladetransistors liegt zwischen den resultierenden Schwellspannungen des Transfertransistors im "1"- bzw."0"-Zustand. Die erste Drain/Source-Elektrode des Transfertransistors ist direkt mit der Bitleitung verbunden.The invention relates to a semiconductor memory element with two field effect transistors, the use of which is particularly in the field of integrated semiconductor memory for electronic computers and data processing systems. The object of the invention is to provide a semiconductor memory element that is still easy to read with a low specific surface consumption and even with further reduction. The object of the invention is to provide a semiconductor memory element with 2 field effect transistors, with which the read voltage and thus the reading speed compared to known solutions, at the same time low specific surface consumption, increased. According to the invention, the object is achieved by switching the capacitors C 2 and C 2 high x to the word line from the gates of the transfer and charging transistors. The resulting threshold voltage of the charging transistor is between the resulting threshold voltages of the transfer transistor in the "1" or "0" state. The first drain / source electrode of the transfer transistor is connected directly to the bit line.
Description
A találmány tárgya félvezető tároióelem, amely két térvezérlésű tranzisztort tartalmaz, és amely elektronikus számítógépek és adatfeldolgozó berendezések integrált félvezető tárolóiban alkalmazható előnyösen.FIELD OF THE INVENTION The present invention relates to a semiconductor storage element comprising two field-controlled transistors, which is advantageously used in integrated semiconductor storage systems of electronic computers and data processing equipment.
A nagyintegráltságú dinamikus félvezetötárolók az információt töltések alakjában tárolják. Ezt az alapelvet ismerteti a 3,387,286 számú USA szabadalmi leírás. A későbbiekben ezt a megoldást továbbfejlesztették, de még a ma gyártott, a nagyintegráltságú dinamikus félvezető tárolók alapelemét képező dinamikus félvezető tárolóelemekben is megtalálhatók ennek az elvnek a lényeges ismertetőjegyei. E tárolóelemek előnyét a kis felületigény és a tárolóelem megvalósításához szükséges egyetlen térvezérlésű tranzisztor használata jelenti.Highly integrated dynamic semiconductor storage devices store information in the form of charges. This principle is described in U.S. Patent 3,387,286. Later, this solution has been improved, but even today, the dynamic semiconductor storage elements that are the basis for high-integrated dynamic semiconductor storage contain the essential features of this principle. The advantage of these storage elements is the use of a small space-consuming surface and a single space-controlled transistor needed to realize the storage element.
A tárolóelemek további méretcsökkentése, melyet a növekvő integrációs fok követel, kényszerűen a tárolt töltés csökkentését is jelenti. E csekély töltés kiolvasására nagyérzékenységű szenzorcrősítők szükségesek, és egyidejűleg megnövekszik a kiolvasási idő is, amennyiben a kiolvasás még egyáltalán egyértelmű lehet. Ezenkívül nő a relatív zavarérzékenység, például a sugárzás tekintetében.The additional size reduction of storage elements required by the increasing degree of integration also necessarily means a reduction of stored charge. High sensitivity sensor amplifiers are required to read this low charge, and at the same time the reading time is increased if the reading can be even clear. It also increases the relative susceptibility to interference, such as radiation.
A találmány célja nagyintegráltságú félvezető tárolók megvalósítása új minőségi jegyekkel rendelkező félvezető tárolóelem létrehozása révén.It is an object of the present invention to provide highly integrated semiconductor storage devices by providing a semiconductor storage element with new quality features.
A találmánnyal megoldandó feladatot úgy határozhatjuk meg, hogy olyan tárolóelemet kell létrehozni, amelynek kiolvasását a nagy integráltsági fok nem befolyásolja és lehetővé teszi az eddig ismert kiolvasási sebességek túllépését, továbbá rögzíteni kell a tárolóelemek félvezető tárolóvá történő összeállítását cs a tárolók előnyös műszaki megvalósítását.The object of the present invention can be defined by providing a storage element whose reading is not influenced by a high degree of integration and allows the reading speeds known so far to be exceeded, and to record the assembly of the storage elements into semiconductor storage.
A kitűzött feladatot a találmány értelmében úgy oldottuk meg, hogy a tárolóelem csatoló tranzisztort tartalmaz, amelynek kondenzátoron át a szóvezetékre kötött tárolókapuja töltő tranzisztor egyik kifolyó/forrás kivezetésére, egyik kifolyó/forrás kivezetése a bitvezetékre és másik kifolyó/forrás kivezetése a bitvezetékre, és kapuja kondenzátoron át a szóvezetékre van kötve.SUMMARY OF THE INVENTION The object of the present invention is to provide a storage element comprising a coupling transistor having a capacitor through a capacitor for a single outlet / source terminal of a charging transistor, one outlet / source terminal for a bitstream and another outlet / source terminal for a bitstream, is connected via a capacitor to the word conductor.
A találmány szerinti félvezető tárolóelem egy előnyös kiviteli alakja értelmében a kondenzátorok két polikristályos szilíciumréteggel vannak megvalósítva.In a preferred embodiment of the semiconductor storage element of the present invention, the capacitors are formed with two polycrystalline silicon layers.
A találmányt az alábbiakban a rajz alapján ismertetjük részletesebben, amelyen a félvezető tároló egy példakénti kiviteli alakja látható. A rajzon az,The invention will now be described in more detail with reference to the drawing, which shows an exemplary embodiment of a semiconductor storage device. In the drawing,
1. ábra két térvezérlésű tranzisztort tartalmazó tárolóelem kapcsolása, a1 shows the connection of a storage element comprising two field-controlled transistors, a
2. ábrán n-csatornás szilíciumkapu technológiával készült kiviteli alak látható két polikristályos szilícirnnréteggel és diffundált bitvezetékkel, és aFigure 2 shows an embodiment of n-channel silicon gate technology with two polycrystalline silicon layer layers and a diffused bit line, and
3. ábrán n-csatornás szilíciumkapu technológiával készült kiviteli alak látható két polikristályos szilíciumréteggel.Figure 3 illustrates an embodiment of n-channel silicon gate technology with two polycrystalline silicon layers.
A találmány szerinti tárolóelem két térvezérlésű 1, 2 tranzisztorból áll, amelyek az 1. ábrán láthatóan 3 bitvezetékre csatlakoznak az információ be- és kivitelére, 4 szóvezetékre csatlakoznak a tárolóelem kiválasztására, valamint Up tápfeszültségre vannak kapcsolva.The storage element according to the invention consists of two field-controlled transistors 1, 2 which are connected to a bit line 3 for input and output of information as shown in Figure 1, connected to a word line 4 for selecting the storage element and connected to an Up power supply.
A 3 bilvczclckcn bináris, azaz magas U3n, illetve alacsony U3p feszültségszint hozzávezetésére szolgál. A 4 szóvezeték alacsony U4L, illetve közepes U4k, illetve magas U4M feszültségszint hozzávezetésére szolgál. Alacsony U4p feszültségszintnél a tárolóelem nincs akti2 válva, közepes U4m feszültségszintnél a tárolóelemből a tárolt adat kiolvasható, míg magas, U4h feszültségszintnél a tárolóelembe új információ írható be.The 3 bilvczclckcn is used to introduce a binary voltage, i.e. high U 3 n and low U 3 p. The word wire 4 is used to supply low U 4L , medium U 4 k and high U 4M voltages. At a low voltage level of U 4 p the storage element is not activated2, at a medium voltage level of U 4 m the stored data can be read out, while at a high voltage level U 4 p new information can be written into the storage element.
A töltő 2 tranzisztor kifolyó/fonás kivezetése össze van kötve a csatoló 1 tranzisztor 5 tárolókapujával. A két 1, 2 tranzisztor a 3 bitvezetéken és 5 tárolókapun keresztül van összekötve egymással, ami visszacsatolás-, ként hat, és belső áramforrásként működik, ha a 4 szóvezetéket az információ tárolóelemből való kiolvasására aktiválják. Cl és C2 kondenzátorok, melyek jelen példában nagyon egyszerűen két polikristályos szilíciumréteg között vannak kialakítva az 1 és 2 tranzisztorok működéséhez szükséges eltérő bekapcsolási küszöbök beállítására szolgálnak. A félvezető tárolóelemek integrált, tetszőleges hozzáférésű dinamikus író-olvasótárolók részére mátrixban vannak egybeépítve. A találmány szerinti félvezető tároióelem működése a következő:The discharge / spinning outlet of the charging transistor 2 is connected to the storage port 5 of the coupling transistor 1. The two transistors 1, 2 are connected to each other via the bit line 3 and the storage gate 5, which acts as feedback and acts as an internal power source when the word line 4 is activated to read information from the storage element. Capacitors C1 and C2, which in this example are very simply formed between two polycrystalline silicon layers, are used to adjust the different switching thresholds required for the operation of transistors 1 and 2. The semiconductor storage elements are integrated in a matrix for integrated, read-only dynamic read / write storage. The operation of the semiconductor storage element according to the invention is as follows:
A beírás a találmány szerinti félvezető tárolóelembe úgy történik, hogy a 4 szóvezetéket magas U4 μ feszültségszinttel aktiváljuk, ekkor a töltő 2 tranzisztor bekapcsol és a U4h feszültségszintet a 3 bitvezetéken a csatoló 1 tranzisztor kapujára vezeti. Ha a 3 bitvezetéken magas U3 ο feszültségszint van jelen, akkor a csatoló 1 tranzisztor kapuja feltöltődik. Ez magas bináris tárolóállapotnak felel meg. Ha a 3 bitvezetéken alacsony U3p feszültségszint van jelen, akkor a csatoló 1 tranzisztor kapuja kisül és ezzel alacsony bináris tárolóállapot jön létre.The insertion into the semiconductor storage element according to the invention is performed by activating the word conductor 4 with a high voltage level U 4 μ, whereupon the charging transistor 2 turns on and guides the voltage level U 4 h through the bit conductor 3 to the gate of the coupling transistor 1. If a high voltage level U 3 ο is present on the bit conductor 3 , the gate of the transistor 1 of the interface is charged. This corresponds to a high binary storage state. If a low voltage level U 3 p is present on the bit line 3 , the gate of the transistor 1 of the interface is discharged, resulting in a low binary storage state.
Olvasáskor először alacsony olvasó U3l feszültségszint van jelen a 3 bitvezetéken. Ezután a félvezető tárolóelemet közepes U4j< vagy magas U4l feszültségszinttel (az 1. ábrán Iá tható a tárolóelem alkotóelemeitől függően) aktiváljuk, így a csatoló 1 tranzisztor bekapcsol, ha a félvezető tárolóelem magas bináris tárolóállapotban van, illetve nem kapcsol be, ha a félvezető tárolóelem alacsony bináris tárolóállapotban van. Magas bináris tárolóállapotban a bekapcsolt csatoló 1 tranzisztoron keresztül az Up tápfeszültség egy része a 3 bitvezetékre jut, így azon magas olvasó U3h feszültségszint jelenik meg.At first reading, a low reading U 3 l voltage level is present on the 3 bit lines. The semiconductor storage element is then activated with a medium voltage level U 4 j <or high U 4 l (shown in Fig. 1 depending on the components of the storage element) so that the transistor 1 switches on when the semiconductor storage element is in a high binary storage state. if the semiconductor storage element is in a low binary storage state. In a high binary storage state, a portion of the supply voltage Up is supplied to the bit line 3 via the coupled transistor 1 so that a high reading U 3 h is displayed.
Ha a félvezető tárolóelem alacsony bináris tároló állapotban volt, akkor a 3 bitvezetéken nem jelenhet meg Up tápfeszültség, mivel a csatoló 1 tranzisztor kikapcsolt állapotban marad. A 3 bitvezetéken alacsony olvasó U3l feszültségszint marad.If the semiconductor storage element was in a low binary storage state, the bit supply line 3 should not have an Up power supply because the transistor 1 of the interface remains off. The low reading U 3 l on the 3-bit cable remains.
A 2. és 3. ábrán két lehetséges technológiai kiviteli példa látható polikristályos szilíciumrétegű n-csatornás sziliciumkapus alaptechnológiával. Az 1, 2 tranzisztorok kapujukkal együtt poli-1 síkon vannak kialakítva, ez a rajzon szaggatott vonallal van ábrázolva. Cl és C2 kondenzátorok a poli-1 és a rajzon vékony folytonos vonallal ábrázolt poli-2 sík kereszteződésében vannak kialakítva, ahol a Cl, C2 kondenzátorok kapacitása a felüle tés oxidvastagság viszonyok megválasztásával van méretezve. A poli-2 sík alkotja egyidejűleg a 4 szóvezetéket. A 3 bitvezeték vagy diffundált területtel, (a 2. ábrán vastag folyamatos vonallal feltüntetve), vagy fémréteggel (a 3. ábrán pontvonallal feltüntetve) van kialakítva. Ez a lehetőség fennáll az Up tápfeszültség hozzávezetésére is, a 2. és 3. ábrán ez diffundált területtel van megoldva. A 2. ábrán látható változat előnye, hogy a félvezető tárolóelemnél nincs szükség 6 bitvezetékcsatlakozásra, míg a 3. ábrán látható változat előnye, hogy 3 bitvezeték területszükséglete és RC időállandója kisebb.Figures 2 and 3 show two possible embodiments of the technology with a basic polycrystalline silicon layer n-channel silicon gate technology. The transistors 1, 2 together with their gates are formed on a poly-1 plane, which is shown in the drawing by a dashed line. Capacitors C1 and C2 are formed at the intersection of poly-1 and poly-2 in a thin solid line in the drawing, where capacities C1, C2 are dimensioned by selecting surface oxide thickness ratios. The poly-2 plane simultaneously forms the word line 4. The bit conductor 3 is formed with either a diffused area (indicated by a solid solid line in Figure 2) or a metal layer (indicated by a dotted line in Figure 3). This possibility also exists for supplying the Up supply voltage, which is solved by the diffused area in Figures 2 and 3. The advantage of the variant shown in FIG. 2 is that the semiconductor storage element does not require a 6 bit connection, while the advantage of the embodiment shown in FIG. 3 is that the space requirement and RC time constant of the 3 bit lines are lower.
Claims (2)
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DD81230022A DD160601A3 (en) | 1981-05-18 | 1981-05-18 | SEMICONDUCTOR MEMORY ELEMENT WITH 2 FIELD EFFECT TRANSISTORS |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| HU185711B true HU185711B (en) | 1985-03-28 |
Family
ID=5530961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| HU821577A HU185711B (en) | 1981-05-18 | 1982-05-18 | Semiconductor storing element with two fets |
Country Status (5)
| Country | Link |
|---|---|
| JP (1) | JPS5828866A (en) |
| CS (1) | CS240436B1 (en) |
| DD (1) | DD160601A3 (en) |
| DE (1) | DE3212945A1 (en) |
| HU (1) | HU185711B (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6025269A (en) * | 1983-07-21 | 1985-02-08 | Hitachi Ltd | Semiconductor memory cell |
| JPH01133357A (en) * | 1987-11-18 | 1989-05-25 | Fujitsu Ltd | Semiconductor memory |
| DE59105063D1 (en) * | 1991-01-09 | 1995-05-04 | Siemens Ag | STORAGE CELL ARRANGEMENT AND METHOD FOR THE OPERATION THEREOF. |
-
1981
- 1981-05-18 DD DD81230022A patent/DD160601A3/en not_active IP Right Cessation
-
1982
- 1982-04-07 DE DE19823212945 patent/DE3212945A1/en not_active Withdrawn
- 1982-05-03 CS CS823144A patent/CS240436B1/en unknown
- 1982-05-18 JP JP57082534A patent/JPS5828866A/en active Pending
- 1982-05-18 HU HU821577A patent/HU185711B/en unknown
Also Published As
| Publication number | Publication date |
|---|---|
| DE3212945A1 (en) | 1982-12-09 |
| CS240436B1 (en) | 1986-02-13 |
| JPS5828866A (en) | 1983-02-19 |
| DD160601A3 (en) | 1983-11-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3938108A (en) | Erasable programmable read-only memory | |
| KR950010621B1 (en) | Semiconductor memory device | |
| US3953839A (en) | Bit circuitry for enhance-deplete ram | |
| US5121353A (en) | Ferroelectric capacitor memory circuit MOS setting and transmission transistor | |
| EP0217601A2 (en) | Memory cell | |
| EP0090632B1 (en) | Static-type random-access memory device | |
| KR860002826A (en) | Memory devices | |
| EP0472095B1 (en) | Semiconductor memory device having a boost circuit | |
| US5561626A (en) | Semiconductor memory with hierarchical bit lines | |
| EP0154547B1 (en) | A dynamic read-write random access memory | |
| US4259731A (en) | Quiet row selection circuitry | |
| US4788457A (en) | CMOS row decoder circuit for use in row and column addressing | |
| US6101140A (en) | Sense amplifier driver circuit for supplying a reduced driving voltage to sense amplifier | |
| HU185711B (en) | Semiconductor storing element with two fets | |
| EP0262531B1 (en) | Semiconductor memory device having data bus reset circuit | |
| US4418401A (en) | Latent image ram cell | |
| US4779230A (en) | CMOS static ram cell provided with an additional bipolar drive transistor | |
| US3936810A (en) | Sense line balancing circuit | |
| US4649300A (en) | Bootstrap buffer | |
| DE19611212C2 (en) | A semiconductor memory device | |
| US5504711A (en) | Bit lines write circuit for SRAM memories | |
| DE10314615B4 (en) | Amplifier with reduced power consumption | |
| JPH0516119B2 (en) | ||
| EP0251734A2 (en) | Static random-access memory devices | |
| EP0230385B1 (en) | Semiconductor memory |