JP2003233990A - 複合記憶回路構造及び同複合記憶回路構造を有する半導体装置 - Google Patents

複合記憶回路構造及び同複合記憶回路構造を有する半導体装置

Info

Publication number
JP2003233990A
JP2003233990A JP2002033166A JP2002033166A JP2003233990A JP 2003233990 A JP2003233990 A JP 2003233990A JP 2002033166 A JP2002033166 A JP 2002033166A JP 2002033166 A JP2002033166 A JP 2002033166A JP 2003233990 A JP2003233990 A JP 2003233990A
Authority
JP
Japan
Prior art keywords
memory circuit
circuit
information
power supply
volatile memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2002033166A
Other languages
English (en)
Inventor
Katsutoshi Moriyama
勝利 森山
Hironobu Mori
寛伸 森
Hisanobu Tsukasaki
久暢 塚崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP2002033166A priority Critical patent/JP2003233990A/ja
Priority to EP03706935A priority patent/EP1473733B1/en
Priority to CNB038068915A priority patent/CN100538874C/zh
Priority to KR1020047011966A priority patent/KR100984380B1/ko
Priority to DE60326545T priority patent/DE60326545D1/de
Priority to PCT/JP2003/001349 priority patent/WO2003067602A1/ja
Priority to US10/503,442 priority patent/US7385845B2/en
Publication of JP2003233990A publication Critical patent/JP2003233990A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/005—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor comprising combined but independently operative RAM-ROM, RAM-PROM, RAM-EPROM cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
    • G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Static Random-Access Memory (AREA)
  • Read Only Memory (AREA)

Abstract

(57)【要約】 【課題】 高速な書込動作及び読出動作が可能であっ
て、かつ不揮発性の複合記憶回路を提供するとともに、
その結果、インスタントオン機能・インスタントオフ機
能を実現可能とする半導体装置を提供する。 【解決手段】 複合記憶回路構造は、記憶回路を揮発性
記憶回路と不揮発性記憶回路とを並列に接続して構成
し、さらに、揮発性記憶回路の記憶情報と同一情報を不
揮発性記憶回路に記憶すべく構成する。また、揮発性記
憶回路への電力供給の低下にともなって、不揮発性記憶
回路に揮発性記憶回路の記憶情報の書き込みを行なうべ
く構成し、さらに、停電あるいは電力供給低下後の給電
再開時に、不揮発性記憶回路の記憶情報を揮発性記憶回
路に戻すべく構成する。そして、このような複合記憶回
路構造を構成した半導体装置とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、揮発性記憶回路と
不揮発性記憶回路と並列に接続して構成した複合記憶回
路構造及び同複合記憶回路構造を有する半導体装置に関
するものである。
【０００２】
【従来の技術】従来、パーソナルコンピュータのような
汎用性の高い電子計算機では、同電子計算機で作業を行
なうべく電子計算機を起動する場合、主電源投入するこ
とによって、電子計算機は予め設定されている起動プロ
グラムを実行し、電子計算機の主記憶装置に起動時に必
要なファイルを読み込むことによって使用可能状態とす
る初期起動作業を行なっている。
【０００３】すなわち、ハードディスクなどの補助記憶
装置に保存された膨大なファイルの中から、起動時に必
要なファイルを、電子計算機の主記憶装置であるメイン
メモリさらにはシステムＬＳＩチップ内のキャッシュメ
モリに読み込み、所要の入力を受付可能として初期起動
作業を終了する。
【０００４】この初期起動作業は、電子計算機の処理速
度の影響を受けるため、通常、数１０秒から数分程度の
時間を要している。
【０００５】また、作業の終了にともなって電子計算機
のシャットダウン操作を行なった場合、電子計算機はす
ぐに主電源を切断することはなく、作動中のプログラム
が存在する場合には同プログラムによる作業を終了さ
せ、プログラムの終了にともなって同プログラムが使用
していたファイルの情報をハードディスクに書き込み、
主電源切断を実行してよい状況であることを確認して主
電源を切断する稼動停止作業を行なっている。
【０００６】この稼動停止作業も、電子計算機の処理速
度の影響を受けるため、通常、少なくとも数秒から数１
０秒程度の時間を要している。
【０００７】稼動停止作業は、次回起動時における起動
状態を生成しやすくするために行なっているものであ
り、次回起動時においては必要最小限のプログラムだけ
を起動させるようにした初期起動状態の特定を行なって
いるものである。一方、初期起動作業では、前回の稼動
停止作業時に特定された次回起動時の初期起動状態情報
に基づいて起動処理を行なうことにより、電子計算機の
起動を円滑に行なうべく構成している。
【０００８】ただし、稼動停止作業においては、電子計
算機の中央処理装置であるシステムＬＳＩチップ内のレ
ジスタ、ラッチ、フリップフロップ、カウンタなどの各
記憶回路に記憶した情報は、次回起動時の初期起動状態
情報としては不要であるためハードディスクにファイル
として保存したりしておらず、そのうえ、レジスタ、ラ
ッチ、フリップフロップ、カウンタなどの各記憶回路は
揮発性を有しているため、システムＬＳＩチップへの給
電停止にともなってそれぞれに記憶していた情報は消失
することとなる。
【０００９】また、正規のシャットダウン操作ではな
く、停電したり、あるいは過ってコンセントから電子計
算機のプラグを引抜いたりすることにより、電子計算機
の作動中に電力切断が生じると、電子計算機を構成する
各装置が即時停止することによりシステムダウンが生じ
る。
【００１０】このようなシステムダウンが生じた場合、
現状ではシステムダウン発生時点での電子計算機内、特
に、システムＬＳＩチップ内のレジスタ、ラッチ、フリ
ップフロップ、カウンタなどの揮発性の記憶回路が記憶
している情報を保存する手段がないために、システムダ
ウン発生前の電子計算機における作業状況の情報は消失
することとなる。
【００１１】このようなシステムダウンにともなう作業
状況情報の消失を抑止するために、電子計算機では定期
的に作業に用いているファイルのバックアップファイル
を自動生成し、同バックアップファイルをハードディス
クに保存しており、システムダウンが発生した場合に
は、電子計算機の再起動後に最新のバックアップファイ
ルの読み出しを行なうことにより、システムダウン発生
時における作業状態に近い状態に復帰可能としている。
【００１２】また、システムダウンが生じた場合には、
稼動停止作業が実行されないまま電子計算機は停止する
ため、次回起動時の初期起動状態の特定を行なうことが
できず、次回起動時の円滑な起動を妨げることとなる。
この場合にも、適宜のバックアップファイル、たとえば
前回起動時の初期起動状態情報を利用することにより再
起動時を円滑に実行可能としている。
【００１３】
【発明が解決しようとする課題】しかしながら、上記の
ような従来の電子計算機では、主電源の投入後に瞬時に
前回の使用状態を再現するインスタントオン機能、及び
シャットダウン操作後に瞬時に主電源の切断を行なうイ
ンスタントオフ機能を実現することができず、起動時及
びシャットダウン操作時に多大な時間を要するという問
題があった。
【００１４】また、停電などによる突然の電源切断の際
にも同様に、システムＬＳＩチップ内のレジスタ、ラッ
チ、フリップフロップ、カウンタなどの記憶回路に記憶
した情報は保存されないため、システムダウンにともな
う再起動後に、電子計算機を主電源切断直前の状態に完
全に復帰させることができないという問題があった。
【００１５】そこで、システムＬＳＩチップ内のレジス
タ、ラッチ、フリップフロップ、カウンタなどの記憶回
路を、給電停止の場合にも記憶を保持する不揮発性の記
憶回路で構成することにより、上記の問題を解決するこ
とは可能ではあるが、レジスタ、ラッチ、フリップフロ
ップ、カウンタなどを不揮発性の記憶回路で構成した場
合、現実問題として、同記憶回路への情報の書き込み、
及び同記憶回路からの情報の読み出しなどの動作が揮発
性の記憶回路を用いた場合よりも遅く、かつ、揮発性の
記憶回路よりも消費電力が大きいため、不揮発性の記憶
回路を用いてシステムＬＳＩチップを構成した場合に、
システムＬＳＩチップの性能向上が困難となるという問
題があった。
【００１６】
【課題を解決するための手段】上記の問題点を解決すべ
く、請求項１記載の発明である複合記憶回路構造では、
記憶回路を揮発性記憶回路と不揮発性記憶回路とを並列
に接続して構成し、揮発性記憶回路の記憶情報と同一情
報を不揮発性記憶回路に記憶することとした。すなわ
ち、通常の情報の書き込み及び読み出しには揮発性記憶
回路を用いる一方で、給電停止状況となって揮発性記憶
回路の記憶情報が消失する場合には、揮発性記憶回路の
記憶情報と同一情報を不揮発性記憶回路で記憶するもの
である。従って、情報の書込動作及び情報の読出動作の
速度は高速としたまま、給電停止にも記憶情報を保持し
続けることができる。
【００１７】また、請求項２記載の発明では、揮発性記
憶回路への電力供給の低下にともなって、不揮発性記憶
回路に揮発性記憶回路の記憶情報を書き込むべく構成し
た。すなわち、揮発性記憶回路への供給電力が低下する
ことによって、同回路の記憶情報が消失する際に不揮発
性記憶回路に揮発性記憶回路の記憶情報を書き込むこと
により、記憶情報の消失を防止できる。
【００１８】また、請求項３記載の発明では、揮発性記
憶回路への電力供給の低下にともなって、揮発性記憶回
路の記憶情報の変更を禁止すべく構成した。すなわち、
揮発性記憶回路への電力供給が低下することにともなっ
て揮発性記憶回路から電荷の流出が生起されることによ
り、揮発性記憶回路の記憶情報には変更が生じるため、
揮発性記憶回路の記憶情報の変更を禁止すべく構成する
ことにより揮発性記憶回路において正常な情報のみを記
憶できる。
【００１９】また、請求項４記載の発明では、揮発性記
憶回路と不揮発性記憶回路の少なくともいずれか一方
に、電力備蓄手段を設けた。すなわち、電力備蓄手段を
設けておくことにより、揮発性記憶回路あるいは不揮発
性記憶回路への供給電力が低下して同回路による記憶情
報の保持が困難となった際に、電力備蓄手段から電力供
給を行なうことにより、不揮発性記憶回路に揮発性記憶
回路の記憶情報を書き込む前に記憶情報が消失すること
を防止でき、また、不揮発性記憶回路への供給電力が低
下することによって同回路による記憶情報の書込動作が
不能となることを防止でき、不揮発性記憶回路への確実
な書き込みが行なえる。
【００２０】また、請求項５記載の発明では、停電ある
いは電力供給低下後の給電再開時に、不揮発性記憶回路
の記憶情報を揮発性記憶回路に戻すべく構成した。すな
わち、停電あるいは電力供給低下にともなって一旦記憶
が消失した揮発性記憶回路に、給電再開時に不揮発性記
憶回路の記憶情報を戻すことにより、その記憶情報を使
用する際には、読出動作の速い揮発性記憶回路から記憶
情報の読み出しが行なえる。
【００２１】また、請求項６記載の発明では、不揮発性
記憶回路の記憶情報を揮発性記憶回路に戻した後、不揮
発性記憶回路への電力供給を抑制すべく構成した。すな
わち、揮発性記憶回路に不揮発性記憶回路の記憶情報を
戻した後は、不揮発性記憶回路は動作する必要がないの
で、不揮発性記憶回路への電力供給を抑制することによ
り消費電力が抑制され、低消費電力化をはかることがで
きる。
【００２２】また、請求項７記載の発明では、本発明の
半導体装置では、上記の複合記憶回路構造を有すること
に特徴を有するものである。すなわち、複合記憶回路構
造を有する半導体装置を用いることにより、インスタン
トオン及びインスタントオフを実施可能な電子機器ある
いは電気機器を容易に構成できる。
【００２３】
【発明の実施の形態】本発明の複合記憶回路構造は、記
憶回路を揮発性記憶回路と不揮発性記憶回路とを並列に
接続して構成し、揮発性記憶回路の記憶情報と同一情報
を不揮発性記憶回路に記憶する複合記憶回路構造とした
ものである。
【００２４】すなわち、高速での情報の書込動作及び読
出動作が可能な一方で、給電停止にともなって記憶した
情報が消失する揮発性記憶回路と、その逆で、情報の書
込動作及び読出動作は揮発性記憶回路と比較して遅いも
のの、給電停止の際にも記憶した情報を保持可能な不揮
発性記憶回路とを並列に接続し、互いに同一情報を記憶
することにより、揮発性記憶回路と不揮発性記憶回路と
で１セットとして、高速での情報の書込動作及び読出動
作が可能であって、給電停止の際にも記憶した情報を保
持可能な記憶回路を構成することができる。
【００２５】また、上記の複合記憶回路を半導体基板上
に構成して半導体装置を形成した場合には、同半導体装
置は電力の供給を停止した際にも動作時の状態を記憶し
ておくことができ、しかも再度電力を供給した場合に
は、瞬時に電力供給停止時の状態のまま復帰させること
ができるので、同半導体装置を用いて電子機器や電気機
器を構成した場合、インスタントオン機能を実現でき
る。
【００２６】なお、この場合、揮発性記憶回路と不揮発
性記憶回路とは必ずしも同一半導体基板上に形成する必
要はなく、異なる半導体基板上にそれぞれ揮発性記憶回
路と不揮発性記憶回路とを構成し、所要の配線により並
列接続してもよい。
【００２７】また、揮発性記憶回路への電力供給の低下
にともなって、不揮発性記憶回路に揮発性記憶回路の記
憶情報の書き込みを行なっている。
【００２８】すなわち、揮発性記憶回路に供給する電力
が低下した際には、不揮発性記憶回路に揮発性記憶回路
の記憶情報の書き込むことにより、電力供給が停止され
ても不揮発性記憶回路においては記憶情報が消失するこ
となく、確実に保持することができる。
【００２９】従って、このような複合記憶回路を半導体
基板上に構成して半導体装置を形成した場合には、同半
導体装置への電力供給を強制的に停止しても、その電力
供給停止時点での半導体装置の作動状態を不揮発性記憶
回路に記憶させながら作動を停止することができるた
め、同半導体装置を用いて電子機器や電気機器を構成し
た場合には、速やかな電源切断を可能とするインスタン
トオフ機能を具備させることができる。
【００３０】しかも、揮発性記憶回路への電力供給の低
下にともなって、揮発性記憶回路の記憶情報の変更を禁
止した場合には、電力供給の低下にともなって生じる揮
発性記憶回路の情報変化を防止することができ、不揮発
性記憶回路に正常な情報を記憶できる。
【００３１】また、揮発性記憶回路と不揮発性記憶回路
の少なくともいずれか一方には、電力備蓄手段を設けた
場合には、不揮発性記憶回路に揮発性記憶回路の記憶情
報を書き込む間、電力備蓄手段から電力供給を受けるこ
とにより、揮発性記憶回路の場合には同揮発性記憶回路
に記憶された情報が消失することを防止でき、一方、不
揮発性記憶回路の場合には同不揮発性記憶回路が書込動
作不能となることを防止でき、揮発性記憶回路の記憶情
報の不揮発性記憶回路への確実な書き込みを行なうこと
ができる。
【００３２】また、停電あるいは電力供給低下した後、
給電再開時にともなって不揮発性記憶回路の記憶情報を
揮発性記憶回路に戻すべく構成した場合、すなわち、不
揮発性記憶回路から記憶情報を読み出して揮発性記憶回
路に書き込むべく構成した場合には、揮発性記憶回路へ
の給電再開にともなって同回路が記憶保持可能な状態と
なった際に、すぐに揮発性記憶回路に不揮発性記憶回路
の記憶情報を書き込むことにより、情報の利用の際には
読み出し速度の高速な揮発性記憶回路を用いることがで
きる。従って、給電停止時点での半導体装置の作動状態
を瞬時に再現するインスタントオン機能による起動を、
より高速とすることができる。
【００３３】また、不揮発性記憶回路の記憶情報を揮発
性記憶回路に戻した後、不揮発性記憶回路への電力供給
を抑制すべく構成した場合には、揮発性記憶回路と比較
して消費電力の大きい不揮発性記憶回路による電力消費
を抑制でき、特に、複合記憶回路構造を有する半導体装
置では低消費電力化することができる。
【００３４】以下において、図面に基づいて本発明の実
施の形態を詳説する。特に次の順番で説明を行なう。 １）複合記憶回路構造の説明 ２）給電停止時における複合記憶回路の動作説明 ３）給電再開時における複合記憶回路の動作説明 以下の説明では、不揮発性記憶回路には磁気メモリから
なる磁気記憶回路を用いているが、磁気記憶回路に限定
するものではなく、ＥＥＰＲＯＭ、Ｆｌａｓｈメモリ、
強誘電体メモリなどを用いて構成した不揮発性記憶回路
としてもよい。
【００３５】１）複合記憶回路構造の説明 図１は、本発明の複合記憶回路構造とした複合記憶回路
１の回路図であり、同複合記憶回路１は、揮発性記憶回
路２と、不揮発性記憶回路３とを第１接続線４と、第２
接続線５とによって並列状態に接続して構成している。
【００３６】本実施の形態においては、揮発性記憶回路
２及び不揮発性記憶回路３は半導体基板上に形成してお
り、揮発性記憶回路２は、システムＬＳＩチップに形成
したラッチ式記憶回路としている。
【００３７】揮発性記憶回路２には他の記憶回路Ｌある
いは素子と接続する第１導線６と第２導線７を接続して
おり、第１導線６及び第２導線７には、それぞれ電源切
離信号入力線８と接続した第１回路切替スイッチ９及び
第２回路切替スイッチ10を介設しており、電源切離信号
入力線８からの電源切離信号の入力に基づいて、第１回
路切替スイッチ９及び第２回路切替スイッチ10での開閉
切替を行なうべく構成している。
【００３８】第１導線６と一端を接続する第１接続線４
は、揮発性記憶回路２と第１回路切替スイッチ９との間
において第１導線６と接続させており、また、第２導線
７と一端を接続する第２接続線５は、揮発性記憶回路２
と第２回路切替スイッチ10との間において第２導線７と
接続させている。
【００３９】また、第１接続線４及び第２接続線５に
も、それぞれ電源切離信号入力線８と接続した第３回路
切替スイッチ11及び第４回路切替スイッチ12を介設して
おり、電源切離信号入力線８からの電源切離信号の入力
に基づいて、第３回路切替スイッチ11及び第４回路切替
スイッチ12での開閉切替を行なうべく構成している。同
第３回路切替スイッチ11及び第４回路切替スイッチ12
は、揮発性記憶回路２と不揮発性記憶回路３との間に介
設している。
【００４０】不揮発性記憶回路３には、上述したように
磁気記憶回路を用いており、「０」または「１」の情報
を磁気トンネル接合素子Ｍを用いて記憶すべく構成して
いる。なお、揮発性記憶回路２であるラッチ式記憶回路
が２ビットの情報の記憶を行なうため、不揮発性記憶回
路３でも２ビットの情報の記憶を行なうべく、磁気トン
ネル接合素子Ｍを２つ配設している。
【００４１】磁気トンネル接合素子Ｍには、同磁気トン
ネル接合素子Ｍからの情報の読み出しを行なう情報読出
回路3aと、磁気トンネル接合素子Ｍへの情報の書き込み
を行なう情報書込回路3bとを設けている。情報読出回路
3a及び情報書込回路3bは、それぞれ第１接続線４と第２
接続線５とにより揮発性記憶回路２と接続している。
【００４２】情報読出回路3aには読出開始信号入力線13
を接続しており、同読出開始信号入力線13に後述する読
出開始信号を入力することにより、後述するように、磁
気トンネル接合素子Ｍから情報を読み出すべく構成して
いる。
【００４３】情報書込回路3bには書込開始信号入力線14
を接続しており、同書込開始信号入力線14に書込開始信
号を入力することにより、後述するように、揮発性記憶
回路２の記憶情報を磁気トンネル接合素子Ｍによって記
憶すべく構成している。
【００４４】また、情報書込回路3bには電源切離信号入
力線８を接続しており、特に、同電源切離信号入力線８
を、情報書込回路3bの第１スイッチトランジスタ15のゲ
ート端子及び、第２スイッチトランジスタ16のゲート端
子に接続している。
【００４５】さらに、揮発性記憶回路２にも電源切離信
号入力線８を接続しており、特に、同電源切離信号入力
線８を、揮発性記憶回路２の第３スイッチトランジスタ
23のゲート端子に接続している。
【００４６】２）給電停止時における複合記憶回路の動
作説明 図２に示したタイミングチャートに基づいて、給電停止
時における複合記憶回路１の動作を説明する。給電停止
状態となるのは、シャットダウン操作による主電源の切
断の場合だけでなく、停電や予期せぬトラブルの場合な
どがあるが、以下においては一般的な給電停止状態であ
るシャットダウン操作による主電源の切断の場合につい
て説明する。給電停止の理由がいずれであっても、給電
停止時の動作形態は同じである。
【００４７】図２（ａ）は、複合記憶回路１を有するに
システムＬＳＩチップの主電源切断に基づく供給電力量
に関するタイミング図であり、システムＬＳＩチップへ
の供給電力量が所定値以下となったところで、システム
ＬＳＩチップのパワーオフ信号発生回路（図示せず）が
作動し、図２（ｂ）に示すようにパワーオフ信号を出力
する。
【００４８】パワーオフ信号に基づいて電源切離信号生
成回路（図示せず）が作動し、図２（ｃ）に示すように
電源切離信号を出力する。
【００４９】電源切離信号は、電源切離信号入力線８に
よって第１回路切替スイッチ９、第２回路切替スイッチ
10、第３回路切替スイッチ11、第４回路切替スイッチ12
に入力する。
【００５０】そして、第１回路切替スイッチ９と第２回
路切替スイッチ10とによって、第１導線６及び第２導線
７の切断を行ない、同第１導線６及び第２導線７介して
接続された他の記憶回路や素子から揮発性記憶回路２を
独立させて、揮発性記憶回路２への情報入力を阻止し、
電源切断後に揮発性記憶回路２の記憶情報に変更が加え
られることを禁止している。
【００５１】すなわち、第１導線６及び第２導線７を接
続したままの場合、揮発性記憶回路２に供給される電力
の低下にともなって、揮発性記憶回路２を構成している
トランジスタのドレイン側から電荷が消費されるため、
記憶情報が自発的に変化するおそれがあるからである。
【００５２】ここで、第１回路切替スイッチ９と第２回
路切替スイッチ10にはトランスファーゲートを用いてい
るが、トランスファーゲートと同様に揮発性記憶回路２
を構成しているトランジスタの電荷消費を防止できる構
成であれば何であってもよい。
【００５３】一方、第３回路切替スイッチ11と第４回路
切替スイッチ12とによって、揮発性記憶回路２と不揮発
性記憶回路３とを導通状態とし、後述するように、揮発
性記憶回路２から不揮発性記憶回路３への記憶情報の移
動を可能とする。第３回路切替スイッチ11と第４回路切
替スイッチ12も、トランスファーゲートを用いている
が、トランスファーゲート以外の構成であってもよい。
【００５４】また、電源切離信号は、電源切離信号入力
線８を介して不揮発性回路３内の情報書込回路3bに設け
た第１スイッチトランジスタ15のゲート端子、及び第２
スイッチトランジスタ16のゲート端子にも入力し、同電
源切離信号の入力にともなって、第１スイッチトランジ
スタ15と並列に配設したコンデンサからなる第１書込作
動用電源21、及び第２スイッチトランジスタ16と並列に
配設したコンデンサからなる第２書込作動用電源22を作
動させ、主電源から供給される電力は低下しているにも
かかわらず、第１書込作動用電源21と第２書込作動用電
源22からの書込作動用電力により、不揮発性記憶回路２
による書込動作を確実に行なうべく構成している。ここ
で、第１書込作動用電源21及び第２書込作動用電源22が
電力備蓄手段である。
【００５５】さらに、電源切離信号は、電源切離信号入
力線８を介して揮発性回路２に設けた第３スイッチトラ
ンジスタ23のゲート端子にも入力し、同電源切離信号の
入力にともなって、第３スイッチトランジスタ23と並列
に配設したコンデンサからなる情報保持用電源24を作動
させることにより、主電源から供給される電力は低下し
ているにもかかわらず、情報保持用電源24からの情報保
持用電力を得て、揮発性記憶回路２における情報が消失
することを防止している。ここで、情報保持用電源24が
電力備蓄手段である。
【００５６】パワーオフ信号に基づく電源切離信号の生
成と同時に、パワーオフ信号に基づいて、書込開始信号
生成回路（図示せず）が作動し、図２（ｄ）に示すよう
に書込開始信号を出力する。
【００５７】書込開始信号は、書込開始信号入力線14を
介して情報書込回路3bに入力され、特に、同情報書込回
路3bに設けた書込制御スイッチトランジスタ25のゲート
に入力することにより、第１書込作動用電源21による第
１書込作動用電力を磁気トンネル接合素子Ｍに給電し、
揮発性記憶回路２の記憶情報を記憶すべく構成してい
る。
【００５８】電源切離信号及び書込開始信号は、上述し
たようにパワーオフ信号に基づいて生成するが、図２
（ｃ）及び図２（ｄ）に示すように、電源切離信号の立
ち上がりを、書込開始信号の立ち上がりよりも急として
おくことにより、電源切離信号による回路の切替が行な
われた後に、書込開始信号による情報書込回路3bの書込
動作を行なうことができるので、情報書込回路3bで書込
処理される情報が壊れることが無く、正確に記憶するこ
とができる。
【００５９】一方、揮発性記憶回路２では、図２（ｅ）
に記憶保持状態として示すように、情報書込回路3bによ
る書込動作が終了するまで記憶情報を保持し、その後、
電力低下にともなって記憶情報が消失し、不保持状態と
なる。なお、情報書込回路3bによる書込動作が終了する
までの間、記憶情報を保持することができるように、情
報保持用電源24となっているコンデンサの容量を設定し
ている。
【００６０】以上が、給電停止時に複合記憶回路１が行
なう動作である。
【００６１】３）給電再開時における複合記憶回路の動
作説明 図３に示したタイミングチャートに基づいて、給電が停
止していた状態から給電が再開された場合における複合
記憶回路１の動作を説明する。
【００６２】図３（ａ）は、給電再開にともなって電源
から複合記憶回路１を有するシステムＬＳＩチップに供
給される供給電力量のタイミング図である。そして、シ
ステムＬＳＩチップへの供給電力量が所定値に達したと
ころで、システムＬＳＩチップのパワー・オン・リセッ
ト回路（図示せず）が作動し、図３（ｂ）に示すように
パワーオン信号を出力する。パワーオン信号は、システ
ムＬＳＩチップの各機能ブロックに伝達するに十分なパ
ルス幅を有している。
【００６３】パワーオン信号に基づいて読出開始信号生
成回路（図示せず）は、図３（ｃ）に示す読出開始信号
を生成し、同読出開始信号を情報読出回路3aの読出開始
信号入力線13に入力する。
【００６４】読出開始信号の入力に基づいて情報読出回
路3aが作動する。すなわち、読出開始信号を、情報読出
回路3aの第１読出作動スイッチトランジスタ17aのゲー
ト、及び第２読出作動スイッチトランジスタ17bのゲー
トに入力し、磁気トンネル接合素子Ｍから情報を読み出
す。
【００６５】読み出した情報は情報読出回路3aに設けた
センスアンプ回路18で増幅し、第１接続線４及び第２接
続線５を介して揮発性記憶回路２に入力する。なお、セ
ンスアンプ回路18には、イコライズトランジスタ19及び
スイッチトランジスタ20を設け、同トランジスタ19,20
のゲートに読出開始信号入力線13を接続して読出開始信
号の入力を行ない、読出開始信号の入力に基づいてセン
スアンプ回路18による増幅処理を行なうべく構成してい
る。
【００６６】読出開始信号は、情報読出回路3aが磁気ト
ンネル接合素子Ｍから情報を読み出すのに十分な時間だ
け作動するようにしている。従って、情報読出回路3aを
有する不揮発性記憶回路３は、起動後に所定時間だけ作
動し、その後作動を停止するので、余分な電力の消費を
抑制することができ、低消費電力化をはかることができ
る。
【００６７】一方、揮発性記憶回路２は、図３（ｄ）に
記憶保持状態として示すように、パワーオン信号に基づ
いて初期クリア処理Ｃを行ない、次いで、情報読出回路
3aから記憶情報が入力されることにより、その入力され
た記憶情報を格納して保持する。
【００６８】以上が、給電再開時に複合記憶回路１が行
なう動作である。
【００６９】
【発明の効果】請求項１記載の発明では、記憶回路を揮
発性記憶回路と不揮発性記憶回路とを並列に接続して構
成し、揮発性記憶回路の記憶情報と同一情報を不揮発性
記憶回路に記憶することによって、通常の情報の書き込
み及び読み出しには揮発性記憶回路を用いる一方で、給
電停止状況となって揮発性記憶回路の記憶情報が消失す
る場合には、揮発性記憶回路の記憶情報と同一情報を不
揮発性記憶回路で記憶することができ、情報の書込動作
及び情報の読出動作の速度は高速としたまま、給電停止
にも記憶情報を保持し続けることができる複合記憶回路
構造を提供できる。
【００７０】請求項２記載の発明では、揮発性記憶回路
への電力供給の低下にともなって、不揮発性記憶回路に
揮発性記憶回路の記憶情報を書き込むべく構成したこと
によって、揮発性記憶回路への供給電力低下にともなっ
て揮発性記憶回路の記憶情報が消失する際に、喪失する
情報を不揮発性記憶回路に書き込んで記憶させることが
でき、記憶情報の消失を防止できる複合記憶回路構造を
提供できる。
【００７１】請求項３記載の発明では、揮発性記憶回路
への電力供給の低下にともなって、揮発性記憶回路の記
憶情報の変更を禁止すべく構成したことによって、揮発
性記憶回路への電力供給低下にともなって揮発性記憶回
路の記憶情報に変更が生じることを防止でき、正常な記
憶を保持することができるので、不揮発性記憶回路に正
しい情報を書き込んで記憶させることができる複合記憶
回路構造を提供できる。
【００７２】請求項４記載の発明では、揮発性記憶回路
と不揮発性記憶回路の少なくともいずれか一方に、電力
備蓄手段を設けたことによって、電力供給の低下にとも
なって揮発性記憶回路が記憶情報の保持が困難となる場
合や、不揮発性記憶回路が書込動作不能となる場合に、
電力備蓄手段から電力供給を行なうことにより、揮発性
記憶回路では、同揮発性記憶回路の記憶情報が不揮発性
記憶回路に書き込まれるまで保持でき、また、不揮発性
記憶回路では、揮発性記憶回路の記憶情報の書き込みが
終了するまで不揮発性記憶回路を動作させることがで
き、揮発性記憶回路の記憶情報の不揮発性記憶回路への
確実な書き込みが行なえる複合記憶回路構造を提供でき
る。
【００７３】請求項５記載の発明では、停電あるいは電
力供給低下後の給電再開時に、不揮発性記憶回路の記憶
情報を揮発性記憶回路に戻すべく構成したことによっ
て、一旦記憶が消失した揮発性記憶回路に、給電再開時
に不揮発性記憶回路の記憶情報を戻すことにより、その
記憶情報を使用する際には、読出動作の速い揮発性記憶
回路から記憶情報の読み出しが行なえる複合記憶回路構
造を提供できる。
【００７４】請求項６記載の発明では、不揮発性記憶回
路の記憶情報を揮発性記憶回路に戻した後、不揮発性記
憶回路への電力供給を抑制すべく構成したことによっ
て、揮発性記憶回路に不揮発性記憶回路の記憶情報を戻
した後は、動作する必要がない不揮発性記憶回路への電
力供給を抑制することにより消費電力を抑制することが
でき、低消費電力化をはかることができる複合記憶回路
構造を提供できる。
【００７５】請求項７記載の発明では、上記の複合記憶
回路構造を有することに特徴を有する半導体装置とする
ことによって、同半導体装置を内蔵した電子機器あるい
は電気機器にインスタントオン機能及びインスタントオ
フ機能を付与することができる半導体装置を提供でき
る。しかも、停電などによる急な電力供給の停止の際に
も、停止前の記憶状態を確実に保存することができ、利
便性を極めて向上させることができる半導体装置を提供
できる。
【図面の簡単な説明】
【図１】本発明に係る複合記憶回路構造の一例を示した
回路図である。
【図２】図１の回路図の動作を説明するためのタイミン
グチャートである。
【図３】図１の回路図の動作を説明するためのタイミン
グチャートである。
【符号の説明】
Ｍ 磁気トンネル接合素子 Ｌ 記憶回路 １ 複合記憶回路 ２ 揮発性記憶回路 ３ 不揮発性記憶回路 3a 情報読出回路 3b 情報書込回路 ４ 第１接続線 ５ 第２接続線 ６ 第１導線 ７ 第２導線 ８ 電源切離信号入力線 ９ 第１回路切替スイッチ 10 第２回路切替スイッチ 11 第３回路切替スイッチ 12 第４回路切替スイッチ 13 読出開始信号入力線 14 書込開始信号入力線 15 第１スイッチトランジスタ 16 第２スイッチトランジスタ 17a 第１読出作動スイッチトランジスタ 17b 第２読出作動スイッチトランジスタ 18 センスアンプ回路 19 イコライズトランジスタ 20 スイッチトランジスタ 21 第１書込作動用電源 22 第２書込作動用電源 23 第３スイッチトランジスタ 24 情報保持用電源 25 書込制御スイッチトランジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 塚崎 久暢 福岡県福岡市早良区百道浜２丁目３番２号 ソニーセミコンダクタ九州株式会社内 Ｆターム(参考） 5B015 HH05 JJ01 JJ11 JJ15 JJ21 KA10 KB67 KB74 NN02 PP06 QQ16

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 記憶回路を揮発性記憶回路と不揮発性記
    憶回路とを並列に接続して構成し、揮発性記憶回路の記
    憶情報と同一情報を不揮発性記憶回路に記憶すべく構成
    したことを特徴とする複合記憶回路構造。
  2. 【請求項２】 揮発性記憶回路への電力供給の低下にと
    もなって、不揮発性記憶回路に揮発性記憶回路の記憶情
    報を書き込むべく構成したことを特徴とする請求項１記
    載の複合記憶回路構造。
  3. 【請求項３】 揮発性記憶回路への電力供給の低下にと
    もなって、揮発性記憶回路の記憶情報の変更を禁止すべ
    く構成したことを特徴とする請求項１または請求項２に
    記載の複合記憶回路構造。
  4. 【請求項４】 揮発性記憶回路と不揮発性記憶回路の少
    なくともいずれか一方に、電力備蓄手段を設けているこ
    とを特徴とする請求項２または請求項３に記載の複合記
    憶回路構造。
  5. 【請求項５】 停電あるいは電力供給低下後の給電再開
    時に、不揮発性記憶回路の記憶情報を揮発性記憶回路に
    戻すべく構成したことを特徴とする請求項２〜４のいず
    れか１項に記載の複合記憶回路構造。
  6. 【請求項６】 不揮発性記憶回路の記憶情報を揮発性記
    憶回路に戻した後、不揮発性記憶回路への電力供給を抑
    制すべく構成したことを特徴とする請求項５記載の複合
    記憶回路構造。
  7. 【請求項７】 請求項1〜６のいずれか１項に記載の複
    合記憶回路構造を有することを特徴とする半導体装置。
JP2002033166A 2002-02-08 2002-02-08 複合記憶回路構造及び同複合記憶回路構造を有する半導体装置 Pending JP2003233990A (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP2002033166A JP2003233990A (ja) 2002-02-08 2002-02-08 複合記憶回路構造及び同複合記憶回路構造を有する半導体装置
EP03706935A EP1473733B1 (en) 2002-02-08 2003-02-07 Composite storage circuit and semiconductor device having the same
CNB038068915A CN100538874C (zh) 2002-02-08 2003-02-07 复合存储电路及具有该电路的半导体器件
KR1020047011966A KR100984380B1 (ko) 2002-02-08 2003-02-07 복합 기억 회로 및 같은 복합 기억 회로를 가지는 반도체장치
DE60326545T DE60326545D1 (de) 2002-02-08 2003-02-07 Zusammengesetzte speicherschaltung und zugehörige halbleiterschaltung
PCT/JP2003/001349 WO2003067602A1 (fr) 2002-02-08 2003-02-07 Circuit memoire composite et dispositif semi-conducteur comprenant ce circuit
US10/503,442 US7385845B2 (en) 2002-02-08 2003-02-07 Composite storage circuit and semiconductor device having the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002033166A JP2003233990A (ja) 2002-02-08 2002-02-08 複合記憶回路構造及び同複合記憶回路構造を有する半導体装置

Publications (1)

Publication Number Publication Date
JP2003233990A true JP2003233990A (ja) 2003-08-22

Family

ID=27677994

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002033166A Pending JP2003233990A (ja) 2002-02-08 2002-02-08 複合記憶回路構造及び同複合記憶回路構造を有する半導体装置

Country Status (7)

Country Link
US (1) US7385845B2 (ja)
EP (1) EP1473733B1 (ja)
JP (1) JP2003233990A (ja)
KR (1) KR100984380B1 (ja)
CN (1) CN100538874C (ja)
DE (1) DE60326545D1 (ja)
WO (1) WO2003067602A1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100394402C (zh) * 2005-01-19 2008-06-11 上海乐金广电电子有限公司 复合存储媒介的数据连续存储及其读取方法
US7599210B2 (en) 2005-08-19 2009-10-06 Sony Corporation Nonvolatile memory cell, storage device and nonvolatile logic circuit
JP2014029680A (ja) * 2012-06-29 2014-02-13 Semiconductor Energy Lab Co Ltd 信号処理回路

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8021469B2 (en) 2005-07-14 2011-09-20 Access Business Group International Llc Control methods for an air treatment system
KR100849224B1 (ko) * 2007-02-01 2008-07-31 삼성전자주식회사 메모리 카드 시스템의 메모리 카드에 전원을 공급하는 방법및 메모리 카드 시스템
US7791941B2 (en) * 2007-10-26 2010-09-07 Micron Technology, Inc. Non-volatile SRAM cell
KR100929313B1 (ko) * 2007-12-31 2009-11-27 주식회사 하이닉스반도체 반도체 메모리 장치
US9471129B2 (en) 2014-08-07 2016-10-18 Empire Technology Development Llc Determining a write operation
JP6876925B2 (ja) * 2016-01-15 2021-05-26 ソニーグループ株式会社 半導体回路、駆動方法、および電子機器

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5699A (en) * 1979-06-14 1981-01-06 Mitsubishi Electric Corp Semiconductor memory unit
JPS5868300A (ja) 1981-10-20 1983-04-23 Toshiba Corp 低消費電力メモリ回路
US4408303A (en) * 1981-12-28 1983-10-04 Mostek Corporation Directly-coupled and capacitively coupled nonvolatile static RAM cell
US5357459A (en) * 1985-07-15 1994-10-18 Texas Instruments Incorporated Nonvolatile capacitor random access memory
JPS62256296A (ja) * 1986-04-30 1987-11-07 Fujitsu Ltd 半導体不揮発性記憶装置
JPH0281398A (ja) 1988-09-19 1990-03-22 Hitachi Ltd 半導体記憶装置
JPH02100743A (ja) * 1988-10-07 1990-04-12 Tokyo Electric Co Ltd 電子機器
US5097449A (en) * 1990-03-15 1992-03-17 Vlsi Technology, Inc. Non-volatile memory structure
JPH0442496A (ja) 1990-06-08 1992-02-13 New Japan Radio Co Ltd 不揮発性ｒａｍ
JPH0770228B2 (ja) * 1990-10-01 1995-07-31 日鉄セミコンダクター株式会社 半導体メモリの書込み動作制御方法
JPH0728712A (ja) 1993-07-13 1995-01-31 Nec Corp 記憶装置
US5557272A (en) * 1994-06-16 1996-09-17 International Business Machines Corporation Non-volatile serial-to-parallel converter system utilizing thin-film, floating-gate, amorphous transistors
JP3274780B2 (ja) 1994-11-22 2002-04-15 日本無線株式会社 電源供給方法
JP3672954B2 (ja) * 1994-12-26 2005-07-20 株式会社ルネサステクノロジ 半導体記憶装置
JP2986059B2 (ja) * 1995-03-08 1999-12-06 インターナショナル・ビジネス・マシーンズ・コーポレイション バッテリ充電装置
JP2692641B2 (ja) * 1995-03-24 1997-12-17 日本電気株式会社 不揮発性メモリセル
US6016516A (en) * 1996-08-07 2000-01-18 Fuji Xerox Co. Ltd. Remote procedure processing device used by at least two linked computer systems
US6438708B1 (en) * 1997-11-07 2002-08-20 Hitachi, Ltd. Information processing apparatus that can hold internal information
US6102963A (en) * 1997-12-29 2000-08-15 Vantis Corporation Electrically erasable and reprogrammable, nonvolatile integrated storage device with in-system programming and verification (ISPAV) capabilities for supporting in-system reconfiguring of PLD's
JP2000194607A (ja) 1998-12-24 2000-07-14 Yamatake Corp メモリ・バックアップ方法
JP4066571B2 (ja) * 1999-02-17 2008-03-26 株式会社デンソー 携帯型光学情報読取り装置
WO2001037066A1 (fr) * 1999-11-16 2001-05-25 Fujitsu Limited Processeur d'informations et support lisible par ordinateur
JP2001199556A (ja) * 2000-01-18 2001-07-24 Canon Inc 画像形成装置
JP4282919B2 (ja) * 2001-04-27 2009-06-24 インターナショナル・ビジネス・マシーンズ・コーポレーション レジスタ
US6904541B1 (en) * 2001-08-10 2005-06-07 Emc Corporation Methods and apparatus for providing power to electronic circuitry

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100394402C (zh) * 2005-01-19 2008-06-11 上海乐金广电电子有限公司 复合存储媒介的数据连续存储及其读取方法
US7599210B2 (en) 2005-08-19 2009-10-06 Sony Corporation Nonvolatile memory cell, storage device and nonvolatile logic circuit
JP2014029680A (ja) * 2012-06-29 2014-02-13 Semiconductor Energy Lab Co Ltd 信号処理回路

Also Published As

Publication number Publication date
EP1473733B1 (en) 2009-03-11
DE60326545D1 (de) 2009-04-23
KR100984380B1 (ko) 2010-09-30
CN100538874C (zh) 2009-09-09
KR20040078688A (ko) 2004-09-10
WO2003067602A1 (fr) 2003-08-14
US20050077543A1 (en) 2005-04-14
EP1473733A1 (en) 2004-11-03
EP1473733A4 (en) 2005-07-27
CN1643614A (zh) 2005-07-20
US7385845B2 (en) 2008-06-10

Similar Documents

Publication Publication Date Title
JP6334828B2 (ja) セルフリフレッシュ省電力モードを有するソリッドステートドライブ
WO2009107408A1 (ja) 不揮発性記憶ゲートおよびその動作方法、および不揮発性記憶ゲート組込み型論理回路およびその動作方法
JP2002109490A (ja) メモリカードおよびクロック制御回路
JP3302847B2 (ja) 記憶装置
JP2009530732A (ja) 電力消費量を極めて少なくした疑似同期小型レジスタ設計及びその実施方法
JP2010282411A (ja) 半導体集積回路、半導体集積回路の内部状態退避回復方法
CN106356097A (zh) 一种防止数据丢失的保护方法和装置
JP2003233990A (ja) 複合記憶回路構造及び同複合記憶回路構造を有する半導体装置
JP5833347B2 (ja) データ処理装置
JP2022003604A (ja) 半導体記憶装置
US7130224B2 (en) Composite storage circuit and semiconductor device having the same composite storage circuit
CN112967743A (zh) 铁电存储器及其操作方法
US20120079291A1 (en) Data backup system, storage system utilizing the data backup system, data backup method and computer readable medium for performing the data backup method
JP6032435B2 (ja) 電源制御装置、電気機器および画像形成装置
US11307636B2 (en) Semiconductor storing apparatus and flash memory operation method
US10338664B2 (en) Control module for data retention and method of operating control module
CN113986001A (zh) 芯片及控制方法
CN108616268B (zh) 一种基于磁性隧道结的状态保持电源门控单元
CN113724767B (zh) 半导体存储装置及快闪存储器运行方法
TWI713039B (zh) 半導體存儲裝置及快閃記憶體運行方法
JP4684575B2 (ja) 半導体装置及びその制御方法
WO2023190324A1 (ja) メモリ装置及びメモリ装置の電源制御方法
JP2009181624A (ja) 不揮発性半導体記憶装置
JP3973970B2 (ja) 記憶素子のデータ退避・復元装置
CN116366052A (zh) 一种隔离数据保持系统

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20040817

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070206

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070406

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20070605