JP2009530732A - 電力消費量を極めて少なくした疑似同期小型レジスタ設計及びその実施方法 - Google Patents

Abstract

電力消費量を低減させるとともに、クロックドメイン間でデータを転送する複雑性を低減させた１つ以上の疑似同期レジスタを構成及び動作させる方法及び装置を提供する。本発明の種々の実施例によれば、従来の連続的なクロックスキームの代わりに、１つ以上の疑似同期レジスタをもってデータ転送動作を実行する必要がある場合にのみ発生させるストローブ信号を用いる。ストローブ信号は、少なくとも１つの疑似同期レジスタが存在するクロックドメインを規定するクロック信号の１サイクル全体の持続時間を有するように発生させる。

Description

本発明は概して、電力消費量を低減させるとともに、クロックドメインバウンダリをまたぐデータ転送における信頼性を改善する方法及び装置に関するものである。

集積回路の製造費が低減され、種々の回路素子が得られる可能性が増大するにつれ、デジタル回路及び素子が電気製品及びシステムにおいてありふれたものとなっている。

殆ど全てのデジタルシステムには、情報を記憶する回路が含まれており、デジタルシステムにおけるこのような情報は通常、ビットと称されている。ビットを記憶する回路構造としては種々のものが存在する。ビットを記憶するのにしばしば用いられている種類の回路は、最も一般的にフリップフロップと称されている双安定マルチバイブレータである。ビットを記憶するのに用いられているフリップフロップ回路素子、ラッチ回路素子、レジスタビット回路素子又は同様な回路素子はしばしば、総合的にレジスタと称されるユニットに分類されている。

記憶回路を実現するには多くの異なる方法がある。セット‐リセットフリップフロップのようなある種のフリップフロップは単に、与えられたデータに基づいて動作しうる。クロックＤタイプフリップフロップのような他のフリップフロップはクロック制御される。クロックフリップフロップは、クロック信号のアサーションの後まで、フリップフロップの出力がフリップフロップに入力されたデータを反映しないように設計されている。デジタル回路設計分野の当業者は、ビットを記憶するのにエッジトリガ回路及びレベルトリガ回路の双方があるということを認識しているであろう。クロックフリップフロップは特に、同期システムに用いるのに極めて適している。

同期システムでは、デジタルシステムの状態変化がクロック信号に関連している。換言すれば、フリップフロップ回路素子、ラッチ回路素子、レジスタビット回路素子又は同様な回路素子は、クロック信号の異なる状態に対して規定のタイミング関係でこれら回路素子の出力を変化させる。クロック信号は本質的に、システム全体に亘る、特にクロックドメイン内の回路により用いられる基準であり、例えば、入力データがいつ有効になるかや、新たなデータをいつ出力端子に生ぜしめる必要があるかを知る為のものである。

デジタルシステムを同期処理することにより、利点も欠点も得られる。例えば、設定及び保持時間に対する適正な設計を行った同期処理によれば、準安定性（メタスタビリティ）の問題を回避する。一方、高周波クロック信号は、長くて高負荷の経路に亘って集積回路の多くの部分に供給する必要があり、これによりタイミング問題及び電力消費問題の双方又は何れか一方を生ぜしめるおそれがある。

同期システムにおいては、クロックをクロックドメイン内の種々の目的地に迅速に且つ不均一な遅延を生じることなく供給することが一般に重要である為、最適なクロック配布経路を提供することに多くの努力が払われている。これらのクロック配布経路は、しばしばクロックトリーと称されている。クロック配布にこのような注意深い注意を払わないと、不所望な競合状態が生じ、これにより計算間違いを生ぜしめ、又は間違ったデータをレジスタの記憶ビット内にラッチングするおそれがある。

設計者は、クロックドメイン内のクロック信号の配布に注意を払うが、クロックドメイン間でのデータの転送に関する問題が存在する。異なるクロックドメインは一般に互いに非同期である為、複数のクロックドメインを有するデジタルシステムを適正に動作させるには特別なタイミング問題を解決する必要がある。

複数のクロックドメインを有するデジタルシステムでは、連続的なクロック信号を発生させ、これら信号を多くの記憶回路に供給することにより消費される電力量を低減させるとともに、これらのクロックドメインバウンダリをまたいでデータを信頼的に転送するようにするのが望ましい。

従って、連続的なクロック信号を発生させ、これら信号を多くの記憶回路に供給することにより消費される電力量を低減させるとともに、これらのクロックドメインバウンダリをまたいでデータを信頼的に転送するようにする方法及び装置が必要となる。

簡潔に言えば、電力消費量を低減させるとともに、クロックドメイン間でのデータの転送の複雑性を低減させた１つ以上の疑似同期レジスタを構成及び動作させる方法及び装置を提供する。本発明の種々の例では、従来の連続クロックスキームの代わりに、１つ以上の疑似同期レジスタをもってデータ転送動作を実行する必要がある場合にのみ発生させるストローブ信号を用いる。このストローブ信号は、少なくとも１つの疑似同期レジスタが存在するクロックドメインを規定するクロック信号の１サイクル全体の持続時間を有するように発生させる。

本発明の他の態様では、ストローブ制御される疑似同期レジスタを有する集積回路に、データビットとクロック信号との双方を１２Ｃプロトコルに応じて供給する。

一般には、本発明は、疑似同期レジスタで生じるクロック切換え量を減少させることにより電力消費量を低減させることに関するものである。

以下で、“実施例”への言及又はこれに類似する記述は、この実施例に関連して説明する特定の特徴、構造、動作又は特性が本発明の少なくとも１つの実施例に含まれていることを意味するものである。従って、このような言及又は記述が必ずしも全て同じ実施例を参照するものではない。更に、種々の特定の特徴、構造、動作又は特性は、１つ以上の実施例において、適正ないかなる方法でも組み合わせることができるものである。

更に、用語の集積回路、ＩＣ、チップ、半導体装置、モノリシック集積回路、マイクロ電子デバイス等は相互に置換して用いることができる。これらのマイクロ電子デバイスに関しては、これらのマイクロ電子デバイスと、他のマイクロ電子デバイス（しかしマイクロ電子デバイスに限らない）を含む他の回路素子との間で、物理的な導電性接続ラインを介して信号伝達される。接続点はしばしば、入力端、出力端、入力／出力（Ｉ／Ｏ）端、端子、ライン、ピン、パッド、ポート、インタフェース等と称され、又これらの組み合わせでもある。使用状況で特に明記しない限り、これらの用語はこの開示目的において等価な用語であるものとみなす。上述した全てが一般に本発明の分野で理解される限り、本発明はこれらの全てに適用しうるものである。

従来の同期式デジタル集積回路は一般に、クロックトリーを用いている。これらのクロックトリーを介して取り出されるクロック信号は、特に、同期式デジタル集積回路でレジスタをクロック同期させるのに用いられる。レジスタの書き込みは、連続的にクロック同期されているフリップフロップのＤ入力端を制御するイネーブル信号を発生させることにより行なわれる。このことは、クロックが常に作用している殆どの大型の同期式集積回路設計では有効な方法である。しかし、極めて小型の疑似同期式の集積回路設計では、上述した方法はあまり有効ではない。

本発明の種々の実施例は、連続的に動作するクロック信号の代わりに、１つの全クロック周期幅の書き込みストローブを用いる。特に、これらのクロック周期幅全体の書き込みストローブは、従来のクロック信号の代わりにレジスタのクロック入力端子に供給する。このスキームでは、データ及びイネーブル信号をフリップフロップのＤ入力端に供給する代わりに、データのみをフリップフロップのＤ入力端に供給し、一方、イネーブル信号は、データを（代表的なにレジスタの一部である）フリップフロップに書き込む又は転送するのに用いる１つの全クロック周期幅の書き込みストローブを発生させるのに用いる。

従来のクロックレジスタ手法と、本発明によるストローブ手法との相違は、図１のタイミング線図を参照することにより理解しうる。図１は、予め決定したサイクル時間を有する連続周期のクロック信号１０２を示す。クロック信号１０２は、約５０％のデューティサイクルを有するものとして示しているが、本発明は、このクロック信号に対してはいかなる特定のデューティサイクルにも制限されるものではない。図１には入力データ信号１０４も示してあり、この入力データ信号１０４は、クロック信号１０２のほぼ１．５サイクルの間、高論理値、すなわち、論理値１である。記憶されたデータ信号１０６は、レジスタビット回路素子の出力が、従来のクロック同期に対して如何に作用するかを示している。この記憶されたデータ信号１０６の状態が変化しないクロック遷移部は多くなることが分かる。その結果、いかなる状態変化も生ぜずに、クロック信号１０２が従来のようにレジスタに供給されるまで、電力が浪費される。しかし、クロックストローブ１０８及び記憶されたデータ出力１１０を参照するに、本発明によれば、レジスタ出力データ１１０の各所望の遷移部に対するクロックストローブは１つしか存在しないことが分かる。クロック遷移部の個数を減少させることにより、電力消費量を低減させることができる。

本発明のストローブ方法は、電力消費量が低くなること、疑似同期処理の対処が容易になること、クロックを停止させることのできるシステムで動作する小型で簡単なチップに対する消費電力管理スキームの複雑性を低減させることを含む（これらに限定されない）幾つかの利点を有する。

電力消費量を低くすることに関して、レジスタを最初のセットアップ及び場合に応じた更新に対してのみ用いるシステムにおいては、本発明の書き込みストローブ方法により電力節約が大きくなるという利点が得られる。レジスタは、これらをアクセスする必要がある場合にのみクロック同期され、全ての時間に亘って、すなわち、連続的にクロック同期されるわけではない為、電力節約が著しいものとなる。

疑似同期処理の対処を容易にすることに関して、１２Ｃ環境においては、本発明の実施例は、１２Ｃクロックの疑似同期特性に対処するのに極めて有効である。

当業者は、フィリップス社により開発され、現在はフィリップス社からライセンスを得た種々の半導体製造者により用いられている周知の１２Ｃ２線式シリアルバスに精通している。マスタ／スレーブプロトコルである１２Ｃプロトコルは、ＳＤＡとして周知の、シリアルデータに対する１ラインを用いるとともに、ＳＣＬとして周知の、シリアルクロックに対する１ラインを用いている。１２Ｃマスタ装置は、ＳＣＬクロック信号を生じる。１２Ｃプロトコルは、タイミング、アドレス指定、クロック同期、データ転送、確認機能、電圧レベル等を規定する。１２Ｃ２線式シリアルバスは広く知られており、一般に多くの製造業者から入手しうる為、その更なる詳細な説明は省略する。

１２Ｃクロックのシリアルクロック（ＳＣＬ）は連続的なクロックではないことを銘記すべきである。ＳＣＬ信号は、１２Ｃマスタ装置により如何なる瞬時にも停止及び開始させることができる。従って、このシステムは、チップ内に他のクロックドメインがあるとともに、如何なる瞬時にも停止させうるクロックドメイン（ＳＣＬ）から他のクロックドメインに供給される信号を同期させる必要がある状態において、良好に動作する。良好に動作する理由は、レジスタに対する全期間の間動作している連続クロックが無く、従って、設計者は、ＳＣＬクロックドメインに他のクロックドメインから信号を送る場合に、準安定性の問題が生じる可能性があることに関して気にする必要がない。従来の回路装置よりも優れた本発明の実施例の利点に関する更なる詳細な説明を以下に行う。

従来と本発明との相違を説明するに当たり、最初に従来の方法は如何に機能するかを考慮する。第１の事象（Ａ）が第１のクロックドメイン（clk1）内に生じ、この事象Ａが第２のドメイン（clk2）内の他の事象をトリガする必要があるものとする。このドメイン間の動作を可能にするのに同期機構を採用する。従来の同期機能には、第１のクロックclk1内に事象Ａによりフラグ（F1）を設定し、クロックドメインclk2に対しフラグF1の二重同期化を行い（Flqq_clk2 ）、フラグFlqq_clk2 を用いて第２のクロックドメインclk2内に他のフラグ（F2）を設定し、このフラグF2を用いて、第２のクロックドメインclk2内の事象をトリガし、フラグF2が第２のクロックドメインclk2内に捕捉された時点で第１のクロックドメインclk1内のフラグF1を消去する処理が含まれている。

フラグF1を消去するに当たっては、第１のクロックドメインclk1が作用したり、停止されたりしうる為に、充分な注意を払う必要がある。従って、フラグF1を安全且つ信頼的に消去し、これにより如何なる準安定状態を回避するのにかなり複雑なスキームを開発する必要がある。しかし、本発明の実施例はクロス‐クロックドメイン動作のこの態様に関連させる必要がない。その理由は、フラグF1が１つのクロック幅のみのストローブで設定される為である。このストローブは、完全な書き込みが再び生じるまで再発しない。従って、フラグF1のリセットを、非論理的に且つより信頼的に、迅速に且つ安全に行うことができる。

クロックを停止させうるシステムにおいて動作する小型で簡単なチップにおける電力管理スキームの複雑性を低減させる場合、クロックを停止及び始動させることがこのような簡単なチップに対して本質的に複雑な電力管理スキームとなる。本発明の実施例によれば、１つのクロック周期幅の書き込みストローブを用いることにより、より一層簡単で容易な電力管理スキームを提供することができる。

図２を参照するに、本発明による集積回路２００の一例を示す。この集積回路には、内部発振器／クロック発生器２０２が設けられている。このクロック発生器２０２は、第１のクロックドメインを規定する第１のクロック信号を生じる。制御状態マシン２０６は、クロック発生器２０２から第１のクロック信号を受けるように結合されている。この制御状態マシン２０６は更に、第２のクロックドメインからクロック信号を受けるように結合されている。本例では、第２のクロックドメインからのクロック信号は１２Ｃマスタ装置のＳＣＬクロックである。集積回路２００は更に、１２Ｃ入力信号（ＳＤＡ）を受けるように構成されている。回路２０４は、１２Ｃマスタ装置が現在アドレスされている集積回路２００であるか否かを決定する。集積回路２００がアドレスされている場合には、１２Ｃマスタ装置からのシリアルデータが制御状態マシン２０６に供給され、次に、この制御状態マシン２０６が、受けたデータを、レジスタバンク２０８へのデータの転送を容易にするストローブ信号と一緒に、このレジスタバンク２０８に供給する。ストローブ信号は、第１のクロック信号の１サイクルの持続時間の間有効状態にされる。

レジスタバンク２０８は１つ以上の疑似同期レジスタを有する。本発明は、レジスタバンク２０８に対し如何なる特定の寸法も、すなわちビット数も必要としない。本発明の種々の実施例では、レジスタバンク２０８からのデータを制御状態マシン２０６に戻すように供給することもできる。

従来の設計では、第１のクロック信号がレジスタバンクに供給されてデータを記憶するか、又はデータの転送を容易にする。このような従来の装置、すなわち、第１のクロック信号が連続的に作用して高負荷を駆動するようになっている装置によれば、実際に達成される機能に比べて電力消費量を多くしてしまう。しかし、本発明の種々の実施例では、データを記憶する必要がある場合のみ、ストローブ信号を有効にし、従って、電力を節約するとともに、タイミング関係を簡単化する。

上述したところでは、レジスタへのデータの転送を制御するのに、１つの全サイクル時間よりも短い持続時間を有するクロックを用いずに、１つの全サイクル時間（１つの全クロック周期幅）である書き込みストローブを用いる方法を開示した。本発明の種々の実施例によれば、同期を簡単にし、優れた電力管理を提供し、本発明の設計に用いられるチップ面積が少なくて足りるようにする。

本発明の実施例によれば多数の利点が得られる。１つの利点は、特定の設計を達成するのに必要な回路素子の個数が減少することにより、高性能回路の設計が容易となることである。

他の利点は、本発明による集積回路の物理的寸法が小さくなるということである。

他の利点は、電力管理が優れたものとなるということである。

本発明は、上述した実施例に限定されず、特許請求の範囲内の如何なる又あらゆる実施例や、これらの等価な例も含むことを理解すべきである。

図１は、クロック信号と、データ入力信号と、従来のレジスタビットの出力と、本発明によるクロックストローブ及びレジスタビット出力の双方とを示すタイミング線図である。 図２は、１２Ｃバスにインタフェース接続されたデジタルシステムの一例及び制御状態マシンからデータストローブを受けるレジスタバンクを示すブロック線図である。

Claims (15)

1. １つ以上の疑似同期レジスタを有する集積回路の動作方法であって、この方法が、
   予め決定した時間のサイクルを有する周期的なクロック信号を発生させる工程と、
   少なくとも１つの疑似同期レジスタに転送すべき１つ以上のデータビットを受ける工程と、
   １クロックサイクルの持続時間の間ストローブ信号を有効化し、１クロックサイクルの終了時にこのストローブ信号を無効化する工程と、
   受けた１つ以上のデータビットを疑似同期レジスタの対応する１つ以上のデータ入力端子に供給する工程と、
   ストローブ信号を、前記少なくとも１つの疑似同期レジスタの入力端子に供給する工程と、
   有効化されたストローブ信号に応答して、前記１つ以上のデータビットを疑似同期レジスタに転送する工程と
   を具える集積回路の動作方法。
2. 請求項１に記載の集積回路の動作方法において、ストローブ信号を第１の回路ブロックにより発生させ、この第１の回路ブロックは、周期的なクロック信号を受けるとともに、前記ストローブ信号を前記少なくとも１つの疑似同期レジスタに供給するように結合し、前記第１の回路ブロック及び前記少なくとも１つの疑似同期レジスタを第１のクロックドメイン内に存在させる集積回路の動作方法。
3. 請求項２に記載の集積回路の動作方法において、前記１つ以上のデータビットを第２のクロックドメインから受けるようにする集積回路の動作方法。
4. 請求項３に記載の集積回路の動作方法において、前記第１の回路ブロックは、受けた前記１つ以上のデータビットを前記少なくとも１つの疑似同期レジスタに転送するように動作しうるようにする集積回路の動作方法。
5. 請求項３に記載の集積回路の動作方法において、この方法が更に、第１の回路ブロックにおいて、前記第２のクロックドメインから不連続であるクロック信号を受ける工程を有する集積回路の動作方法。
6. 請求項３に記載の集積回路の動作方法において、受けた前記１つ以上のデータビット及び前記第２のクロックドメインからのクロック信号を１２Ｃプロトコルに応じて発生させる集積回路の動作方法。
7. 少なくとも１つの疑似同期レジスタを有するレジスタバンクと、
   予め決定した時間のサイクルを有する周期的な第１のクロック信号を発生するように動作しうる第１の回路と、
   前記第１のクロック信号と、前記少なくとも１つの疑似同期レジスタに転送すべき１つ以上のデータビットとを受け、この１つ以上のデータビットと、ストローブ信号とを前記少なくとも１つの疑似同期レジスタに伝達するように動作しうる第２の回路と
   を具える集積回路において、
   前記レジスタバンクと、前記第１の回路と、前記第２の回路とが第１のクロックドメイン内にあり、前記ストローブ信号が前記第１のクロックの１サイクル全体に亘り有効化され、その後無効化されるようになっている集積回路。
8. 請求項７に記載の集積回路において、前記第１の回路が発振器を有し、前記第２の回路が状態マシンを有している集積回路。
9. 請求項８に記載の集積回路において、前記第２の回路が更に、第２のクロックドメインから発生する第２のクロック信号を受けるように動作しうるようになっている集積回路。
10. 請求項９に記載の集積回路において、前記第２のクロック信号は集積回路の外部から発生されるようになっている集積回路。
11. 請求項１０に記載の集積回路において、前記第２のクロック信号は連続的なクロック信号としない集積回路。
12. 請求項９に記載の集積回路において、前記少なくとも１つの疑似同期レジスタは、データをこの少なくとも１つの疑似同期レジスタに転送する必要がある場合のみ有効化されたストローブ信号を受けるようになっている集積回路。
13. 請求項９に記載の集積回路において、前記１つ以上のデータビット及び第２のクロック信号が、１２Ｃプロトコルに応じて集積回路に伝達されるようになっている集積回路。
14. 請求項１３に記載の集積回路において、集積回路が予め決定した１２Ｃアドレスを有するとともに、前記第２の回路に結合された第３の回路を有し、この第３の回路は、前記１つ以上のデータビットが集積回路の１２Ｃアドレスを送ったか否かを決定するように動作しうるようになっている集積回路。
15. 請求項１４に記載の集積回路において、この集積回路が更に、同期フラグを有している集積回路。

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