JP2000307556A - 非同期信号インタフェース回路 - Google Patents

Abstract

(57)【要約】 【課題】 回路構成が簡単で確実なデータ転送が可能な
非同期信号インタフェース回路を提供する。 【解決手段】 リセット信号ＲＳＴが解除された後、入
力データＤＩは入力クロック信号ＣＬＫ１の最初の立上
がりでＦＦ（フリップフロップ）１２に、２番目の立上
がりでＦＦ１１にそれぞれ保持される。一方、選択信号
ＳＥＬは出力クロック信号ＣＬＫ２の最初の立上がりで
“Ｈ”に、２番目の立上がりで“Ｌ”にそれぞれ切り替
わる。これにより、ＦＦ１１，１２の内の最新の保持デ
ータＤＡ，ＤＢがセレクタ１４によって選択され、更に
出力クロック信号ＣＬＫ２に同期してＦＦ１６で保持さ
れて、出力データＤＯとして出力される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データの送信側と
受信側との間で、それぞれ独立したクロック信号を用い
てデータの受け渡しを行う非同期信号インタフェース回
路に関するものである。

【０００２】

【従来の技術】送信側と受信側との間で、それぞれ独立
したクロック信号を用いてデータの受け渡しを行う場
合、一般的に先入れ先出し（以下、「ＦＩＦＯ」とい
う）バッファが使用される。ＦＩＦＯバッファは、送信
側のクロック信号に同期して入力されたデータを、一定
容量の記憶素子に順次書き込むとともに、受信側のクロ
ック信号に同期してこの記憶素子に書き込まれたデータ
を入力された順に読み出すものである。このようなＦＩ
ＦＯバッファは、送信側と受信側のクロック信号の周波
数や位相が異なっていても、確実にデータの受け渡しを
行うことができるという特徴を有している。しかし、Ｆ
ＩＦＯバッファは、記憶素子やその読み書きの順序制御
回路等で構成されるので、回路規模が大きく大掛かりな
ものとなっている。

【０００３】一方、例えば同一装置内で複数の中央処理
装置（以下、「ＣＰＵ」という）を用いて分散処理を行
うマルチプロセッサ・システム等では、基準となるクロ
ック発振器から各ＣＰＵに同一周波数のクロック信号が
与えられることが多い。このようなシステムにおいて、
例えば各ＣＰＵ間でデータ転送を行う場合、それぞれの
ＣＰＵに対するクロック信号の位相差を補正すれば良い
ので、ＦＩＦＯバッファではなく簡易なインタフェース
回路が用いられている。

【０００４】従来、マルチプロセッサ・システム等で用
いられている簡易なインタフェース回路として、例え
ば、送信側のクロック信号でデータを保持する入力用の
レジスタと、この入力用のレジスタの出力信号を受信側
のクロック信号で保持して出力する出力用のレジスタと
を備えた非同期信号インタフェース回路がある。このよ
うな非同期信号インタフェース回路では、送信側と受信
側のクロック信号に一定の位相差がある場合には、例え
ば遅延回路を付加して送信側のクロック信号を遅延さ
せ、受信側のクロック信号と位相を合せる等の方法が使
用されていた。

【０００５】

【発明が解決しようとする課題】しかしながら、従来の
非同期信号インタフェース回路では、次のような課題が
あった。例えば、位相合せのために付加した遅延回路の
遅延時間は一定であるので、特定の周波数のクロック信
号に対しては有効に作用するが、クロック信号の周波数
を変えた場合には逆効果になってしまい、汎用的な回路
とすることができなかった。また、クロック信号に位相
ジッタがある場合には、送信側と受信側のクロック信号
の位相差が変動し、この位相差の変動のために受信側で
データの重複や欠落を生ずることがあった。本発明は、
前記従来技術が持っていた課題を解決し、回路構成が簡
単で確実なデータ転送が可能な同一周波数のクロック信
号を使用する非同期信号インタフェース回路を提供する
ものである。

【０００６】

【課題を解決するための手段】前記課題を解決するため
に、本発明の内の第１の発明は、入力クロック信号のタ
イミングに従って順次入力される入力データを、該入力
クロック信号と同一周波数でタイミングが異なる出力ク
ロック信号に従って出力データとして順次出力する非同
期信号インタフェース回路を、次のように構成してい
る。即ち、この非同期信号インタフェース回路は、入力
クロック信号の連続するｍ個（但し、ｍは３以上の整
数）の立上がりまたは立下がりのタイミングで、それぞ
れ入力データを保持するｍ個のデータ保持手段と、出力
クロック信号をｍを法としてカウントし、前記ｍ個のデ
ータ保持手段の内で最新のデータを保持したデータ保持
手段を選択する選択信号を生成する信号生成手段と、前
記ｍ個のデータ保持手段の内で、前記選択信号によって
選択されたデータ保持手段に保持された入力データを選
択して出力データとして出力するデータ出力手段とで構
成されている。

【０００７】第１の発明によれば、以上のように非同期
信号インタフェース回路を構成したので、次のような作
用が行われる。入力クロック信号のタイミングに従って
順次入力された入力データは、その入力クロック信号の
立上がりまたは立下がりのタイミングで、ｍ個のデータ
保持手段に順次保持される。一方、出力クロック信号は
信号生成手段においてｍを法としてカウントされ、この
カウント結果によって最新のデータを保持したデータ保
持手段を選択するための選択信号が生成される。選択信
号はデータ出力手段に与えられ、このデータ出力手段に
よって選択されたデータ保持手段に保持されたデータ
が、出力データとして出力される。

【０００８】第２の発明は、非同期信号インタフェース
回路を、入力クロック信号の連続するｎ個（但し、ｎは
複数）の立上がりまたは立下がりのタイミングで、それ
ぞれ入力データを保持するｎ個のデータ保持手段と、出
力クロック信号をｎを法としてカウントし、前記ｎ個の
データ保持手段の内で最新のデータを保持したデータ保
持手段を選択する選択信号を生成する信号生成手段と、
前記ｎ個のデータ保持手段の内で、前記選択信号によっ
て選択されたデータ保持手段に保持された入力データを
出力するデータ選択手段と、前記出力クロック信号の立
上がりまたは立下がりのタイミングで、前記データ選択
手段の出力信号を保持して出力データとして出力するデ
ータ出力手段とで構成してる。

【０００９】第２の発明によれば、次のような作用が行
われる。入力クロック信号のタイミングに従って順次入
力された入力データは、その入力クロック信号の立上が
りまたは立下がりのタイミングで、ｎ個のデータ保持手
段に順次保持される。一方、出力クロック信号は信号生
成手段においてｎを法としてカウントされ、このカウン
ト結果によって最新のデータを保持したデータ保持手段
を選択するための選択信号が生成される。選択信号はデ
ータ選択手段に与えられ、該当するデータ保持手段に保
持された信号が選択して出力される。データ選択手段の
出力信号は、出力クロック信号の立上がりまたは立下が
りのタイミングでデータ出力手段に保持され、出力デー
タとして出力される。

【００１０】第３の発明は、非同期信号インタフェース
回路を、入力データを出力クロック信号が第１論理レベ
ルから第２論理レベルへ変化するタイミングで保持して
出力する第１のデータ保持手段と、前記入力データを前
記出力クロック信号が第２論理レベルから第１論理レベ
ルへ変化するタイミングで保持して出力する第２のデー
タ保持手段と、前記第２のデータ保持手段の出力信号を
前記出力クロック信号が第１論理レベルから第２論理レ
ベルへ変化するタイミングで保持して出力する第３のデ
ータ保持手段と、次のようなパルス出力手段と、信号出
力手段と、データ選択手段と、データ出力手段とで構成
している。

【００１１】パルス出力手段は、入力クロック信号が第
１論理レベルから第２論理レベルへ変化するタイミング
で、該入力クロック信号よりも短い一定のパルス幅を有
する第２論理レベルのパルス信号を出力するものであ
る。信号出力手段は、パルス出力手段の出力信号を出力
クロック信号が第１論理レベルから第２論理レベルへ変
化するタイミングで保持して選択信号として出力するも
のである。データ選択手段は、選択信号が第１論理レベ
ルのときには第１のデータ保持手段の出力信号を選択
し、該選択信号が第２論理レベルのときには第３のデー
タ保持手段の出力信号を選択して出力するものである。
また、データ出力手段は、データ選択手段の出力信号を
出力クロック信号が第１論理レベルから第２論理レベル
へ変化するタイミングで保持して出力データとして出力
するものである。

【００１２】第３の発明によれば、次のような作用が行
われる。入力データは、例えば出力クロック信号の立上
がりのタイミングで第１のデータ保持手段に保持され、
この出力クロック信号の立下がりのタイミングで第２の
データ保持手段に保持される。更に、第２のデータ保持
手段の出力信号は、出力クロック信号の立上がりのタイ
ミングで第３のデータ保持手段に保持さる。

【００１３】一方、入力クロック信号の立上がりのタイ
ミングで、パルス出力手段から一定のパルス幅を有する
パルス信号が出力され、信号出力手段において、このパ
ルス信号が出力クロック信号の立上がりのタイミング毎
に保持されて選択信号が出力される。選択信号はデータ
選択手段に与えられ、このデータ選択手段において第１
または第３のデータ保持手段の出力信号が選択される。
データ選択手段の出力信号はデータ出力手段に与えら
れ、このデータ出力手段において出力クロック信号の立
上がりのタイミングで保持され、出力データとして出力
される。

【００１４】

【発明の実施の形態】第１の実施形態 図１は、本発明の第１の実施形態を示す非同期信号イン
タフェース回路の回路図である。この非同期信号インタ
フェース回路は、例えばマルチプロセッサ・システム等
においてＣＰＵ間のデータ転送等に用いられる回路であ
り、図示しない送信側の回路から入力クロック信号ＣＬ
Ｋ１に同期して入力データＤＩが与えられるデータ保持
手段（例えば、フリップフロップ、以下、「ＦＦ」とい
う）１１，１２，１３を有している。ＦＦ１１，１２
は、いずれも入力データＤＩが与えられるデータ端子Ｄ
の他に、クロック端子Ｃ及び出力端子Ｑを有し、クロッ
ク端子Ｃに与えられるクロック信号の立上がりのタイミ
ングで、データ端子Ｄに与えられている入力データＤＩ
を保持して出力端子Ｑに出力するものである。また、Ｆ
Ｆ１３は、データ端子Ｄ、クロック端子Ｃ、及び出力端
子Ｑの他に、反転出力端子／Ｑ（但し、「／」は反転を
意味する）及びリセット端子Ｒを有しており、このクロ
ック端子Ｃに入力クロック信号ＣＬＫ１が与えられるよ
うになっている。

【００１５】ＦＦ１３は、ＦＦ１１，１２と同様に、ク
ロック端子Ｃに与えられるクロック信号ＣＬＫ１の立上
がりのタイミングで、データ端子Ｄに与えられている信
号を保持して出力端子Ｑに出力するとともに、保持した
信号の反転信号を反転出力端子／Ｑに出力するものであ
る。更に、ＦＦ１３は、図示しない受信側の回路からリ
セット信号ＲＳＴがリセット端子Ｒに与えられた時に
は、出力端子Ｑ及び反転出力端子／Ｑに、それぞれレベ
ル“Ｌ”，“Ｈ”の信号を出力するようになっている。
ＦＦ１３の出力端子ＱはＦＦ１２のクロック端子Ｃに接
続され、反転出力端子／ＱはこのＦＦ１３の入力端子Ｄ
と、ＦＦ１１のクロック端子Ｃに接続されている。

【００１６】ＦＦ１１，１２の出力端子Ｑは、データ選
択手段（例えば、セレクタ）１４の入力側に接続されて
いる。セレクタ１４は、２つの２入力論理積ゲート（以
下、「ＡＮＤ」という）１４ａ，１４ｂ、インバータ１
４ｃ、及び２入力論理和ゲート（以下、「ＯＲ」とい
う）１４ｄで構成されている。セレクタ１４は、選択信
号ＳＥＬが“Ｌ”のときにＦＦ１１からの出力信号ＤＡ
を選択し、この選択信号ＳＥＬが“Ｈ”のときにＦＦ１
２からの出力信号ＤＢを選択して、その出力側に出力信
号ＤＸを出力するものである。

【００１７】この非同期信号インタフェース回路は、受
信側の回路から与えられる出力クロック信号ＣＬＫ２を
２を法としてカウントして選択信号ＳＥＬを生成する信
号生成手段（例えば、ＦＦ）１５を有している。ＦＦ１
５は、ＦＦ１３と同様のもので、クロック端子Ｃに出力
クロック信号ＣＬＫ２が与えられるとともに、リセット
端子Ｒにはリセット信号ＲＳＴが与えられるようになっ
ている。また、反転出力端子／Ｑの出力信号を入力端子
Ｄにフィードバックすることにより、２進カウンタが構
成されている。そして、ＦＦ１５は、リセット信号ＲＳ
Ｔが解除された後、ＦＦ１１，１２の内で最新のデータ
を保持している方を選択するための選択信号ＳＥＬを、
その出力端子Ｑから出力するようになっている。セレク
タ１４の出力側には、データ出力手段（例えば、ＦＦ）
１６が接続されている。ＦＦ１６は、ＦＦ１１と同様の
もので、クロック端子Ｃに出力クロック信号ＣＬＫ２が
与えられ、出力端子Ｑから受信側の回路に対して出力デ
ータＤＯが出力されるようになっている。

【００１８】図２は、図１の動作を一例を示すタイムチ
ャートである。以下、図２を参照しつつ、図１の動作を
説明する。図２の時刻ｔ０において、リセット信号ＲＳ
Ｔが“Ｈ”から“Ｌ”へ変化してリセット状態が解除さ
れると、ＦＦ１３，１５は、動作可能な状態となる。時
刻ｔ１において、入力クロック信号ＣＬＫ１が“Ｌ”か
ら“Ｈ”へ立上がると、ＦＦ１３の出力端子Ｑから出力
されるクロック信号ＣＫＢは“Ｈ”となり、反転出力端
子／Ｑから出力されるクロック信号ＣＫＡは“Ｌ”とな
る。これにより、送信側の回路から入力データＤＩとし
て与えられていたデータ“Ｄ０”がＦＦ１２に保持さ
れ、このＦＦ１２の出力信号ＤＢはデータ“Ｄ０”とな
る。

【００１９】時刻ｔ２に出力クロック信号ＣＬＫ２が
“Ｈ”から“Ｌ”へ立下がるが、ＦＦ１５の出力信号は
変化しない。また、時刻ｔ３に入力クロック信号ＣＬＫ
１が立下がるが、ＦＦ１３の出力信号は変化しない。時
刻ｔ４において、出力クロック信号ＣＬＫ２が立上がる
と、ＦＦ１５の出力端子Ｑから出力される選択信号ＳＥ
Ｌは“Ｈ”となる。これにより、セレクタ１４によって
ＦＦ１２側が選択され、ＦＦ１２の出力信号ＤＢのデー
タ“Ｄ０”が選択されて出力信号ＤＸとして出力され
る。

【００２０】時刻ｔ５において、入力クロック信号ＣＬ
Ｋ１が立上がると、ＦＦ１３の出力端子Ｑから出力され
るクロック信号ＣＫＢは“Ｌ”となり、反転出力端子／
Ｑから出力されるクロック信号ＣＫＡは“Ｈ”となる。
これにより、入力データＤＩとして与えられていたデー
タ“Ｄ１”がＦＦ１１に保持され、このＦＦ１１の出力
信号ＤＡはデータ“Ｄ１”となる。時刻ｔ６において、
出力クロック信号ＣＬＫ２が立上がると、セレクタ１４
の出力信号ＤＸがＦＦ１６によって保持され、このＦＦ
１６から出力される出力データＤＯはデータ“Ｄ０”と
なる。更に、ＦＦ１５の出力端子Ｑから出力される選択
信号ＳＥＬは反転して“Ｌ”となる。これにより、セレ
クタ１４によってＦＦ１１側が選択され、ＦＦ１１の出
力信号ＤＡのデータ“Ｄ１”が選択されて出力信号ＤＸ
として出力される。

【００２１】更に、時刻ｔ７において、入力クロック信
号ＣＬＫ１が立上がると、入力データＤＩとして与えら
れていたデータ“Ｄ２”がＦＦ１２に保持され、このＦ
Ｆ１２の出力信号ＤＢはデータ“Ｄ２”となる。時刻ｔ
８において、出力クロック信号ＣＬＫ２が立上がると、
セレクタ１４の出力信号ＤＸがＦＦ１６によって保持さ
れ、出力データＤＯはデータ“Ｄ１”となる。更に、選
択信号ＳＥＬは反転して“Ｈ”となり、ＦＦ１２側が選
択されて出力信号ＤＢのデータ“Ｄ２”が出力信号ＤＸ
として出力される。

【００２２】以下同様に、入力クロック信号ＣＬＫ１の
立上がりに同期して順次入力される入力データＤＩが２
つのＦＦ１１，１２に交互に保持される。更に、セレク
タ１４において、出力クロック信号ＣＬＫ２の立上がり
に同期して生成された選択信号ＳＥＬに基づいて、ＦＦ
１１，１２の出力信号の内で最新の入力データＤＩが選
択されて出力信号ＤＸとして出力される。そして、出力
信号ＤＸが、出力クロック信号ＣＬＫ２の立上がりに同
期してＦＦ１６で保持され、出力データＤＯとして順次
出力される。

【００２３】以上のように、この第１の実施形態の非同
期信号インタフェース回路は、順次入力される入力デー
タＤＩを、入力クロック信号ＣＬＫ１に同期して交互に
保持する２つのＦＦ１１，１２と、出力クロック信号Ｃ
ＬＫ２に同期して最新の入力データを保持したＦＦ１
１，１２を選択してその保持内容を出力データＤＯとし
て出力するセレクタ１４、及びＦＦ１５，１６を有して
いる。これにより、各ＦＦ１１，１２は２クロック周期
の間、入力データＤＩを保持しているので、簡単な回路
構成で、入力クロック信号と出力クロック信号の位相の
差に影響されず、送信側から受信側に確実にデータを転
送することができるという利点がある。

【００２４】第２の実施形態 図３は、本発明の第２の実施形態を示す非同期信号イン
タフェース回路の回路図である。この非同期信号インタ
フェース回路は、図１の非同期信号インタフェース回路
と同様に、例えばマルチプロセッサ・システム等におい
てＣＰＵ間のデータ転送等に用いられる回路であり、図
示しない送信側の回路から入力クロック信号ＣＬＫ１に
同期して入力データＤＩが与えられるデータ保持手段
（例えば、ＦＦ２１，２２，２３、及びカウンタ２４）
を有している。ＦＦ２１〜２３は、いずれも入力データ
ＤＩが与えられるデータ端子Ｄの他に、クロック端子Ｃ
及び出力端子Ｑを有し、クロック端子Ｃに与えられるク
ロック信号の立上がりのタイミングで、データ端子Ｄに
与えられている入力データＤＩを保持して出力端子Ｑに
出力するものである。また、カウンタ２４は、クロック
端子Ｃ、出力端子Ｑ０，Ｑ１，Ｑ２、及びリセット端子
Ｒを有しており、このクロック端子Ｃに入力クロック信
号ＣＬＫ１が与えられるようになっている。

【００２５】カウンタ２４は３進のカウンタであり、ク
ロック端子Ｃに与えられるクロック信号ＣＬＫ１の立上
がりのタイミングでカウント値を、０，１，２の順に繰
り返して更新し、そのカウント値に対応した出力端子Ｑ
０，Ｑ１，Ｑ２に、それぞれ“Ｈ”のクロック信号Ｃ
Ａ，ＣＢ，ＣＣを出力するものである。更に、カウンタ
２４は、図示しない受信側の回路からリセット信号ＲＳ
Ｔがリセット端子Ｒに与えられた時には、カウント値を
０にセットするようになっている。カウンタ２４の出力
端子Ｑ０〜Ｑ２は、ＦＦ２１〜２３のクロック端子Ｃに
それぞれ接続されている。ＦＦ２１〜２３の出力端子Ｑ
は、データ出力手段（例えば、セレクタ）２５の入力側
に接続されている。セレクタ２５は、３つの２入力ＡＮ
Ｄ２５ａ，２５ｂ，２５ｃ、及び３入力ＯＲ２５ｄで構
成され、ＦＦ２１〜２３の出力端子Ｑが、これらのＡＮ
Ｄ２５ａ〜２５ｃの第１の入力側にそれぞれ接続されて
いる。ＡＮＤ２５ａ〜２５ｃの出力側はＯＲ２５ｄの入
力側に接続され、このＯＲ２５ｄの出力側から出力デー
タＤＯが出力されるようになっている。

【００２６】この非同期信号インタフェース回路は、受
信側の回路から与えられる出力クロック信号ＣＬＫ２を
３を法としてカウントして選択信号ＳＡ，ＳＢ，ＳＣを
生成する信号生成手段（例えば、カウンタ）２６を有し
ている。カウンタ２６は、カウンタ２４と同様のもの
で、そのリセット端子Ｒにはリセット信号ＲＳＴが与え
られるようになっている。カウンタ２６の出力端子Ｑ
０，Ｑ１，Ｑ２からは、それぞれ選択信号ＳＡ，ＳＢ，
ＳＣが出力され、この選択信号ＳＡがＡＮＤ２５ｃ、選
択信号ＳＢがＡＮＤ２５ａ、及び選択信号ＳＣがＡＮＤ
２５ｂの、それぞれの第２の入力側に与えられるように
なっている。

【００２７】図４は、図３の動作を一例を示すタイムチ
ャートである。以下、図４を参照しつつ、図３の動作を
説明する。図４の時刻ｔ１０において、リセット信号Ｒ
ＳＴが“Ｌ”になってリセット状態が解除されると、カ
ウンタ２４，２６は、動作可能な状態となる。時刻ｔ１
１において、入力クロック信号ＣＬＫ１が立上がると、
カウンタ２４のカウント値は１となり、出力端子Ｑ１か
ら出力されるクロック信号ＣＢが“Ｈ”となる。クロッ
ク信号ＣＢの立上がりにより、送信側の回路から入力デ
ータＤＩとして与えられていたデータ“Ｄ１０”がＦＦ
２２に保持され、このＦＦ２２の出力信号ＤＢはデータ
“Ｄ１０”となる。時刻ｔ１２に出力クロック信号ＣＬ
Ｋ２が立下がるが、カウンタ２６の出力信号は変化しな
い。また、時刻ｔ１３に入力クロック信号ＣＬＫ１が立
下がるが、カウンタ２４の出力信号は変化しない。

【００２８】時刻ｔ１４において、出力クロック信号Ｃ
ＬＫ２が立上がると、カウンタ２６のカウント値が１と
なり、出力端子Ｑ１から出力される選択信号ＳＢが
“Ｈ”となる。これにより、セレクタ２５によってＦＦ
２１側が選択され、ＦＦ２１の出力信号ＤＡが選択され
て出力データＤＯとして出力される。時刻ｔ１５におい
て、入力クロック信号ＣＬＫ１が立上がると、カウンタ
２４のカウント値が２となり、出力端子Ｑ２から出力さ
れるクロック信号ＣＣが“Ｈ”となる。クロック信号Ｃ
Ｃの立上がりにより、入力データＤＩとして与えられて
いたデータ“Ｄ１１”がＦＦ２３に保持され、このＦＦ
２３の出力信号ＤＣはデータ“Ｄ１１”となる。時刻ｔ
１６において、出力クロック信号ＣＬＫ２が立上がる
と、カウンタ２６のカウント値が２となり、出力端子Ｑ
２から出力される選択信号ＳＣが“Ｈ”となる。これに
より、セレクタ２５によってＦＦ２２側が選択され、Ｆ
Ｆ２２の出力信号ＤＢのデータ“Ｄ１０”が選択されて
出力データＤＯとして出力される。

【００２９】更に、時刻ｔ１７において、入力クロック
信号ＣＬＫ１が立上がると、カウンタ２４のカウント値
が０となり、出力端子Ｑ０から出力されるクロック信号
ＣＡが“Ｈ”となる。クロック信号ＣＡの立上がりによ
り、入力データＤＩとして与えられていたデータ“Ｄ１
２”がＦＦ２１に保持され、このＦＦ２１の出力信号Ｄ
Ａはデータ“Ｄ１２”となる。時刻ｔ１８において、出
力クロック信号ＣＬＫ２が立上がると、カウンタ２６の
カウント値が０となり、出力端子Ｑ０から出力される選
択信号ＳＡが“Ｈ”となる。これにより、セレクタ２５
によってＦＦ２３側が選択され、ＦＦ２３の出力信号Ｄ
Ｃのデータ“Ｄ１１”が選択されて出力データＤＯとし
て出力される。

【００３０】以下同様に、入力クロック信号ＣＬＫ１の
立上がりに同期して順次入力される入力データＤＩが３
つのＦＦ２１，２２，２３に周期的に保持される。更
に、セレクタ２５において、出力クロック信号ＣＬＫ２
の立上がりに同期して順次生成された選択信号ＳＡ，Ｓ
Ｂ，ＳＣに基づいて、ＦＦ２１〜２３の出力信号の内で
最新の入力データＤＩが選択されて出力データＤＯとし
て順次出力される。

【００３１】以上のように、この第２の実施形態の非同
期信号インタフェース回路は、順次入力される入力デー
タＤＩを、入力クロック信号ＣＬＫ１に同期して順次保
持する３つのＦＦ２１〜２３と、出力クロック信号ＣＬ
Ｋ２に同期して最新の入力データを保持したＦＦ２１〜
２３を選択してその保持内容を出力データＤＯとして出
力するセレクタ２５、及びカウンタ２６を有している。
これにより、各ＦＦ２１〜２３は、３クロック周期の
間、入力データＤＩを保持しているので、簡単な回路構
成で、入力クロック信号と出力クロック信号の位相の差
に影響されず、送信側から受信側に確実にデータを転送
することができるという利点がある。更に、３つのＦＦ
２１〜２３で連続する３個の入力データＤＩを保持し、
その中央の入力データＤＩをセレクタ２５で選択するよ
うにしているので、入出力クロック信号ＣＬＫ１，ＣＬ
Ｋ２の位相ジッタの影響を受けにくいという利点があ
る。

【００３２】第３の実施形態 図５は、本発明の第３の実施形態を示す非同期信号イン
タフェース回路の回路図である。この非同期信号インタ
フェース回路は、図１の非同期信号インタフェース回路
と同様に、例えばマルチプロセッサ・システム等におい
てＣＰＵ間のデータ転送等に用いられる回路であり、図
示しない送信側の回路から与えられる入力データＤＩ
を、受信側の回路から与えられる出力クロック信号ＣＬ
Ｋ２に同期して保持する第１、第２、及び第３のデータ
保持手段（例えば、ＦＦ）３１，３２，３３を有してい
る。ＦＦ３１〜３３は、いずれもデータ端子Ｄ、クロッ
ク端子Ｃ及び出力端子Ｑを有し、クロック端子Ｃに与え
られるクロック信号の立上がりのタイミングで、データ
端子Ｄに与えられている信号を保持して出力端子Ｑに出
力するものである。

【００３３】ＦＦ３１，３２のデータ端子Ｄに、入力デ
ータＤＩが与えられるようになっており、このＦＦ３２
の出力端子ＱがＦＦ３３のデータ端子Ｄに接続されてい
る。ＦＦ３１，３３のクロック端子Ｃには出力クロック
信号ＣＬＫ２が与えられ、ＦＦ３２のクロック端子Ｃに
は、インバータ３４を介してこの出力クロック信号ＣＬ
Ｋ２が与えられるようになっている。この非同期信号イ
ンタフェース回路は、入力クロック信号ＣＬＫ１の立上
がりのタイミングで、一定時間のパルス幅を有するパル
ス信号ＰＬＳを出力するパルス出力手段（例えば、パル
ス発生回路）３５を有している。パルス発生回路３５
は、入力クロック信号ＣＬＫ１をパルス幅に対応した遅
延時間だけ遅延させる遅延回路（ＤＬＹ）３５ａ、この
遅延回路３５ａの出力信号を反転するインバータ３５
ｂ、及び２入力ＡＮＤ３５ｃで構成されている。そし
て、ＡＮＤ３５ｃによって、入力クロック信号ＣＬＫ１
と、遅延回路３５ａで遅延されてインバータ３５ｂで反
転された入力クロック信号との論理積をとり、パルス信
号ＰＬＳを生成するようになっている。

【００３４】パルス発生回路３５の出力側は、信号出力
手段（例えば、ＦＦ）３６のデータ端子Ｄに接続されて
いる。ＦＦ３６のクロック端子Ｃには出力クロック信号
ＣＬＫ２が与えられ、このＦＦ３６の出力端子Ｑから選
択信号ＳＥＬが出力されるようになっている。即ち、入
力クロック信号ＣＬＫ１の立上がりから一定時間以内に
出力クロック信号ＣＬＫ２が立上がったときに、選択信
号ＳＥＬが“Ｈ”になり、それ以外ではこの選択信号Ｓ
ＥＬは“Ｌ”となる。

【００３５】ＦＦ３１，３３の出力端子Ｑは、データ選
択手段（例えば、セレクタ）３７の入力側に接続されて
いる。セレクタ３７は、２つの２入力ＡＮＤ３７ａ，３
７ｂ、インバータ３７ｃ、及び２入力ＯＲ３７ｄで構成
され、ＦＦ３１，３３の出力端子Ｑが、これらのＡＮＤ
３７ａ，３７ｂの第１の入力側にそれぞれ接続されてい
る。ＡＮＤ３７ｂの第２の入力側はＦＦ３６の出力端子
Ｑに接続され、ＡＮＤ３７ａの第２の入力側はインバー
タ３７ｃを介してこのＦＦ３６の出力端子Ｑに接続され
ている。ＡＮＤ３７ａ，３７ｂの出力側はＯＲ３７ｄの
入力側に接続され、このＯＲ３７ｄの出力側から選択信
号ＳＥＬで選択された出力信号ＤＸが出力されるように
なっている。セレクタ３７の出力側には、データ出力手
段（例えば、ＦＦ）３８が接続されている。ＦＦ３８の
クロック端子Ｃには、出力クロック信号ＣＬＫ２が与え
られ、この出力クロック信号ＣＬＫ２の立上がりのタイ
ミングで、セレクタ３７の出力信号ＤＸを保持して、受
信側の回路に対して出力データＤＯを出力するようにな
っている。

【００３６】図６は、図５の動作を一例を示すタイムチ
ャートである。以下、図６を参照しつつ、図５の動作を
説明する。図６の時刻ｔ２１において、出力クロック信
号ＣＬＫ２が立下がると、送信側の回路から入力データ
ＤＩとして与えられているデータ“Ｄ２０”がＦＦ３２
に保持され、このＦＦ３２の出力信号Ｄｂはデータ“Ｄ
２０”となる。時刻ｔ２２において、出力クロック信号
ＣＬＫ２が立上がると、セレクタ３７の出力信号ＤＸが
ＦＦ３８で保持される。この時、選択信号ＳＥＬは
“Ｌ”となっているので、セレクタ３７ではＦＦ３１の
出力信号ＤＡが選択されており、この出力信号ＤＡがＦ
Ｆ３８で保持されて出力データＤＯとして出力される。
これと同時に、入力データＤＩとして与えられているデ
ータ“Ｄ２０”がＦＦ３１に保持されるとともに、ＦＦ
３２の出力信号ＤｂがＦＦ３３に保持される。これによ
り、ＦＦ３３の出力信号ＤＢはデータ“Ｄ２０”とな
る。

【００３７】時刻ｔ２３において、入力クロック信号Ｃ
ＬＫ１が立上がると、パルス発生回路３５から一定時間
の間、パルス信号ＰＬＳが出力される。時刻ｔ２４にお
いて、出力クロック信号ＣＬＫ２が立下がると、入力デ
ータＤＩのデータ“Ｄ２１”がＦＦ３２に保持され、こ
のＦＦ３２の出力信号Ｄｂはデータ“Ｄ２１”となる。
時刻ｔ２５において、出力クロック信号ＣＬＫ２よりも
先に入力クロック信号ＣＬＫ１が立上がると、パルス発
生回路３５から一定時間の間、パルス信号ＰＬＳが出力
される。

【００３８】時刻ｔ２６において、パルス信号ＰＬＳが
出力されている間に出力クロック信号ＣＬＫ２が立上が
ると、まず、セレクタ３７で選択されているＦＦ３１の
出力信号ＤＡが、ＦＦ３８で保持されて出力データＤＯ
としてデータ“Ｄ２０”が出力される。これと同時に、
入力データＤＩとして与えられているデータ“Ｄ２１”
から“Ｄ２２”への変化中のデータがＦＦ３１に保持さ
れるとともに、ＦＦ３２の出力信号ＤｂがＦＦ３３に保
持される。これにより、ＦＦ３１の出力信号ＤＡは不定
値“Ｘ”となり、ＦＦ３３の出力信号ＤＢはデータ“Ｄ
２１”となる。更に、ＦＦ３６から出力される選択信号
ＳＥＬは“Ｈ”となって、セレクタ３７ではＦＦ３３の
出力信号ＤＢが選択されて出力信号ＤＸとして出力され
る。時刻ｔ２７において、出力クロック信号ＣＬＫ２が
立下がると、入力データＤＩのデータ“Ｄ２２”がＦＦ
３２に保持され、このＦＦ３２の出力信号Ｄｂはデータ
“Ｄ２２”となる。

【００３９】時刻ｔ２８において、出力クロック信号Ｃ
ＬＫ２が立上がると、まず、セレクタ３７で選択されて
いるＦＦ３３の出力信号ＤＢが、ＦＦ３８で保持されて
出力データＤＯとしてデータ“Ｄ２１”が出力される。
これと同時に、入力データＤＩとして与えられているデ
ータ“Ｄ２３”がＦＦ３１に保持されるとともに、ＦＦ
３２の出力信号ＤｂがＦＦ３３に保持される。この時、
パルス信号ＰＬＳは出力されていないので、ＦＦ３６か
ら出力される選択信号ＳＥＬは“Ｌ”となる。これによ
り、セレクタ３７ではＦＦ３１の出力信号ＤＡが選択さ
れて出力信号ＤＸとして出力される。時刻ｔ２９におい
て、出力クロック信号ＣＬＫ２が立下がると、入力デー
タＤＩのデータ“Ｄ２３”がＦＦ３２に保持され、この
ＦＦ３２の出力信号Ｄｂはデータ“Ｄ２３”となる。

【００４０】時刻ｔ３０において、出力クロック信号Ｃ
ＬＫ２が立上がると、まず、セレクタ３７で選択されて
いるＦＦ３１の出力信号ＤＡが、ＦＦ３８で保持されて
出力データＤＯとしてデータ“Ｄ２２”が出力される。
これと同時に、入力データＤＩとして与えられているデ
ータ“Ｄ２３”がＦＦ３１に保持されるとともに、ＦＦ
３２の出力信号ＤｂがＦＦ３３に保持される。この時、
パルス信号ＰＬＳは出力されていないので、ＦＦ３６か
ら出力される選択信号ＳＥＬは“Ｌ”のままである。こ
れにより、セレクタ３７ではＦＦ３１の出力信号ＤＡが
選択されて出力信号ＤＸとして出力される。

【００４１】以下同様に、選択信号ＳＥＬが“Ｌ”のと
きには、出力クロック信号ＣＬＫ２の立上がりのタイミ
ングでＦＦ３１に保持された入力データＤＩが、セレク
タ３７で選択される。一方、選択信号ＳＥＬが“Ｈ”の
ときには、出力クロック信号ＣＬＫ２の立下がりのタイ
ミングでＦＦ３２に保持され、その後の出力クロック信
号ＣＬＫ２の立上がりのタイミングでＦＦ３３に保持さ
れた入力データＤＩが、セレクタ３７で選択される。セ
レクタ３７で選択された入力データＤＩは、出力クロッ
ク信号ＣＬＫ２の立上がりのタイミングでＦＦ３８に保
持されて、出力データＤＯとして出力される。

【００４２】以上のように、この第３の実施形態の非同
期信号インタフェース回路では、入力クロック信号ＣＬ
Ｋ１の立上がりの直後に出力クロック信号ＣＬＫ２が立
上がったとき、即ち入出力クロック信号の位相差が一定
範囲以内の場合に、選択信号ＳＥＬを“Ｈ”にして出力
するためのパルス発生回路３５及びＦＦ３６を有してい
る。更に、入出力クロック信号のタイミングが接近し
て、出力クロック信号ＣＬＫ２の立上がりで入力データ
ＤＩを正しく保持できない場合に、この出力クロック信
号ＣＬＫ２の立下がりのタイミングで保持した入力デー
タＤＩを選択するセレクタ３７を備えている。これによ
り、簡単な回路構成で、入力クロック信号ＣＬＫ１と出
力クロック信号ＣＬＫ２のタイミングのずれにかかわら
ず、正しく保持された入力データＤＩを選択して出力デ
ータＤＯとして出力することができるという利点があ
る。

【００４３】第４の実施形態 図７は、本発明の第４の実施形態を示す非同期信号イン
タフェース回路の回路図である。この非同期信号インタ
フェース回路は、図１の非同期信号インタフェース回路
と同様に、例えばマルチプロセッサ・システム等におい
てＣＰＵ間のデータ転送等に用いられる回路であり、図
示しない送信側の回路から与えられる入力データＤＩが
入力されるデータ保持手段（例えば、レジスタ、以下、
「ＲＥＧ」という）４１，４２を備えている。

【００４４】ＲＥＧ４１，４２は、いずれもデータ端
子、イネーブル端子、クロック端子、及び出力端子を有
し、イネーブル端子に“Ｌ”の信号が与えられていると
きに、クロック端子に与えられるクロック信号の立上が
りのタイミングで、データ端子に与えられているデータ
を保持して出力端子に出力するものである。ＲＥＧ４
１，４２のデータ端子には入力データＤＩが、クロック
端子にはクロック信号ＣＬＫ１が、それぞれ共通に与え
られるようになっている。ＲＥＧ４１，４２の出力端子
は、データ出力手段（例えば、セレクタ、以下、「ＳＥ
Ｌ」という）４３の入力側に接続され、このＳＥＬ４３
の出力側がＲＥＧ４４の入力端子に接続されている。Ｒ
ＥＧ４４のクロック端子にはクロック信号ＣＬＫ２が与
えられ、このＲＥＧ４４の出力端子から出力データＤＯ
が出力されるようになっている。

【００４５】また、この非同期信号インタフェース回路
は、リセット信号ＲＳＴが与えられる信号生成手段（例
えば、ＲＥＧ）４５，４６，４７を備えている。ＲＥＧ
４５〜４７は、いずれもデータ端子、クロック端子、リ
セット端子、及び出力端子を有し、リセット端子に
“Ｌ”の信号が与えられているときに、出力端子から
“Ｌ”を出力して動作を停止し、リセット端子に“Ｈ”
の信号が与えられているときには、クロック端子に与え
られるクロック信号の立上がりのタイミングで、データ
端子に与えられているデータを保持して出力端子に出力
するものである。ＲＥＧ４５，４６のクロック端子に
は、クロック信号ＣＬＫ１が与えられるようになってい
る。ＲＥＧ４５の出力端子は、ＲＥＧ４１のイネーブル
端子とＲＥＧ４６のデータ端子に接続されている。ＲＥ
Ｇ４６の出力端子は、ＲＥＧ４２のイネーブル端子とＲ
ＥＧ４５のデータ端子に接続されている。また、ＲＥＧ
４７のクロック端子にはクロック信号ＣＬＫ２が与えら
れるようになっており、このＲＥＧ４７の出力端子が、
ＳＥＬ４３の制御端子に接続されるとともに、インバー
タ４８を介してデータ端子に接続されている。

【００４６】図８は、図７の動作を一例を示すタイムチ
ャートである。以下、図８を参照しつつ、図７の動作を
説明する。まず、リセット信号ＲＳＴによって、ＲＥＧ
４５から出力される信号Ｓ４５は“Ｈ”、ＲＥＧ４６か
ら出力される信号Ｓ４６は“Ｌ”に、それぞれ初期化さ
れる。リセット信号ＲＳＴが解除されると、クロック信
号ＣＬＫ１の立上がりで、信号Ｓ４５は“Ｌ”、信号Ｓ
４６は“Ｈ”となる。以下、クロック信号ＣＬＫ１の立
上がり毎に、信号Ｓ４５，Ｓ４６は、それぞれ“Ｈ”→
“Ｌ”→“Ｈ”→“Ｌ”の変化を繰返す。ＲＥＧ４５の
信号Ｓ４５とＲＥＧ４６の信号Ｓ４６は、反転の関係に
なっている。また、ＲＥＧ４７のデータ端子には、この
ＲＥＧ４７から出力される信号Ｓ４７が反転されて入力
されるので、この信号Ｓ４７は、クロック信号ＣＬＫ２
の立上がり毎に“Ｈ”→“Ｌ”→“Ｈ”→“Ｌ”の変化
を繰返す。

【００４７】ＲＥＧ４１には、イネーブル端子に与えら
れる信号Ｓ４５が“Ｌ”のときに、入力データＤＩが書
込まれる。ＲＥＧ４２には、イネーブル端子に与えられ
る信号Ｓ４６が“Ｌ”のときに、入力データＤＩが書込
まれる。ＳＥＬ４３では、制御端子に与えられる信号Ｓ
４７が“Ｌ”のとき、ＲＥＧ４１の信号Ｓ４１が選択さ
れ、この信号Ｓ４７が“Ｈ”のとき、ＲＥＧ４２の信号
Ｓ４２が選択されて出力される。ＲＥＧ４４には、クロ
ック信号ＣＬＫ２の立上がりでＳＥＬ４３の出力信号が
書込まれ、出力データＤＯとして出力される。

【００４８】以上のように、この第４の実施形態の非同
期信号インタフェース回路は、送信側のクロック信号Ｃ
ＬＫ１に同期して入力データＤＩを書込む２つのＲＥＧ
４１，４２を設け、書込みを行っているＲＥＧと、後段
へ渡すデータが選択されるＲＥＧとが別々になるように
構成している。これにより、受取側のクロック信号ＣＬ
Ｋ２で確実にデータを受取るためのタイミングが作ら
れ、クロック信号ＣＬＫ１，ＣＬＫ２の位相合せを必要
とせずに、すべての入力データＤＩを正確に受取ること
ができるという利点がある。

【００４９】第５の実施形態 図９は、本発明の第５の実施形態を示す非同期信号イン
タフェース回路の回路図である。この非同期信号インタ
フェース回路は、図１の非同期信号インタフェース回路
と同様に、例えばマルチプロセッサ・システム等におい
てＣＰＵ間のデータ転送等に用いられる回路であり、図
示しない送信側の回路から与えられる入力データＤＩが
入力されるデータ保持手段（例えば、ＲＥＧ）５１，５
２を備えている。

【００５０】ＲＥＧ５１，５２は、いずれもデータ端
子、イネーブル端子、クロック端子、及び出力端子を有
し、イネーブル端子に“Ｈ”の信号が与えられていると
きに、クロック端子に与えられるクロック信号の立上が
りのタイミングで、データ端子に与えられているデータ
を保持して出力端子に出力するものである。ＲＥＧ５
１，５２のデータ端子には入力データＤＩが、クロック
端子にはクロック信号ＣＬＫ１が、それぞれ共通に与え
られるようになっている。ＲＥＧ５１，５２の出力端子
は、データ出力手段（例えば、ＳＥＬ）５３の入力側に
接続され、このＳＥＬ５３の出力側がＲＥＧ５４に入力
端子に接続されている。ＲＥＧ５４のクロック端子には
クロック信号ＣＬＫ２が与えられ、このＲＥＧ５４の出
力端子から出力データＤＯが出力されるようになってい
る。

【００５１】また、この非同期信号インタフェース回路
は、リセット信号ＲＳＴが与えられる信号生成手段（例
えば、カウンタ、以下、「ＣＮＴ」という）５５，５６
を備えている。ＣＮＴ５５，５６は、いずれもクロック
端子、リセット端子、及び出力端子を有し、リセット端
子に“Ｌ”の信号が与えられているときに、出力端子か
ら所定のカウント値を出力して動作を停止し、リセット
端子に“Ｈ”の信号が与えられているときには、クロッ
ク端子に与えられるクロック信号の立上がりのタイミン
グで、カウント動作を行ってそのカウント値を出力端子
から出力するものである。これらのＣＮＴ５５，５６
は、いずれも１ビットのカウンタであり、そのカウント
値は０，１，０，１，…の繰返しとなる。ＣＮＴ５５の
クロック端子にはクロック信号ＣＬＫ１が与えられるよ
うになっている。ＣＮＴ５５の出力端子は、ＲＥＧ５１
のイネーブル端子に接続されるとともに、インバータ５
７を介してＲＥＧ５２のイネーブル端子に接続されてい
る。また、ＣＮＴ５６のクロック端子にはクロック信号
ＣＬＫ２が与えられるようになっており、このＣＮＴ５
６の出力端子が、ＳＥＬ５３の制御端子に接続されてい
る。

【００５２】図１０は、図９の動作を一例を示すタイム
チャートである。以下、図１０を参照しつつ、図９の動
作を説明する。まず、リセット信号ＲＳＴによって、Ｃ
ＮＴ５５から出力される信号Ｓ５５は１、ＣＮＴ５６か
ら出力される信号Ｓ５６は０に、それぞれ初期化され
る。リセット信号ＲＳＴが解除されると、クロック信号
ＣＬＫ１の立上がり毎に、信号Ｓ５５はカウントアップ
し、１→０→１→０の変化を繰返す。また、信号Ｓ５６
は、クロック信号ＣＬＫ２の立上がり毎にカウントアッ
プし、０→１→０→１の変化を繰返す。ＲＥＧ５１で
は、イネーブル端子に与えられる信号Ｓ５５が０、即
ち、“Ｌ”のときに、入力データＤＩが書込まれる。Ｒ
ＥＧ５２には、イネーブル端子に与えられる信号が
“Ｌ”、即ち、信号Ｓ５５が１のときに、入力データＤ
Ｉが書込まれる。ＳＥＬ５３では、制御端子に与えられ
る信号Ｓ５６が０のとき、ＲＥＧ５１の信号Ｓ５１が選
択され、この信号Ｓ５６が１のとき、ＲＥＧ５２の信号
Ｓ５２が選択されて出力される。ＲＥＧ５４には、クロ
ック信号ＣＬＫ２の立上がりでＳＥＬ５３の出力信号が
書込まれ、出力データＤＯとして出力される。

【００５３】以上のように、この第５の実施形態の非同
期信号インタフェース回路は、ＲＥＧ５１，５２に対す
るイネーブル信号を生成するＣＮＴ５５と、ＳＥＬ５３
に対する制御信号を生成するＣＮＴ５６を設け、これら
のＣＮＴ５５，５６の初期値を別の値とするように構成
している。これにより、第４の実施形態よりも簡単な回
路構成で、同様の利点が得られる。

【００５４】第６の実施形態 図１１は、本発明の第６の実施形態を示す非同期信号イ
ンタフェース回路の回路図である。この非同期信号イン
タフェース回路は、図１の非同期信号インタフェース回
路と同様に、例えばマルチプロセッサ・システム等にお
いてＣＰＵ間のデータ転送等に用いられる回路であり、
図示しない送信側の回路から与えられる入力データＤＩ
が入力されるデータ保持手段（例えば、ＲＥＧ）６１，
６２，６３，６４を備えている。

【００５５】ＲＥＧ６１〜６４は、いずれもデータ端
子、イネーブル端子、クロック端子、及び出力端子を有
し、イネーブル端子に“Ｈ”の信号が与えられていると
きに、クロック端子に与えられるクロック信号の立上が
りのタイミングで、データ端子に与えられているデータ
を保持して出力端子に出力するものである。ＲＥＧ６１
〜６４のデータ端子には入力データＤＩが、クロック端
子にはクロック信号ＣＬＫ１が、それぞれ共通に与えら
れるようになっている。ＲＥＧ６１〜６４の出力端子
は、データ出力手段（例えば、ＳＥＬ）６５の入力側に
接続され、このＳＥＬ６５の出力側がＲＥＧ６６に入力
端子に接続されている。ＲＥＧ６６のクロック端子には
クロック信号ＣＬＫ２が与えられ、このＲＥＧ６６の出
力端子から出力データＤＯが出力されるようになってい
る。

【００５６】また、この非同期信号インタフェース回路
は、リセット信号ＲＳＴが与えられる信号生成手段（例
えば、ＣＮＴ）６７，６８を備えている。ＣＮＴ６７，
６８は、いずれもクロック端子、リセット端子、及び出
力端子を有し、リセット端子に“Ｌ”の信号が与えられ
ているときに、出力端子から所定のカウント値を出力し
て動作を停止し、リセット端子に“Ｈ”の信号が与えら
れているときには、クロック端子に与えられるクロック
信号の立上がりのタイミングで、カウント動作を行って
そのカウント値を出力端子から出力するものである。こ
れらのＣＮＴ６７，６８は、いずれも２ビットのカウン
タであり、そのカウント値は０，１，２，３，０，１，
２，３，…の繰返しとなる。

【００５７】ＣＮＴ６７のクロック端子にはクロック信
号ＣＬＫ１が与えられるようになっている。ＣＮＴ６７
の出力端子は、デコーダ（以下、「ＤＥＣ」という）６
９の入力側に接続されている。ＤＥＣ６９は、入力側に
与えられる信号Ｓ６７の値に対応した出力端子に“Ｈ”
の信号を出力するものである。ＤＥＣ６９の各出力端子
は、対応するＲＥＧ６１〜６４のそれぞれのイネーブル
端子に接続されている。また、ＣＮＴ６８のクロック端
子にはクロック信号ＣＬＫ２が与えられるようになって
おり、このＣＮＴ６８の出力端子が、ＳＥＬ６５の制御
端子に接続されている。

【００５８】図１２は、図１１の動作を一例を示すタイ
ムチャートである。以下、図１２を参照しつつ、図１１
の動作を説明する。まず、リセット信号ＲＳＴによっ
て、ＣＮＴ６７から出力される信号Ｓ６７は０、ＣＮＴ
６８から出力される信号Ｓ６８は２に、それぞれ初期化
される。リセット信号ＲＳＴが解除されると、クロック
信号ＣＬＫ１の立上がり毎に、信号Ｓ６７はカウントア
ップし、０→１→２→３→０→１→２→３の変化を繰返
す。信号Ｓ６７はＤＥＣ６９でデコードされ、この信号
Ｓ６７が０のときはイネーブル信号ＥＮ１が“Ｈ”とな
る。以下、信号Ｓ６７の値の１，２，３に対応して、イ
ネーブル信号ＥＮ２，ＥＮ３，ＥＮ４がそれぞれ“Ｈ”
となる。

【００５９】ＲＥＧ６１〜６４では、それぞれのイネー
ブル信号が“Ｈ”となったとき、入力データが書込まれ
る。また、ＳＥＬ６５では、ＣＮＴ６８の信号Ｓ６８の
値に従って、対応するＲＥＧから出力される信号が選択
される。即ち、信号Ｓ６８が０のときにはＲＥＧ６１の
信号Ｓ６１が、信号Ｓ６８が１のときにはＲＥＧ６２の
信号Ｓ６２が、信号Ｓ６８が２のときにはＲＥＧ６３の
信号Ｓ６３が、信号Ｓ６８が３のときにはＲＥＧ６４の
信号Ｓ６４が、それぞれ選択されて出力される。ＲＥＧ
６６には、クロック信号ＣＬＫ２の立上がりでＳＥＬ６
５の出力信号が書込まれ、出力データＤＯとして出力さ
れる。

【００６０】以上のように、この第６の実施形態の非同
期信号インタフェース回路は、４個のＲＥＧ６１〜６４
に対するイネーブル信号を生成するＣＮＴ６７及びＤＥ
Ｃ６９と、ＳＥＬ６５に対する制御信号を生成するＣＮ
Ｔ６８を設け、これらのＣＮＴ６７，６８の初期値を２
ずらすように構成している。これにより、クロック信号
ＣＬＫ２のジッタを吸収し、すべての入力データＤＩを
確実に受取ることができるという利点がある。

【００６１】なお、本発明は、上記実施形態に限定され
ず、種々の変形が可能である。この変形例としては、例
えば、次の（ａ）〜（ｉ）のようなものがある。 （ａ） 説明を簡素化するために、正論理で動作するよ
うに回路を構成しているが、負論理で構成しても良い
し、正論理と負論理を混在して構成しても良い。 （ｂ） 図１中のＦＦ１１，１２，１６、図３中のＦＦ
２１〜２３、図３中のＦＦ３１〜３３，３６，３８は、
データラッチや遅延型ＦＦを用いても良い。 （ｃ） 図１中のＦＦ１３，１５に代えて、２進カウン
タを用いても良い。 （ｄ） 図３中の３進カウンタ２４，２６に代えて、２
桁の２進カウンタとデコータを組み合わせた構成にして
も良い。

【００６２】（ｅ） 図３の非同期信号インタフェース
回路は、３個のＦＦ２１〜２３を用いて入力データＤＩ
を順番に保持するようになっているが、４個以上のＦＦ
を用いて順番に入力データＤＩを保持するようにしても
良い。例えば、４個のＦＦを用いる場合、最初の入力ク
ロック信号ＣＬＫ１で保持した入力データを、３番目の
出力クロック信号ＣＬＫ２で選択して出力データを得る
ようにすれば良い。 （ｆ） 図１及び図３の非同期信号インタフェース回路
は、受信側の回路からリセット信号ＲＳＴが与えられる
ようになっているが、このリセット信号ＲＳＴは、送信
側の回路から与えるようにしても良い。

【００６３】（ｇ） 図３中のセレクタ２５の出力側に
ＦＦを設け、このセレクタ２５の出力信号を出力クロッ
ク信号ＣＬＫ２でラッチして出力データＤＯとして出力
するように構成しても良い。 （ｈ） パルス発生回路３５の構成は、図５中の回路構
成に限定されず、例えば単安定マルチバイブレータ等の
ように、入力クロック信号ＣＬＫ１の立上がりで、所定
のパルス幅のパルス信号ＰＬＳが出力できるものであれ
ば良い。 （ｉ） 図１１では、４個のＲＥＧ６１〜６４を用いて
いるが、３個または５個以上のＲＥＧを用いて構成して
も良い。その場合、ＣＮＴ６７，６８や、ＤＥＣ６９
は、ＲＥＧの数に対応したものに変更する必要がある。

【００６４】

【発明の効果】以上詳細に説明したように、第１の発明
によれば、入力クロック信号のタイミングに従って順次
入力データを保持する３個以上のｍ個のデータ保持手段
と、出力クロック信号をカウントして選択信号を生成す
る信号生成手段と、データ保持手段に保持されたデータ
をこの選択信号に基づいて選択出力するデータ出力手段
とを有している。これにより、各データ保持手段は、ｍ
クロック周期の間、入力データＤＩを保持しているの
で、入力クロック信号と出力クロック信号の位相の差に
影響されず、簡単な回路構成で確実にデータ転送ができ
るという効果がある。更に、選択手段において、選択信
号に基づいて最新の入力データを保持したデータ保持手
段の出力信号を選択するようにしているので、入力クロ
ック信号や出力クロック信号の位相ジッタの影響を受け
にくいという効果がある。

【００６５】第２の発明によれば、入力クロック信号の
タイミングに従って順次入力データを保持するｎ個の複
数のデータ保持手段と、出力クロック信号をカウントし
て選択信号を生成する信号生成手段と、データ保持手段
に保持されたデータをこの選択信号に基づいて選択する
データ選択手段と、出力クロック信号に同期して出力デ
ータを出力するデータ出力手段とを有している。これに
より、各データ保持手段はｎクロック周期の間、入力デ
ータＤＩを保持しているので、簡単な回路構成で、入力
クロック信号と出力クロック信号の位相の差に影響され
ず、確実にデータ転送することができるという効果があ
る。

【００６６】第３の発明によれば、入力クロック信号と
出力クロック信号の位相差が一定範囲以内の場合に、選
択信号を出力するためのパルス出力手段及び信号出力手
段と、この選択信号が出力されたときに反転した出力ク
ロック信号で保持された入力データを選択出力するデー
タ選択手段とを有している。これにより、簡単な回路構
成で、入出力クロック信号の位相差にかかわらず、正し
く保持された入力データを選択して出力することができ
るという効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施形態を示す非同期信号イン
タフェース回路の回路図である。

【図２】図１の動作を一例を示すタイムチャートであ
る。

【図３】本発明の第２の実施形態を示す非同期信号イン
タフェース回路の回路図である。

【図４】図３の動作を一例を示すタイムチャートであ
る。

【図５】本発明の第３の実施形態を示す非同期信号イン
タフェース回路の回路図である。

【図６】図５の動作を一例を示すタイムチャートであ
る。

【図７】本発明の第４の実施形態を示す非同期信号イン
タフェース回路の回路図である。

【図８】図７の動作を一例を示すタイムチャートであ
る。

【図９】本発明の第５の実施形態を示す非同期信号イン
タフェース回路の回路図である。

【図１０】図９の動作を一例を示すタイムチャートであ
る。

【図１１】本発明の第６の実施形態を示す非同期信号イ
ンタフェース回路の回路図である。

【図１２】図１１の動作を一例を示すタイムチャートで
ある。

【符号の説明】

１１〜１３，１５，１６，２１〜２３，３１〜３３，３
６，３８ ＦＦ（フリップフロップ） １４，２５，３７ セレクタ ２４，２６ カウンタ ３５ パルス発生回路 ４１，４２，４４〜４７，５１，５２，５４〜５６，６
１〜６４ ＲＥＧ４３，５３，６５ ＳＥＬ ５５，５６，６７，６８ ＣＮＴ ６９ ＤＥＣ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 入力クロック信号のタイミングに従って
   順次入力される入力データを、該入力クロック信号と同
   一周波数でタイミングが異なる出力クロック信号に従っ
   て出力データとして順次出力する非同期信号インタフェ
   ース回路において、 前記入力クロック信号の連続するｍ個（但し、ｍは３以
   上の整数）の立上がりまたは立下がりのタイミングで、
   それぞれ前記入力データを保持するｍ個のデータ保持手
   段と、 前記出力クロック信号をｍを法としてカウントし、前記
   ｍ個のデータ保持手段の内で最新のデータを保持したデ
   ータ保持手段を選択する選択信号を生成する信号生成手
   段と、 前記ｍ個のデータ保持手段の内で、前記選択信号によっ
   て選択されたデータ保持手段に保持された入力データを
   選択して前記出力データとして出力するデータ出力手段
   とを、 備えたことを特徴とする非同期信号インタフェース回
   路。
2. 【請求項２】 入力クロック信号のタイミングに従って
   順次入力される入力データを、該入力クロック信号と同
   一周波数でタイミングが異なる出力クロック信号に従っ
   て出力データとして順次出力する非同期信号インタフェ
   ース回路において、 前記入力クロック信号の連続するｎ個（但し、ｎは複
   数）の立上がりまたは立下がりのタイミングで、それぞ
   れ前記入力データを保持するｎ個のデータ保持手段と、 前記出力クロック信号をｎを法としてカウントし、前記
   ｎ個のデータ保持手段の内で最新のデータを保持したデ
   ータ保持手段を選択する選択信号を生成する信号生成手
   段と、 前記ｎ個のデータ保持手段の内で、前記選択信号によっ
   て選択されたデータ保持手段に保持された入力データを
   出力するデータ選択手段と、 前記出力クロック信号の立上がりまたは立下がりのタイ
   ミングで、前記データ選択手段の出力信号を保持して前
   記出力データとして出力するデータ出力手段とを、 備えたことを特徴とする非同期信号インタフェース回
   路。
3. 【請求項３】 入力クロック信号のタイミングに従って
   順次入力される入力データを、該入力クロック信号と同
   一周波数でタイミングが異なる出力クロック信号に従っ
   て出力データとして順次出力する非同期信号インタフェ
   ース回路において、 前記入力データを前記出力クロック信号が第１論理レベ
   ルから第２論理レベルへ変化するタイミングで保持して
   出力する第１のデータ保持手段と、 前記入力データを前記出力クロック信号が第２論理レベ
   ルから第１論理レベルへ変化するタイミングで保持して
   出力する第２のデータ保持手段と、 前記第２のデータ保持手段の出力信号を前記出力クロッ
   ク信号が第１論理レベルから第２論理レベルへ変化する
   タイミングで保持して出力する第３のデータ保持手段
   と、 前記入力クロック信号が第１論理レベルから第２論理レ
   ベルへ変化するタイミングで、該入力クロック信号より
   も短い一定のパルス幅を有する第２論理レベルのパルス
   信号を出力するパルス出力手段と、 前記パルス出力手段の出力信号を前記出力クロック信号
   が第１論理レベルから第２論理レベルへ変化するタイミ
   ングで保持して選択信号として出力する信号出力手段
   と、 前記選択信号が第１論理レベルのときには前記第１のデ
   ータ保持手段の出力信号を選択し、該選択信号が第２論
   理レベルのときには前記第３のデータ保持手段の出力信
   号を選択して出力するデータ選択手段と、 前記データ選択手段の出力信号を前記出力クロック信号
   が第１論理レベルから第２論理レベルへ変化するタイミ
   ングで保持して前記出力データとして出力するデータ出
   力手段とを、 備えたことを特徴とする非同期信号インタフェース回
   路。