WO2023190324A1 - メモリ装置及びメモリ装置の電源制御方法 - Google Patents

メモリ装置及びメモリ装置の電源制御方法 Download PDF

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淳 山崎
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ラピステクノロジー株式会社
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    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels

Definitions

  • the present invention relates to a memory device and a power control method for a memory device.
  • MC microcomputer
  • an object of the present invention is to provide a memory device and a power control method for a memory device that can significantly reduce power consumption.
  • a memory device includes first and second memories, and a control circuit that receives write access and read access from the outside and performs write and read control on the first memory. , when the control circuit receives a signal urging power cutoff, the control circuit changes the data stored in the data storage area of the first memory and the data stored in the data storage area of the second memory. Execute data saving processing to write only the difference to the second memory, stop power supply to the first and second memories following the data saving processing, and when receiving a signal prompting power on. , after starting power supply to the first and second memories, a data restoration process is executed in which data stored in a data storage area of the second memory is written to the first memory.
  • a power supply control method for a memory device includes a first memory, a second memory, and a control circuit that performs write and read control on the first memory in response to external write access and read access.
  • a power supply control method executed by the control circuit in a memory device comprising: when receiving a signal urging power cutoff, data stored in a data storage area of the first memory and the second When only the difference from the data stored in the data storage area of the memory is written to the second memory, the power supply to the first and second memories is stopped, and a signal prompting the power to be turned on is received. After starting power supply to the first and second memories, the data stored in the data storage area of the second memory is written to the first memory.
  • the data storage area of the first memory is saved. Only the difference between the stored data and the data stored in the data storage area of the second memory is written to the second memory. According to this type of data saving, the number of writes is significantly reduced compared to the case where all data stored in the first memory is written to the second memory, resulting in a significant reduction in power consumption. It becomes possible to do so.
  • FIG. 1 is a block diagram showing the configuration of a memory device 100 that is a first embodiment of the present invention.
  • FIG. 5 is a flowchart showing the procedure of data saving processing executed by the memory controller 11.
  • FIG. 3 is a flowchart showing the procedure of data restoration processing executed by the memory controller 11.
  • FIG. 5 is a time chart illustrating an example of internal operation of the memory device 100 due to data saving processing executed by the memory controller 11.
  • FIG. 5 is a time chart illustrating an example of the internal operation of the memory device 100 due to data restoration processing executed by the memory controller 11.
  • FIG. FIG. 2 is a block diagram showing the configuration of a memory device 100A according to a second embodiment of the present invention.
  • FIG. 3 is a diagram showing regions AR1 to ARr obtained by dividing the entire storage region of each of the SRAM 12 and MRAM 13 into r regions.
  • FIG. 3 is a diagram showing write flags f1 to fr stored in a flag register in association with areas AR1 to ARr.
  • FIG. It is a flowchart showing the procedure of write flag processing executed by the memory controller 11A. It is a flowchart showing the procedure of data saving processing executed by the memory controller 11A. It is a flowchart showing the procedure of data restoration processing executed by the memory controller 11A.
  • FIG. 1 is a block diagram showing the configuration of a memory device 100 that is a first embodiment of the present invention. Note that the memory device 100 is formed on a semiconductor IC chip or a semiconductor IC chip on which a control device such as a microcomputer is formed.
  • the memory device 100 receives data write access and read access from an external system, such as a personal computer or a smartphone that includes the memory device 100.
  • the memory device 100 operates in a normal mode in which data is written or read in response to the write or read access, and in which it internally shuts off power in response to a standby request from the system that is the source of the write or read access.
  • the standby mode is set to one of the standby modes to reduce power consumption.
  • the memory device 100 includes a power supply controller 10, a memory controller 11, an SRAM (Static Random Access Memory) 12 as a volatile memory, and an MRAM (Magnetoresistive Random Access Memory) 13 as a nonvolatile memory. . Furthermore, the memory device 100 is provided with a dedicated bus DBS for transferring data between the SRAM 12 and MRAM 13.
  • a dedicated bus DBS for transferring data between the SRAM 12 and MRAM 13.
  • the power supply controller 10 and memory controller 11 receive a standby mode request signal STB or a standby mode release request signal REL.
  • the standby mode request signal STB is a signal that requests the above-described write and read access source system to reduce power consumption by putting the main operation on standby.
  • the standby mode release request signal REL is a signal that requests the system to release the standby mode and shift to the normal mode.
  • the power supply controller 10 supplies the power supply voltage VDD to the SRAM 12 and the MRAM 13, or controls the power supply voltage VDD based on the standby mode request signal STB, the standby mode release request signal REL, or the data transfer completion signal TXc supplied from the memory controller 11. Control supply outages. In this way, the power supply controller 10 treats the standby mode request signal STB as a signal that urges the SRAM 12 and MRAM 13 to shut off the power, and uses the standby mode release request signal REL as a signal to resume power supply to the SRAM 12 and MRAM 13. Capture.
  • the power supply controller 10 supplies the power supply voltage VDD to the SRAM 12 and MRAM 13 to put the memory device 100 in an operable state, that is, data write and read access is not possible. It is assumed that the normal mode is set.
  • the memory controller 11 receives various control signals CMD (chip enable signal, write enable signal, output enable signal, etc.) for instructing data write or data read access to the SRAM 12, and the standby mode request signal STB described above. , receives standby mode release request signal REL.
  • CMD chip enable signal, write enable signal, output enable signal, etc.
  • the memory controller 11 supplies a write signal WR1 to the SRAM 12 in response to the control signal CMD to write, for example, 16-bit data DAT to the address indicated by the address AD. Further, the memory controller 11 supplies a read signal RD1 to the SRAM 12 in order to read the data stored at the address indicated by the address AD from the SRAM 12 in response to the control signal CMD.
  • the memory controller 11 executes the following data saving process in response to the standby mode request signal STB.
  • the memory controller 11 supplies the read signal RD1 to the SRAM 12 while supplying an address to the SRAM 12 via the bus DBS, thereby saving data pieces stored in the data storage area of the SRAM 12 to the SRAM 12 via the bus DBS. Read out. Furthermore, the memory controller 11 supplies the read signal RD2 or the write signal WR2 to the MRAM 13 while supplying the address to the MRAM 13 via the bus DBS. Thereby, the memory controller 11 reads the data piece stored in the data storage area of the MRAM 13 onto the bus DBS, or writes the data piece on the bus DBS into the data storage area of the MRAM 13. Note that the data storage area of the SRAM 12 and the data storage area of the MRAM 13 may be the entire area of the SRAM 12 and the MRAM 13, respectively, or may be a predetermined part of the area.
  • FIG. 2 is a flowchart showing the procedure of data saving processing executed by the memory controller 11 when receiving the standby mode request signal STB.
  • the memory controller 11 sets a read address Ad indicating address zero, for example, as an initial address (step S10).
  • the memory controller 11 reads the data piece stored at the address indicated by the read address Ad from the SRAM 12, and takes it in as read data Rs via the bus DBS (step S11).
  • the memory controller 11 reads the data piece stored at the address indicated by the read address Ad from the MRAM 13, and takes it in as read data Rm via the bus DBS (step S12).
  • the memory controller 11 determines whether the contents of the read data Rs and the contents of the read data Rm do not match (step S13).
  • step S13 If it is determined in step S13 that the read data Rs and the read data Rm do not match, the memory controller 11 overwrites the read data Rs at the address indicated by the read address Ad of the MRAM 13 (step S14). .
  • step S14 After executing step S14, or if it is determined in step S13 that the read data Rs and read data Rm match, the memory controller 11 adds 1 to the address indicated by the read address Ad as a new address. Set as the read address Ad (step S15).
  • the memory controller 11 determines whether the address indicated by the read address Ad indicates an address within the data storage area of the SRAM 12 (step S16).
  • step S16 If it is determined in step S16 that the address indicated by the read address Ad indicates an address within the data storage area of the SRAM 12, the memory controller 11 returns to the execution of step S11, and returns to the step S11 to The process of S16 is executed again.
  • step S16 determines that the address indicated by the read address Ad indicates an address outside the data storage area of the SRAM 12, the memory controller 11 determines that the data transfer between the SRAM 12 and the MRAM 13 has been completed. A data transfer completion signal TXc indicating this is supplied to the power supply controller 10 (step S17).
  • step S17 the memory controller 11 ends this data saving process.
  • the power supply controller 10 receives the standby mode request signal STB described above, and then stops supplying the power supply voltage VDD to the SRAM 12 and MRAM 13 when receiving the data transfer completion signal TXc from the memory controller 11. As a result, all the data stored in the SRAM 12 is erased, but since the MRAM 13 is a non-volatile memory, it continues to hold all the data pieces stored in itself even after the power supply is stopped.
  • the power supply controller 10 first starts supplying the power supply voltage VDD to the SRAM 12 and MRAM 13, and then the memory controller 11 executes the following data recovery process.
  • FIG. 3 is a flowchart showing the procedure of data restoration processing.
  • the memory controller 11 sets a read address Ad indicating address zero, for example, as an initial address (step S20).
  • the memory controller 11 reads the data piece stored at the address indicated by the read address Ad from the MRAM 13, and takes it in as read data Rm via the bus DBS (step S21).
  • the memory controller 11 writes the read data Rm into the SRAM 12 (step S22).
  • the memory controller 11 adds 1 to the address indicated by the read address Ad and sets it as a new read address Ad (step S23).
  • the memory controller 11 determines whether the address indicated by the read address Ad indicates an address within the data storage area of the SRAM 12 (step S24).
  • step S24 If it is determined in step S24 that the address indicated by the read address Ad indicates an address within the data storage area of the SRAM 12, the memory controller 11 returns to the execution of step S21, and returns to the step S21 to The process of S24 is executed again.
  • step S24 determines that the address indicated by the read address Ad indicates an address outside the data storage area of the SRAM 12, the memory controller 11 determines that the data transfer between the MRAM 13 and the SRAM 12 has been completed. A data transfer completion signal TXc indicating this is supplied to the power supply controller 10 (step S25).
  • step S25 the memory controller 11 ends this data restoration process and returns to the main flow (not described) process executed in the normal mode.
  • the data storage area of the SRAM 12 becomes in the data storage state immediately before receiving the standby mode request signal STB.
  • the memory device 100 transitions from standby mode to normal mode.
  • FIG. 4 is a time chart showing a case in which data in the entire area of the SRAM is saved as an example of the internal operation of the memory device 100 by data saving processing executed by the memory controller 11 in response to the standby mode request signal STB.
  • the memory controller 11 supplies the MRAM 13 with a read signal RD2 that reads out all data pieces stored in the MRAM 13 in address order.
  • RD2 reads out all data pieces stored in the MRAM 13 in address order.
  • the memory controller 11 supplies the SRAM 12 with a read signal RD1 that reads out all data pieces stored in the SRAM 12 in address order.
  • RD1 read signal
  • the memory controller 11 compares the pieces of data read from each of the SRAM 12 and the MRAM 13 at the same address, and only if they do not match, the memory controller 11 stores the data in the MRAM 13 using the data piece read from the SRAM 12. Rewrite the existing data piece.
  • data a1 read from address 0 of the MRAM 13 matches data b1 read from address 0 of the SRAM 12. Further, data a2 read from address 1 of the MRAM 13 does not match data b2 read from address 1 of the SRAM 12. Further, data a3 read from address 2 of the MRAM 13 matches data b3 read from address 2 of the SRAM 12.
  • the memory controller 11 sets the logic level to A write signal WR2 is supplied to the MRAM 13.
  • a write signal WR2 is supplied to the MRAM 13.
  • the memory controller 11 transfers a logic level indicating that the data transfer operation from the SRAM 12 to the MRAM 13 is completed. 1 data transfer completion signal TXc is supplied to the power supply controller 10. Therefore, in response to the data transfer completion signal TXc at logic level 1, the power supply controller 10 stops supplying the power supply voltage VDD to the SRAM 12 and MRAM 13.
  • FIG. 5 is a time chart showing a case where data in all areas of the SRAM is restored as an example of the internal operation of the memory device 100 by data restoration processing executed in response to the standby mode release request signal REL.
  • the memory controller 11 supplies the MRAM 13 with a read signal RD2 that reads out all data pieces stored in the MRAM 13 in address order.
  • RD2 reads out all data pieces stored in the MRAM 13 in address order.
  • the memory controller 11 supplies the SRAM 12 with a write signal WR1 that causes each data piece read from the MRAM 13 to be sequentially written into the SRAM 12 in the order of the addresses.
  • WR1 write signal
  • the memory device 100 in response to a standby mode request (STB), first, all data stored in the SRAM 12 and all data stored in the MRAM 13 are set to be the same. Data is transferred from the SRAM 12 to the MRAM 13 (data saving process). Then, in the memory device 100, the power supply to the SRAM 12 and the MRAM 13 is stopped after the data saving process is completed. Note that since the MRAM 13 is a non-volatile memory, even after the power is turned off, it continues to hold all the storage contents of the SRAM 12 immediately before receiving the standby mode request.
  • the memory device 100 restarts power supply to the SRAM 12 and MRAM 13, and transfers all data pieces stored in the MRAM 13 to the SRAM 12 (data restoration process). As a result, all the storage contents of the SRAM 12 are restored to the state immediately before receiving the standby mode request.
  • REL standby mode cancellation request
  • the content of the data piece stored in the SRAM 12 and the content of the data piece stored in the MRAM 13 are stored at the same address. Compare the contents of the existing data piece. At this time, the data piece stored in the SRAM 12 is written to the MRAM 13 only when the two are different from each other.
  • the memory device 100 it is possible to significantly reduce power consumption.
  • FIG. 6 is a block diagram showing the configuration of a memory device 100A as a second embodiment made in view of this point.
  • the memory device 100A has the same structure (10, 12, 13) and its operation as that shown in FIG. 1, except that a memory controller 11A is used instead of the memory controller 11.
  • the memory controller 11A associates the data storage areas of the SRAM 12 and MRAM 13 with each of areas AR1 to ARr divided into r areas (r is an integer of 2 or more) as shown in FIG. 7A, and stores data in the areas. It has a built-in flag register (not shown) in which write flags f1 to fr indicating whether writing has been performed or not are stored. That is, in the initial state, write flags f1 to fr of logic level 0, which indicate no writing, are stored in the flag register, and when data is written to the SRAM 12, a write flag corresponding to the written area is stored in the flag register. is rewritten to logic level 1 indicating that writing is present.
  • the memory controller 11A executes the write flag process shown in FIG. 8 every time data write access to the SRAM 12 is performed from the outside in the normal mode.
  • the memory controller 11A determines which of the areas AR1 to ARr shown in FIG. 7A is the area to which data is written in the SRAM 12, and sets that area as the area ARx (step S71). .
  • the memory controller 11A rewrites the contents of the write flag fx corresponding to the area ARx stored in the flag register described above to, for example, a logic level 1 indicating that writing is present (step S72).
  • the memory controller 11A After executing step S72, the memory controller 11A returns to the main flow (not described) executed in the normal mode.
  • FIG. 9 is a flowchart showing the procedure of data saving processing executed by the memory controller 11A.
  • the memory controller 11A first sets an area number w indicating the number "1" of the first area AR1 as the area number (1 to r) indicating the areas AR1 to ARr shown in FIG. 7A (step S81 ).
  • the memory controller 11A determines whether or not the write flag fw corresponding to the area ARw indicated by the area number w among the areas AR1 to ARr is at the logic level 1 indicating the presence of writing (step S82). ). If it is determined in step S82 that the write flag fw is at logic level 1, the memory controller 11A reads a data piece from the area ARw of the SRAM 12 and takes it in as read data Rs via the bus DBS (step S83). . Next, the memory controller 11A reads a data piece from the area ARw of the MRAM 13 and takes it in as read data Rm via the bus DBS (step S84).
  • the memory controller 11A determines whether the contents of the read data Rs and the contents of the read data Rm do not match (step S85).
  • step S85 If it is determined in step S85 that the read data Rs and the read data Rm do not match, the memory controller 11A overwrites the read data Rs in the area ARw of the MRAM 13 (step S86).
  • step S86 After executing step S86, or if it is determined in step S85 that the read data Rs and read data Rm match, or if it is determined in step S82 that the write flag fw is not at logic level 1, the memory controller 11A sets the area number w plus 1 as a new area number w (step S87).
  • the memory controller 11A determines whether the area number w is larger than the final area number r of the storage area, that is, whether the area number w is a number outside the storage area (step S88).
  • step S88 If it is determined in step S88 that the area number w is less than or equal to the area number r, the memory controller 11A returns to step S82 and executes the processes of steps S82 to S88 described above again.
  • step S88 if it is determined in step S88 that the area number w is larger than the area number r, the memory controller 11A supplies the power supply controller 10 with a data transfer completion signal TXc indicating that the data transfer between the SRAM 12 and the MRAM 13 has been completed ( Step S89).
  • step S89 the memory controller 11A ends this data saving process and enters a standby mode waiting state for the standby mode release request signal REL.
  • the power supply controller 10 stops supplying the power supply voltage VDD to the SRAM 12 and MRAM 13 when receiving the standby mode request signal STB and the data transfer completion signal TXc from the memory controller 11A. As a result, all the data stored in the SRAM 12 is erased, but since the MRAM 13 is a non-volatile memory, it continues to hold all the data pieces stored in itself even after the power supply is stopped.
  • the power supply controller 10 first starts supplying the power supply voltage VDD to the SRAM 12 and MRAM 13, and then the memory controller 11A executes the following data recovery process.
  • FIG. 10 is a flowchart showing the procedure of data restoration processing executed by the memory controller 11A.
  • the memory controller 11A sets an area number w indicating the number "1" of the first area AR1 as the area number (1 to r) indicating the areas AR1 to ARr shown in FIG. 7A (step S91 ).
  • the memory controller 11A reads a data piece from the area ARw of the MRAM 13 and takes it in as read data Rm via the bus DBS (step S92).
  • the memory controller 11A writes the read data Rm into the area ARw of the SRAM 12 (step S93).
  • the memory controller 11A adds 1 to the area number w and sets it as a new area number w (step S94).
  • the memory controller 11A determines whether the area number w is larger than the final area number r of the storage area, that is, whether the area number w is a number outside the storage area (step S95).
  • step S95 If it is determined in step S95 that the area number w is less than or equal to the area number r, the memory controller 11A returns to step S92 and executes the processes of steps S92 to S95 described above again.
  • step S95 if it is determined in step S95 that the area number w is larger than the area number r, the memory controller 11A sets all the contents of the write flags f1 to fr stored in the flag register to logic level 0, that is, no writing. It is initialized to the state shown (step S96).
  • the memory controller 11A supplies the power supply controller 10 with a data transfer completion signal TXc indicating that the data transfer between the MRAM 13 and the SRAM 12 has been completed (step S97).
  • step S97 the memory controller 11A ends this data restoration process and returns to the main flow (not described) process executed in the normal mode.
  • the data storage area of the SRAM 12 becomes in the data storage state immediately before receiving the standby mode request signal STB.
  • the memory device 100A returns from standby mode to normal mode.
  • the number of writes performed to save data stored in the data storage area of the SRAM 12 to the MRAM 13 is significantly reduced, so power consumption can be reduced. It becomes possible to significantly reduce the amount.
  • the memory controllers (100, 100A) perform data saving processing (FIGS. 2 and 9) and data restoration processing (FIGS. 3 and 9) in response to standby mode requests (STB) and release requests (REL). Figure 10) is being executed.
  • the data saving process and the data restoration process may be executed.
  • SRAM which is a volatile memory
  • MRAM magnetoresistive memory
  • DRAM dynamic random access memory
  • flash memory flash memory, resistance change memory, or strong memory
  • a dielectric memory or the like may also be used.
  • the memory device (100, 100A) according to the present invention may be one that includes the following control circuit and first and second memories.
  • control circuits (10, 11, 11A) perform write and read control on the first memory (12) in response to external write and read accesses.
  • the control circuit receives a signal (STB) urging power cutoff
  • the control circuit converts the data stored in the data storage area of the first memory and the data stored in the data storage area of the second memory. Only the difference between the first and second memories is written to the second memory (S14, S86), and then the power supply to the first and second memories is stopped.
  • REL signal
  • the control circuit starts supplying power to the first and second memories, and then stores the data in the data storage area of the second memory. The current data is written to the first memory (S22, S93).

Abstract

本発明は、第１及び第２のメモリと、外部からの書込アクセス及び読出アクセスを受けて第１のメモリに対して書込及び読出制御を施す制御回路とを含み、制御回路は、電源遮断を促す信号を受けた場合に、第１のメモリのデータ保存領域に記憶されているデータと第２のメモリのデータ保存領域に記憶されているデータとの差分のみを第２のメモリに書き込むデータ待避処理を実行し、データ待避処理に続いて第１及び第２のメモリへの電源供給を停止し、電源投入を促す信号を受けた場合に、第１及び第２のメモリへの電源供給を開始してから、第２のメモリのデータ保存領域に記憶されているデータを第１のメモリに書き込むデータ復帰処理を実行する。

Description

メモリ装置及びメモリ装置の電源制御方法
　本発明は、メモリ装置及びメモリ装置の電源制御方法に関する。
　マイクロコンピュータ（以下、ＭＣと称する）を含む電子機器として、一定期間に亘りＣＰＵが処理を停止している場合に、自身に搭載されている例えばメモリへの電源供給を停止することで消費電力の低減を図るスタンバイモードを備えたものが知られている。
　そこで、このようなスタンバイモードに対応した半導体記憶装置として、１つの半導体ＩＣチップに、主メモリとしてのＳＲＡＭと共に不揮発性メモリを搭載したものが提案されている（例えば特許文献１参照）。当該半導体記憶装置では、スタンバイモード時において、ＳＲＡＭに記憶されている全てのデータ片を読み出し、この読み出された全てのデータ片を不揮発性メモリに書き込んだ後に、ＳＲＡＭ及び不揮発性メモリへの電源供給を遮断する。その後、スタンバイモードが解除されたら、当該不揮発性メモリに記憶されている全てのデータ片を読み出し、ＳＲＡＭに書き込む。これにより、スタンバイモードでの電源の遮断によってＳＲＡＭに記憶されている全てのデータ片が消去されても、ＳＲＡＭの記憶内容をスタンバイモード直前の状態に戻すことができる。
特開２００６－３０２４６６号公報
　ところで、特許文献１に記載の半導体記憶装置では、スタンバイモード時に、ＳＲＡＭに記憶されている全てのデータ片を読み出し、これを不揮発性メモリに書き込まなければならない。この際、不揮発性メモリへのデータ書き込み時の消費電流は、ＳＲＡＭからのデータ読み出し時の消費電流に比べて大きい。よって、電力消費量を大幅に低減することはできず、特に１回あたりのスタンバイモードの継続時間が短い場合には、逆に電力消費量が増加してしまうという問題が生じる。
　そこで、本発明は、電力消費量を大幅に低減することが可能なメモリ装置及びメモリ装置の電源制御方法を提供することを目的とする。
　本発明に係るメモリ装置は、第１及び第２のメモリと、外部からの書込アクセス及び読出アクセスを受けて前記第１のメモリに対して書込及び読出制御を施す制御回路と、を含み、前記制御回路は、電源遮断を促す信号を受けた場合に、前記第１のメモリのデータ保存領域に記憶されているデータと前記第２のメモリのデータ保存領域に記憶されているデータとの差分のみを前記第２のメモリに書き込むデータ待避処理を実行し、前記データ待避処理に続いて前記第１及び第２のメモリへの電源供給を停止し、電源投入を促す信号を受けた場合に、前記第１及び第２のメモリへの電源供給を開始してから、前記第２のメモリのデータ保存領域に記憶されているデータを前記第１のメモリに書き込むデータ復帰処理を実行する。
　本発明に係るメモリ装置の電源制御方法は、第１及び第２のメモリと、外部からの書込アクセス及び読出アクセスを受けて前記第１のメモリに対して書込及び読出制御を施す制御回路とを含むメモリ装置における前記制御回路が実行する電源制御方法であって、電源遮断を促す信号を受けた場合に、前記第１のメモリのデータ保存領域に記憶されているデータと前記第２のメモリのデータ保存領域に記憶されているデータとの差分のみを前記第２のメモリに書き込んでから前記第１及び第２のメモリへの電源供給を停止し、電源投入を促す信号を受けた場合に、前記第１及び第２のメモリへの電源供給を開始してから、前記第２のメモリのデータ保存領域に記憶されているデータを前記第１のメモリに書き込む。
　本発明では、外部アクセス可能な第１のメモリのデータ保存領域に記憶されているデータを、電源遮断を促す信号に応じて第２のメモリに待避するにあたり、第１のメモリのデータ保存領域に記憶されているデータと第２のメモリのデータ保存領域に記憶されているデータとの差分のみを第２のメモリに書き込むようにしている。このようなデータ待避によれば、第１のメモリに記憶されている全データを第２のメモリに書き込む処理を行う場合に比べて書込み回数が大幅に少なくなるので、電力消費量を大幅に低減することが可能となる。
本発明に係る第１の実施例であるメモリ装置１００の構成を示すブロック図である。 メモリコントローラ１１が実行するデータ待避処理の手順を示すフローチャートである。 メモリコントローラ１１が実行するデータ復帰処理の手順を示すフローチャートである。 メモリコントローラ１１が実行するデータ待避処理による、メモリ装置１００の内部動作の一例を示すタイムチャートである。 メモリコントローラ１１が実行するデータ復帰処理による、メモリ装置１００の内部動作の一例を示すタイムチャートである。 本発明に係る第２の実施例であるメモリ装置１００Ａの構成を示すブロック図である。 ＳＲＡＭ１２及びＭＲＡＭ１３各々の全保存領域をｒ個に区分けした領域ＡＲ１～ＡＲｒを示す図である。 領域ＡＲ１～ＡＲｒに対応付けしてフラグレジスタに記憶されている書込フラグｆ１～ｆｒを表す図である。 メモリコントローラ１１Ａが実行する書込フラグ処理の手順を示すフローチャートである。 メモリコントローラ１１Ａが実行するデータ待避処理の手順を示すフローチャートである。 メモリコントローラ１１Ａが実行するデータ復帰処理の手順を示すフローチャートである。
　以下、本発明の実施例について、図面を参照しつつ詳細に説明する。
　図１は、本発明に係る第１の実施例であるメモリ装置１００の構成を示すブロック図である。尚、当該メモリ装置１００は、半導体ＩＣチップ、又はマイクロコンピュータ等の制御装置が形成されている半導体ＩＣチップに形成されている。
　また、メモリ装置１００は、自身の外部、例えばメモリ装置１００を含むパーソナルコンピュータやスマートフォン等のシステムから、データの書込アクセス及び読出アクセスを受ける。メモリ装置１００は、当該書込又は読出アクセスに応じてデータの書込又は読出を行う通常モードと、書込及び読出アクセス元のシステムからのスタンバイ要求に応じて、自身の内部で電源遮断を行って消費電力の低減を図るスタンバイモードのうちの一方の状態に設定される。
　図１に示すように、メモリ装置１００は、電源コントローラ１０、メモリコントローラ１１、揮発性メモリとしてのＳＲＡＭ（Static Random Access Memory）１２、及び不揮発性メモリとしてのＭＲＡＭ（Magnetoresistive Random Access Memory）１３を含む。更に、メモリ装置１００には、ＳＲＡＭ１２及びＭＲＡＭ１３間でデータ転送を行うための専用のバスＤＢＳが設けられている。
　電源コントローラ１０及びメモリコントローラ１１は、スタンバイモード要求信号ＳＴＢ、又はスタンバイモード解除要求信号ＲＥＬを受ける。尚、スタンバイモード要求信号ＳＴＢとは、上記した書込及び読出アクセス元のシステムに対して、主たる動作を待機させることで低消費電力化することを要求する信号である。一方、スタンバイモード解除要求信号ＲＥＬとは、当該システムに対して、スタンバイモードを解除して通常モードに移行させることを要求する信号である。
　電源コントローラ１０は、スタンバイモード要求信号ＳＴＢ、スタンバイモード解除要求信号ＲＥＬ、又はメモリコントローラ１１から供給されたデータ転送完了信号ＴＸｃに基づき、ＳＲＡＭ１２及びＭＲＡＭ１３への電源電圧ＶＤＤの供給、又は電源電圧ＶＤＤの供給停止を制御する。このように、電源コントローラ１０は、スタンバイモード要求信号ＳＴＢを、ＳＲＡＭ１２及びＭＲＡＭ１３に対して電源遮断を促す信号と捉え、スタンバイモード解除要求信号ＲＥＬを、ＳＲＡＭ１２及びＭＲＡＭ１３への電源供給を再開する信号と捉える。
　尚、スタンバイモード要求信号ＳＴＢを受ける前の段階では、電源コントローラ１０は、電源電圧ＶＤＤをＳＲＡＭ１２及びＭＲＡＭ１３に供給することで、メモリ装置１００を動作可能な状態、つまりデータの書込及び読出アクセスが可能な通常モードに設定しているものとする。
　メモリコントローラ１１は、ＳＲＡＭ１２に対してデータ書込又はデータ読出のアクセスを指示するための各種の制御信号ＣＭＤ（チップイネーブル信号、ライトイネーブル信号、アウトプットイネーブル信号等）、上記したスタンバイモード要求信号ＳＴＢ、スタンバイモード解除要求信号ＲＥＬを受ける。
　メモリコントローラ１１は、制御信号ＣＭＤに応じて、例えば１６ビットのデータＤＡＴをアドレスＡＤにて示される番地に書き込ませるべく、書込信号ＷＲ１をＳＲＡＭ１２に供給する。また、メモリコントローラ１１は、制御信号ＣＭＤに応じて、アドレスＡＤにて示される番地に記憶されているデータをＳＲＡＭ１２から読み出すべく、読出信号ＲＤ１を当該ＳＲＡＭ１２に供給する。
　また、メモリコントローラ１１は、スタンバイモード要求信号ＳＴＢを受けた場合には、当該スタンバイモード要求信号ＳＴＢに応じて以下のデータ待避処理を実行する。
　尚、データ待避処理において、メモリコントローラ１１は、バスＤＢＳを介してアドレスをＳＲＡＭ１２に供給しつつ読出信号ＲＤ１をＳＲＡＭ１２に供給することで、ＳＲＡＭ１２のデータ保存領域に記憶されているデータ片をバスＤＢＳに読み出す。更に、メモリコントローラ１１は、バスＤＢＳを介してアドレスをＭＲＡＭ１３に供給しつつ読出信号ＲＤ２又は書込信号ＷＲ２をＭＲＡＭ１３に供給する。これにより、メモリコントローラ１１は、ＭＲＡＭ１３のデータ保存領域に記憶されているデータ片をバスＤＢＳに読み出す、又はバスＤＢＳ上のデータ片をＭＲＡＭ１３のデータ保存領域に書き込む。なお、ＳＲＡＭ１２のデータ保存領域およびＭＲＡＭ１３のデータ保存領域はそれぞれ、ＳＲＡＭ１２およびＭＲＡＭ１３の全領域であってもよいし、一部の所定の領域であってもよい。
　以下に、図１に示されるメモリ装置１００の動作について詳細に説明する。
　図２は、スタンバイモード要求信号ＳＴＢを受けた場合にメモリコントローラ１１が実行するデータ待避処理の手順を示すフローチャートである。
　図２において、先ず、メモリコントローラ１１は、初期アドレスとして例えばゼロ番地を示す読出アドレスＡｄを設定する（ステップＳ１０）。
　次に、メモリコントローラ１１は、ＳＲＡＭ１２から、読出アドレスＡｄにて示される番地に記憶されているデータ片を読み出し、これを読出データＲｓとしてバスＤＢＳを介して取り込む（ステップＳ１１）。
　次に、メモリコントローラ１１は、ＭＲＡＭ１３から、読出アドレスＡｄにて示される番地に記憶されているデータ片を読み出し、これを読出データＲｍとしてバスＤＢＳを介して取り込む（ステップＳ１２）。
　次に、メモリコントローラ１１は、読出データＲｓの内容と読出データＲｍの内容とが不一致であるか否かを判定する（ステップＳ１３）。
　ステップＳ１３において、読出データＲｓと読出データＲｍとが不一致であると判定した場合、メモリコントローラ１１は、当該読出データＲｓを、ＭＲＡＭ１３の上記読出アドレスＡｄにて示される番地に上書きする（ステップＳ１４）。
　ステップＳ１４の実行後、又はステップＳ１３において読出データＲｓと読出データＲｍとが一致していると判定した場合、メモリコントローラ１１は、読出アドレスＡｄにて示される番地に１を加算したものを新たな読出アドレスＡｄとして設定する（ステップＳ１５）。
　次に、メモリコントローラ１１は、読出アドレスＡｄにて示されている番地がＳＲＡＭ１２のデータ保存領域内の番地を示しているか否かを判定する（ステップＳ１６）。
　ステップＳ１６において、読出アドレスＡｄにて示されている番地がＳＲＡＭ１２のデータ保存領域内の番地を示していると判定した場合、メモリコントローラ１１は、ステップＳ１１の実行に戻って、前述したステップＳ１１～Ｓ１６の処理を再び実行する。
　一方、ステップＳ１６において、読出アドレスＡｄにて示されている番地がＳＲＡＭ１２のデータ保存領域外の番地を示していると判定した場合、メモリコントローラ１１は、ＳＲＡＭ１２及びＭＲＡＭ１３間でのデータ転送が終了したことを示すデータ転送完了信号ＴＸｃを電源コントローラ１０に供給する（ステップＳ１７）。
　ステップＳ１７の実行後、メモリコントローラ１１は、このデータ待避処理を終了する。
　かかるデータ待避処理により、ＭＲＡＭ１３には、スタンバイモード要求信号ＳＴＢを受ける直前にＳＲＡＭ１２の保存領域に記憶されていた全てのデータ片が記憶される。
　電源コントローラ１０は、上記したスタンバイモード要求信号ＳＴＢを受け、その後、メモリコントローラ１１からデータ転送完了信号ＴＸｃを受けたときに、ＳＲＡＭ１２及びＭＲＡＭ１３への電源電圧ＶＤＤの供給を停止する。これにより、ＳＲＡＭ１２に記憶されていた全てのデータが消去されるものの、ＭＲＡＭ１３は不揮発性のメモリであることから、電源供給の停止後も自身に記憶されていた全データ片を保持し続ける。
　その後、スタンバイモード解除要求信号ＲＥＬを受けると、先ず、電源コントローラ１０がＳＲＡＭ１２及びＭＲＡＭ１３への電源電圧ＶＤＤの供給を開始し、引き続きメモリコントローラ１１が、以下のデータ復帰処理を実行する。
　図３は、データ復帰処理の手順を示すフローチャートである。
　図３において、先ず、メモリコントローラ１１は、初期アドレスとして例えばゼロ番地を示す読出アドレスＡｄを設定する（ステップＳ２０）。
　次に、メモリコントローラ１１は、ＭＲＡＭ１３から、読出アドレスＡｄにて示される番地に記憶されているデータ片を読み出し、これを読出データＲｍとしてバスＤＢＳを介して取り込む（ステップＳ２１）。
　次に、メモリコントローラ１１は、読出データＲｍをＳＲＡＭ１２に書き込む（ステップＳ２２）。
　次に、メモリコントローラ１１は、読出アドレスＡｄにて示される番地に１を加算したものを新たな読出アドレスＡｄとして設定する（ステップＳ２３）。
　次に、メモリコントローラ１１は、読出アドレスＡｄにて示されている番地がＳＲＡＭ１２のデータ保存領域内の番地を示しているか否かを判定する（ステップＳ２４）。
　ステップＳ２４において、読出アドレスＡｄにて示されている番地がＳＲＡＭ１２のデータ保存領域内の番地を示していると判定した場合、メモリコントローラ１１は、ステップＳ２１の実行に戻って、前述したステップＳ２１～Ｓ２４の処理を再び実行する。
　一方、ステップＳ２４において、読出アドレスＡｄにて示されている番地がＳＲＡＭ１２のデータ保存領域外の番地を示していると判定した場合、メモリコントローラ１１は、ＭＲＡＭ１３及びＳＲＡＭ１２間でのデータ転送が終了したことを示すデータ転送完了信号ＴＸｃを電源コントローラ１０に供給する（ステップＳ２５）。
　ステップＳ２５の実行後、メモリコントローラ１１は、このデータ復帰処理を終了して、通常モードで実行するメインフロー（説明せず）の処理に戻る。つまり、かかるデータ復帰処理の実行により、ＳＲＡＭ１２のデータ保存領域は、スタンバイモード要求信号ＳＴＢを受ける直前のデータ保存状態になる。
　上記した一連の処理により、メモリ装置１００は、スタンバイモードから通常モードの状態に移行する。
　以下に、図２に示すデータ待避処理によるメモリ装置１００の内部動作について、図４に示す一例をもって詳細に説明する。
　図４は、スタンバイモード要求信号ＳＴＢに応じてメモリコントローラ１１が実行するデータ待避処理によるメモリ装置１００の内部動作の一例としてＳＲＡＭの全領域のデータを退避させる場合を示すタイムチャートである。
　図４に示すように、スタンバイモード要求信号ＳＴＢに応じて、メモリコントローラ１１は、ＭＲＡＭ１３に記憶されている全てのデータ片をアドレス順に読み出す読出信号ＲＤ２をＭＲＡＭ１３に供給する。これにより、例えば図４に示すように、ＭＲＡＭ１３の先頭の番地０に記憶されているデータａ１、番地１に記憶されているデータａ２、番地２に記憶されているデータａ３が順にＭＲＡＭ１３から読み出される。
　更に、メモリコントローラ１１は、ＳＲＡＭ１２に記憶されている全てのデータ片をアドレス順に読み出す読出信号ＲＤ１をＳＲＡＭ１２に供給する。これにより、例えば図４に示すように、ＳＲＡＭ１２の先頭の番地０に記憶されているデータｂ１、番地１に記憶されているデータａ２、番地２に記憶されているデータａ３が順にＳＲＡＭ１２から読み出される。
　この間、メモリコントローラ１１は、同一の番地でＳＲＡＭ１２及びＭＲＡＭ１３の各々から読み出されたデータ片同士を比較し、両者が一致していない場合にだけ、ＳＲＡＭ１２から読み出されたデータ片によってＭＲＡＭ１３に記憶されているデータ片を書き換える。
　例えば、図４に示す一例では、ＭＲＡＭ１３の番地０から読み出されたデータａ１は、ＳＲＡＭ１２の番地０から読み出されたデータｂ１と一致している。また、ＭＲＡＭ１３の番地１から読み出されたデータａ２は、ＳＲＡＭ１２の番地１から読み出されたデータｂ２とは一致していない。更に、ＭＲＡＭ１３の番地２から読み出されたデータａ３は、ＳＲＡＭ１２の番地２から読み出されたデータｂ３と一致している。
　そこで、図４に示す一例では、メモリコントローラ１１は、ＳＲＡＭ１２の番地０～番地２から夫々読み出されたデータｂ１～ｂ３のうちで、データｂ２のみをＭＲＡＭ１３の番地１に書き込むべく、論理レベル１の書込信号ＷＲ２をＭＲＡＭ１３に供給する。これにより、ＭＲＡＭ１３に記憶ずみのデータａ１～ａ３のうちのデータａ２のみが、ＳＲＡＭ１２に記憶されていたデータｂ２に書き換わる。
　そして、図４に示すように、ＳＲＡＭ１２の保存領域の最終番地に記憶されているデータｂｘの読み出しが終了すると、メモリコントローラ１１は、ＳＲＡＭ１２からＭＲＡＭ１３へのデータ転送動作が終了したことを示す論理レベル１のデータ転送完了信号ＴＸｃを電源コントローラ１０に供給する。よって、論理レベル１のデータ転送完了信号ＴＸｃに応じて、電源コントローラ１０は、ＳＲＡＭ１２及びＭＲＡＭ１３への電源電圧ＶＤＤの供給を停止する。
　次に、図３に示すデータ復帰処理によるメモリ装置１００の内部動作について、図５に示す一例をもって詳細に説明する。
　図５は、スタンバイモード解除要求信号ＲＥＬに応じて実行されるデータ復帰処理によるメモリ装置１００の内部動作の一例としてＳＲＡＭの全領域のデータを復帰させる場合を示すタイムチャートである。
　図５に示すように、スタンバイモード解除要求信号ＲＥＬに応じて、メモリコントローラ１１は、ＭＲＡＭ１３に記憶されている全てのデータ片をアドレス順に読み出す読出信号ＲＤ２をＭＲＡＭ１３に供給する。これにより、例えば図５に示すように、ＭＲＡＭ１３の先頭の番地０に記憶されているデータａ１、番地１に記憶されているデータｂ２、番地２に記憶されているデータａ３が順にＭＲＡＭ１３から読み出される。
　更に、メモリコントローラ１１は、そのアドレス順に、ＭＲＡＭ１３から読み出された各データ片を順にＳＲＡＭ１２に書き込ませる書込信号ＷＲ１を、当該ＳＲＡＭ１２に供給する。これにより、例えば図５に示すように、ＭＲＡＭ１３の番地０～番地２から夫々読み出されたデータａ１、ｂ２、及びａ３がＳＲＡＭ１２の番地０～番地２に記憶される。
　以上、詳述したように、メモリ装置１００では、スタンバイモード要求（ＳＴＢ）に応じて、先ず、ＳＲＡＭ１２に記憶されている全データとＭＲＡＭ１３に記憶されている全データとが同一となるように、ＳＲＡＭ１２からＭＲＡＭ１３へデータの転送が行われる（データ待避処理）。そして、メモリ装置１００では、当該データ待避処理の終了後に、ＳＲＡＭ１２及びＭＲＡＭ１３への電源供給を停止する。尚、ＭＲＡＭ１３は不揮発性メモリであるので、電源停止後も、スタンバイモード要求を受ける直前のＳＲＡＭ１２の全記憶内容を保持し続ける。
　その後、スタンバイモード解除要求（ＲＥＬ）を受けると、メモリ装置１００では、ＳＲＡＭ１２及びＭＲＡＭ１３への電源供給を再開させ、ＭＲＡＭ１３に記憶されている全てのデータ片をＳＲＡＭ１２に転送する（データ復帰処理）。これにより、ＳＲＡＭ１２の全記憶内容が、スタンバイモード要求を受ける直前の状態に復帰する。
　ここで、上記したデータ待避処理では、ＳＲＡＭ１２のデータ保存領域に記憶されている記憶内容をＭＲＡＭ１３に待避するにあたり、同一のアドレス同士でＳＲＡＭ１２に記憶されているデータ片の内容とＭＲＡＭ１３に記憶されているデータ片の内容とを比較する。この際、両者が互いに異なる場合にだけ、このＳＲＡＭ１２に記憶されているデータ片をＭＲＡＭ１３に書き込む。
　つまり、データ待避処理により、ＳＲＡＭ１２のデータ保存領域に記憶されているデータとＭＲＡＭ１３のデータ保存領域に記憶されているデータとの差分のみをＭＲＡＭ１３に書き込むのである。
　これにより、ＳＲＡＭ１２及びＭＲＡＭ１３に対する電源供給を停止する直前に、ＳＲＡＭ１２のデータ保存領域に記憶されているデータをＭＲＡＭ１３に待避するにあたり、当該ＳＲＡＭ１２のデータ保存領域に記憶されているデータをＭＲＡＭ１３に書き込む処理を行う従来のメモリ装置に比べて書込み回数が大幅に少なくなる。
　よって、メモリ装置１００によれば、電力消費量を大幅に低減することが可能となる。
　尚、上記実施例では、各アドレスに対応したデータ片の単位でＭＲＡＭ１３に書込むか否かを決定しているが、ＳＲＡＭ１２及びＭＲＡＭ１３各々の全保存領域を複数に区分けした領域単位でＭＲＡＭ１３への書込みを実施するか否かを決定するようにしても良い。
　図６は、かかる点に鑑みて為された第２の実施例としてのメモリ装置１００Ａの構成を示すブロック図である。
　尚、メモリ装置１００Ａは、メモリコントローラ１１に代えてメモリコントローラ１１Ａを採用した点を除く他の構成（１０、１２、１３）及びその動作は、図１に示すものと同一である。
　メモリコントローラ１１Ａは、ＳＲＡＭ１２及びＭＲＡＭ１３各々のデータ保存領域を図７Ａに示すようにｒ（ｒは２以上の整数）個に区分けした領域ＡＲ１～ＡＲｒの各々に対応付けして、その領域にデータの書き込みが行われたか否かを示す書込フラグｆ１～ｆｒが記憶されるフラグレジスタ（図示せず）を内蔵している。つまり、初期状態時には、書込無を示す例えば論理レベル０の書込フラグｆ１～ｆｒがフラグレジスタに格納されており、ＳＲＡＭ１２にデータが書き込まれると、その書き込まれた領域に対応した書込フラグが書込有を示す論理レベル１に書き換えられる。
　メモリコントローラ１１Ａは、通常モード時において外部からのＳＲＡＭ１２へのデータの書込アクセスが行われる度に、図８に示す書込フラグ処理を実行する。
　すなわち、先ず、メモリコントローラ１１Ａは、ＳＲＡＭ１２においてデータの書き込み先の領域が図７Ａに示す領域ＡＲ１～ＡＲｒのうちのいずれの領域であるのかを判定し、その領域を領域ＡＲｘとする（ステップＳ７１）。次に、メモリコントローラ１１Ａは、上記したフラグレジスタに記憶されている領域ＡＲｘに対応した書込フラグｆｘの内容を、書込有を示す例えば論理レベル１に書き換える（ステップＳ７２）。ステップＳ７２の実行後、メモリコントローラ１１Ａは、通常モードで実行するメインフロー（説明せず）の処理に戻る。
　次に、スタンバイモード要求信号ＳＴＢに応じてメモリコントローラ１１Ａが実行するデータ待避処理について説明する。
　図９は、メモリコントローラ１１Ａが実行するデータ待避処理の手順を示すフローチャートである。
　図９において、先ず、メモリコントローラ１１Ａは、図７Ａに示す領域ＡＲ１～ＡＲｒを表す領域番号（１～ｒ）として、先頭の領域ＡＲ１の番号「１」を示す領域番号ｗを設定する（ステップＳ８１）。
　次に、メモリコントローラ１１Ａは、領域ＡＲ１～ＡＲｒのうちで領域番号ｗにて示される領域ＡＲｗに対応した書込フラグｆｗが書込み有を示す論理レベル１であるか否かを判定する（ステップＳ８２）。ステップＳ８２において、書込フラグｆｗが論理レベル１であると判定した場合、メモリコントローラ１１Ａは、ＳＲＡＭ１２の領域ＡＲｗからデータ片を読み出し、これを読出データＲｓとしてバスＤＢＳを介して取り込む（ステップＳ８３）。次に、メモリコントローラ１１Ａは、ＭＲＡＭ１３の領域ＡＲｗからデータ片を読み出し、これを読出データＲｍとしてバスＤＢＳを介して取り込む（ステップＳ８４）。
　次に、メモリコントローラ１１Ａは、読出データＲｓの内容と読出データＲｍの内容とが不一致であるか否かを判定する（ステップＳ８５）。
　ステップＳ８５において、読出データＲｓと読出データＲｍとが不一致であると判定した場合、メモリコントローラ１１Ａは、当該読出データＲｓを、ＭＲＡＭ１３の領域ＡＲｗに上書きする（ステップＳ８６）。
　ステップＳ８６の実行後、又はステップＳ８５において読出データＲｓと読出データＲｍとが一致していると判定した場合、或いはステップＳ８２において書込フラグｆｗが論理レベル１ではないと判定した場合、メモリコントローラ１１Ａは、領域番号ｗに１を加算したものを新たな領域番号ｗとして設定する（ステップＳ８７）。
　次に、メモリコントローラ１１Ａは、領域番号ｗが保存領域の最終の領域番号ｒより大きいか否か、つまり領域番号ｗが保存領域外の番号であるか否かを判定する（ステップＳ８８）。
　ステップＳ８８において、領域番号ｗが領域番号ｒ以下であると判定した場合、メモリコントローラ１１Ａは、ステップＳ８２の実行に戻って、前述したステップＳ８２～Ｓ８８の処理を再び実行する。
　一方、ステップＳ８８において領域番号ｗが領域番号ｒより大きいと判定した場合、メモリコントローラ１１Ａは、ＳＲＡＭ１２及びＭＲＡＭ１３間のデータ転送が終了したことを示すデータ転送完了信号ＴＸｃを電源コントローラ１０に供給する（ステップＳ８９）。
　ステップＳ８９の実行後、メモリコントローラ１１Ａは、このデータ待避処理を終了して、スタンバイモード解除要求信号ＲＥＬの待ち受け状態となる。
　かかるデータ待避処理により、ＭＲＡＭ１３には、スタンバイモード要求信号ＳＴＢを受ける直前にＳＲＡＭ１２の保存領域に記憶されていた全てのデータ片が記憶される。
　電源コントローラ１０は、スタンバイモード要求信号ＳＴＢを受け、且つメモリコントローラ１１Ａからデータ転送完了信号ＴＸｃを受けたときに、ＳＲＡＭ１２及びＭＲＡＭ１３への電源電圧ＶＤＤの供給を停止する。これにより、ＳＲＡＭ１２に記憶されていた全てのデータが消去されるものの、ＭＲＡＭ１３は不揮発性のメモリであることから、電源供給の停止後も自身に記憶されていた全データ片を保持し続ける。
　その後、スタンバイモード解除要求信号ＲＥＬを受けると、先ず、電源コントローラ１０がＳＲＡＭ１２及びＭＲＡＭ１３への電源電圧ＶＤＤの供給を開始し、引き続きメモリコントローラ１１Ａが、以下のデータ復帰処理を実行する。
　図１０は、メモリコントローラ１１Ａが実行するデータ復帰処理の手順を示すフローチャートである。
　図１０において、先ず、メモリコントローラ１１Ａは、図７Ａに示す領域ＡＲ１～ＡＲｒを表す領域番号（１～ｒ）として、先頭の領域ＡＲ１の番号「１」を示す領域番号ｗを設定する（ステップＳ９１）。
　次に、メモリコントローラ１１Ａは、ＭＲＡＭ１３の領域ＡＲｗからデータ片を読み出し、これを読出データＲｍとしてバスＤＢＳを介して取り込む（ステップＳ９２）。
　次に、メモリコントローラ１１Ａは、読出データＲｍをＳＲＡＭ１２の領域ＡＲｗに書き込む（ステップＳ９３）。
　次に、メモリコントローラ１１Ａは、領域番号ｗに１を加算したものを新たな領域番号ｗとして設定する（ステップＳ９４）。
　次に、メモリコントローラ１１Ａは、領域番号ｗが保存領域の最終の領域番号ｒより大きいか否か、つまり領域番号ｗが保存領域外の番号であるか否かを判定する（ステップＳ９５）。
　ステップＳ９５において、領域番号ｗが領域番号ｒ以下であると判定した場合、メモリコントローラ１１Ａは、ステップＳ９２の実行に戻って、前述したステップＳ９２～Ｓ９５の処理を再び実行する。
　一方、ステップＳ９５において領域番号ｗが領域番号ｒより大きいと判定した場合、メモリコントローラ１１Ａは、フラグレジスタに記憶されている書込フラグｆ１～ｆｒの内容を全て論理レベル０、つまり書込無を示す状態に初期化する（ステップＳ９６）。
　次に、メモリコントローラ１１Ａは、ＭＲＡＭ１３及びＳＲＡＭ１２間でのデータ転送が終了したことを示すデータ転送完了信号ＴＸｃを電源コントローラ１０に供給する（ステップＳ９７）。
　ステップＳ９７の実行後、メモリコントローラ１１Ａは、このデータ復帰処理を終了して、通常モードで実行するメインフロー（説明せず）の処理に戻る。かかるデータ復帰処理の実行により、ＳＲＡＭ１２のデータ保存領域は、スタンバイモード要求信号ＳＴＢを受ける直前のデータ保存状態になる。
　上記した一連の処理により、メモリ装置１００Ａは、スタンバイモードから通常モードの状態に戻る。
　このように、メモリ装置１００Ａのデータ待避処理（図９）では、スタンバイモード要求（ＳＴＢ）を受ける直前までに、ＳＲＡＭ１２のデータ保存領域のうちで書込みが行われた領域（ＡＲ１～ＡＲｒ）に対してだけ、ＳＲＡＭ１２に記憶されているデータをＭＲＡＭ１３に書き込むようにしている。つまり、メモリ装置１００Ａにおいてもメモリ装置１００と同様に、ＳＲＡＭ１２のデータ保存領域に記憶されているデータとＭＲＡＭ１３のデータ保存領域に記憶されているデータとの差分のみをＭＲＡＭ１３に書き込むのである。
　よって、メモリ装置１００Ａによれば、メモリ装置１００と同様に、当該ＳＲＡＭ１２のデータ保存領域に記憶されているデータをＭＲＡＭ１３に待避する為に実行する書込み回数が大幅に少なくなるので、電力消費量を大幅に低減することが可能となる。
　尚、上記実施例では、メモリコントローラ（１００、１００Ａ）は、スタンバイモード要求（ＳＴＢ）及び解除要求（ＲＥＬ）に応じて、データ待避処理（図２、図９）及びデータ復帰処理（図３、図１０）を実行している。要するに、メモリ装置（１００、１００Ａ）に対して電源遮断を指示する信号及び電源投入を指示する信号を受けた場合に、当該データ待避処理及びデータ復帰処理を実行するようにすれば良い。
　また、上記実施例では、メモリ装置１００の第１のメモリとして揮発性メモリであるＳＲＡＭ、第２のメモリとして不揮発性メモリであるＭＲＡＭ（磁気抵抗メモリ）を採用しているが、メモリの種類は限定されない。つまり、データ書込可能なものであれば、例えば第１のメモリとしてＤＲＡＭ等の他の記憶素子を用いても良く、第２のメモリとして、フラッシュメモリ、フラッシュメモリ、抵抗変化型メモリ、又は強誘電体メモリ等を用いても良い。
　要するに、本発明に係るメモリ装置（１００、１００Ａ）としては、以下のような制御回路、第１及び第２のメモリを含んだものであれば良い。
　すなわち、制御回路（１０、１１、１１Ａ）は、外部からの書込アクセス及び読出アクセスを受けて第１のメモリ（１２）に対して書込及び読出制御を施す。また、制御回路は、電源遮断を促す信号（ＳＴＢ）を受けた場合には、第１のメモリのデータ保存領域に記憶されているデータと第２のメモリのデータ保存領域に記憶されているデータとの差分のみを第２のメモリに書き込み（Ｓ１４、Ｓ８６）、引き続き第１及び第２のメモリへの電源供給を停止する。また、電源投入を促す信号（ＲＥＬ）を受けた場合には、制御回路は、第１及び第２のメモリへの電源供給を開始してから、第２のメモリのデータ保存領域に記憶されているデータを第１のメモリに書き込む（Ｓ２２、Ｓ９３）。
１０　　　　　　　　電源コントローラ
１１、１１Ａ　　　　メモリコントローラ
１２　　　　　　　　ＳＲＡＭ
１３　　　　　　　　ＭＲＡＭ
１００，１００Ａ　　メモリ装置

Claims (8)

  1. 　第１及び第２のメモリと、
    　外部からの書込アクセス及び読出アクセスを受けて前記第１のメモリに対して書込及び読出制御を施す制御回路と、を含み、
    　前記制御回路は、
    　電源遮断を促す信号を受けた場合に、前記第１のメモリのデータ保存領域に記憶されているデータと前記第２のメモリのデータ保存領域に記憶されているデータとの差分のみを前記第２のメモリに書き込むデータ待避処理を実行し、前記データ待避処理に続いて前記第１及び第２のメモリへの電源供給を停止し、
    　電源投入を促す信号を受けた場合に、前記第１及び第２のメモリへの電源供給を開始してから、前記第２のメモリのデータ保存領域に記憶されているデータを前記第１のメモリに書き込むデータ復帰処理を実行することを特徴とするメモリ装置。
  2. 　前記第１のメモリは揮発性メモリであり、前記第２のメモリは不揮発性のメモリであることを特徴とする請求項１に記載のメモリ装置。
  3. 　前記電源遮断を促す信号は、前記書込アクセス及び読出アクセスの要求元をスタンバイ状態にすることを要求するスタンバイモード要求信号であり、
    　前記電源投入を促す信号は、スタンバイ状態の解除を要求するスタンバイモード解除要求信号であることを特徴とする請求項１又は２に記載のメモリ装置。
  4. 　前記第１のメモリはＳＲＡＭであり、前記第２のメモリは磁気抵抗メモリであることを特徴とする請求項１～３のいずれか１に記載のメモリ装置。
  5. 　前記第１及び第２のメモリと前記制御回路とが１つの半導体チップに形成されていることを特徴とする請求項１～４のいずれか１に記載のメモリ装置。
  6. 　前記制御回路は、前記第１及び第２のメモリ各々のデータ保存領域を複数の領域に区分けした前記領域の各々に対応付けして、その領域にデータの書込が為された場合には書込有を表す一方、データの書込が為されていない場合には書込無を表す書込フラグが記憶されるフラグレジスタを含み、
    　前記データ待避処理において、前記第１のメモリにおける前記複数の領域のうちで、前記書込有を表す前記書込フラグが対応付けされている領域に対してのみ前記第１のメモリに記憶されているデータで前記第２のメモリのデータを書き換えることを特徴とする請求項１～５のいずれか１に記載のメモリ装置。
  7. 　前記制御回路は、前記電源投入を促す信号を受けた場合に、前記複数の書込フラグ各々の内容を全て前記書込無に初期化することを特徴とする請求項６に記載のメモリ装置。
  8. 　第１及び第２のメモリと、外部からの書込アクセス及び読出アクセスを受けて前記第１のメモリに対して書込及び読出制御を施す制御回路とを含むメモリ装置における前記制御回路が実行する電源制御方法であって、
    　電源遮断を促す信号を受けた場合に、前記第１のメモリのデータ保存領域に記憶されているデータと前記第２のメモリのデータ保存領域に記憶されているデータとの差分のみを前記第２のメモリに書き込んでから前記第１及び第２のメモリへの電源供給を停止し、
    　電源投入を促す信号を受けた場合に、前記第１及び第２のメモリへの電源供給を開始してから、前記第２のメモリのデータ保存領域に記憶されているデータを前記第１のメモリに書き込むことを特徴とするメモリ装置の電源制御方法。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005321938A (ja) * 2004-05-07 2005-11-17 Nec Electronics Corp 半導体装置及びその制御方法
JP2006302466A (ja) * 2005-04-25 2006-11-02 Elpida Memory Inc 半導体記憶装置
JP2008276646A (ja) * 2007-05-02 2008-11-13 Hitachi Ltd ストレージ装置及びストレージ装置におけるデータの管理方法
JP2013088928A (ja) * 2011-10-14 2013-05-13 Hitachi Ltd 計算機及びデータ退避方法
JP2015230611A (ja) * 2014-06-05 2015-12-21 富士通株式会社 電子デバイス及び電子デバイスの制御方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005321938A (ja) * 2004-05-07 2005-11-17 Nec Electronics Corp 半導体装置及びその制御方法
JP2006302466A (ja) * 2005-04-25 2006-11-02 Elpida Memory Inc 半導体記憶装置
JP2008276646A (ja) * 2007-05-02 2008-11-13 Hitachi Ltd ストレージ装置及びストレージ装置におけるデータの管理方法
JP2013088928A (ja) * 2011-10-14 2013-05-13 Hitachi Ltd 計算機及びデータ退避方法
JP2015230611A (ja) * 2014-06-05 2015-12-21 富士通株式会社 電子デバイス及び電子デバイスの制御方法

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