JP3973970B2

JP3973970B2 - 記憶素子のデータ退避・復元装置

Info

Publication number: JP3973970B2
Application number: JP2002149741A
Authority: JP
Inventors: 匡史橋本
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2002-05-23
Filing date: 2002-05-23
Publication date: 2007-09-12
Anticipated expiration: 2022-05-23
Also published as: JP2003346483A

Description

【０００１】
【発明の属する技術分野】
この発明は、記憶素子の値を不揮発性記憶素子に退避させ、不揮発性記憶素子に退避された値を記憶素子に復元する記憶素子のデータ退避・復元装置に関するものである。
【０００２】
【従来の技術】
特開２０００−３２３６７１公報は、不揮発な素子である強誘電体トランジスタを用いることにより、電源が遮断されても記憶素子の値を復元できるものである。具体的には、電源オフ時において、供給電力を遮断する前に記憶素子の値を強誘電体記憶部に退避させる。電源オン時には、強誘電体記憶部に退避させておいた値を、記憶素子に書き戻すことにより、電源遮断前の値を記憶素子に復元することができる。この時、低電圧を検出することにより、電源オン・オフの判定を行い、データの退避、復元を行うことを特徴としている。
【０００３】
【発明が解決しようとする課題】
従来の記憶素子のデータ退避・復元装置は以上のように構成されているので、低電圧検出をトリガとしてデータの退避・復元を行うため、任意のタイミングでの記憶素子の値の退避・復元を行うことができないという課題があった。
また、記憶素子であるラッチブロックと強誘電体トランジスタとを、半導体デバイス内部の同一セル内に配置しており、ラッチブロックと強誘電体トランジスタとは、その構成方法が大きく異なるために、混在した配置を行うことは技術的に困難であり、強誘電体トランジスタの特性が劣化するなどの課題があった。
【０００４】
この発明は上記のような課題を解決するためになされたもので、任意のタイミングで記憶素子の値を不揮発的に退避・復元できると共に、製造が比較的容易な記憶素子のデータ退避・復元装置を得ることを目的とする。
【０００５】
【課題を解決するための手段】
この発明に係る記憶素子のデータ退避・復元装置は、記憶素子に対応して設けられ、外部より任意のタイミングで入力されるデータ保持指示信号に応じて対応する記憶素子に記憶された論理値を退避させる不揮発性記憶素子と、外部より任意のタイミングで入力されるデータ復元指示信号に応じて不揮発性記憶素子に退避された論理値を記憶素子に復元させるロード制御部とを備え、ロード制御部は、データ入力ラインが記憶素子に直接に接続され、通常動作時に、入力データをデータ入力ラインを通じて記憶素子に記憶させ、データ復元指示信号が有意で不揮発性記憶素子に退避された論理値が“Ｈ”である場合に記憶素子のセット信号を有効にし、データ復元指示信号が有意で不揮発性記憶素子に退避された論理値が“Ｌ”である場合に記憶素子のリセット信号を有効にするようにしたものである。
【０００６】
この発明に係る記憶素子のデータ退避・復元装置は、不揮発性記憶素子を、記憶素子とは異なる領域の不揮発記憶部に設けるようにしたものである。
【０００７】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１による記憶素子のデータ退避・復元装置を示す構成図であり、図において、１はデータ保持指示信号（ＳＡＶＥ）、２は入力データ（ＤＡＴＡＩＮ）、３はクロック入力・ラッチイネーブル信号（ＣＬＫ・ＬＡＴ）、４はデータ復元指示信号（ＬＯＡＤ）、５はセット・リセット信号（ＳＥＴ・ＲＥＳＥＴ）、６は外部より入力されるデータ復元指示信号４に応じて不揮発性記憶素子１１に退避された値を記憶素子８に復元させるロード制御部、７はデータ・各種制御信号、８はラッチ・フリップフロップ等によって構成され、値を記憶する記憶素子、９は退避データ、１０は復元データ（ＬＯＡＤＤＡＴＡ）、１１は記憶素子８に１対１に対応して設けられ、外部より入力されるデータ保持指示信号１に応じて記憶素子８に記憶された値を退避させる不揮発性記憶素子、１２は出力データ（ＤＡＴＡＯＵＴ）である。
【０００８】
次に動作について説明する。
図１において、記憶素子８は、ラッチまたはフリップフロップ等によって構成されたものである。ロード制御部６では、ＬＳＩ内部またはＬＳＩ外部からクロック入力・ラッチイネーブル信号３および入力データ２が入力され、記憶素子８にデータ・各種制御信号７を供給する。記憶素子８では、そのデータ・各種制御信号７に応じて入力データ２を取り込む。記憶素子８に取り込まれた値は、出力データ１２としてＬＳＩ内部またはＬＳＩ外部に出力される。
また、不揮発性記憶素子１１は、記憶素子８に１対１に対応して設けられ、ＬＳＩ内部またはＬＳＩ外部からのデータ保持指示信号１に応じて記憶素子８に記憶された値を退避データ９として退避させる。
さらに、ロード制御部６では、ＬＳＩ内部またはＬＳＩ外部からのデータ復元指示信号４に応じて不揮発性記憶素子１１に退避された値を復元データ１０として読み出し、記憶素子８に復元させる。
このように、データ保持指示信号１、およびデータ復元指示信号４は、ＬＳＩ内部またはＬＳＩ外部から入力される信号であり、低電圧検出時といった限られたタイミングではなく、論理設計者が意図したタイミングでデータの退避・復元が行われる点が優れている。
また、記憶素子８と不揮発性記憶素子１１とは、１対１で対応しているため、フラッシュ等の汎用不揮発性メモリを用いた場合に必要となるアドレス制御が不要となり、制御が簡素化される。
【０００９】
図２はこの発明の実施の形態１によるロード制御部の詳細を示す構成図であり、図において、５ａ，７ｃはセット信号（ＳＥＴ）、５ｂ，７ｄはリセット信号（ＲＥＳＥＴ）、７ａは入力データ（ＤＡＴＡＩＮ）、７ｂはクロック入力・ラッチイネーブル信号（ＣＬＫ・ＬＡＴ）、１３はセレクタ回路、１４はオア回路である。
図２は、データ入力ラインを用いて不揮発性記憶素子１１に退避した値を復元するものである。ＬＳＩ内部またはＬＳＩ外部からのデータ復元指示信号４が“Ｌ”の時、セレクタ回路１３では、記憶素子８への入力データ７ａとしてＬＳＩ内部またはＬＳＩ外部からの入力データ２を選択し、クロック入力・ラッチイネーブル信号３をトリガとして記憶素子８に取り込まれる。また、データ復元指示信号４が“Ｈ”の時、セレクタ回路１３では、記憶素子８への入力データ７ａとして不揮発性記憶素子１１に退避された復元データ１０を選択し、記憶素子８に復元される。
すなわち、データ復元指示信号４が“Ｈ”となった時、不揮発性記憶素子１１の値は記憶素子８に取り込まれる。
【００１０】
図３はこの発明の実施の形態１による他の例のロード制御部の詳細を示す構成図であり、図において、１５はアンド回路、１６はナンド回路、１７，１８はオア回路である。
図３は、セット・リセットラインを用いて不揮発性記憶素子１１に退避した値を復元するものである。不揮発性記憶素子１１からの復元データ１０が“Ｈ”の時に、データ復元指示信号４が“Ｈ”となった時、セット信号７ｃ、リセット信号７ｄは、それぞれ“Ｈ”、“Ｌ”となるため、記憶素子８のセット信号７ｃが有効となり記憶素子８には“Ｈ”が復元される。逆に、不揮発性記憶素子１１からの復元データ１０が“Ｌ”の時に、データ復元指示信号４が“Ｈ”となった時、セット信号７ｃ、リセット信号７ｄは、それぞれ“Ｌ”、“Ｈ”となるため、記憶素子８のリセット信号７ｄが有効となり記憶素子８には“Ｌ”が復元される。
図２に示したロード制御部では、データ入力ラインに切替え制御が必要であるために、セレクタ回路１３を経由する分の遅延が発生し、通常動作時の速度低下を招くという問題がある。これに対して図３に示したロード制御部では、記憶素子８のセット・リセット制御により記憶素子８へのデータ復元を行うため、データラインの切替え制御が不要となり、遅延が増加しない点で優れている。
【００１１】
実施の形態２．
図４はこの発明の実施の形態２による記憶素子と不揮発性記憶素子とを示す構成図であり、図において、１９ａ〜１９ｎは記憶素子、２０ａ〜２０ｎはそれら記憶素子１９ａ〜１９ｎに１対１に対応して設けられた不揮発性記憶素子、２０は記憶素子１９ａ〜１９ｎとは異なる領域であり、それら不揮発性記憶素子２０ａ〜２０ｎを設ける不揮発記憶部である。
【００１２】
次に動作について説明する。
図４において、不揮発記憶部２０は、例えばメモリ素子のような不揮発性記憶素子２０ａ〜２０ｎのみで構成されたブロックである。記憶素子１９ａ〜１９ｎと不揮発記憶部２０内部の不揮発性記憶素子２０ａ〜２０ｎとは、１対１に対応しており、記憶素子１９ａ〜１９ｎの出力を不揮発性記憶素子２０ａ〜２０ｎへと接続する。
このように、記憶素子１９ａ〜１９ｎと不揮発性記憶素子２０ａ〜２０ｎとをそれぞれ異なるエリアに構成することで、製造が容易となると共に、同一セル内に構成する場合に生じる互いの素子の特性劣化を避けることができる。
【００１３】
【発明の効果】
以上のように、この発明によれば、記憶素子に対応して設けられ、外部より入力されるデータ保持指示信号に応じて対応する記憶素子に記憶された論理値を退避させる不揮発性記憶素子と、外部より入力されるデータ復元指示信号に応じて不揮発性記憶素子に退避された論理値を記憶素子に復元させるロード制御部とを備えるように構成したので、外部から任意のタイミングで記憶素子の論理値を不揮発的に退避・復元することができる。
また、ロード制御部を、データ入力ラインが記憶素子に直接に接続され、通常動作時に、入力データをデータ入力ラインを通じて記憶素子に記憶させ、データ復元指示信号が有意で不揮発性記憶素子に退避された論理値が“Ｈ”である場合に記憶素子のセット信号を有効にし、データ復元指示信号が有意で不揮発性記憶素子に退避された論理値が“Ｌ”である場合に記憶素子のリセット信号を有効にするように構成したので、データ復元指示信号が有意な場合に、不揮発性記憶素子に退避された論理値をセット信号またはリセット信号により記憶素子に復元し、セレクタ回路等によるデータ入力ラインの切替え制御が不要となり、通常動作時の入力データの遅延を防ぐことができる効果がある。
【００１４】
この発明によれば、不揮発性記憶素子を、記憶素子とは異なる領域の不揮発記憶部に設けるように構成したので、不揮発性記憶素子の特性劣化を避け、製造を比較的容易にすることができる効果がある。
【図面の簡単な説明】
【図１】この発明の実施の形態１による記憶素子のデータ退避・復元装置を示す構成図である。
【図２】この発明の実施の形態１によるロード制御部の詳細を示す構成図である。
【図３】この発明の実施の形態１による他の例のロード制御部の詳細を示す構成図である。
【図４】この発明の実施の形態２による記憶素子と不揮発性記憶素子とを示す構成図である。
【符号の説明】
１データ保持指示信号、２，７ａ入力データ、３，７ｂクロック入力・ラッチイネーブル信号、４データ復元指示信号、５セット・リセット信号、５ａ，７ｃセット信号、５ｂ，７ｄリセット信号、６ロード制御部、７データ・各種制御信号、８，１９ａ〜１９ｎ記憶素子、９退避データ、１０復元データ、１１，２０ａ〜２０ｎ不揮発性記憶素子、１２出力データ、１３セレクタ回路、１４，１７，１８オア回路、１５アンド回路、１６ナンド回路、２０不揮発記憶部。

Claims

論理値を記憶する記憶素子と、
上記記憶素子に対応して設けられ、外部より任意のタイミングで入力されるデータ保持指示信号に応じて対応する記憶素子に記憶された論理値を退避させる不揮発性記憶素子と、
外部より任意のタイミングで入力されるデータ復元指示信号に応じて上記不揮発性記憶素子に退避された論理値を上記記憶素子に復元させるロード制御部とを備え、
上記ロード制御部は、データ入力ラインが上記記憶素子に直接に接続され、通常動作時に、入力データをそのデータ入力ラインを通じて上記記憶素子に記憶させ、
データ復元指示信号が有意で上記不揮発性記憶素子に退避された論理値が“Ｈ”である場合に上記記憶素子のセット信号を有効にし、データ復元指示信号が有意で上記不揮発性記憶素子に退避された論理値が“Ｌ”である場合に上記記憶素子のリセット信号を有効にすることを特徴とする記憶素子のデータ退避・復元装置。
不揮発性記憶素子は、記憶素子とは異なる領域の不揮発記憶部に設けられたことを特徴とする請求項１記載の記憶素子のデータ退避・復元装置。